CN107887438A - 半导体器件及其制造方法 - Google Patents

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Abstract

在通过原子层沉积制造钨层的方法中，通过供应含硼气体和稀释气体在衬底上形成位于下面的层上的晶种层，并且通过供应含钨气体而在晶种层上形成钨层。含硼气体的流量与含硼气体和稀释气体的总流量的流量比在从约1/21至1/4的范围内。本发明实施例涉及半导体集成电路，更具体地，涉及具有金属栅极结构的半导体器件及其制造工艺。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及半导体集成电路，更具体地，涉及具有金属栅极结构的半导体器件及其制造工艺。
背景技术
随着半导体产业进入纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致具有高k(介电常数)材料的金属栅极结构的使用。通常通过使用栅极替代技术来制造金属栅极结构。
发明内容
根据本发明的一个实施例，提供了一种通过原子层沉积制造钨层的方法，包括：通过供应含硼气体和稀释气体在形成在衬底上的下面的层上形成晶种层；以及通过供应含钨气体在所述晶种层上形成钨层，其中，所述含硼气体的流量与所述含硼气体和所述稀释气体的总流量的流量比率在从1/21至1/4的范围内。
根据本发明的另一实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成伪栅极结构；在所述伪栅极结构和所述衬底上方形成层间绝缘层；去除所述伪栅极结构，从而使得形成对应于所述伪栅极结构的间隔；在所述间隔中形成栅极介电层；在所述间隔中的所述栅极介电层上形成第一金属层；以及在所述第一金属层上方形成第二金属层，其中：形成所述第二金属层包括：通过供应含硼气体和稀释气体在所述第一金属层上方形成晶种层；通过供应含钨气体在所述晶种层上形成钨层；以及重复形成所述晶种层和形成所述钨层，所述含硼气体的流量与所述含硼气体和所述稀释气体的总流量的流量比率在从1/21至1/4的范围内。
根据本发明的又一实施例，还提供了一种半导体器件，包括场效应晶体管，其中：所述场效应晶体管包括金属栅极结构，所述金属栅极结构包括：栅极介电层；以及钨层，设置在所述栅极介电层上方，所述钨层包括硼，以及所述钨层中的硼的原子浓度在从1％至27％的范围内。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的一个实施例的用于制造半导体FET器件的示例性流程图。
图2A至图9、图11和图12示出根据本发明的一个实施例的用于制造半导体FET器件的各个阶段的示例图。
图10A和10B示出根据本发明的一个实施例的用于ALD(原子层沉积)操作的示例性流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简明和清楚，各个部件可任意地以不同比例绘制。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。
图1是用于制造具有鳍结构的半导体FET器件(Fin FET)的示例性流程图。流程图仅示出Fin FET器件的整个制造工艺的相关部分。应该理解，可以在图1示出的操作之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替代或消除下文中描述的一些操作。可互换操作/工艺的顺序。
图2A至图2C是根据一个实施例的在制造工艺的各个阶段的一个阶段处的FinFET器件的示例性截面图。图2D是平面图，图2A是沿着图2D的线A-A’的截面图，图2B是沿着图2D的线B-B’的截面图，以及图2C是沿着图2D的线C-C’的截面图。
在图1的S101中，在衬底10上方制造鳍结构20。鳍结构20形成在衬底10上方并且从隔离绝缘层50突出。鳍结构20的从隔离绝缘层50突出的部分用作沟道层。
根据一个实施例，为了制造鳍结构，在衬底10上方形成掩模层。例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺形成掩模层。例如，衬底10是具有在约1×1015cm-3至约2×1015cm-3的范围内的杂质浓度的p型硅衬底。在其他实施例中，衬底10是具有在约1×1015cm-3至大约2×1015cm-3的范围内的杂质浓度的n型硅衬底。例如，在一些实施例中，掩模层包括衬垫氧化物(例如，氧化硅)层和氮化硅掩模层。
可选地，衬底10可以包括：其他元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体，诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料还可以用作衬底10。衬底10可以包括已适当地掺杂杂质(例如，p型或n型导电性)的各种区域。
可通过使用热氧化或CVD工艺形成衬垫氧化物层。可以通过诸如溅射法的物理汽相沉积(PVD)、CVD、等离子体增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其他工艺形成氮化硅掩模层。
在一些实施例中，衬垫氧化物层的厚度在约2nm至约15nm的范围内并且氮化硅掩模层的厚度在约2nm至约50nm的范围内。在掩模层上方还形成掩模图案。例如，掩模图案是通过光刻操作形成的抗蚀剂图案。
通过使用掩模图案作为蚀刻掩模，形成衬垫氧化物层和氮化硅掩模层的硬掩模图案。在一些实施例中，硬掩模图案的宽度在约5nm至约40nm的范围内。在特定实施例中，硬掩模图案的宽度在约7nm至大约12nm的范围内。
通过使用硬掩模图案作为蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底图案化成鳍结构20。鳍结构20的高度在约20nm至约300nm的范围内。在特定实施例中，高度在约30nm至约60nm的范围内。当鳍结构的高度不均匀时，可以从对应于鳍结构的平均高度的平面测量从衬底的高度。鳍结构20的宽度在约7nm至约15nm的范围内。
在该实施例中，块状硅晶圆用作衬底10。然而，在一些实施例中，衬底的其他类型可用作衬底10。例如，绝缘体上硅(SOI)晶圆可用作起始材料，并且SOI晶圆的绝缘体层构成衬底10并且SOI晶圆的硅层用于鳍结构20。
如图2A至图图2D所示，在衬底10上方设置在X方向上延伸的一个鳍结构20。然而，鳍结构的数量不限于一个。数量可以是两个、三个、四个或五个或更多。此外，可以邻近鳍结构20的两侧设置一个或多个伪鳍结构，以提高图案化工艺中的图案保真度。在一些实施例中，鳍结构20的宽度在约5nm至约40nm的范围内，并且在特定实施例中，该宽度在约7nm至约15nm的范围内。在一些实施例中，当设置多个鳍结构时，鳍结构之间的间隔在约5nm至约80nm的范围内，并且在其他的实施例中，该间隔可以在约7nm至约15nm的范围内。然而，本领域的技术人员将理解，贯穿说明书所列的尺寸和值仅是实例，并且可以改变以适合于不同规模的集成电路。
在该实施例中，Fin FET器件是p-型Fin FET。然而，本文公开的技术还可适用于n型Fin FET。
形成鳍结构20之后，在鳍结构20上方形成隔离绝缘层50。
隔离绝缘层50包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的诸如氧化硅、氮氧化硅或氮化硅的一层或多层绝缘材料。在可流动CVD中，沉积可流动介电材料而不是氧化硅。正如它们的名字所表明的，可流动介电材料在沉积期间可以“流动”以填充具有高的高宽比的间隙或间隔。通常，将各种化学物质添加到含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。在一些实施例中，在多操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，将其固化然后退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜变得致密并且收缩。在一些实施例中，进行多个退火工艺。固化可流动膜，并且进行不止一次的退火。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层50可以由SOG、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)的一层或多层形成。
在形成隔离绝缘层50之后，可实施例如退火的热工艺以改进隔离绝缘层50的质量。在特定实施例中，通过在诸如N2、Ar或He环境的惰性气体环境中在约900℃至约1050℃的范围内的温度下使用快速热退火(RTA)实施约1.5s至约10s的热工艺。可以在如下所述的平坦化操作之后实施退火。
在鳍结构20上方形成隔离绝缘层50之后，实施平坦化操作以去除隔离绝缘层50和掩模层(衬垫氧化物层和氮化硅掩模层)的部分。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀工艺。然后，还去除隔离绝缘层50，从而使得暴露鳍结构20的沟道层(上层)。
在特定实施例中，可以使用湿蚀刻工艺实施部分地去除隔离绝缘层50，例如，通过将衬底浸在氢氟酸(HF)中。在另一实施例中，可以使用干蚀刻工艺实施部分地去除隔离绝缘层50。例如，可以使用采用CHF3或BF3作为蚀刻气体的干蚀刻工艺。
在图1的S102中，如图2A至图2D所示，在鳍结构20的部分上方形成伪栅极结构40。
在隔离绝缘层50和暴露的鳍结构上方形成介电层和多晶硅层，然后实施图案化操作以获得伪栅极结构40，该伪栅极结构包括由多晶硅制成的伪栅电极层45和伪栅极介电层30。在一些实施例中，通过使用硬掩模35实施多晶硅层的图案化，该硬掩模包括形成在氧化硅层上方的氮化硅层。在其他的实施例中，硬掩模包括形成在氮化硅层上方的氧化硅层。伪栅极介电层30可以是通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，伪栅极介电层30可以包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，栅极介电层的厚度在约0.5nm至约2nm的范围内，而在其他的实施例中，该厚度可以在约0.5nm至约1nm的范围内。
在一些实施例中，伪栅电极层45可以包括单层或多层结构。伪栅电极层45可以是具有均匀或非均匀掺杂的掺杂多晶硅。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成伪栅电极层45。在本实施例中，伪栅电极层45的宽度在约30nm至约60nm的范围内。在一些实施例中，栅电极层的厚度在约20nm至约400nm的范围内，并且在其他的实施例中，该厚度在约50nm至约150nm的范围内。
如图3A所示，在伪栅电极45的两个主侧上方形成侧壁绝缘层47。图3A是根据一个实施例的在制造工艺的各个阶段的一个阶段处的对应于图2D的线C-C’的示例性截面图。
侧壁绝缘层47可包括氧化硅、氮化硅、氮氧化硅或其他合适的材料。侧壁绝缘层47可包括单层或多层结构。可以通过CVD、PVD、ALD或其他合适的技术形成侧壁绝缘材料的毯状层。然后，对侧壁绝缘材料实施各向异性蚀刻以在栅极结构的两个主侧上形成一对侧壁绝缘层(间隔件)47。在一些实施例中，侧壁绝缘层47的厚度在约5nm至约30nm的范围内，并且在其他的实施例中，该厚度在约10nm至约20nm的范围内。
在图1的S103中，如图3B所示，形成源极和漏极60。图3B是根据一个实施例的在制造工艺的各个阶段的一个阶段处对应于图2D的线B-B’的示例性截面图。源极和漏极60可以包括对沟道层施加应力的应变层。在一些实施例中，向下蚀刻鳍结构20的上层的未被伪栅极结构40覆盖的部分以形成凹槽部分。然后，在凹槽部分中形成适当的应变层。在一些实施例中，应变层包括单层或多层，该多层包括用于p型FET的SiGe和用于n型FET的SiP、SiC或SiCK。在凹槽部分中外延地形成应变层。
如对应于图2的线B-B’的图4所示，在具有侧壁绝缘层47的伪栅极结构40上方形成层间介电(ILD)层70。
在伪栅极结构和隔离绝缘层50上方形成介电材料，并且实施诸如回蚀工艺和/或化学机械抛光(CMP)工艺的平坦化操作，以获得图4示出的结构。用于层间介电层70的介电材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料的一层或多层。用于层间介电层70的绝缘材料与用于隔离绝缘层50的绝缘材料相同或不同。
在图1的S104中，在形成层间介电层70之后，如图5所示，通过干蚀刻和/或湿蚀刻去除伪栅极结构40，从而形成间隔80。间隔80的深度在约50nm至约400nm的范围内，并且可以在约100nm至200nm的范围内。在一些实施例中，间隔80的高宽比在0.5至20的范围内。如图5所示，侧壁绝缘层47保留在间隔80中。在一些实施例中，当去除伪栅极结构40时，去除侧壁绝缘层47。
在图1的S105中，如图6所示，在间隔80中形成栅极介电层90。在设置于鳍结构20的沟道层上方的界面层(未示出)上方形成栅极介电层90。在一些实施例中，界面层可以包括具有0.2nm至1.5nm的厚度的氧化硅。可以通过氧化Si沟道层形成氧化硅界面层。在其他实施例中，界面层的厚度在约0.5nm至约1.0nm的范围内。在特定实施例中，未形成界面层。
栅极介电层90包括诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合的介电材料的一层或多层。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。例如，通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)或其他适合的方法和/或它们的组合形成栅极介电层90。在一些实施例中，栅极介电层90的厚度在约0.5nm至约5nm的范围内，并且在其他实施例中，该厚度在约1nm至约3nm的范围内。在一些实施例中，栅极介电层90可以包括由二氧化硅制成的界面层。还在层间介电层70的上表面上形成栅极介电层90。
在图1的S106中，如图7所示，在间隔80中且在栅极介电层上方形成功函数调整层100。功函数调整金属层100包括诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TaSi、TaSi或TiAlC的金属材料的一层或多层。在一些实施例中，功函数调整层100包括TiAl和TiN，并且具有在从约3nm到约5nm的范围内的厚度。
此外，在特定实施例中，在形成功函数调整金属层100之前，在栅极介电层90上形成由掺杂有Si的例如TiN制成的覆盖层，并且在覆盖层上(均未示出)形成由例如TaN制成的阻挡层。在一些实施例中，可以通过CVD、PVD或ALD形成覆盖层，并且覆盖层的厚度在从约0.5nm至约1.5nm的范围内。在一些实施例中，可以通过CVD、PVD或ALD形成阻挡层，并且阻挡层的厚度在从约0.5nm至约2nm的范围内。
在图1的S107中，如图8所示，在功函数调整层100上方形成第一栅极金属层110。在特定实施例中，在形成第一栅极金属层110之前，在功函数调整层100上形成由例如TiN制成的阻挡层(未示出)。
第一栅极金属层110包括诸如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合的任何合适的金属材料的一层或多层。
在本实施例中，钨(W)用作第一栅极金属层110以形成第一W层。在一些实施例中，在约400℃至约500℃的温度处通过使用WCl5和H2作为源气体的ALD形成第一W层110。因为不使用氟源气体，所以第一W层110是无氟层。在一些实施例中，第一W层110的厚度在从约2nm至约5nm的范围内。如图8所示，第一栅极金属层110的金属材料(W)未完全填充间隔80。
此外，在图1的S108中，如图9所示，在第一栅极金属层110上方形成第二栅极金属层120。第二金属栅极层120可以采用与第一金属栅极层110类似的材料。
在本实施例中，钨(W)用作第二栅极金属层120。通过使用钨源气体和稀释(载体)气体的ALD形成第二W层120。在一些实施例中，WF6用作W源气体，H2用作稀释气体。Ar或其他惰性气体可以用作稀释气体。
图10A示出根据本发明的一个实施例的用于形成第二W层120的ALD操作的示例性流程图。图10B示出W ALD操作的示例性截面图。
在ALD沉积的S201中，在下面的层(例如，第一W层110)上方供应用于形成晶种层的晶种气体，并且在S202中，在供应晶种气体之后，在晶种层上方供应例如H2和/或Ar的净化气体以净化多余的晶种气体。当供应净化气体时，停止晶种气体。在一些实施例中，晶种气体是用稀释气体(例如，H2)稀释的B2H6和SiH4的一种或多种。晶种层是B和/或Si的原子层。在一些实施例中，在S202中供应的净化气体的持续时间在从约5秒至25秒范围内，并且在其他实施例中，该持续时间在从10秒至20秒的范围内。
在S203中，在晶种层上方供应W源气体(WF6)，并且在S204中，在供应W源气体之后，在W层上方供应例如H2和/或Ar的净化气体以净化多余的源气体，以形成W的原子层。当供应净化气体时，停止W源气体。在一些实施例中，W源气体(WF6)的流速在从约30sccm至约100sccm的范围内。在ALD操作期间，在一些实施例中，在从约300℃至500℃的范围内的温度处加热衬底。
在形成W的单层之后，重复S201-S204的操作以获得具有期望厚度的第二W层120。在一些实施例中，第二W层120的厚度在从约1nm至约5nm的范围内，并且在其他实施例中，该厚度在从约2nm至约3nm的范围内。
在本实施例中，为了降低第二W层120中的硼(B)浓度，调整作为晶种气体的B2H6与总气体流量(晶种气体和稀释气体)的比率。特别地，相对于晶种气体，使用更高量的稀释气体。例如，在一些实施例中，含硼气体的流量与含硼气体和稀释气体的总流量的流量比在从约1/21至约1/4的范围内。在特定实施例中，并且在这种情况下，该比率在从约1/21至约1/6的范围内。这意味着，当稀释气体(例如，H2)的流速(流量)是例如2000sccm时，B2H6的流速在从约100sccm至400sccm的范围内。在其他实施例中，该比率在从约1/11至约1/6的范围内。
还可以将气体比率定义为B2H6气体的相对于稀释气体(例如，H2)的流速(流量)。在这种情况下，该气体比率在从约1/20至约1/5的范围内。这意味着，当稀释气体的流速是2000sccm时，B2H6的流速在从约100sccm至400sccm的范围内。在其他实施例中，该气体比率在从约1/10至约1/5的范围内。当然，在一些实施例中，稀释气体的流速可以变化，并且在从约500sccm至4000sccm的范围内，并且在其他实施例中，该流速在从约800sccm至约2000sccm的范围内。
通过利用相对于晶种气体(或晶种气体的相对较低量)的更高量的稀释气体，与使用较小量的稀释气体的情况相比，第二W层中的硼浓度可以减小到约20原子％至约27原子％的范围内。
当B2H6气体的流量与B2H6气体和H2气体的总流量的流量比大于1/4(例如1/3)时，硼的原子浓度为约30％或更多。如果W层中的硼浓度高，则当通过CMP平坦化W层时，在W层中将导致损坏(例如，腐蚀)(参见图11)。然而，通过减小W层中硼的量，可以防止CMP操作中的这种损坏。
还可以使供应晶种B2H6气体后的净化时间更长，以减小W层中的硼含量。如上所述，一些实施例中，通过H2或Ar的净化时间在从约5秒至25秒的范围内，并且在其他实施例中，该净化时间在从10秒至20秒的范围内。
在特定实施例中，代替B2H6气体或除了B2H6气体之外，诸如SiH4或Si2H6的含硅气体用作晶种气体。通过添加含硅气体，可以进一步降低含硼气体的流量，从而进一步降低W层中的硼浓度。
在一些实施例中，当将SiH4气体作为晶种气体添加到B2H6晶种气体中时，晶种气体(B2H6+SiH4)的流量与B2H6晶种气体、SiH4晶种气体和稀释气体(例如、H2)的总流量的流量比设定在从约1/21至约1/3的范围内。在一些实施例中，B2H6晶种气体的流量与SiH4晶种气体的流量的比率在从约9:1至约1:9的范围内，并且在其他实施例中，该比率在从约4:6至约6：4的范围内。在一些实施例中，B2H6晶种气体的流量与B2H6晶种气体、SiH4晶种气体和稀释气体(例如，H2)的总流量的流量比设定在从1/40至1/10的范围内，并且在其他实施例中，该流量比在从约1/40至约1/25的范围内。
当除了含硼气体之外还使用含硅气体作为晶种气体时，在一些实施例中，通过ALD形成的W层中的硼的原子浓度在从约1％至约20％的范围内，并且在其他实施例中，该原子浓度在从约5％至约10％的范围内。如果仅SiH4气体用作晶种气体，则通过ALD形成的W层中的硼浓度大致为零。
在图1的S109中，如图11所示，在形成第二W层120之后，实施诸如CMP的平坦化操作，从而使得去除形成在ILD层70的上表面上方的金属层。在一些实施例中，还去除形成在ILD层70的上表面上方的栅极介电层90。此外，在一些实施例中，如图12所示，部分地去除(凹进)形成在间隔80中的金属栅极层，并且形成绝缘覆盖层140。通过CVD或ALD形成由例如氮化硅层制成的绝缘覆盖层140。可以在沉积氮化硅之后实施诸如CMP的平坦化操作。
应该理解，图12所示的结构可以经受进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各种部件。
在上述实施例中，制造作为FET的FinFET器件。在其他实施例中，上述金属栅极结构及其制造方法可应用于平面型FET。
在本发明中，相对于总气体量通过减少作为晶种气体的含硼气体的量来减少由ALD形成的钨层中的硼的浓度。钨层中的硼的原子浓度在从约1％至约27％的范围内。低硼浓度钨层对于后续CMP操作更耐用，从而改进半导体器件的可靠性。
应该理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
根据本发明的一个方面，在通过原子层沉积制造钨层的方法中，通过供应含硼气体和稀释气体在衬底上形成位于下面的层上的晶种层，并且通过供应含钨气体而在晶种层上形成钨层。含硼气体的流量与含硼气体和稀释气体的总流量的流量比在从约1/21至1/4的范围内。
根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成伪栅极结构。在伪栅极结构和衬底上方形成层间绝缘层。去除伪栅极结构，从而使得形成对应于伪栅极结构的间隔。在间隔中形成栅极介电层。在在间隔中的栅极电介质上形成第一金属层。在第一金属层上方形成第二金属层。在形成第二金属层时，通过供应含硼气体和稀释气体在阻挡层上方形成晶种层。通过供应含钨气体在晶种层上形成钨层。重复形成晶种层和形成钨层。含硼气体的流量与含硼气体和稀释气体的总流量的流量比在从约1/21至1/4的范围内。
根据本发明的另一个方面，提供了包括FET的半导体器件。FET包括金属栅极结构。金属栅极结构包括栅极介电层和设置在栅极介电层上方的钨层。钨层包括硼，并且钨层中的硼的原子浓度在从1％至27％的范围内。
根据本发明的一个实施例，提供了一种通过原子层沉积制造钨层的方法，包括：通过供应含硼气体和稀释气体在形成在衬底上的下面的层上形成晶种层；以及通过供应含钨气体在所述晶种层上形成钨层，其中，所述含硼气体的流量与所述含硼气体和所述稀释气体的总流量的流量比率在从1/21至1/4的范围内。
在上述方法中，所述比率在从1/21至约1/6的范围内。
在上述方法中，所述含硼气体是B2H6。
在上述方法中，所述稀释气体是H2或Ar的至少一种。
在上述方法中，重复形成所述晶种层和形成所述钨层。
在上述方法中，所述钨层中的硼的原子浓度在从20％至27％的范围内。
在上述方法中，还包括：在形成所述晶种层和形成所述钨层之间，在所述衬底上方供应净化气体。
在上述方法中，所述净化气体供应10秒至20秒。
在上述方法中，形成所述晶种层包括与所述含硼气体和所述稀释气体一起供应含硅气体。
在上述方法中，所述含硅气体是SiH4。
在上述方法中，所述含硼气体的流量与所述含硼气体、所述含硅气体和所述稀释气体的总流量的流量比率在从1/40至1/10的范围内。
在上述方法中，所述钨层中的硼的原子浓度在从1％至20％的范围内。
根据本发明的另一实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成伪栅极结构；在所述伪栅极结构和所述衬底上方形成层间绝缘层；去除所述伪栅极结构，从而使得形成对应于所述伪栅极结构的间隔；在所述间隔中形成栅极介电层；在所述间隔中的所述栅极介电层上形成第一金属层；以及在所述第一金属层上方形成第二金属层，其中：形成所述第二金属层包括：通过供应含硼气体和稀释气体在所述第一金属层上方形成晶种层；通过供应含钨气体在所述晶种层上形成钨层；以及重复形成所述晶种层和形成所述钨层，所述含硼气体的流量与所述含硼气体和所述稀释气体的总流量的流量比率在从1/21至1/4的范围内。
在上述方法中，其中：所述含硼气体是B2H6，以及所述稀释气体是H2或Ar的至少一种。
在上述方法中，所述钨层中的硼的原子浓度在从10％至27％的范围内。
在上述方法中，还包括：在形成所述晶种层和形成所述钨层之间，在所述衬底上方供应净化气体。
在上述方法中，其中，所述净化气体供应10秒至20秒。
在上述方法中，其中，形成所述晶种层包括与所述含硼气体和所述稀释气体一起供应SiH4。
在上述方法中，其中，所述含硼气体的流量与所述含硼气体、所述含硅气体和所述稀释气体的总流量的流量比率在从1/40至1/2.5的范围内。
根据本发明的又一实施例，还提供了一种半导体器件，包括场效应晶体管，其中：所述场效应晶体管包括金属栅极结构，所述金属栅极结构包括：栅极介电层；以及钨层，设置在所述栅极介电层上方，所述钨层包括硼，以及所述钨层中的硼的原子浓度在从1％至27％的范围内。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (1)

1.一种通过原子层沉积制造钨层的方法，包括：
通过供应含硼气体和稀释气体在形成在衬底上的下面的层上形成晶种层；以及
通过供应含钨气体在所述晶种层上形成钨层，其中，所述含硼气体的流量与所述含硼气体和所述稀释气体的总流量的流量比率在从1/21至1/4的范围内。
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