KR102456275B1 - 반도체 디바이스용 게이트 구조체 - Google Patents

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Abstract

상이한 구성의 게이트 구조체를 가지는 반도체 디바이스 및 반도체 디바이스를 제조하는 방법이 개시된다. 반도체 디바이스는 각각 제1 및 제2 나노구조 채널 영역 상에 배치된 제1 및 제2 게이트 구조체를 포함한다. 상기 제1 게이트 구조체는 상기 제1 나노구조 채널 영역 상에 배치된 nWFM 층, 상기 nWFM 층 상에 배치된 장벽층, 상기 장벽층 상에 배치된 제1 pWFM 층 및 상기 제1 pWFM 층 상에 배치된 제1 게이트 충전층을 포함한다. 상기 제1 게이트 충전층의 측벽은 상기 장벽층과 물리적으로 접촉한다. 상기 제2 게이트 구조체는 상기 제2 나노구조 채널 영역 상에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 상에 배치된 제2 pWFM 층 및 상기 pWFM 층 상에 배치된 제2 게이트 충전층을 포함한다. 상기 제2 게이트 충전층의 측벽은 상기 게이트 유전체 층과 물리적으로 접촉한다.

Description

반도체 디바이스용 게이트 구조체{GATE STRUCTURES FOR SEMICONDUCTOR DEVICES}
관련 출원에 대한 상호 참조
본 출원은 2020년 5월 26일자 출원되고 그 개시 내용이 온전하게 여기에 참조로 포함된, "반도체 디바이스 및 이를 형성하기 위한 방법"이라는 제하의 미국 가특허 출원 제63/029,861호의 이익을 주장한다.
배경
반도체 기술이 발전함에 따라 더 높은 저장 용량, 더 빠른 처리 시스템, 더 높은 성능 및 더 낮은 비용에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해 반도체 산업은 평면 금속 산화물 반도체 전계효과 트랜지스터(MOSFET) 및 핀형 전계효과 트랜지스터(finFET)를 포함한 MOSFET와 같은 반도체 디바이스의 크기를 계속 축소하고 있다. 이러한 축소는 반도체 제조 공정의 복잡성을 증가시켰다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다.
도 1a는 일부 실시예에 따른 반도체 디바이스의 등각도를 예시한다.
도 1b-1s는 일부 실시예에 따라 상이한 게이트 구조체 구성을 가지는 반도체 디바이스의 단면도를 예시한다.
도 2는 일부 실시예에 따라 상이한 게이트 구조체 구성을 가지는 반도체 디바이스를 제조하기 위한 방법의 흐름도이다.
도 3a-26b는 일부 실시예에 따른 제조 공정의 다양한 단계에서 상이한 게이트 구조체 구성을 가지는 반도체 디바이스의 단면도를 예시한다.
도 27은 일부 실시예에 따른 본 개시 내용의 다양한 실시예를 구현하기 위한 컴퓨터 시스템의 블록도를 예시한다.
이제 첨부된 도면을 참조로 예시적인 실시예를 설명할 것이다. 도면에서, 유사한 참조 번호는 전체적으로 동일하고 기능적으로 유사하며 및/또는 구조적으로 유사한 요소를 나타낸다.
다음의 개시 내용은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 여기에 사용되는 바와 같이, 제2 특징부 상에 제1 특징부를 형성한다는 것은 제1 특징부가 제2 특징부와 직접 접촉되게 형성됨을 의미한다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 "일 실시예", "실시예", "예시적인 실시예", "예시적인" 등의 언급은 설명된 실시예가 특정 특성, 구조 또는 특징을 포함할 수 있지만, 모든 실시예가 반드시 이러한 특정 특성, 구조 또는 특징을 포함하는 것은 아닐 수 있다는 것을 알아야 한다. 더욱이, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특성, 구조 또는 특징이 소정 실시예와 관련하여 설명되는 경우, 명시적으로 설명되는지 여부에 관계없이 다른 실시예와 관련하여 그러한 특성, 구조 또는 특징을 달성하는 것은 당업자의 지식 내에 있을 것이다.
본 명세서에서의 어법 또는 용어는 설명을 위한 것으로 제한을 위한 것이 아님을 이해해야 하며, 따라서 본 명세서에서의 용어 또는 어법은 당업계(들)의 숙련자에 의해 여기에서의 학습의 측면에서 해석되어야 한다.
일부 실시예에서, "약" 및 "실질적으로"라는 용어는 주어진 값의 5% 내에서 변하는(예, 주어진 값의 ±1%, ±2%, ±3%, ±4%, ±5%) 주어진 양의 값을 나타낼 수 있다. 이러한 값은 예시일뿐이며 제한하려는 의도가 아니다. "약" 및 "실질적으로"라는 용어는 당업계(들)의 숙련자에 의해 여기에서의 학습의 측면에서 해석된 값의 비율을 지칭할 수 있다.
여기에 개시된 핀 구조체는 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀 구조체는 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패턴화될 수 있다. 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피와 자체 정렬 공정을 결합함으로써 예를 들어, 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 가지는 패턴을 생성할 수 있게 한다. 예를 들어, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패턴화된다. 자체 정렬 공정을 이용하여 패턴화된 희생층과 함께 스페이서가 형성된다. 그 다음, 희생층이 제거되고 나머지 스페이서를 사용하여 핀 구조체를 패턴화할 수 있다.
전계효과 트랜지스터(FET)를 작동시키는 데 필요한 게이트 전압(임계 전압(Vt))은 FET 채널 영역의 반도체 재료 및/또는 FET의 게이트 구조체의 유효 일함수(EWF) 값에 따라 달라질 수 있다. 예를 들어 n-형 FET(NFET)의 경우 NFET 게이트 구조체의 EWF 값과 NFET 채널 영역의 재료의 전도대 에너지(예, Si의 경우 4.1 eV 또는 SiGe의 경우 3.8 eV) 간의 차이를 줄이면, NFET 임계 전압이 감소될 수 있다. p-형 FET(PFET)의 경우, PFET 게이트 구조체의 EWF 값과 PFET 채널 영역의 재료의 가전자대(valence band) 에너지(예, Si의 경우 5.2 eV 또는 SiGe의 경우 4.8 eV) 간의 차이를 줄이면, PFET 임계 전압이 감소될 수 있다. FET 게이트 구조체의 EWF 값은 FET 게이트 구조체의 각 층의 두께 및/또는 재료 조성에 따라 달라질 수 있다. 따라서, FET 게이트 구조체의 두께 및/또는 재료 조성을 조정함으로써 상이한 임계 전압으로 FET를 제조할 수 있다.
저전력 휴대용 장치에 대한 수요가 증가함에 따라, 100 mV보다 낮은 임계 전압("초저 임계 전압"으로도 지칭됨)과 같이 임계 전압이 낮은 FET에 대한 수요가 증가하고 있다. FET에서 이러한 초저 임계 전압을 달성하는 한 가지 방법은 FET 게이트 구조체에서 두께가 약 4 nm보다 큰(예, 약 5 nm 내지 약 10 nm) 두께의 일함수 금속(WFM)층(들)을 사용하는 것이다. 그러나, WFM 층(들)의 두께를 증가시키면 FET 게이트 구조체의 게이트 금속 충전층에 대한 볼륨 면적이 감소될 수 있어서 결과적으로 FET 게이트 저항이 증가될 수 있다.
본 개시 내용은 게이트 저항을 증가시키지 않고 서로 상이한 초저 임계 전압을 제공하는 상이한 게이트 구조체 구성을 가지는 FET(예, finFET 또는 GAA FET)를 포함하는 예시적인 다중 임계 전압(multi-Vt) 장치를 제공한다. 본 개시 내용은 또한 동일한 기판 상에 그러한 FET를 형성하는 예시적인 방법을 제공한다. 예시적인 방법은 상이한 EWF 값을 가져서 결국 상이한 및/또는 극저 임계 전압을 갖는 상이한 도전형의 FET를 동일한 기판에 형성한다. 이러한 예시적인 방법은 동일한 기판에 유사한 게이트 구조체 치수 및 임계 전압을 갖는 FET를 형성하는 다른 방법보다 매우 낮은 임계 전압의 FET에 신뢰할 수 있는 게이트 구조체를 제조할 때 더 비용 효율적이고(예, 약 20% 내지 약 30%까지 비용 절감) 및 시간 효율적일 수 있다(예, 약 15% 내지 약 20%까지 시간 단축). 또한, 이러한 예시적인 방법은 유사한 게이트 구조체 치수 및 임계 전압을 갖는 FET를 형성하는 다른 방법보다 게이트 저항을 증가시키지 않고 더 작은 치수(예, 더 작은 게이트 길이)의 FET 게이트 구조체를 형성할 수 있다. 예를 들어, 이러한 예시적인 방법을 이용하면, 다른 방법을 이용하여 유사한 게이트 구조체 치수 및 임계 전압을 갖도록 형성된 게이트 구조체의 게이트 저항에 비해 게이트 저항이 약 50% 내지 약 75%만큼 감소될 수 있다.
일부 실시예에서, 상이한 게이트 구조체 구성을 갖는 NFET 및 PFET가 동일한 기판 상에 선택적으로 형성될 수 있다. 임계 전압이 매우 낮은 NFET 및 PFET를 달성하기 위해 NFET는 Al-계 n-형 WFM(nWFM) 층을 포함할 수 있으며, PFET는 실질적으로 Al이 없는(예, 무-Al) p-형 WFM(pWFM) 층을 포함할 수 있다. WFM 층은 NFET 및 PFET의 게이트 유전체 층과 물리적으로 접촉할 수 있다. 일부 실시예에서, nWFM 층은 Al-계 티타늄(Ti) 또는 탄탈(Ta) 합금을 포함할 수 있고, pWFM 층은 실질적으로 Al이 없는(예, 무-Al) Ti 또는 Ta 질화물 또는 합금을 포함할 수 있다. 일부 실시예에서, pWFM 층은 PFET를 위한 WFM 층으로 사용될 수 있고, 또한 NFET 및 PFET 모두를 위한 글루층으로 사용될 수 있어서 게이트 구조체의 층의 수를 감소시키고 결국 글루층 상에 형성된 게이트 금속 충전층의 볼륨 면적을 증가시킬 수 있다. 일부 실시예에서, 게이트 금속 충전층이 후속으로 형성되는 게이트 개구의 측벽으로부터 pWFM 층을 제거함으로써 게이트 금속 충전층을 위한 볼륨 면적이 더 증가될 수 있다. 따라서, NFET 및 PFET 게이트 개구의 하부에 pWFM 층을 선택적으로 형성하면 게이트 저항을 증가시키지 않고 초저 임계 전압을 갖는 게이트 구조체를 형성할 수 있다.
다양한 실시예에 따라 도 1a-1s를 참조로 NFET(102N1-102N4) 및 PFET(102P1-102P4)를 갖는 반도체 디바이스(100)를 설명한다. 도 1a는 일부 실시예에 따른 반도체 디바이스(100)의 등각도를 예시한다. 반도체 디바이스(100)는 도 1b-1s에 예시된 바와 같이 상이한 단면도를 가질 수 있다. 도 1b-1s의 단면도는 단순화를 위해도 도 1a에 예시되지 않은 추가의 구조체를 가지는 반도체 디바이스(100)를 예시한다. 도 1b, 도 1f, 도 1j, 도 1l, 도 1p 및 도 1r은 도 1a의 A-A 라인을 따른 다양한 실시예의 상이한 단면도를 예시한다. 도 1c, 도 1g, 도 1k, 도 1m, 도 1q 및 도 1s는 도 1a의 B-B 라인을 따른 다양한 실시예의 상이한 단면도를 예시한다. 도 1d, 도 1h 및 도 1n은 도 1a의 C-C 라인을 따른 다양한 실시예의 상이한 단면도를 예시한다. 도 1e, 도 1i 및 도 1o는 도 1a의 D-D 라인을 따른 다양한 실시예의 상이한 단면도를 예시한다. 달리 언급이 없으면, 동일한 주석을 가지는 도 1a-1s의 NFET(102N1) 및 PFET(102P1)의 요소에 대한 설명은 서로에 적용된다. 달리 언급이 없으면, NFET(102N1)에 대한 설명은 NFET(102N2-102N4)에 적용되고, PFET(102P1)에 대한 설명은 102P2-102P4에 적용된다.
반도체 디바이스(100)가 기판(106) 상에 형성될 수 있다. 기판(106)은 실리콘, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘-온-절연체(SOI) 구조체 및 이들의 조합과 같은 반도체 재료 또는 다른 적절한 재료일 수 있다. 또한, 기판(106)은 p-형 도펀트(예, 붕소, 인듐, 알루미늄 또는 갈륨) 또는 n-형 도펀트(예, 인 또는 비소)로 도핑될 수 있다.
반도체 디바이스(100)는 분리 구조체(104), 에칭 정지층(ESL)(116), 층간 유전체(ILD) 층(118) 및 얕은 트렌치 분리(STI) 영역(119)을 더 포함할 수 있다. 분리 구조체(104)는 NFET(102N1-102N4)와 PFET(102P1-102P4)를 서로 전기적으로 절연시킬 수 있다. ESL(116)은 게이트 구조체(112N-112P) 및/또는 에피택셜 소스/드레인(S/D) 영역(110N-110P)을 보호하도록 구성될 수 있다. 일부 실시예에서, 분리 구조체(104) 및 ESL(116)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 실리콘 게르마늄 산화물과 같은 절연 재료 또는 다른 적절한 절연 재료를 포함할 수 있다. ILD 층(118)은 ESL(116) 상에 배치될 수 있고, 유전체 재료를 포함할 수 있다.
도 1a-1e를 참조하면, 일부 실시예에서, NFET(102N1) 및 PFET(102P1)는 (i) 핀 구조체(108N, 108P), (ii) 각각의 핀 구조체(108N, 108P) 상에 배치된 나노구조 채널 영역(120N, 122P)의 스택, (iii) 각각의 나노구조 채널 영역(120N, 122P) 상에 배치되고 그 주위를 감싸는 게이트 구조체(112N, 122P), (iv) 각각의 나노구조 채널 영역(120N, 122P)에 인접한 각각의 핀 구조체(108N, 108P)의 부분 상에 배치된 에피택셜 S/D 영역(110N, 110P), (v) 에피택셜 S/D 영역(110N, 110P) 상에 배치된 S/D 접촉 구조체(140)를 포함할 수 있다. 본 명세서에서 사용되는 "나노구조"라는 용어는 예컨대 100 nm 미만의 수평 치수(예, X-축 및/또는 Y-축을 따른 치수) 및/또는 수직 치수(예, Z-축을 따른 치수)를 가지는 구조체, 층 및/또는 영역으로 정의된다. 일부 실시예에서, NFET(102N1) 및 PFET(102P1)는 finFET일 수 있고, 나노구조 채널 영역(120N, 122P) 대신에 핀 영역(미도시)을 가질 수 있다. 이러한 finFET(102N1-102P1)는 핀 영역 상에 배치된 게이트 구조체(112N-112P)를 가질 수 있다.
핀 구조체(108N-108P)는 기판(106)으로부터 형성될 수 있고, X-축을 따라 연장될 수 있다. 나노구조 채널 영역(120N, 122P)은 기판(106)과 유사하거나 상이한 반도체 재료를 포함할 수 있고, 서로 유사하거나 상이한 반도체 재료를 포함할 수 있다. 일부 실시예에서, 나노구조 채널 영역(120N)은 Si, 실리콘 비소(SiAs), 실리콘 인화물(SiP), 실리콘 탄화물(SiC), 실리콘 탄소 인화물(SiCP), 또는 다른 적절한 반도체 재료를 포함할 수 있다. 나노구조 채널 영역(122P)은 SiGe, 실리콘 게르마늄 붕소(SiGeB), 게르마늄 붕소(GeB), 실리콘 게르마늄 주석 붕소(SiGeSnB), III-V족 반도체 화합물, 또는 다른 적절한 반도체 재료를 포함할 수 있다. 나노구조 채널 영역(120N, 122P)의 직사각형 단면이 예시되어 있지만, 나노구조 채널 영역(120N, 122P)은 다른 기하학적 형태(예, 원형, 타원형, 삼각형 또는 다각형)의 단면을 가질 수 있다.
에피택셜 S/D 영역(110N-110P)은 각각의 핀 구조체(108N-108P) 상에 성장될 수 있고, 서로 유사하거나 상이한 에피택셜 성장된 반도체 재료를 포함할 수 있다. 일부 실시예에서, 에피택셜 성장된 반도체 재료는 기판(106)의 재료와 동일한 재료 또는 상이한 재료를 포함할 수 있다. 에피택셜 S/D 영역(110N, 110P)은 각각 n-형 및 p-형일 수 있다. 본 명세서에서 사용되는 "p-형"이란 용어는 붕소와 같은 p-형 도펀트로 도핑되는 구조체, 층 및/또는 영역으로 정의된다. 본 명세서에서 사용되는 "n-형"이란 용어는 인과 같은 n-형 도펀트로 도핑되는 구조체, 층 및/또는 영역으로 정의된다. 일부 실시예에서, S/D 영역(110N)은 SiAs, SiC 또는 SiCP를 포함할 수 있고, S/D 영역(110P)은 SiGe, SiGeB, GeB, SiGeSnB, III-V족 반도체 화합물, 이들의 조합, 또는 임의의 다른 적절한 반도체 재료를 포함할 수 있다.
일부 실시예에서, 에피택셜 S/D 영역(110N, 110P) 상의 S/D 접촉 구조체(140) 각각은 (i) 실리사이드 층(140A) 및 (ii) 실리사이드 층(140A) 상에 배치된 접촉 플러그(140B)를 포함할 수 있다. 일부 실시예에서, 실리사이드 층(140A)은 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2), 또는 다른 적절한 금속 실리사이드를 포함할 수 있다. 일부 실시예에서, 접촉 플러그(140B)는 코발트(Co), 텅스텐(W), 루테늄(Ru), 이리듐(Ir), 니켈(Ni), 오스뮴(Os), 로듐(Rh), 알루미늄(Al), 몰리브덴(Mo), 구리(Cu), 지르코늄(Zr), 주석(Sn), 은(Ag), 금(Au), 아연(Zn), 카드뮴(Cd) 및 이들의 조합과 같은 도전 재료, 또는 다른 적절한 도전 재료를 포함할 수 있다.
도 1b-1e를 참조하면, 게이트 구조체(112N-112P)는 다층 구조체일 수 있고, 각각 나노구조 채널 영역(120N-120P)을 둘러쌀 수 있으며, 게이트 구조체(112N-112P)는 "게이트-올-어라운드(GAA) 구조체" 또는 "수평 GAA(HGAA) 구조체"로 지칭될 수 있다. NFET(102N1)와 PFET(102P1)는 "GAA FET(102N1)와 GAA FET(102P1)" 또는 "GAA NFET(102N1)와 GAA PFET(102P1)"로 지칭될 수 있다. 나노구조 채널 영역(120N-122P)을 둘러싸는 게이트 구조체(112N-112P)의 게이트 부분(112N1-112P1)은 내부 스페이서(113)에 의해 인접한 S/D 영역(110N-110P)으로부터 전기적으로 절연될 수 있다. 나노구조 채널 영역(120N-122P)의 스택 상에 배치된 게이트 구조체(112N-112P)의 게이트 부분(112N2-112P2)은 게이트 스페이서(114)에 의해 인접한 S/D 영역(110N-110P)으로부터 전기적으로 절연될 수 있다. 내부 스페이서(113) 및 게이트 스페이서(114)는 SiO2, SiN, SiCN 및 SiOCN과 같은 절연 재료 또는 다른 적절한 절연 재료를 포함할 수 있다.
일부 실시예에서, 게이트 구조체(112N-112P)의 게이트 길이(GL)는 실질적으로 서로 동일하다. 게이트 구조체(112N-112P)는 (i) 계면 산화물(IO) 층(127), (ii) 하이-K(HK) 게이트 유전체 층(128), (iii) 글루층(136N-136P) 및 (iv) 게이트 금속 충전층(138N-138P)을 포함할 수 있다. 게이트 구조체(112N)는 (i) nWFM 층(130), (ii) 접착층(132) 및 (iii) 산소 장벽층(134)을 더 포함할 수 있다. 도 1b-1e는 게이트 구조체(112N)의 모든 층이 나노구조 채널 영역(120N) 주위를 감싸고, 나노구조 채널 영역(120N)은 인접한 나노구조 채널 영역(120N) 사이의 공간을 채우도록 적어도 IO 층(127) 및 HK 게이트 유전체 층(128)에 의해 둘러싸일 수 있음을 보여준다. 따라서, 나노구조 채널 영역(120N)은 서로 전기적으로 절연됨으로써 NFET(102N1)의 동작 중에 게이트 구조체(112N)와 S/D 영역(110N) 사이의 단락을 방지할 수 있다. 유사하게, 나노구조 채널 영역(122P)은 서로 전기적으로 절연되도록 적어도 IO 층(127) 및 HK 게이트 유전체 층(128P)에 의해 둘러싸임으로써 PFET(102P1)의 동작 중에 게이트 구조체(112P)와 S/D 영역(110P) 사이의 단락을 방지할 수 있다.
IO 층(127)은 나노구조 채널 영역(120N-122P) 상에 배치될 수 있다. 일부 실시예에서, IO 층(127)은 SiO2, 실리콘 게르마늄 산화물(SiGeOx), 게르마늄 산화물(GeOx) 또는 다른 적절한 산화물 재료를 포함할 수 있다. NHK 게이트 유전체 층(128)은 IO 층(127) 상에 배치될 수 있고, (i) 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2) 및 지르코늄 실리케이트(ZrSiO2)와 같은 하이-k 유전체 재료, (ii) 리튬(Li), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 스칸듐(Sc), 이트륨(Y), 지르코늄(Zr), 알루미늄(Al), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)의 산화물을 가지는 하이-k 유전체 재료, (iii) 이들의 조합, 또는 (iv) 다른 적절한 하이-k 유전체 재료를 포함할 수 있다. 여기에 사용된 "하이-k"라는 용어는 고 유전율을 의미한다. 반도체 디바이스 구조체 및 제조 공정 분야에서, 하이-k는 SiO2의 유전율보다 큰 유전율(예, 3.9보다 큰 유전율)을 말한다.
일부 실시예에서, nWFM 층(130)은 NFET(102N1)의 HK 게이트 유전체 층(128) 상에 선택적으로 형성될 수 있고, 나노구조 채널 영역(120N)의 재료의 가전자대 에너지보다 전도대 에너지에 더 가까운 일함수 값을 갖는 금속 재료를 포함할 수 있다. 예를 들어, nWFM 층(130)은 Si-계 또는 SiGe-계 나노구조 채널 영역(120N)의 가전자대 에너지(예, Si의 경우 5.2 eV 또는 SiGe의 경우 4.8 eV)보다전도대 에너지(예, Si의 경우 4.1 eV 또는 SiGe의 경우 3.8 eV)에 더 가까울 수 있는 4.5 eV 미만(약 3.5 eV 내지 약 4.4 eV)의 일함수 값을 갖는 Al-계 또는 Al-도핑된 금속 재료를 포함할 수 있다. 일부 실시예에서, nWFM 층(130)은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 탄탈 알루미늄(TaAl), 탄탈 알루미늄 탄화물(TaAlC), Al-도핑된 Ti, Al-도핑된 TiN, Al-도핑된 Ta, Al-도핑된 TaN, 이들의 조합, 또는 다른 적절한 Al-계 재료를 포함할 수 있다. 일부 실시예에서, nWFM 층(130)은 약 1 nm 내지 약 3 nm 범위의 두께를 가질 수 있다. 이 범위 내의 두께는 nWFM 층(130)이 인접한 나노구조 채널 영역(120N) 사이의 간격에 의해 제한되지 않고 NFET(102N1)의 초저 임계 전압에 대해 나노구조 채널 영역(120N) 주위를 감싸도록 할 수 있다.
접착층(132)은 nWFM 층(130) 상에 선택적으로 형성될 수 있고, nWFM 층(130)과 산소 장벽층(134) 사이에 접착을 제공할 수 있으며, 또한 상부의 층(예, 글루층(136N) 또는 게이트 금속 충전층(138N))의 처리 중에 nWFM 층(130)의 산화를 방지할 수 있다. 일부 실시예에서, 접착층(132)은 TiN, TaN 및 TiSiN과 같은 금속 질화물을 포함할 수 있다. 접착층(132)과 유사하게, 산소 장벽층(134)도 역시 상부의 층의 처리 중에 nWFM 층(130)의 산화를 방지할 수 있다. nWFM 층(130)은 산화된 nWFM 층(130)(예, 산화 알루미늄-계 층)의 경우 Si-계 또는 SiGe-계 나노구조 채널 영역(120N)의 전도대-엣지 에너지(예, Si의 4.1 eV 또는 SiGe의 3.8 eV)보다 가전자대-엣지 에너지(예, Si의 5.2 eV의 또는 SiGe의 4.8 eV)에 더 가까운 일함수 값을 가져서, 결국 NFET(102N1)의 임계 전압을 증가시킬 수 있기 때문에 산화되는 것이 방지된다.
산소 장벽층(134)은 접착층(132) 상에 선택적으로 형성될 수 있고, Si, Ge, Ti, Al, Hf, Ta, Ni, Co, 이들의 조합, 또는 다른 적절한 재료를 포함할 수 있다. 일부 실시예에서, 산소 장벽층(134)은 접착층(132) 상에 배치된 하부층 및 하부층 상에 배치된 상부층을 가지는 이중층(미도시)을 포함할 수 있다. 하부층은 Si, Ge, Ti, Al, Hf, Ta, Ni, Co, 이들의 조합, 또는 다른 적절한 재료를 포함할 수 있고, 상부층은 실리콘 산화물(SiOx), 게르마늄 산화물(GeOx), 티타늄 산화물(TiOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈 산화물(TaOx), 니켈 산화물(NiOx), 코발트 산화물(CoOx), 이들의 조합, 또는 다른 적절한 재료와 같은 하부층의 재료의 산화물을 포함할 수 있다. 일부 실시예에서, 접착층(132) 및 산소 장벽층(134)은 약 1nm 내지 약 2nm 범위의 두께를 가질 수 있다. 1 nm의 두께 범위 미만에서 접착층(132) 및/또는 산소 장벽층(134)은 nWFM 층(130)의 산화를 적절히 방지하지 못할 수 있다. 반면에, 두께가 2 nm보다 크면 게이트 금속 충전층(138N)을 위한 볼륨 면적이 감소하여 결국 게이트 구조체(112N)의 게이트 저항을 증가시킨다.
도 1b-1e를 참조하면, 글루층(136N-136P)은 PFET(102P1)의 산소 장벽층(130) 및 HK 게이트 유전체 층(128) 상에 유사한 재료로 실질적으로 동시에 형성될 수 있으며, 여기서 글루층 표면(136Na-136Pa)은 게이트 구조체(112N-112P)의 측벽을 따라 (도 1d-1e의 단면도에서 볼 수 있고, 도 1b-1c의 단면도에서는 볼 수 없는) 글루층 부분(136Ns-136Ps)의 표면(136Nb-136Pb)과 실질적으로 동일 평면이다. 글루층(136N)의 상부 표면(136Na-136Nb)은 HK 게이트 유전체 층(128), nWFM 층(130), 접착층(132), 산소 장벽층(134) 및 게이트 금속 충전층(138N)의 상부 표면과 동일 평면에 있지 않다. 유사하게, 글루층(136)의 상부 표면(136Pa-136Pb)은 HK 게이트 유전체 층(128)의 상부 표면과 동일 평면에 있지 않다.
표면(136Nb-136Pb)은 게이트 부분(112N1-112P1)에서 표면(136Na-136Pa) 위의 게이트 영역 내의 게이트 금속 충전층(138N-138P)의 상향 퇴적을 촉진하도록 표면(136Na-136Pa) 위로 연장되지 않을 수 있다. 글루층(136N-136P)은 게이트 금속 충전층(138N-138P)이 PFET(102P1)의 산소 장벽층(134) 및 HK 게이트 유전체 층(128)의 재료에 대한 퇴적 선택도보다 높은 퇴적 선택도를 가지는 재료를 포함할 수 있다. 여기에 사용된 "퇴적 선택도"라는 용어는 동일한 퇴적 조건 하에서 2종의 상이한 재료 또는 표면에 대한 퇴적 속도의 비율을 지칭한다. PFET(102P1)의 산소 장벽층(134) 및 HK 게이트 유전체 층(128)의 재료에 대한 낮은 퇴적 선택도는 게이트 부분(112N1-112P1)에서 표면(136Na-136Pa) 위의 게이트 영역 내의 게이트 금속 충전층(138N-138P)의 동형(conformal) 퇴적을 억제한다. 게이트 금속 충전층(138N-138P)의 상향식 퇴적은 표면(136Na-136Pa) 위의 게이트 영역 내의 공극 및/또는 이음매의 형성을 방지할 수 있다.
게이트 금속 충전층(138N-138P)에 대해 더 높은 퇴적 선택도를 제공하는 것 외에도, 글루층(136P)은 PFET(102P1)를 위한 pWFM 층으로서 기능할 수 있다. 게이트 금속 충전층(138N-138P)에 대한 더 높은 퇴적 선택도와 함께 PFET 102P1에 대한 초저 임계 전압을 달성하기 위해, 글루층(136N-136P)은 나노구조 채널 영역(122P)의 재료의 전도대-엣지 에너지가보다 가전자대-엣지 에너지에 가까운 일함수 값을 가지는 금속 재료를 포함할 수 있다. 예를 들어, 글루층(136N-136P)은 Si-계 또는 SiGe-계 나노구조 채널 영역(122P)의 전도대-엣지 에너지(예, Si의 4.1 eV 또는 SiGe의 3.8 eV)보다 가전자대-엣지 에너지(예, Si의 5.2 eV 또는 SiGe의 4.8 eV)에 더 가까울 수 있는 4.5eV 이상(예, 약 4.5 eV 내지 약 5.5 eV)의 일함수 값을 가지는 실질적으로 Al이 없는(예, 무-Al) 금속 재료를 포함할 수 있다. 일부 실시예에서, 글루층(136N-136P)은 실질적으로 Al이 없는(예, 무-Al) (i) Ti-계 질화물 또는 합금(예, TiN, TiSiN, 티타늄 금(Ti-Au) 합금, 티타늄 구리(Ti-Cu) 합금, 티타늄 크롬(Ti-Cr) 합금, 티타늄 코발트(Ti-Co) 합금, 티타늄 몰리브덴(Ti-Mo) 합금 또는 티타늄 니켈(Ti-Ni) 합금); (ii) Ta-계 질화물 또는 합금(예, TaN, TaSiN, Ta-Au 합금, Ta-Cu 합금, Ta-W 합금, 탄탈 백금(Ta-Pt) 합금, Ta-Mo 합금, Ta-Ti 합금 또는 Ta-Ni 합금); (iii) 금속 질화물(예, 몰리브덴 질화물(MoN) 및 텅스텐 질화물(WN)); (iv) 이들의 조합; 또는 (v) 다른 적절한 무-알루미늄 금속 재료를 포함할 수 있다.
따라서, pWFM 층 및 상향식 퇴적 촉진층으로서 글루층(136N-136P)의 사용은 게이트 구조체(112P) 내의 층의 수를 감소시키고, 결과적으로 표면(136Pa) 위의 게이트 영역 내의 게이트 금속 충전층(138P)에 대한 볼륨 면적을 증가시킨다. 게이트 금속 충전층(138N-138P)에 대한 볼륨 면적은 표면(136Na-136Pa) 위의 게이트 영역 내에 게이트 구조체(112N-112P)의 측벽을 따라 글루층 부분을 갖지 않는 것에 의해서도 증가된다. 일부 실시예에서, 글루층(136N-136P)은 약 2 nm 내지 약 4 nm 범위의 두께를 가질 수 있다. 2 nm의 두께 범위 미만에서, 글루층(136N-136P)은 pWFM 층 및 상향식 퇴적 촉진층으로서 적절하게 기능하지 않을 수 있다. 반면, 두께가 4 nm보다 크면 게이트 금속 충전층(138N-138P)에 대한 볼륨 면적이 감소하고 결과적으로 게이트 구조체(112N-112P)의 게이트 저항을 증가시킨다.
일부 실시예에서, 게이트 금속 충전층(138N-138P)은 텅스텐(W), 티타늄(Ti), 은(Ag), 루테늄(Ru), 몰리브덴(Mo), 구리(Cu), 코발트(Co), 알루미늄(Al), 이리듐(Ir), 니켈(Ni) 및 이들의 조합과 같은 적절한 도전 재료 또는 다른 적절한 도전 재료를 포함할 수 있다. 일부 실시예에서, 게이트 금속 충전층(138N-138P)은 실질적으로 불소가 없는 금속층(예, 무-불소 W)을 포함할 수 있다. 실질적으로 불소가 없는 금속층은 이온, 원자 및/또는 분자의 형태로 약 5 원자% 미만의 불소 함량을 가질 수 있다. 일부 실시예에서, 나노구조 채널 영역(120N) 사이의 게이트 금속 충전층(138N)의 부분 및 나노구조 채널 영역(122P) 사이의 게이트 금속 충전층(138P)의 부분은 도 1d-1e(단순화를 위해 도 1b-1c에는 예시되지 않음)에 예시된 바와 같은 이음매(142)를 가질 수 있다. 일부 실시예에서, 이음매(142)는 게이트 부분(112N2-112P2)에서 표면(136Na-136Pa) 아래의 게이트 영역 내의 게이트 금속 충전층(138N-138P)의 동형 퇴적으로 인해 형성될 수 있다. 표면(136Na-136Pa) 아래의 게이트 영역 내의 게이트 금속 충전층(138N-138P)의 동형 퇴적은 도 1d-1e에 예시된 바와 같이 게이트 구조체(112N-112P)의 측벽을 따른 글루층 부분(136Ns-136Ps)의 존재로 인한 것일 수 있다.
일부 실시예에서, 표면(136Na-136Pa) 위의 게이트 금속 충전층(138N-138P)의 부분은 약 15 nm 내지 약 30 nm 범위의 개별 높이(H1-H2)를 가질 수 있다. 높이(H1-H2)의 다른 적절한 치수는 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 높이(H2)는 높이(H1)보다 클 수 있고, 높이(H2)와 높이(H1) 사이의 비율(즉, H2:H1)은 약 1.1 내지 약 2의 범위일 수 있다. 표면(136Na) 위의 게이트 금속 충전층(138N)의 부분은 X-축을 따른 폭(W1) 및 Y-축을 따른 폭(W3)을 가질 수 있다. 표면(136Pa) 위의 게이트 금속 충전층(138P)의 부분은 X-축을 따른 폭(W2) 및 Y-축을 따른 폭(W4)을 가질 수 있다. 일부 실시예에서, 폭(W2)은 폭(W1)보다 크고, 폭(W4)은 폭(W3)보다 큰 데, 이는 게이트 구조체(112P)의 게이트 금속 충전층(138P) 아래에 있는 층의 수보다 게이트 구조체(112P)의 게이트 금속 충전층(138N) 아래에 있는 층의 수가 더 적기 때문이다.
도 1f-1i를 참조하면, 일부 실시예에서, 게이트 금속 충전층(138N)(도 1b 및 도 1d) 대신에, 게이트 구조체(112N)는 글루층(137N)에 의해 서로 분리된 이중 게이트 금속 충전층(144N, 146N)을 가질 수 있다. 게이트 금속 충전층(138N)의 논의는 달리 언급되지 않는 한 게이트 금속 충전층(144N)에 적용된다. 일부 실시예에서, 게이트 금속 충전층(146N)은 게이트 금속 충전층(144N)과 유사하거나 상이한 재료를 포함할 수 있다. 게이트 금속 충전층(146N)은 텅스텐(W), 티타늄(Ti), 은(Ag), 루테늄(Ru), 몰리브덴(Mo), 구리(Cu), 코발트(Co), 알루미늄(Al), 이리듐(Ir), 니켈(Ni) 및 이들의 조합과 같은 적절한 도전 재료 또는 다른 적절한 도전 재료를 포함할 수 있다. 일부 실시예에서, 게이트 금속 충전층(146N)은 불소가 없는 W를 포함하지 않을 수 있고, 게이트 금속 충전층(146N)의 불소 농도는 게이트 금속 충전층(144N)에서의 농도보다 높을 수 있다.
유사하게, 일부 실시예에서, 게이트 금속 충전층(138P)(도 1c 및 도 1e) 대신에, 게이트 구조체(112P)는 글루층(137P)에 의해 서로 분리된 이중 게이트 금속 충전층(144P, 146P)을 가질 수 있다. 게이트 금속 충전층(138P)의 논의는 달리 언급되지 않는 한 게이트 금속 충전층(144P)에 적용된다. 일부 실시예에서, 게이트 금속 충전층(146P)은 게이트 금속 충전층(144P)과 유사하거나 상이한 재료를 포함할 수 있다. 게이트 금속 충전층(146P)은 텅스텐(W), 티타늄(Ti), 은(Ag), 루테늄(Ru), 몰리브덴(Mo), 구리(Cu), 코발트(Co), 알루미늄(Al), 이리듐(Ir), 니켈(Ni) 및 이들의 조합과 같은 적절한 도전 재료 또는 다른 적절한 도전 재료를 포함할 수 있다. 일부 실시예에서, 게이트 금속 충전층(146P)은 불소가 없는 W를 포함하지 않을 수 있으며, 게이트 금속 충전층(146P)의 불소 농도는 게이트 금속 충전층(144P)에서의 농도보다 높을 수 있다.
일부 실시예에서, 게이트 금속 충전층(144N-144P)은 게이트 금속 충전층(146N-146P)을 형성하기 위해 동형 퇴적 공정(예, 화학적 기상 퇴적(CVD) 공정)의 퇴적 속도보다 느린 퇴적 속도로 상향식 퇴적 공정(예, 원자층 퇴적(ALD) 공정)으로 형성된다. 이중 게이트 금속 충전층(144N-146N 및 144P-146P)은 제조 비용을 줄이기 위해 상이한 퇴적 속도로 형성된다.
일부 실시예에서, 게이트 금속 충전층(144N-146N)은 높이(H3-H4)(H3이H4보다 큼)를 가질 수 있고, 표면(136N) 위의 게이트 영역은 높이(H1)를 가질 수 있다. 일부 실시예에서, 높이(H3-H4) 사이의 비율(즉, H3:H4)은 약 2 내지 약 3의 범위일 수 있다. 일부 실시예에서, 높이(H3)는 높이(H1)의 약 75% 내지 약 90% 일 수 있고, 높이(H4)는 높이(H1)의 약 10% 내지 약 25% 일 수 있다. 일부 실시예에서, 게이트 금속 충전층(144P-146P)은 H5가 H6 이상인 높이(H5-H6)를 가질 수 있고, 표면(136P) 위의 게이트 영역은 높이(H2)를 가질 수 있다. 일부 실시예에서, 높이(H5-H6) 사이의 비율(즉, H5:H6)은 약 1 내지 약 2의 범위일 수 있다. 일부 실시예에서, 높이(H5)는 높이(H2)의 약 50% 내지 약 75% 일 수 있고, 높이(H6)는 높이(H2)의 약 25% 내지 약 50% 일 수 있다. 일부 실시예에서, 높이(H3-H4)는 각각 높이(H5-H6)보다 작다. 이러한 H1-H6의 상대적인 치수 범위 내에서 게이트 구조체(112N-112P)의 게이트 저항 및 제조 비용이 감소될 수 있다. 반면에, H1-H6의 이러한 범위의 상대적 치수를 벗어나면, 게이트 구조체(112N-112P)의 게이트 저항 및/또는 제조 비용이 증가한다.
일부 실시예에서, 글루층(137N-137P)은 각각 게이트 금속 충전층(138N-138P) 상에 유사한 재료로 실질적으로 동시에 형성될 수 있다. 글루층(137N-137P)은 게이트 금속 충전층(146N-146P)의 동형 퇴적을 지원할 수 있다. 일부 실시예에서, 글루층(137N-137P)은 글루층(136N-136P)과 유사하거나 상이한 재료를 포함할 수 있다. 일부 실시예에서, 글루층(137N-137P)은 실질적으로 TiN, TiSiN, TaN, TaSiN, MoN, WN, 이들의 조합, 또는 다른 적절한 도전 재료를 포함할 수 있다. 일부 실시예에서, 글루층(137N-137P)은 약 2 nm 내지 약 4 nm 범위의 두께를 가질 수 있다. 2 nm의 두께 범위 미만에서, 글루층(137N-137P)은 동형 퇴적 촉진층으로서 적절하게 기능하지 않을 수 있다. 한편, 두께가 4 nm보다 크면 게이트 금속 충전층(146N-146P)의 볼륨 면적이 감소하고 결과적으로 게이트 구조체(112N-112P)의 게이트 저항이 증가한다.
도 1j-1k를 참조하면, 일부 실시예에서, 반도체 디바이스(100)는 도 1b 및도 1d를 참조로 논의된 것과 유사한 게이트 구조체(112N)를 가지는 NFET(102N1)를 포함할 수 있고, 도 1g 및 1i를 참조로 논의된 것과 유사한 게이트 구조체(112P)를 가지는 PFET(102P1)를 포함할 수 있다. 일부 실시예에서, 제조 비용을 감소시키기 위해 이중 게이트 금속 충전층(144P-146P)이 NFET(102N1)가 아닌 PFET(102P1)에 형성된다. 게이트 금속 충전층(146P)은 더 빠른 퇴적 속도로 형성되기 때문에, 표면(136Na) 위의 게이트 영역의 볼륨 면적보다 큰 표면(136Pa) 위의 게이트 영역의 볼륨 면적이 더 빠르게 채워질 수 있다. 그 결과, 게이트 구조체(112P)를 형성하기 위한 처리 시간 및 제조 비용이 감소될 수 있다.
일부 실시예에서, 도 1b-1e를 참조로 설명된 게이트 구조체(112N-112P)는 36 nm 미만의 게이트 길이(GL)를 가지는 게이트 구조체(112N-112P)에 대해 형성될 수 있다. 일부 실시예에서, 도 1f-1i를 참조로 설명된 게이트 구조체(112N-112P)는 36 nm보다 큰 게이트 길이(GL)(예, 약 37 nm 내지 150 nm의 게이트 길이(GL))를 가지는 게이트 구조체(112N-112P)에 대해 형성될 수 있다.
도 1l-1o를 참조하면, 일부 실시예에서, 도 1b-1e에 예시된 글루층(136N-136P)의 구조체 대신에. 글루층(136N-136P)은 도 1l-1o에 예시된 구조체를 가질 수 있다. 일부 실시예에서, 글루층(136N-136P)은 각각 거리(D1-D2)만큼 표면(136Na-136Pa) 위로 연장되는 연장부(136Nx-136Px)를 가질 수 있다. 연장부(136Nx-136Px)는 글루층(136N-136P)의 에칭 공정 중의 부분적인 에칭의 결과로서 형성될 수 있으며, 이는 아래에서 더 상세히 설명된다. 일부 실시예에서, 거리(D1)는 거리(D2) 이상일 수 있다. 일부 실시예에서, 거리(D1))는 높이(H1)의 약 20% 내지 약 30% 일 수 있고, 거리(D2)는 높이(H2)의 약 15% 내지 약 25% 일 수 있다. 일부 실시예에서, 연장부(136Nx-136Px)는 각각의 표면(136Na-136Nb)과 각도(A-B)를 형성할 수 있고, 각도(A)는 글루층(136N-136P)의 형성에 이용되는 에칭 공정의 결과로 각도(B)보다 클 수 있다.
도 1p-1q를 참조하면, 일부 실시예에서, 글루층(136N)은 연장부(136Nx)를 가지도록 형성될 수 있고, 글루층(136P)은 연장부(136Px)가 없이 형성될 수 있다. 글루층(136N-136P)의 구조체에서의 차이는 표면(136Na) 위의 볼륨 면적이 표면(136Pa) 위의 볼륨 면적보다 작기 때문에 연장부(136Px)를 제거하는 것과 비교하여 연장부(136Nx)를 제거하는 문제로 인한 것일 수 있다.
도 1r-1s를 참조하면, 일부 실시예에서, 글루층(136N)은 연장부(136Nx)가 없이 형성될 수 있고, 글루층(136P)은 연장부(136Px)를 가지도록 형성될 수 있다. 이러한 글루층(136N-136P)의 구조체는 글루층(136N-136P)이 동시에 형성되지 않을 때 형성될 수 있다.
도 2는 일부 실시예에 따른 반도체 디바이스(100)의 NFET(102N1) 및 PFET(102P1)를 제조하기 위한 예시적인 방법(200)의 흐름도이다. 예시의 목적을 위해, 도 2에 예시된 동작은 도 3a-26b에 예시된 바와 같이 NFET(102N1) 및 PFET(102P1)를 제조하기 위한 예시적인 제조 공정을 참조로 설명될 것이다. 도 3a-26b는 다양한 실시예에 따른 다양한 제조 단계에서 반도체 디바이스(100)의 A-A 및 B-B 라인을 따른 NFET(102N1) 및 PFET(102P1)의 단면도이다. 동작은 특정 응용에 따라 다른 순서로 수행되거나 수행되지 않을 수 있다. 방법(200)은 완전한 NFET(102N1) 및 PFET(102P1)를 생성하지 않을 수 있다는 점에 유의해야 한다. 따라서, 방법(200)의 이전, 도중 및 이후에 추가의 공정이 제공될 수 있으며, 일부 다른 공정은 여기서 간략하게만 설명될 수 있다는 것이 이해된다. 도 1a-1s의 요소와 동일한 주석의 도 3a-26b의 요소가 위에 설명되어 있다.
205 동작에서, NFET 및 PFET의 핀 구조체 상에 초격자 구조체가 형성되고, 초격자 구조체 상에 폴리실리콘 구조체가 형성된다. 예를 들어, 도 3a-3b에 예시된 바와 같이, 폴리실리콘 구조체(312N-312P)는 각각의 핀 구조체(108N-108P) 상에 에피택셜 방식으로 형성된 각각의 초격자 구조체(119N-119P) 상에 형성된다. 초격자 구조체(119N)는 교대 구성으로 배열된 나노구조 층(120N-122N)을 포함할 수 있다. 유사하게, 초격자 구조체(119P)는 교대 구성으로 배열된 나노구조 층(120P-122P)을 포함할 수 있다. 일부 실시예에서, 나노구조 층(120N-120P)은 서로 유사한 재료를 포함하고, 나노구조 층(122N-122P)은 서로 유사한 재료를 포함한다. 일부 실시예에서, 나노구조 층(120N-120P)은 실질적인 양의 Ge이 없이(예, 무-Ge) Si을 포함할 수 있고, 나노구조 층(122N-122P)은 SiGe를 포함할 수 있다. 후속 처리 중에, 폴리실리콘 구조체(312) 및 나노구조 층(120P, 122N)은 게이트 구조체(112N-112P)를 형성하도록 게이트 대체 공정에서 대체될 수 있다.
도 2를 참조하면, 210 동작에서, 각각의 NFET 및 PFET의 핀 구조체 상에 n-형 및 p-형 S/D 영역이 형성된다. 예를 들어, 도 4a-5b를 참조로 설명된 바와 같이, n-형 및 p-형 S/D 영역(110N-110P)은 각각의 핀 구조체(108N, 108P) 상에 형성된다. n-형 및 p-형 S/D 영역(110N-110P)의 선택적 형성은 (i) 도 4a-4b에 도시 된 바와 같이 폴리실리콘 구조체(312) 아래에 있지 않은 핀 구조체(108N-108P)의 부분에 초격자 구조체(119N-119P)를 통해 S/D 개구(410)를 형성하고, (ii) 도 5a-5b에 예시된 바와 같이 S/D 개구(410) 내에 n-형 및 p-형 반도체 재료를 에피택셜 성장시키는 순차적인 동작을 포함할 수 있다. 일부 실시예에서, 내부 스페이서(113)는 도 5a-5b에 예시된 바와 같이 에피택셜 S/D 영역(110N-110P)의 형성 공정의 (i) 및 (ii) 동작 사이에 형성될 수 있다. 내부 스페이서(113)는 도 5a-5b에 예시된 바와 같이 S/D 개구(410)의 형성 후에 형성될 수 있다. S/D 영역(110N-110P)의 형성 후에, ESL(116) 및 ILD 층(118)이 S/D 영역(110N-110P) 상에 형성되어도 도 5a-5b의 구조체를 형성할 수 있다.
도 2를 참조하면, 215 동작에서, 게이트 개구가 초격자 구조체의 상부와 내부에 형성된다. 예를 들어, 도 6a-6b에 예시된 바와 같이, 게이트 개구(412N-412P)는 초격자 구조체(119N-119P)의 상부 및 내부에 형성될 수 있다. 게이트 개구(412N)의 형성은 (i) 도 5b의 구조체 상에 차폐층(미도시)을 형성하고, (ii) 도 5a의 구조체로부터 폴리실리콘 구조체(312N)를 에칭하고, (iii) 도 5a의 구조체로부터 나노구조 층(122N)을 에칭하고, (iv) 도 5b의 구조체로부터 차폐층을 제거하는 순차적인 동작을 포함할 수 있다. 게이트 개구(412P)의 형성은 (i) 도 6a의 구조체 상에 차폐층(미도시)을 형성하고, (ii) 도 5b의 구조체로부터 폴리실리콘 구조체(312P)를 에칭하고, (iii) 도 5b의 구조체로부터 나노구조 층(120P)을 에칭하고, (iv) 도 6a의 구조체로부터 차폐층을 제거하는 순차적인 동작을 포함할 수 있다.
도 2를 참조하면, 220-235 동작에서, 게이트 개구에 GAA 구조체가 형성된다. 예를 들어, 220-235 동작을 기초로, 게이트 구조체(112N-112P)가 도 7a-26b를 참조로 설명된 바와 같이 나노구조 채널 영역(120N-122P)을 둘러싸도록 형성될 수 있다.
도 2를 참조하면, 220 동작에서, 계면 산화물 층 및 HK 게이트 유전체 층이 게이트 개구 내에 퇴적되어 어닐링된다. 예를 들어, 도 7a-9b를 참조로 설명된 바와 같이, IO 층(127) 및 HK 게이트 유전체 층(128)은 도 6a-6b의 게이트 개구(412N-412P) 내에 퇴적되어 어닐링될 수 있다. IO 층(127)은 각각의 게이트 개구(412N-412P) 내의 나노구조 채널 영역(120N-122P)의 노출된 표면 상에 형성될 수 있다. 일부 실시예에서, IO 층(127)은 나노구조 채널 영역(120N-122P)을 산화 분위기에 노출시킴으로써 형성될 수 있다. 산화 분위기는 오존(O3), 암모니아 수산화물과 과산화수소와 물의 혼합물("SC1 용액") 및/또는 염산과 과산화수소와 물의 혼합물("SC2 용액")의 조합을 포함할 수 있다.
HK 게이트 유전체 층(128)의 퇴적은 도 7a-7b에 예시된 바와 같이 IO 층(127)의 형성 후에 게이트 개구(412N-412P) 내에 HK 게이트 유전체 재료를 퇴적하는 것을 포함할 수 있다. 일부 실시예에서, HK 게이트 유전체 층(128)은 약 250 ℃ 내지 약 350 ℃ 범위의 온도에서 하프늄 염화물(HfCl4)을 전구체로 사용하는 ALD 공정으로 형성될 수 있다. 다른 온도 범위도 본 개시 내용의 범위 내에 있다.
HK 게이트 유전체 층(128)의 형성은 IO 층(127) 및/또는 HK 게이트 유전체 층(128)의 전기적 특성 및/또는 신뢰성을 개선하기 위해 3단계 어닐링 공정이 후속할 수 있다. 제1 단계 어닐링 공정은 (i) 도 7a-7b에 예시된 바와 같이 HK 유전체 층(128) 상에 질화물 캐핑층(750)을 퇴적하고, (ii) 도 7a-7b에 예시된 바와 같이 질화물 캐핑층(750) 상에 Si 캐핑층(752)을 인-시튜 퇴적하고, (iii) 도 7a-7b의 구조체에 대해 제1 스파이크 어닐링 공정을 수행하는 순차적인 동작을 포함할 수 있다.
일부 실시예에서, 하프늄 실리콘 산화물(HfSiOx)을 가지는 계면층(미도시)이 제1 스파이크 어닐링 공정 후에 IO 층(127)과 HK 게이트 유전체 층(128) 사이의 계면에 형성될 수 있다. 일부 실시예에서, 질화물 캐핑층(750)은 TiSiN 또는 TiN을 포함할 수 있고, 약 400 ℃ 내지 약 500 ℃ 범위의 온도에서 전구체로서 티타늄 테트라클로라이드(TiCl4), 실란(SiH4) 및/또는 암모니아(NH3)를 사용하는 ALD 또는 CVD 공정에 의해 퇴적될 수 있다. 다른 온도 범위도 본 개시 내용의 범위 내에 있다. 질화물 캐핑층(750)은 약 1 nm 내지 약 3 nm 범위의 두께 또는 다른 적절한 치수를 가질 수 있으며, 후속하는 제1 및/또는 제2 스파이크 어닐링 공정(후술됨) 중에 HK 게이트 유전체 층(128)과 반응하여 HK 게이트 유전체 층(128) 상에 장벽층(미도시)을 형성할 수 있다. 일부 실시예에서, 장벽층은 약 1 nm 내지 약 3 nm의 범위 또는 다른 적절한 치수의 두께를 가지는 하프늄 티타늄 실리케이트(HfTiSiOx) 또는 하프늄 티타늄 산화물(HfTiOx)을 포함할 수 있다. 장벽층은 후속 처리 중에 상부의 층으로부터 IO 층(127) 및/또는 HK 게이트 유전체 층(128)으로 요소(예, 금속 및 산소)가 확산되는 것을 방지할 수 있다. 일부 실시예에서, 장벽층은 또한 제2 단계 어닐링 공정 후에 질화물 캐핑층(750)의 제거 중에 에칭 정지층으로서 기능할 수 있다.
Si 캐핑층(752)의 인-시튜 퇴적은 ALD, CVD 또는 PVD 공정을 포함할 수 있다. 일부 실시예에서, Si 캐핑층(752)의 인-시튜 퇴적은 약 400 ℃ 내지 약 500 ℃ 범위의 온도에서 TiCl4 및 SiH4 가스에 의한 소킹(soaking) 공정을 포함할 수 있다. 다른 온도 범위도 본 개시 내용의 범위 내에 있다. 소킹 공정은 약 80 초 내지 약 100 초 범위의 시간 동안 TiCl4 가스를 유동시킨 다음 질화물 캐핑층(750)의 표면 상에 약 100 초 내지 약 200 초 범위의 시간 동안 SiH4 가스를 유동시키는 것을 포함할 수 있다. 일부 실시예에서, Si 캐핑층(752)은 Si 또는 그의 화합물을 포함할 수 있고 및/또는 비정질 또는 다결정 Si를 포함할 수 있다. Si 캐핑층(752)은 IO 층(127) 및/또는 HK 게이트 유전체 층(128)의 산화를 방지할 수 있고, 그 결과 후속 어닐링 공정 및/또는 현장 외 공정 중에 IO 층(127) 및/또는 HK 게이트 유전체 층(128)의 추가적인 성장을 방지할 수 있다.
제1 스파이크 어닐링 공정은 약 1 초 내지 약 5 초 범위의 시간 동안 약 800 ℃ 내지 약 900 ℃ 범위의 어닐링 온도에서 질소 분위기에서 어닐링 공정을 수행하는 것을 포함할 수 있다. 다른 온도 및 시간 범위도 본 개시 내용의 범위 내에 있다. 일부 실시예에 따르면, 제1 스파이크 어닐링 공정은 IO 층(127) 및 HK 게이트 유전체 층(128) 사이의 계면에서 화학적 결합을 강화하여 IO 층(127) 및/또는 HK 게이트 유전체 층(128)의 신뢰성을 개선할 수 있고, 결국 게이트 구조체(112N-112P)의 신뢰성을 개선할 수 있다.
제2 단계 어닐링 공정은 (i) 제1 스파이크 어닐링 공정 후에 도 8a-8b에 예시된 바와 같이 도 7a-7b의 구조체 상에 Si 캐핑층(854)을 현장외(ex-situ) 퇴적하고, (ii) 도 8a-8b의 구조체에 대해 제2 스파이크 어닐링 공정을 수행하는 순차적 동작을 포함할 수 있다. Si 캐핑층(854)의 현장외 퇴적은 ALD, CVD 또는 PVD 공정을 포함할 수 있다. 일부 실시예에서, Si 캐핑층(854)의 현장외 퇴적은 약 350 ℃ 내지 약 450 ℃ 범위의 온도에서 SiH4, 디살린(Si2H6) 및 수소를 사용하는 CVD 공정에 의해 Si 캐핑층(752) 상에 실리콘-계 층을 퇴적하는 것을 포함할 수 있다. 다른 온도 범위도 본 개시 내용의 범위 내에 있다. Si 캐핑층(854)은 Si 캐핑층(752)의 두께보다 약 2배 내지 약 5배 더 큰 두께(예, 약 2 nm 내지 약 5 nm)로 퇴적될 수 있다. 더 두꺼운 Si 캐핑층(854)은 제1 스파이크 어닐링 공정보다 높은 온도에서 수행되는 후속하는 제2 스파이크 어닐링 공정 중에 IO 층(127) 및/또는 HK 게이트 유전체 층(128)의 산화를 방지할 수 있다. 제2 스파이크 어닐링 공정은 약 1 초 내지 약 10 초 범위의 시간 동안 약 900 ℃ 내지 약 950 ℃ 범위의 어닐링 온도에서 질소 분위기에서 수행될 수 있다. 다른 온도 및 시간 범위도 본 개시 내용의 범위 내에 있다.
제3 단계 어닐링 공정은 (i) 제2 스파이크 어닐링 공정 후에 도 9a-9b에 예시된 바와 같이 질화물 층(750), 인-시튜 Si 캐핑층(752) 및 현장외 Si 캐핑층(854)을 제거하고, (ii) 도 9a-9b의 구조체에 대해 제3 스파이크 어닐링 공정을 수행하는 순차적인 동작을 포함할 수 있다. 질화물 층(750), 인-시튜 Si 캐핑층(752) 및 현장외 Si 캐핑층(854)은 과산화수소 용액을 사용하는 습식 에칭 공정에 의해 제거될 수 있다. 제3 스파이크 어닐링 공정은 약 850 ℃ 내지 약 950 ℃ 범위의 어닐링 온도에서 NH3 분위기에서 수행될 수 있다. 다른 온도 범위도 본 개시 내용의 범위 내에 있다. 제3 스파이크 어닐링 공정은 HK 게이트 유전체 층(128)으로부터 산소 공공(vacancy)과 같은 결함을 제거하기 위해 HK 게이트 유전체 층(128)에 질소를 결합할 수 있고, 그 결과 게이트 구조체(112N-112P)의 신뢰성을 향상시킬 수 있다. 일부 실시예에서, 제1 및 제3 스파이크 어닐링 공정의 어닐링 온도는 서로 유사하거나 상이할 수 있다. 일부 실시예에서, 제2 스파이크 어닐링 공정의 어닐링 온도는 제1 및 제3 스파이크 어닐링 공정의 어닐링 온도보다 높을 수 있다.
도 2를 참조하면, 225 단계에서, nWFM 층, 접착층 및 장벽층이 NFET의 게이트 개구 내에 형성된다. 예를 들어, 도 10a-11b를 참조로 설명된 바와 같이, nWFM 층(130), 접착층(132) 및 산소 장벽층(134)이 게이트 개구(412N) 내에 선택적으로 형성된다. nWFM 층(130), 접착층(132) 및 산소 장벽층(134)의 선택적 형성은 (i) 도 10a-10b에 예시된 바와 같이 제3 스파이크 어닐링 공정 후에 게이트 개구(412N-412P) 내에 nWFM 층(130)을 퇴적하고, (ii) 도 10a-10b에 예시된 바와 같이 nWFM 층(130) 상에 접착층(132)을 퇴적하고, (iii) 도 10a-10b에 예시된 바와 같이 접착층(132) 상에 산소 장벽층(134)을 퇴적하고, (iv) 도 10a의 구조체 상에 차폐층(미도시)을 형성하고, (v) 도 11b에 예시된 바와 같이 게이트 개구(412P)로부터 퇴적된 nWFM 층(130), 접착층(132) 및 산소 장벽층(134)의 일부를 제거하고, (vi) 도 11a의 구조cp로부터 차폐층을 제거하는 순차적인 동작을 포함할 수 있다.
nWFM 층(130)의 퇴적은 약 350 ℃ 내지 약 450 ℃ 범위의 온도에서 전구체로서 티타늄 테트라클로라이드(TiCl4) 및 티타늄 에틸렌 알루미늄(TEAl) 또는 탄탈 클로라이드(TaCl5) 및 트리메틸 알루미늄(TMA)을 사용하는 ALD 또는 ACD 공정으로 HK 게이트 유전체 층(128) 상에 약 1 nm 내지 약 3 nm 두께의 Al-계 nWFM 층을 퇴적하는 것을 포함할 수 있다. 다른 온도 범위도 본 개시 내용의 범위 내에 있다. 일부 실시예에서, Al-계 nWFM 층은 약 4 사이클 내지 약 12 사이클의 ALD 공정으로 퇴적될 수 있으며, 여기서 하나의 사이클은 (i) 제1 전구체 가스(예, TiCl4 또는 TaCl5) 흐름, (ii) 제1 가스 퍼징 공정, (iii) 제2 전구체 가스(예, TEAl 또는 TMA) 가스 흐름 및 (iv) 제2 가스 퍼징 공정의 순차적 구간을 포함할 수 있다.
접착층(132)의 퇴적은 약 350 ℃ 내지 약 450 ℃ 범위의 온도에서 전구체로서 TiCl4 및 NH3를 사용하는 ALD 또는 CVD 공정으로 약 1 nm 내지 약 2 nm 두께의 금속 질화물 층을 퇴적하는 것을 포함할 수 있다. 다른 온도 범위도 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 접착층(132)은 약 30 사이클 내지 약 90 사이클의 ALD 공정으로 퇴적될 수 있으며, 여기서 하나의 사이클은 (i) 제1 전구체 가스(예, TiCl4) 흐름, (ii) 제1 가스 퍼징 공정, (iii) 제2 전구체 가스(예, NH3) 가스 흐름 및 (iv) 제2 가스 퍼징 공정의 순차적인 구간을 포함할 수 있다.
산소 장벽층(134)의 퇴적은 약 400 ℃ 내지 약 450 ℃ 범위의 온도 및 약 3 torr 내지 약 30 torr 범위의 압력에서 TiCl4 및 SiH4 가스를 사용하는 ALD 또는 CVD 챔버 내에서의 소킹 공정으로 약 1 nm 내지 약 2 nm 두께의 산소 장벽층(134)을 퇴적하는 것을 포함할 수 있다. 다른 온도 및 압력 범위도 본 개시 내용의 범위 내에 있다. 소킹 공정은 접착층(132)의 표면에 대해 약 80 초 내지 약 100 초 범위의 시간 동안 TiCl4 가스를 유동시킨 다음 약 100 초 내지 약 200 초 범위의 시간 동안 SiH4 가스를 유동시키는 것을 포함할 수 있다.
도 2를 참조하면, 230 동작에서, 글루층이 NFET 및 PFET의 게이트 개구 내에 형성된다. 예를 들어, 도 12a-16b를 참조로 설명된 바와 같이, 글루층(136N-136P)이 게이트 개구(412N-412P) 내에 형성된다. 글루층(136N-136P)의 형성은 (i) 도 12a-12b에 예시된 바와 같이 게이트 개구(412N-412P) 내에 Al이 없는(예, 무-Al) 금속층(1236)을 퇴적하고, (ii) 도 13a-13b에 예시된 바와 같이 무-Al 금속층(1236)의 일부를 산화시켜 금속 산화물 층(1336)을 형성하도록 도 12a-12b의 구조체에 대해 산소 플라즈마 처리를 수행하고, (iii) 도 13a-13b의 구조체로부터 금속 산화물 층(1336)을 제거하여 도 14a-14b의 구조체를 형성하는 순차적인 동작을 포함할 수 있다. 도 14a-14b에서 형성된 글루층(136N-136P)의 구조체는 도 1b-1e를 참조로 위에서 설명되어 있다.
무-Al 금속층(1236)의 퇴적은 약 400 ℃ 내지 약 450 ℃ 범위의 온도에서 TiCl4 또는 WCl5 및 NH3를 전구체로 사용하는 ALD 또는 CVD 공정으로 약 2 nm 내지 약 4 nm 두께의 무-Al 금속층을 퇴적하는 것을 포함할 수 있다. 다른 온도 범위도 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 무-Al 금속층(1236)은 약 40 사이클 내지 약 100 사이클의 ALD 공정으로 퇴적될 수 있으며, 여기서 하나의 사이클은 (i) 제1 전구체 가스(예, TiCl4 또는 WCl5) 흐름, (ii) 제1 가스 퍼징 공정, (iii) 제2 전구체 가스(예, NH3) 흐름 및 (iv) 제2 가스 퍼징 공정의 순차적 구간을 포함할 수 있다.
산소 플라즈마 처리는 처리 챔버에서 약 160 ℃ 내지 약 250 ℃ 범위의 온도에서 도 12a-12b의 구조체를 산소 플라즈마(1256)에 노출시키는 것을 포함할 수 있다. 다른 온도 범위도 본 개시 내용의 범위 내에 있다. 산소 플라즈마(1256)는 약 2000 sccm 내지 약 6000 sccm 범위의 유량으로 공급되는 산소 가스로부터 처리 챔버에서 생성될 수 있다. 산소 플라즈마(1256)의 생성은 나노구조 채널 영역(120N-122P)의 스택 위의 게이트 개구(412N-412P) 내의 산소 플라즈마(1256)의 확산을 제한하고 나노구조 채널 영역(120N) 사이의 게이트 개구(412N) 및 나노구조 채널 영역(122P) 사이의 게이트 개구(412P) 내로의 산소 플라즈마(1256)의 확산을 방지하도록 제어될 수 있다. 따라서, 나노구조 채널 영역(120N-122P) 사이의 게이트 개구(412N-412P) 내의 금속층(1236)의 부분은 산화되지 않고 글루층(136N-136P)을 형성할 수 있다. 산소 플라즈마(1256)의 생성은 또한 게이트 개구(412N-412P) 내의 표면(136Na-136Pa) 위의 산소 플라즈마(1256)의 확산을 제한하여 나노구조 채널 영역(120N-122P)의 스택 위의 게이트 개구(412N-412P) 내의 금속층(1236)의 완전한 산화를 방지하도록 제어될 수 있다. 따라서, 게이트 개구(412N-412P)의 바닥에 있는 금속층(1236)의 일부는 산화되지 않고 글루층(136N-136P)을 형성할 수 있다.
금속 산화물 층(1336)의 제거는 약 300 ℃ 내지 약 500 ℃ 범위의 온도 및 약 5 torr 내지 약 15 torr 범위의 압력에서 탄탈 염화물(TaCl5) 또는 WCl5의 에칭 가스로 금속 산화물 층(1336)을 에칭하는 것을 포함할 수 있다. 다른 온도 및 압력 범위도 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 원자층 에칭(ALE) 공정을 이용하여 금속 산화물 층(1336)을 에칭할 수 있다. 에칭 공정은 (i) 제어 시스템(미도시)을 사용하여 금속 산화물 층(1336)을 에칭하기 위한 에칭 방법을 예측하고, (ii) 예측된 에칭 방법에 따라 제어 시스템으로 에칭 장치(미도시)의 공정 파라미터를 조정하고, (iii) 조정된 공정 파라미터에 따라 에칭 장치로 금속 산화물 층(1336)을 에칭하고, (iv) 측정 시스템(미도시)으로 에칭된 금속 산화물 층(1336)의 두께를 측정하고, (v) 에칭된 두께의 측정 데이터를 제어 시스템으로 전송하고, (vi) 에칭된 두께가 원하는 값과 동일한 지 여부를 판정하도록 제어 시스템으로 측정 데이터를 분석하고, (vii) 에칭된 두께가 원하는 값과 동일하면 제어 시스템을 사용하여 에칭 장치에서 에칭 공정을 종료하거나 에칭된 두께가 원하는 값과 동일하고 도 14a-14b의 구조체가 형성될 때까지 (i)-(vi) 동작을 반복하는 순차적인 동작을 포함할 수 있다. 일부 실시예에서, 원하는 값은 금속 산화물 층(1336)의 총 두께일 수 있다. 일부 실시예에서, 에칭 장치의 공정 파라미터의 조정은 에칭 기간, 에칭 가스 흐름 및/또는 에칭 온도를 조정하는 것을 포함할 수 있다.
제어 시스템에 의한 에칭 방법의 예측은 (i) 에칭 장치를 사용하여 다른 구조체에 대해 수행된 이전의 에칭 공정으로부터 수집된 에칭 공정 데이터를 분석하고, (ii) 분석된 데이터에 따라 상이한 에칭 공정 파라미터(예, 앰플 수명, 에칭 챔버의 온도 및 습도, 에칭 챔버 내에서의 흡광 또는 광반사, 에칭 챔버 내의 압력, 캐리어 가스 상태, 에칭 가스 공급 파이프 길이 등)로 금속 산화물 층(1336)을 에칭하기 위한 에칭 공정 특성(예, 에칭 속도, 에칭 기간)을 예측하도록 연산 절차를 수행하는 것을 포함할 수 있다. 연산 절차는 하나 이상의 수학적 연산, 패턴 인식 절차, 빅 데이터 채굴 절차 또는 에칭 공정 데이터(예, 앰플 수명, 에칭 챔버 수명, 유효 에칭 밀도, 유효 에칭 면적 크기, 에칭 가스 파라미터 등)를 분석하고 에칭 공정 특성을 예측하는 신경망 알고리즘과 같은 기계 학습 절차를 포함할 수 있다. 유사하게, 제어 시스템을 사용한 측정 데이터 분석은 연산 절차의 수행을 포함할 수 있다.
도 15a-16b을 참조하면, 일부 실시예에서, 게이트 개구(412N-412P)의 측벽을 따른 금속층(1236)의 부분은 전술한 산소 플라즈마(1256)의 확산 제어로 인해 완전히 산화되지 않을 수 있다. 그 결과, 표면(136Na-136Pa) 위에 연장부(136Nx-136Px)가 형성될 수 있고, 도 15a-15b의 구조체로부터 금속 산화물 층을 제거한 후에 도 16a-16b의 구조체가 형성된다. 도 16a-16b에서 연장부(136Nx-136Px)가 형성된 글루층(136N-136P)의 구조체는 도 1l-1o를 참조로 위에서 설명되어 있다.
도 2를 참조하면, 235 동작에서, 게이트 금속 충전층이 글루층 상에 퇴적된다. 예를 들어, 도 17a-17b에 예시된 바와 같이, 게이트 금속 충전층(138N-138P)이 글루층(136N-136P) 상에 퇴적된다. 게이트 금속 충전층(138N-138P)의 퇴적은 도 14a-14b의 게이트 개구(412N-412P) 내에 불소가 없는 금속층(예, FFW 층)을 동시에 퇴적하는 것을 포함할 수 있다. 표면(316Na-316Pa) 위의 게이트 개구(412N-412P) 내에 불소가 없는 금속층을 퇴적하는 것은 상향식 퇴적 공정일 수 있는 반면, 나노구조 채널 영역(120N-122P) 사이의 게이트 개구(412N-412P) 내에 불소가 없는 금속층을 퇴적하는 것은 동형 퇴적 공정일 수 있다.
불소가 없는 금속층의 퇴적은 약 400 ℃ 내지 약 500 ℃ 범위의 온도에서 WCl5 또는 WCl6 및 H2를 전구체로 사용하는 ALD 공정으로 불소가 없는 금속층을 퇴적하는 것을 포함할 수 있다. 다른 온도 범위도 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 불소가 없는 금속층은 약 160 사이클 내지 약 320 사이클의 ALD 공정으로 퇴적될 수 있으며, 여기서 하나의 사이클은 (i) 제1 전구체 가스(예, WCl5 또는 WCl6) 흐름, (ii) 제1 가스 퍼징 공정, (iii) 제2 전구체 가스(예, H2) 흐름 및 (iv) 제2 가스 퍼징 공정의 순차적인 기간을 포함할 수 있다..
게이트 금속 충전층(138N-138P)의 퇴적 후, HK 게이트 유전체 층(128), nWFM 층(130), 접착층(132), 장벽층(134) 및 게이트 금속 충전층(138N-138P)은 화학적 기계적 연마(CMP) 공정에 의해 연마되어, 도 18a-18b에 예시된 바와 같이 HK 게이트 유전체 층(128), nWFM 층(130), 접착층(132), 장벽층(134) 및 게이트 금속 충전층(138N-138P)의 상부 표면이 ILD 층(118)의 상부 표면과 실질적으로 동일 평면화될 수 있다. 일부 실시예에서, CMP 공정 후에, S/D 접촉 구조체(140)가 형성될 수 있다. 도 18a-18b의 구조체는 도 1b-1e를 참조로 위에서 설명되어 있다.
일부 실시예에서, 235 동작에서, 게이트 금속 충전층(138N-138P) 대신에, 도 19a-21b를 참조로 설명된 바와 같이, 게이트 금속 충전층(144N-146N 및 144P-146P)이 글루층(136N-136P) 상에 퇴적된다. 게이트 금속 충전층(144N-146N 및 144P-146P)의 형성은 (i) 도 19a-19b에 예시된 바와 같이 도 14a-14b의 게이트 개구(412N-412P) 내에 유사한 재료의 게이트 금속 충전층(144N-144P)을 동시에 퇴적하고, (ii) 도 20a-20b에 예시된 바와 같이 도 19a-19b의 구조체 상에 질화물 층(2037)을 퇴적하고, (iii) 도 21a-21b에 예시된 바와 같이 도 20a-20b의 구조체 상에 금속층(2146)을 퇴적하는 순차적인 동작을 포함할 수 있다.
게이트 금속 충전층(144N-144P)의 퇴적은 도 17a-17b를 참조로 설명된 게이트 금속 충전층(138N-138P)의 퇴적 공정과 유사한 퇴적 공정을 포함할 수 있다. 일부 실시예에서, 게이트 금속 충전층(144N-144P)은 도 19a-19b에 예시된 바와 같이 H3 및 H5의 높이로 퇴적될 수 있다. 높이(H3)는 높이(H7)의 약 75% 내지 약 90% 일 수 있고, 높이(H5)는 높이(H8)의 약 50% 내지 약 75% 일 수 있다. 높이(H7-H8)는 표면(136Na-136Pa) 위의 게이트 개구(412N-412P)의 높이이다. 일부 실시예에서, 질화물 층(2037)의 퇴적은 도 12a-12b를 참조로 설명된 금속층(1236)의 퇴적 공정과 유사한 퇴적 공정을 포함할 수 있다. 질화물 층(2037)은 후속 처리에서 글루층(137N-137P)을 형성한다.
금속층(2146)은 후속 처리에서 게이트 금속 충전층(146N-146P)을 형성한다. 금속층(2146)의 퇴적은 약 400 ℃ 내지 약 500 ℃ 범위의 온도에서 전구체로서 WF6 및 H2를 사용하는 CVD 공정으로 금속층(2146)을 퇴적하는 것을 포함할 수 있다. 다른 온도 범위도 본 개시 내용의 범위 내에 있다. 금속층(2146)을 퇴적하는 퇴적 속도는 게이트 금속 충전층(144N-144P)을 퇴적하는 퇴적 속도보다 높을 수 있다. 게이트 금속 충전층(144N-144P)에 대한 더 느린 퇴적 속도는 게이트 개구(412N-412P)의 코너 및/또는 바닥과 같은 게이트 개구(412N-412P)에서의 채우기 어려운 영역에 공극이 형성되는 것을 방지한다. 게이트 금속 충전층(146N-146P)에 대한 금속층(2146)의 퇴적 속도가 더 빠를수록 처리 시간이 감소되어 결국 제조 비용이 감소된다.
금속층(2146)의 퇴적 후, HK 게이트 유전체 층(128), nWFM 층(130), 글루층(132), 장벽층(134), 질화물 층(2037) 및 금속층(2146)은 CMP 공정에 의해 연마되어, 도 22a-22b에 예시된 바와 같이, HK 게이트 유전체 층(128), nWFM 층(130), 접착층(132), 장벽층(134), 질화물 층(2037) 및 금속층(2146)의 상부 표면이 ILD 층(118)의 상부 표면과 동일 평면이 될 수 있다. 도 22a-22b의 구조체는 도 1f-1i를 참조로 위에서 설명되어 있다.
일부 실시예에서, 235 동작에서, 게이트 구조체(112N)에 이중 게이트 금속 충전층(144N-146N)을 형성하는 대신에, 도 23a-25b를 참조로 설명된 바와 같이, 단일 게이트 금속 충전층(144N 또는 138N)이 게이트 구조체(112N)에 형성될 수 있고 이중 게이트 금속 충전층(144P-146P)이 게이트 구조체(112P)에 형성될 수 있다. 단일 게이트 금속 충전층(144N) 및 이중 게이트 금속 충전층(144P-146P)의 형성은 도 14a-14b의 게이트 개구(412N-412P) 내에 게이트 금속 충전층(144N-144P)을 동시에 퇴적하는 것을 포함할 수 있다. 퇴적 공정은 도 23a-23b에 예시된 바와 같이 게이트 금속 충전층(144N)의 상부 표면이 ILD 층(118)의 상부 표면과 실질적으로 동일 평면이 될 때까지 수행된다. 게이트 개구(412P)가 게이트 개구(412P)보다 더 크기 때문에, 게이트 금속 충전층(144P)의 상부 표면은 도 23a-23b에 예시된 바와 같이 게이트 금속 충전층(144N)과 동시에 ILD 층(118)의 상부 표면에 도달하지 않는다.
게이트 금속 충전층(144N-144P)의 퇴적 후에, 도 24a-24b에 예시된 바와 같이 질화물 층(2037)이 도 23a-23b의 구조체 상에 퇴적될 수 있고, 도 25a-25b에 예시된 바와 같이 금속층(2146)이 도 24a-24b의 구조체 상에 퇴적될 수 있다. 금속층(2146)의 퇴적 후에, HK 게이트 유전체 층(128), nWFM 층(130), 접착층(132), 장벽층(134), 질화물 층(2037) 및 금속층(2146)은 CMP 공정에 의해 연마되어, 도 26a-26b에 예시된 바와 같이 HK 게이트 유전체 층(128), nWFM 층(130), 접착층(132), 장벽층(134), 질화물 층(2037) 및 금속층(2146)의 상부 표면이 ILD 층(118)의 상부 표면과 실질적으로 동일 평면이 될 수 있다. 게이트 구조체(112N)의 질화물 층(2037) 및 금속층(2146)의 일부가 ILD 층(118)의 상부 표면 위의 높이로 퇴적됨에 따라, 질화물 층(2037) 및 금속층(2146)의 이러한 부분은 CMP 공정 중에 제거된다. 그 결과, 단일 게이트 금속 충전층(144N)이 게이트 구조체(112)에 형성된다.
예시적인 실시예의 다양한 양태는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 조합으로 구현될 수 있다. 도 27은 본 개시 내용의 실시예 또는 그 일부가 컴퓨터 판독 가능 코드로서 구현될 수 있는 예시적인 컴퓨터 시스템(2700)을 보여준다. 본 개시 내용의 다양한 실시예가 이 예시적인 컴퓨터 시스템(2700)의 측면에서 설명된다. 예를 들어, 방법(200)의 동작(230)에서 논의된 제어 시스템은 컴퓨터 시스템(2700)의 실시예로서 포함될 수 있다.
컴퓨터 시스템(2700)은 프로세서(2704)와 같은 하나 이상의 프로세서를 포함한다. 프로세서(2704)는 통신 인프라(2706)(예, 버스 또는 네트워크)에 연결된다.
컴퓨터 시스템(2700)은 RAM과 같은 주 메모리(2708)를 포함하고 보조 메모리(2710)도 포함할 수 있다. 보조 메모리(2710)는 예를 들어, 하드 디스크 드라이브(2712), 이동식 저장 드라이브(2714) 및/또는 메모리 스틱을 포함할 수 있다. 이동식 저장 드라이브(2714)는 플로피 디스크 드라이브, 자기 테이프 드라이브, 광 디스크 드라이브, 플래시 메모리 등을 포함할 수 있다. 이동식 저장 드라이브(2714)는 널리 알려진 방식으로 이동식 저장 장치(2718)에 대해 판독 및/또는 기록을 수행한다. 이동식 저장 장치(2718)는 이동식 저장 드라이브(2714)에 의해 판독되고 기록되는 플로피 디스크, 자기 테이프, 광 디스크, 플래시 드라이브 등을 포함할 수 있다. 이동식 저장 장치(2718)는 컴퓨터 소프트웨어 및/또는 데이터가 저장된 컴퓨터 판독 가능 저장 매체를 포함한다. 컴퓨터 시스템(2700)은 통신 인프라(2706)로부터(또는 도시되지 않은 프레임 버퍼로부터) 그래픽, 텍스트 및 기타 데이터를 전달하는 디스플레이 인터페이스(2702)(키보드, 마우스 등과 같은 입력 및 출력 장치(2703)를 포함할 수 있음)를 포함한다.
대안적인 구현예에서, 보조 메모리(2710)는 컴퓨터 프로그램 또는 다른 명령이 컴퓨터 시스템(2700)에 로딩될 수 있도록 하는 다른 유사한 장치를 포함할 수 있다. 이러한 장치는 예를 들어, 이동식 저장 장치(2722) 및 인터페이스(2720)를 포함할 수 있다. 이러한 장치의 예로는 프로그램 카트리지 및 카트리지 인터페이스(예, 비디오 게임 장치에서 볼 수 있는 것), 이동식 메모리 칩(예, EPROM 또는 PROM) 및 관련 소켓, 소프트웨어 및 데이터가 이동식 저장 장치(2722)로부터 컴퓨터 시스템(2700)으로 전송될 수 있게 하는 기타 이동식 저장 장치(2722) 및 인터페이스(2720)가 포함된다.
컴퓨터 시스템(2700)은 또한 통신 인터페이스(2724)를 포함할 수 있다. 통신 인터페이스(2724)는 소프트웨어 및 데이터가 컴퓨터 시스템(2700)과 외부 장치 사이에서 전송되도록 한다. 통신 인터페이스(2724)는 모뎀, 네트워크 인터페이스(예, 이더넷 카드), 통신 포트 등을 포함할 수 있다. 통신 인터페이스(2724)를 통해 전송되는 소프트웨어 및 데이터는 전자, 전자기, 광학 또는 통신 인터페이스(2724)에 의해 수신될 수 있는 기타 신호일 수 있는 신호의 형태이다. 이러한 신호는 통신 경로(2726)를 통해 통신 인터페이스(2724)에 제공된다. 통신 경로(2726)는 신호를 전달하며, 유선 또는 케이블, 광섬유, 전화선, 휴대폰 링크, RF 링크 또는 기타 통신 채널을 사용하여 구현될 수 있다.
본 문서에서 "컴퓨터 프로그램 저장 매체" 및 "컴퓨터 판독 가능 저장 매체"라는 용어는 일반적으로 이동식 저장 장치(2718), 이동식 저장 장치(2722) 및 하드 디스크 드라이브(2712)에 설치된 하드 디스크와 같은 비일시적 매체를 지칭하는 데 사용된다. 컴퓨터 프로그램 저장 매체 및 컴퓨터 판독 가능 저장 매체는 또한 반도체 메모리(예, DRAM 등)일 수 있는 주 메모리(2708) 및 보조 메모리(2710)와 같은 메모리를 지칭할 수 있다. 본 개시 내용의 실시예는 현재 또는 미래의 임의의 컴퓨터 판독 가능 매체를 사용할 수 있다. 컴퓨터 판독 가능 저장 매체의 예는 한정되는 것은 아니지만, 비일시적 주 저장 장치(예, 임의의 유형의 랜덤 액세스 메모리) 및 비일시적 보조 저장 장치(예, 하드 드라이브, 플로피 디스크, CD ROMS, ZIP 디스크, 테이프, 자기 저장 장치, 광학 저장 장치, MEMS, 나노기술 저장 장치 등)를 포함한다.
이러한 컴퓨터 프로그램 제품은 컴퓨터 시스템(2700)에 소프트웨어를 제공한다. 본 개시 내용의 실시예는 또한 임의의 컴퓨터 판독 가능 저장 매체에 저장된 소프트웨어를 포함하는 컴퓨터 프로그램 제품에 관한 것이다. 이러한 소프트웨어는 하나 이상의 데이터 처리 장치에서 실행될 때 데이터 처리 장치(들)가 여기에 설명된 바와 같이 작동되게 한다.
컴퓨터 프로그램(여기서는 "컴퓨터 제어 로직"이라고도 함)은 주 메모리(2708) 및/또는 보조 메모리(2710)에 저장된다. 컴퓨터 프로그램은 통신 인터페이스(2724)를 통해 수신될 수도 있다. 이러한 컴퓨터 프로그램은 실행시 본 개시 내용의 다양한 실시예를 구현하기 위해 컴퓨터 시스템(2700)을 활성화시킨다. 특히, 컴퓨터 프로그램은 실행시 프로세서(2704)가 시스템(2700)에서 도 4에 예시된 방법의 동작과 같은 본 개시 내용의 실시예의 공정을 구현할 수 있게 한다. 본 개시 내용의 실시예가 소프트웨어를 사용하여 구현되는 경우, 소프트웨어는 컴퓨터 프로그램 제품에 저장될 수 있고, 이동식 저장 드라이브(2714), 인터페이스(2720), 하드 드라이브(2712) 또는 통신 인터페이스(2724)를 사용하여 컴퓨터 시스템(2700)에 로딩될 수 있다.
이전 실시예의 기능/동작은 다양한 구성 및 아키텍처로 구현될 수 있다. 따라서, 이전 실시예의 동작의 일부 또는 전부 - 예를 들어, 방법(200)의 230 동작에서 논의된 제어 시스템의 기능 - 는 하드웨어, 소프트웨어 또는 하드웨어와 소프트웨어 모두에서 수행될 수 있다. 일부 실시예에서, 제어 로직(소프트웨어)이 저장된 실감형 컴퓨터 사용 가능 또는 판독 가능 매체를 포함하는 실감형 장치 또는 제조 물품은 본 명세서에서 컴퓨터 프로그램 제품 또는 프로그램 저장 장치로도 지칭된다. 이것은 한정되는 것은 아니지만, 컴퓨터 시스템(2700), 주 메모리(2708), 보조 메모리(2710) 및 이동식 저장 장치(2718, 2722)뿐만 아니라, 이들의 임의의 조합을 구현하는 실감형 제조 물품을 포함한다. 이러한 제어 로직은 하나 이상의 데이터 처리 장치(예, 컴퓨터 시스템(2700))에 의해 실행시 이러한 데이터 처리 장치가 여기에 설명된 바와 같이 작동되게 한다. 예를 들어, 하드웨어/장비는 컴퓨터 시스템(2700)의 요소(2728)(원격 장치(들), 네트워크(들), 엔티티(들)(2728))에 연결되거나 그 일부일 수 있다.
본 개시 내용은 게이트 저항을 증가시키지 않고 서로 상이한 초저 임계 전압을 제공하는 상이한 게이트 구조체 구성(예, 게이트 구조체(112N-112P))을 가지는 FET(예, finFET 또는 GAA FET)를 포함하는 예시적인 multi-Vt 소자(예, 반도체 디바이스(100))를 제공한다. 본 개시 내용은 또한 동일한 기판 상에 그러한 FET(예, NFET(102N1) 및 PFET(102P1))를 형성하는 예시적인 방법을 제공한다. 예시적인 방법은 상이한 EWF 값을 가져서 결국 상이한 및/또는 극저 임계 전압을 갖는 상이한 도전형의 FET를 동일한 기판에 형성한다. 이러한 예시적인 방법은 동일한 기판에 유사한 게이트 구조체 치수 및 임계 전압을 갖는 FET를 형성하는 다른 방법보다 매우 낮은 임계 전압의 FET에 신뢰할 수 있는 게이트 구조체를 제조할 때 더 비용 효율적이고(예, 약 20% 내지 약 30%까지 비용 절감) 및 시간 효율적일 수 있다(예, 약 15% 내지 약 20%까지 시간 단축). 또한, 이러한 예시적인 방법은 유사한 게이트 구조체 치수 및 임계 전압을 갖는 FET를 형성하는 다른 방법보다 게이트 저항을 증가시키지 않고 더 작은 치수(예, 더 작은 게이트 길이)의 FET 게이트 구조체를 형성할 수 있다. 예를 들어, 이러한 예시적인 방법을 이용하면, 다른 방법을 이용하여 유사한 게이트 구조체 치수 및 임계 전압을 갖도록 형성된 게이트 구조체의 게이트 저항에 비해 게이트 저항이 약 50% 내지 약 75%만큼 감소될 수 있다.
일부 실시예에서, 상이한 게이트 구조체 구성을 갖는 NFET 및 PFET가 동일한 기판 상에 선택적으로 형성될 수 있다. 임계 전압이 매우 낮은 NFET 및 PFET를 달성하기 위해 NFET는 Al-계 nWFM 층(예, 130)을 포함할 수 있으며, PFET는 실질적으로 Al이 없는(예, 무-Al) pWFM 층(예, 글루층(136P))을 포함할 수 있다. WFM 층은 NFET 및 PFET의 게이트 유전체 층과 물리적으로 접촉할 수 있다. 일부 실시예에서, nWFM 층은 Al-계 티타늄(Ti) 또는 탄탈(Ta) 합금을 포함할 수 있고, pWFM 층은 실질적으로 Al이 없는(예, 무-Al) Ti 또는 Ta 질화물 또는 합금을 포함할 수 있다. 일부 실시예에서, pWFM 층은 PFET를 위한 WFM 층으로 사용될 수 있고, 또한 NFET 및 PFET 모두를 위한 글루층으로 사용될 수 있어서 게이트 구조체의 층의 수를 감소시키고 결국 글루층 상에 형성된 게이트 금속 충전층(예, 138N-138P)의 볼륨 면적을 증가시킬 수 있다. 일부 실시예에서, 게이트 금속 충전층이 후속으로 형성되는 게이트 개구의 측벽으로부터 pWFM 층을 제거함으로써 게이트 금속 충전층을 위한 볼륨 면적이 더 증가될 수 있다. 따라서, NFET 및 PFET 게이트 개구의 하부에 pWFM 층을 선택적으로 형성하면 게이트 저항을 증가시키지 않고 초저 임계 전압을 갖는 게이트 구조체를 형성할 수 있다.
일부 실시예에서, 반도체 디바이스는 기판, 상기 기판 상에 배치된 제1 및 제2 핀 구조체, 각각 상기 제1 및 제2 핀 구조체 상에 배치된 제1 및 제2 나노구조 채널 영역 및 각각 상기 제1 및 제2 나노구조 채널 영역 상에 배치된 제1 및 제2 게이트 구조체를 포함한다. 상기 제1 게이트 구조체는 상기 제1 나노구조 채널 영역 상에 배치된 nWFM 층, 상기 nWFM 층 상에 배치된 장벽층, 상기 장벽층 상에 배치된 제1 pWFM 층 및 상기 제1 pWFM 층 상에 배치된 제1 게이트 충전층을 포함한다. 상기 제1 게이트 충전층의 측벽은 상기 장벽층과 물리적으로 접촉한다. 상기 제2 게이트 구조체는 상기 제2 나노구조 채널 영역 상에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 상에 배치된 제2 pWFM 층 및 상기 pWFM 층 상에 배치된 제2 게이트 충전층을 포함한다. 상기 제2 게이트 충전층의 측벽은 상기 게이트 유전체 층과 물리적으로 접촉한다.
일부 실시예에서, 반도체 디바이스는 기판, 상기 기판 상에 배치된 핀 구조체, 상기 핀 구조체 상에 배치된 나노구조 채널 영역 및 상기 나노구조 채널 영역 상에 배치된 게이트 구조체를 포함한다. 상기 게이트 구조체는 상기 나노구조 채널 영역 상에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 상에 배치된 제1 글루층, 상기 제1 글루층 상에 배치된 제1 게이트 충전층, 상기 제1 게이트 충전층 상에 배치된 제2 글루층 및 상기 제2 글루층 상에 배치된 제2 게이트 충전층을 포함한다. 상기 제1 게이트 충전층의 볼륨 면적은 상기 제2 게이트 충전층의 볼륨 면적보다 크다.
일부 실시예에서, 방법은 핀 구조체 상에 나노구조 채널 영역을 형성하는 단계, 상기 나노구조 채널 영역을 둘러싸는 게이트 개구를 형성하는 단계, 상기 게이트 개구 내에 n-형 일함수 금속(nWFM) 층을 퇴적하는 단계, 상기 nWFM 층 위에 p-형 일함수 금속(pWFM) 층을 퇴적하는 단계, 상기 pWFM 층의 일부에 플라즈마 처리를 수행하는 단계, 상기 pWFM 층의 해당 일부를 제거하는 단계 및 상기 게이트 개구 내에 게이트 금속 충전층을 퇴적하는 단계를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부 기>
1. 반도체 디바이스로서,
기판;
상기 기판 상에 배치된 제1 핀 구조체 및 제2 핀 구조체;
각각 상기 제1 핀 구조체 및 제2 핀 구조체 상에 배치된 제1 나노구조 채널 영역 및 제2 나노구조 채널 영역; 및
각각 상기 제1 나노구조 채널 영역 및 제2 나노구조 채널 영역 상에 배치된 제1 게이트 구조체 및 제2 게이트 구조체
를 포함하고,
상기 제1 게이트 구조체는 상기 제1 나노구조 채널 영역 상에 배치된 nWFM(n-type work function metal) 층, 상기 nWFM 층 상에 배치된 장벽층, 상기 장벽층 상에 배치된 제1 pWFM(p-type work function metal) 층, 및 상기 제1 pWFM 층 상에 배치된 제1 게이트 충전층을 포함하고, 상기 제1 게이트 충전층의 측벽은 상기 장벽층과 물리적으로 접촉하고,
상기 제2 게이트 구조체는 상기 제2 나노구조 채널 영역 상에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 상에 배치된 제2 pWFM 층 및 상기 pWFM 층 상에 배치된 제2 게이트 충전층을 포함하고, 상기 제2 게이트 충전층의 측벽은 상기 게이트 유전체 층과 물리적으로 접촉하는 것인 반도체 디바이스.
2. 제1항에 있어서, 상기 제1 pWFM 층의 일부는 상기 제1 나노구조 채널 영역을 둘러싸는 것인 반도체 디바이스.
3. 제1항에 있어서, 상기 제1 pWFM 층의 상부 표면은 상기 nWFM 층, 상기 장벽층, 및 상기 제1 게이트 충전층의 상부 표면과 동일 평면에 있지 않은 것인 반도체 디바이스.
4. 제1항에 있어서, 상기 제2 pWFM 층의 일부는 상기 제2 나노구조 채널 영역을 둘러싸는 것인 반도체 디바이스.
5. 제1항에 있어서, 상기 제2 pWFM 층의 상부 표면은 상기 게이트 유전체 층의 상부 표면과 동일 평면에 있지 않은 것인 반도체 디바이스.
6. 제1항에 있어서, 상기 제1 게이트 충전층의 제1 측벽 부분은 상기 장벽층과 물리적으로 접촉하고, 상기 제1 게이트 충전층의 제2 측벽 부분은 상기 제1 pWFM 층과 물리적으로 접촉하는 것인 반도체 디바이스.
7. 제1항에 있어서, 상기 제2 게이트 충전층의 제1 측벽 부분은 상기 게이트 유전체 층과 물리적으로 접촉하고, 상기 제2 게이트 충전층의 제2 측벽 부분은 상기 제2 pWFM 층과 물리적으로 접촉하는 것인 반도체 디바이스.
8. 제1항에 있어서, 상기 제1 및 제2 pWFM 층은 Al이 없는 금속 재료를 포함하는 것인 반도체 디바이스.
9. 제1항에 있어서, 상기 제1 게이트 구조체는 상기 nWFM 층과 상기 장벽층 사이에 배치된 캐핑층(capping layer)을 더 포함하는 반도체 디바이스.
10. 반도체 디바이스로서,
기판;
상기 기판 상에 배치된 핀 구조체;
상기 핀 구조체 상에 배치된 나노구조 채널 영역; 및
상기 나노구조 채널 영역 상에 배치된 게이트 구조체
를 포함하고,
상기 게이트 구조체는 상기 나노구조 채널 영역 상에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 상에 배치된 제1 글루층(glue layer), 상기 제1 글루층 상에 배치된 제1 게이트 충전층, 상기 제1 게이트 충전층 상에 배치된 제2 글루층, 및 상기 제2 글루층 상에 배치된 제2 게이트 충전층을 포함하고,
상기 제1 게이트 충전층의 볼륨 면적(volume area)은 상기 제2 게이트 충전층의 볼륨 면적보다 큰 것인 반도체 디바이스.
11. 제10항에 있어서, 상기 제1 게이트 충전층의 높이와 상기 제2 게이트 충전층의 높이 사이의 비율은 약 2 내지 약 3의 범위인 것인 반도체 디바이스.
12. 제10항에 있어서, 상기 게이트 구조체는 상기 게이트 유전체 층과 상기 제1 글루층 사이에 배치된 n-형 일함수 금속(nWFM) 층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
13. 제10항에 있어서, 상기 게이트 구조체는 상기 게이트 유전체 층과 상기 제1 글루층 사이에 배치된 장벽층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
14. 제10항에 있어서, 상기 제1 및 제2 글루층은 Al이 없는 금속 재료를 포함하는 것을 특징으로 하는 반도체 디바이스.
15. 핀 구조체 상에 나노구조 채널 영역을 형성하는 단계;
상기 나노구조 채널 영역을 둘러싸는 게이트 개구를 형성하는 단계;
상기 게이트 개구 내에 n-형 일함수 금속(nWFM) 층을 퇴적하는 단계;
상기 nWFM 층 위에 p-형 일함수 금속(pWFM) 층을 퇴적하는 단계;
상기 pWFM 층의 일부에 플라즈마 처리를 수행하는 단계;
상기 pWFM 층의 상기 일부를 제거하는 단계; 및
상기 게이트 개구 내에 게이트 금속 충전층을 퇴적하는 단계
를 포함하는 것을 특징으로 하는 방법.
16. 제15항에 있어서, 상기 pWFM 층의 일부에 대해 플라즈마 처리를 수행하는 단계는 상기 pWFM 층의 일부를 산화시키는 단계를 포함하는 것을 특징으로 하는 방법.
17. 제15항에 있어서, 상기 pWFM 층의 일부를 제거하는 단계는 상기 게이트 개구의 측벽으로부터 상기 pWFM 층의 일부를 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
18. 제15항에 있어서, 상기 게이트 금속 충전층을 퇴적하는 단계는 상향식 퇴적 공정으로 상기 게이트 금속 충전층을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
19. 제15항에 있어서, 상기 게이트 금속 충전층을 퇴적하는 단계는 상기 게이트 개구에 제1 게이트 금속 충전층을 퇴적하고, 상기 제1 게이트 금속 충전층 상에 제2 게이트 금속 충전층을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
20. 제15항에 있어서, 상기 nWFM 층과 상기 pWFM 층 사이에 캐핑층을 퇴적하는 단계를 더 포함하는 것을 특징으로 하는 방법.

Claims (10)

  1. 반도체 디바이스로서,
    기판;
    상기 기판 상에 배치된 제1 핀 구조체 및 제2 핀 구조체;
    각각 상기 제1 핀 구조체 및 제2 핀 구조체 상에 배치된 제1 나노구조 채널 영역 및 제2 나노구조 채널 영역; 및
    각각 상기 제1 나노구조 채널 영역 및 제2 나노구조 채널 영역 상에 배치된 제1 게이트 구조체 및 제2 게이트 구조체
    를 포함하고,
    상기 제1 게이트 구조체는 상기 제1 나노구조 채널 영역 상에 배치된 nWFM(n-type work function metal) 층, 상기 nWFM 층 상에 배치된 장벽층, 상기 장벽층 상에 배치된 제1 pWFM(p-type work function metal) 층, 및 상기 제1 pWFM 층 상에 배치된 제1 게이트 충전층을 포함하고, 상기 제1 게이트 충전층의 측벽은 상기 장벽층과 물리적으로 접촉하고,
    상기 제2 게이트 구조체는 상기 제2 나노구조 채널 영역 상에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 상에 배치된 제2 pWFM 층 및 상기 제2 pWFM 층 상에 배치된 제2 게이트 충전층을 포함하고, 상기 제2 게이트 충전층의 측벽은 상기 게이트 유전체 층과 물리적으로 접촉하는 것인 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 pWFM 층의 일부는 상기 제1 나노구조 채널 영역을 둘러싸는 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 pWFM 층의 상부 표면은 상기 nWFM 층, 상기 장벽층, 및 상기 제1 게이트 충전층의 상부 표면과 동일 평면에 있지 않은 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 제2 pWFM 층의 일부는 상기 제2 나노구조 채널 영역을 둘러싸는 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 제2 pWFM 층의 상부 표면은 상기 게이트 유전체 층의 상부 표면과 동일 평면에 있지 않은 것인 반도체 디바이스.
  6. 제1항에 있어서, 상기 제1 게이트 충전층의 제1 측벽 부분은 상기 장벽층과 물리적으로 접촉하고, 상기 제1 게이트 충전층의 제2 측벽 부분은 상기 제1 pWFM 층과 물리적으로 접촉하는 것인 반도체 디바이스.
  7. 제1항에 있어서, 상기 제2 게이트 충전층의 제1 측벽 부분은 상기 게이트 유전체 층과 물리적으로 접촉하고, 상기 제2 게이트 충전층의 제2 측벽 부분은 상기 제2 pWFM 층과 물리적으로 접촉하는 것인 반도체 디바이스.
  8. 제1항에 있어서, 상기 제1 게이트 구조체는 상기 nWFM 층과 상기 장벽층 사이에 배치된 캐핑층(capping layer)을 더 포함하는 반도체 디바이스.
  9. 반도체 디바이스로서,
    기판;
    상기 기판 상에 배치된 핀 구조체;
    상기 핀 구조체 상에 배치된 나노구조 채널 영역; 및
    상기 나노구조 채널 영역 상에 배치된 게이트 구조체
    를 포함하고,
    상기 게이트 구조체는 상기 나노구조 채널 영역 상에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 상에 배치된 제1 글루층(glue layer), 상기 제1 글루층 상에 배치된 제1 게이트 충전층, 상기 제1 게이트 충전층 상에 배치된 제2 글루층, 및 상기 제2 글루층 상에 배치된 제2 게이트 충전층을 포함하고,
    상기 제1 게이트 충전층의 볼륨 면적(volume area)은 상기 제2 게이트 충전층의 볼륨 면적보다 큰 것인 반도체 디바이스.
  10. 방법에 있어서,
    핀 구조체 상에 나노구조 채널 영역을 형성하는 단계;
    상기 나노구조 채널 영역을 둘러싸는 게이트 개구를 형성하는 단계;
    상기 게이트 개구 내에 nWFM(n-type work function metal) 층을 퇴적하는 단계;
    상기 nWFM 층 위에 pWFM(p-type work function metal) 층을 퇴적하는 단계;
    상기 pWFM 층의 일부에 플라즈마 처리를 수행하는 단계;
    상기 pWFM 층의 상기 일부를 제거하는 단계; 및
    상기 게이트 개구 내에 게이트 금속 충전층을 퇴적하는 단계
    를 포함하는 방법.
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