TW202243016A - 半導體裝置及其形成方法 - Google Patents

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Abstract

一種形成半導體裝置的方法包含：在突出於基板上方的鰭上方形成閘極結構，閘極結構由第一層間介電(interlayer dielectric，ILD)層包圍；在與鰭相鄰的第一ILD層中形成溝槽；用第一虛設材料填充溝槽；在第一ILD層及第一虛設材料上方形成第二ILD層；在第一ILD層及第二ILD層中形成開口，開口暴露出第一虛設材料的側壁；用第二虛設材料對開口的側壁加襯；在加襯之後，在開口中形成導電材料；在形成導電材料之後，分別自溝槽及開口去除第一及第二虛設材料；及在去除之後，藉由在第二ILD層上方形成介電層來密封開口及溝槽。

Description

鰭式場效應電晶體裝置及方法
無
歸因於各種電子元件(例如電晶體、二極體、電阻器、電容器等)的整合密度不斷提高，半導體行業經歷了快速增長。在很大程度上，此整合密度的提高來自最小特徵大小的反復減小，這種情況允許將更多元件整合至給定區域中。
鰭式場效應電晶體(Fin Field-Effect Transistor，FinFET)裝置越來越普遍地應用於積體電路中。FinFET裝置具有三維結構，該三維結構包括自基板突出的半導體鰭。用以控制FinFET裝置的導電通道內的電荷載流子的流動的閘極結構環繞半導體鰭。例如，在三閘極FinFET裝置中，閘極結構環繞半導體鰭的三個側面，從而在半導體鰭的三個側面上形成導電通道。
無
以下揭露內容提供了用於實施本揭露的不同特徵的許多不同的實施例或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，而不旨在進行限制。例如，在以下描述中第一特徵在第二特徵上方或上的形成可以包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可以包含額外特徵可以形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接觸的實施例。
另外，為便於描述，本文中可使用空間相對術語(諸如「在...之下」、「在...下方」、「底部」、「在...上方」、「上部」及其類似者)，以描述如圖式中所說明的一個部件或特徵與另一部件或特徵的關係。除了在圖式中所描繪的定向之外，空間相對術語亦旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或處於其他定向)，且因此可以相應地解釋本文中所使用的空間相對描述詞。貫穿本文中的論述，除非另有說明，否則不同圖式中相同或類似的附圖標記係指使用相同或類似的材料藉由相同或類似的形成方法所形成的相同或類似的部件。此外，附圖標記相同但字母不同的圖式(例如第9A圖至第9D圖)說明了相同半導體裝置在相同製造階段的不同視圖。
本揭露的實施例在形成半導體裝置的上下文中論述，且特定地在於通孔周圍形成空氣緣溝(例如，氣隙)及/或在鰭式場效應電晶體(Fin Field-Effect Transistor，FinFET)裝置的介電層中形成氣隙的上下文中論述。本揭露的原理亦可應用於其他類型的裝置，諸如平面裝置。
根據本揭露的實施例，閘極結構形成於鰭上方，且層間介電(interlayer dielectric，ILD)層形成於閘極結構周圍。氣隙形成於ILD層中的源極/汲極觸點周圍，及/或形成於與鰭相鄰的ILD層中。氣隙幫助降低所形成的裝置的寄生電容，從而提高裝置效能。
第1圖以透視圖說明了FinFET 30的實施例。FinFET 30包含基板50及突出於基板50上方的鰭64。隔離區62形成於鰭64的相對側上，其中鰭64突出於隔離區62上方。閘極介電質66沿鰭64的側壁延伸且處於鰭64的頂表面上方，且閘極電極68處於閘極介電質66上方。源極/汲極區80處於鰭64中且處於閘極介電質66及閘極電極68的相對側上。第1圖進一步說明了在後面的圖式中所使用的參考橫截面。橫截面B-B沿FinFET 30的閘極電極68的縱軸延伸。橫截面A-A垂直於橫截面B-B且沿鰭64的縱軸且在例如源極/汲極區80之間的電流流動的方向上。橫截面C-C平行於橫截面B-B且橫跨源極/汲極區80。橫截面D-D平行於橫截面A-A且處於鰭64之外(例如處於兩個相鄰鰭64之間)。為清楚起見，後續圖式係指這些參考橫截面。
第2圖至第7圖、第8A圖、第8B圖、第9A圖至第9D圖、第10A圖至第10D圖、第11A圖至第11D圖、第12A圖至第12D圖、第13A圖至第13D圖、第14A圖至第14D圖、第15A圖至第15D圖及第16A圖至第16D圖說明根據實施例的處於各個製造階段的FinFET裝置100的各個視圖(例如橫截面圖、俯視圖)。除了多個鰭及多個閘極結構，FinFET裝置100與第1圖中的FinFET 30類似。第2圖至第5圖說明FinFET裝置100沿橫截面B-B的橫截面圖，且第6圖、第7圖及第8A圖說明沿橫截面A-A的FinFET裝置100的橫截面圖。第8B圖說明FinFET裝置100的平面圖。針對第9A圖至第9D圖、第10A圖至第10D圖、第11A圖至第11D圖、第12A圖至第12D圖、第13A圖至第13D圖、第14A圖至第14D圖、第15A圖至第15D圖及第16A圖至第16D圖，帶有字母A (例如第9A圖)、B (例如第9B圖)、C (例如第9C圖)及D (例如第9D圖)的圖式分別說明了沿橫截面D-D、A-A、B-B及C-C的FinFET裝置100的橫截面圖。
第2圖說明基板50的橫截面圖。基板50可以係摻雜(例如用p型或n型摻雜劑)或未摻雜的半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板或其類似者。基板50可以係晶圓，諸如矽晶圓。一般而言，SOI基板包含形成在絕緣體層上的半導體材料層。絕緣體層可以係例如埋入式氧化物(buried oxide，BOX)層、氧化矽層或其類似者。絕緣體層設置在通常為矽基板或玻璃基板的基板上。亦可以使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可以包含矽、鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。
參考第3圖，第2圖中所示出的基板50使用例如微影術及蝕刻技術來圖案化。例如，光罩層(諸如墊氧化物層52及上覆的墊氮化物層56)形成於基板50上方。墊氧化層52可以係包括例如使用熱氧化製程所形成的氧化矽的薄膜。墊氧化物層52可以充當基板50與上覆的墊氮化物層56之間的黏附層，且可以充當用於蝕刻墊氮化物層56的蝕刻終止層。在一些實施例中，墊氮化物層56由氮化矽、氧氮化矽、碳氮化矽、其類似者或其組合形成，且作為實例，可以使用低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)形成。
光罩層可以使用微影技術來圖案化。一般而言，微影技術利用光阻劑材料(未示出)，該光阻劑材料經沉積、照射(曝光)、顯影來去除光阻劑材料的一部分。剩餘光阻劑材料保護下伏材料(諸如本實例中的光罩層)免於諸如蝕刻的後續處理步驟。在本實例中，使用光阻劑材料來圖案化墊氧化層52及墊氮化物層56，以形成圖案化光罩58，如第3圖中所說明。
圖案化光罩58隨後用於圖案化基板50的曝光部分以形成溝槽61，從而在相鄰溝槽61之間限定半導體鰭64，如第3圖中所說明。在一些實施例中，藉由使用例如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、其類似者或其組合在基板50中蝕刻溝槽來形成半導體鰭64。蝕刻可以係各向異性的。在一些實施例中，溝槽61可以係彼此平行且彼此間隔較近的條帶(俯視觀察)。在一些實施例中，溝槽61可以係連續的且包圍半導體鰭64。半導體鰭64在下文中亦可以稱為鰭64。
鰭64可以藉由任何合適的方法圖案化。例如，鰭64可以使用一或多個微影製程來圖案化，該一或多個微影製程包含雙圖案化或多圖案化製程。一般而言，雙圖案化或多圖案化製程將微影與自對準製程相結合，從而允許創建具有例如小於以其他方式使用單個直接微影製程可獲得的間距的間距的圖案。例如，在一個實施例中，犧牲層形成於基板上方且使用微影製程來圖案化。使用自對準製程，在圖案化的犧牲層旁邊形成間隔物。隨後去除犧牲層，且隨後可以使用剩餘的間隔物或心軸來圖案化鰭。
第4圖說明瞭在鄰近的半導體鰭64之間形成絕緣材料以形成隔離區62。絕緣材料可以係氧化物(諸如氧化矽)、氮化物、其類似者或其組合，且可以藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動CVD (flowable CVD，FCVD)(例如，在遠端電漿系統中的基於CVD的材料沉積及使其轉化為另一種材料(諸如氧化物)的後固化)、其類似者或其組合形成。可以使用其他絕緣材料及/或其他形成製程。在所說明的實施例中，絕緣材料係藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，即可執行退火製程。諸如化學機械拋光(chemical mechanical polish，CMP)的平坦化製程可以去除任何多餘的絕緣材料且形成共面的隔離區62的頂表面及半導體鰭64的頂表面(未示出)。圖案化光罩58 (見第3圖)亦可以藉由平坦化製程去除。
在一些實施例中，隔離區62包含在隔離區62與基板50/半導體鰭64之間的界面處的襯墊，例如襯墊氧化物(未示出)。在一些實施例中，形成襯墊氧化物以減少基板50與隔離區62之間的界面處的結晶缺陷。類似，襯墊氧化物亦可以用於減少半導體鰭64與隔離區62之間的界面處的結晶缺陷。襯墊氧化物(例如氧化矽)可以係經由基板50的表面層的熱氧化所形成的熱氧化物，但是亦可以使用其他合適的方法來形成襯墊氧化物。
接下來，隔離區62凹陷以形成淺溝槽隔離(shallow trench isolation，STI)區62。隔離區62凹陷，以使得半導體鰭64的上部自鄰近的STI區62之間突出。STI區62的頂表面可以具有平坦表面(如所示)、凸面、凹面(諸如碟形)或其組合。STI區62的頂表面可以藉由適當的蝕刻形成為平坦的、凸出的及/或凹入的。可以使用可接受的蝕刻製程(諸如對隔離區62的材料具有選擇性的蝕刻製程)使隔離區62凹陷。例如，可以執行乾式蝕刻或使用稀氫氟酸(diluted HF，dHF)的濕式蝕刻以使隔離區62凹陷。
第2圖至第4圖說明瞭形成鰭64的實施例，但鰭可以在各種不同製程中形成。例如，基板50的頂部可以由合適的材料(諸如適用於待形成的預期類型(例如n型或p型)的半導體裝置的磊晶材料)替換。其後，在頂部具有磊晶材料的基板50經圖案化以形成包括磊晶材料的半導體鰭64。
作為另一實例，介電層可以形成於基板的頂表面上方；溝槽可以經由介電層蝕刻；同質磊晶結構可以在溝槽中磊晶生長；且介電層可以凹陷，以使得同質磊晶結構自介電層突出以形成鰭。
在又一實例中，介電層可以形成於基板的頂表面上方；溝槽可以經由介電層蝕刻；異質磊晶結構可以在溝槽中使用與基板不同的材料磊晶生長；且介電層可以凹陷，以使得異質磊晶結構自介電層突出以形成鰭。
在生長磊晶材料或磊晶結構(例如異質磊晶結構或同質磊晶結構)的實施例中，所生長的材料或結構可以在生長期間原位摻雜，儘管原位摻雜及佈植摻雜可以一起使用，但這種情況可以避免之前及之後佈植。另外，在與PMOS區中的材料不同的NMOS區中磊晶生長材料可能是有利的。在各種實施例中，鰭64可以包括矽鍺Si xGe 1-x，其中x可以介於0與1之間)、碳化矽、純或基本上純的鍺、III-V族化合物半導體、II-VI族化合物半導體或其類似者。例如，用於形成III-V族化合物半導體的可用材料包含但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP或其類似者。
第5圖說明虛設閘極結構75在半導體鰭64上方的形成。在一些實施例中，虛設閘極結構75包含閘極介電質66及閘極電極68。光罩70可以形成於虛設閘極結構75上方。為了形成虛設閘極結構75，介電層形成於半導體鰭片64上。介電層可以係例如氧化矽、氮化矽、其多層或其類似者，且可以經沉積或熱生長。
閘極層形成於介電層上方，且光罩層形成於閘極層上方。閘極層可以沉積在介電層上方，且隨後諸如藉由CMP來平坦化。光罩層可以沉積於閘極層上方。閘極層可以由例如多晶矽形成，但亦可以使用其他材料。光罩層可以由例如氮化矽或其類似者形成。
在形成層(例如介電層、閘極層及光罩層)之後，光罩層可以使用可接受的微影術及蝕刻技術來圖案化以形成光罩70。光罩70的圖案隨後可以藉由可接受的蝕刻技術轉印至閘極層及介電層，以分別形成閘極電極68及閘極介電質66。閘極電極68及閘極介電質66覆蓋半導體鰭64的相應通道區。閘極電極68亦可以具有基本上垂直於相應半導體鰭64的長度方向的長度方向。
在第5圖的實例中，閘極介電質66經示出為形成於鰭64上方(例如鰭64的頂表面及側壁上方)及STI區62上方。在其他實施例中，閘極介電質66可以藉由例如鰭64的材料的熱氧化形成，且因此，可以形成於鰭64上方而非STI區62上方。這些及其他變化完全旨在包含在本揭露的範疇內。
接下來，如第6圖中所說明，輕摻雜汲極(lightly doped drain，LDD)區65形成於鰭64中。LDD區65可以藉由佈植製程形成。佈植製程可以在鰭64中佈植n型或p型雜質以形成LDD區65。在一些實施例中，LDD區65鄰接FinFET裝置100的通道區。部分的LDD區65可以在閘極電極68之下延伸且延伸至FinFET裝置100的通道區中。第6圖說明LDD區65的非限制性實例。LDD區65的其他組態、形狀及形成方法亦為可能的，且完全旨在包含在本揭露的範疇內。例如，LDD區65可以在形成閘極間隔物87之後形成。
繼續參考第6圖，在形成LDD區65之後，閘極間隔物87形成於閘極結構上。在第6圖的實例中，閘極間隔物87形成於閘極電極68的相對側壁上及閘極介電質66的相對側壁上。閘極間隔物87可以由氮化矽、氮氧化矽、碳化矽、碳氮化矽、其類似者或其組合形成，且可以使用例如熱氧化、CVD或其他合適的沉積製程來形成。
如第6圖中所說明的閘極間隔物87的形狀及形成方法僅為非限制性實例，且其他形狀及形成方法亦係可能的。例如，閘極間隔物87可以包含第一閘極間隔物(未示出)及第二閘極間隔物(未示出)。第一閘極間隔物可以形成於虛設閘極結構75的相對側壁上。第二閘極間隔物可以形成於第一閘極間隔物上，其中第一閘極間隔物安置在相應的閘極結構與相應的第二閘極間隔物之間。第一閘極間隔物在橫截面圖中可以具有L形。作為另一實例，閘極間隔物87可以在形成磊晶源極/汲極區80(見第7圖)之後形成。在一些實施例中，在第7圖中所說明的磊晶源極/汲極區80的磊晶製程之前，虛設閘極間隔物形成於第一閘極間隔物(未示出)上，且在形成磊晶源極/汲極區80之後，虛設閘極間隔物經去除且用第二閘極間隔物替換。所有這種實施例完全旨在包含在本揭露的範疇內。
接下來，如第7圖中所說明，形成源極/汲極區80。源極/汲極區80藉由以下形成：蝕刻鰭64以形成凹陷，及在凹陷中使用諸如金屬有機CVD (metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶生長(selective epitaxial growth，SEG)、其類似者或其組合的合適的方法磊晶生長材料。
如第7圖中所說明，磊晶源極/汲極區80可以具有自鰭64的相應表面凸起的表面(例如凸起在鰭64的非凹陷部分上方)且可以具有刻面。相鄰鰭64的源極/汲極區80可以合併以形成連續的磊晶源極/汲極區80。在一些實施例中，相鄰鰭64的源極/汲極區80不合併在一起且保持分開的源極/汲極區80。在所得FinFET為n型FinFET的一些實施例中，源極/汲極區80包括碳化矽(SiC)、矽磷(SiP)、經磷摻雜的碳化矽(SiCP)或其類似者。在所得FinFET為p型FinFET的替代示例性實施例中，源極/汲極區80包括SiGe及諸如硼或銦的p型雜質。
磊晶源極/汲極區80可以佈植有摻雜劑以形成源極/汲極區80，然後進行退火製程。佈植製程可以包含形成及圖案化光罩，諸如光阻劑，以覆蓋FinFET的將被保護免於佈植製程的區。源極/汲極區80可以具有在約1E19 cm -3至約1E21 cm -3的範圍內的雜質(例如摻雜劑)濃度。在一些實施例中，磊晶源極/汲極區可以在生長期間原位摻雜。
在一些實施例中，在形成源極/汲極區80之後，接觸蝕刻終止層(contact etch stop layer，CESL)(未示出)形成於源極/汲極區80、虛設閘極結構75及閘極間隔物87上方。CESL用作後續蝕刻製程中的蝕刻終止層，且可以包括合適的材料，諸如氧化矽、氮化矽、氮氧化矽、其組合或其類似者，且可以藉由合適的形成方法(諸如CVD、PVD、其組合或其類似者)形成。
接下來，第一層間介電質(interlayer dielectric，ILD) 90形成於虛設閘極結構75周圍的鰭64上方。在一些實施例中，第一ILD 90由諸如氧化矽、磷矽玻璃(phosphosilicate glass，PSG)、硼矽玻璃(borosilicate glass，BSG)、摻硼磷矽玻璃(boron-doped phosphosilicate Glas，BPSG)、未摻雜矽玻璃(undoped silicate glass，USG)或其類似者，且可以藉由任何合適的方法(諸如CVD、PECVD或FCVD)沉積。平坦化製程(諸如CMP)可以經執行以去除光罩70且去除安置在閘極電極68上方的CESL的部分，以使得在平坦化製程之後，第一ILD 90的頂表面與閘極電極68的頂表面齊平。
接下來，在第8A圖中，執行後閘製程(有時稱為替換閘極製程)，以分別用主動閘極(亦可稱為替換閘極或金屬閘極)及主動閘極介電材料置換閘極電極68及閘極介電質66。因此，在後閘製程中，閘極電極68及閘極介電質66可以分別稱為虛設閘極電極及虛設閘極介電質。在一些實施例中，主動閘極為金屬閘極。
參考第8A圖，虛設閘極結構75經替換閘極結構97替換。根據一些實施例，為了形成替換閘極結構97，在蝕刻步驟中去除閘極電極68及閘極電極68正下方的閘極介電質66，以使得凹陷(未示出)形成於閘極間隔物87之間。每個凹陷暴露出相應的鰭64的通道區。在虛設閘極去除期間，閘極介電質66可以用作蝕刻閘極電極68時的蝕刻終止層。在去除閘極電極68之後，然後可以去除閘極介電質66。
接下來，閘極介電層94、障壁層96、功函數層98及閘極電極86形成於替換閘極結構97的凹陷中。閘極介電層94共形沉積在凹陷中，諸如沉積在鰭64的頂表面及側壁上、閘極間隔物87的側壁上及第一ILD 90的頂表面(未示出)上。根據一些實施例，閘極介電層94包括氧化矽、氮化矽或其多層。在其他實施例中，閘極介電層94包含高介電常數(K)介電材料，且在這些實施例中，閘極介電層94可以具有大於約7.0的K值(例如介電常數)，且可以包含金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合的矽酸鹽。閘極介電層94的形成方法可以包含分子束沉積(molecular beam deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、PECVD及其類似者。
接下來，障壁層96共形地形成於閘極介電層94上方。障壁層96可以包括導電材料，諸如氮化鈦，但也可以替代地利用其他材料，諸如氮化鉭、鈦、鉭或其類似者。障壁層96可以使用諸如PECVD的CVD製程形成。然而，可以替代地使用其他替代製程，諸如濺鍍、金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)或ALD。
接下來，在一些實施例中，功函數層98 (諸如p型功函數層或n型功函數層)可以在障壁層96上方且在形成閘極電極86之前形成於凹陷中。可以包含在p型裝置的閘極結構中的示例性p型功函數金屬包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的p型功函數材料或其組合。可以包含在n型裝置的閘極結構中的示例性n型功函數金屬包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料或其組合。功函數值與功函數層的材料組成相關聯，且因此，選擇功函數層的材料來調諧其功函數值，以使得在將形成的裝置中達到目標臨限值電壓Vt。功函數層可以藉由CVD、物理氣相沉積(physical vapor deposition，PVD)及/或其他合適的製程沉積。
接下來，晶種層(未示出)共形地形成在功函數層98上。晶種層可以包含銅、鈦、鉭、氮化鈦、氮化鉭、其類似者或其組合，且可以藉由ALD、濺鍍、PVD或其類似者沉積。在一些實施例中，晶種層為金屬層，該金屬層可以係單層或包括由不同材料形成的多個子層的複合層。例如，晶種層包括鈦層及鈦層上方的銅層。
接下來，閘極電極86沉積在晶種層上方，且填充凹陷的剩餘部分。閘極電極86可以由含金屬材料如Cu、Al、W、其類似者、其組合、或其多層製成，且可以藉由例如電鍍、化學鍍或其他合適的方法形成。在形成閘極電極86之後，可以執行平坦化製程，諸如CMP，以去除閘極介電層94、障壁層96、功函數層98、晶種層及閘極電極86的多餘部分，這些多餘部分處於第一ILD 90的頂表面上方。因此，閘極介電層94、障壁層96、功函數層98、晶種層及閘極電極86的所得剩餘部分形成所得FinFET裝置100的替換閘極結構97 (亦稱為金屬閘極結構)。如第8A圖中所說明，歸因於平坦化製程，金屬閘極結構97、閘極間隔物87及第一ILD 90具有共平面的上表面。
第8B圖說明瞭第8A圖的FinFET裝置100的平面圖。應注意，為簡單起見，並非FinFET裝置100的所有特徵皆在第8B圖中說明。特別地，第8B圖說明瞭當俯視觀察時(例如在俯視圖中)處於鰭64上方的四個鰭64 (例如64A、64B、64C及64D)及四個金屬閘極結構97 (例如97A、97B、97C及97D)。第8B圖進一步以虛線說明了在後續處理中所形成的開口104、110及112的實例位置。另外，第1圖中的橫截面A-A、B-B、C-C及D-D亦在第8B圖中說明。第8B圖(及其他圖)中所說明的鰭64的數目及金屬閘極結構97的數目係出於說明的目的而非限制性的，其他數目亦為可能的且完全旨在包含在本揭露的範疇內。
接下來，在第9A圖至第9D圖中，蝕刻終止層101形成於第一ILD 90上方，且硬光罩層103形成於蝕刻終止層101上方。蝕刻終止層101可以由不同於例如氮化矽及氧化矽的材料形成以提供蝕刻選擇性。例如，蝕刻終止層101可以由碳基氮化物(例如碳氮化矽、碳氮氧化矽)或金屬氮化物(例如氮化硼、氮化鋁)使用合適的形成方法(諸如CVD、PECDV、ALD或其類似者)形成。作為實例，硬光罩層103可以由合適的材料(諸如氮化矽)使用CVD、PECVD或其類似者形成。應注意，為簡單起見，在第9A圖至第9D圖及後續圖式中，未示出LDD區65，且未說明金屬閘極結構97的細節(例如各個層)。
接下來，開口104形成於硬光罩層103中。開口104可以使用微影術及蝕刻技術形成。歸因於硬光罩層103與蝕刻終止層101之間的蝕刻選擇性，形成開口104的蝕刻製程蝕刻穿過硬光罩層103且在蝕刻終止層101處終止(例如暴露)。如第8B圖及第9A圖至第9D圖中所說明，開口104形成於相鄰的鰭64 (例如64C與64B)之間且與這些鰭64間隔開。在所說明的實例中，開口104的沿橫截面D-D的方向的縱軸平行於鰭64的縱軸，且開口104在第8B圖的俯視圖中與三個金屬閘極結構97B、97C及97D重疊。應注意，第8B圖及第9A圖至第9D圖中所說明的開口104的數目以及開口104的位置、形狀及尺寸僅為非限制性實例，如同熟習此項技術者容易瞭解一樣。其他變化及修改係可能的，且完全旨在包含在本揭露的範疇內。例如，第17圖至第19圖說明瞭開口104的額外實例，這些實例的細節在下文中論述。
接下來，在第10A圖至第10D圖中，視情況選用的重沉積層102共形地形成在硬光罩層103上方及開口104中。在所說明的實施例中，重沉積層102由與硬光罩層103相同的材料(例如SiN)形成。重沉積層102可以藉由CVD、ALD或其類似者形成。作為實例，重沉積層102的厚度可以介於約5埃與約10埃之間。可以形成重沉積層102以減小開口104的尺寸，該開口104用於後續切割金屬閘極製程以切割一些金屬閘極結構97。另外，重沉積層102可以減少在切割金屬閘極製程的蝕刻製程期間對鰭64的損壞。在一些實施例中，省略重沉積層102。
接下來，在第11A圖至第11D圖中，執行多個蝕刻製程，以去除部分的第一ILD 90、部分的金屬閘極結構97及處於開口104正下方的對應的閘極間隔物87的部分。換言之，開口104延伸穿過蝕刻終止層101及第一ILD 90，以使得暴露STI區62。硬光罩層103下方的開口104的部分亦可稱為溝槽104。如第11C圖中所說明，開口104將與開口104相交的每個金屬閘極結構97 (見例如第8B圖中的97B、97C及97D)分開(例如切割)成兩個分開的金屬閘極結構。這種情況可以稱為切割金屬閘極製程。在第11A圖的實例中，多個蝕刻製程可能在去除金屬閘極結構97曾經所在的位置處過度蝕刻，且因此可能形成延伸至STI區62中的凹陷106。
在一些實施例中，多個蝕刻製程包含依序執行的第一乾式蝕刻製程、濕式蝕刻製程及第二乾式蝕刻製程。第一乾式蝕刻製程(例如電漿製程)以穿透(例如去除)重沉積層102，且可以使用包括CH 3F、Ar、He、O 2、其組合或其類似者的蝕刻氣體來執行。接下來，使用例如鹽酸(HCl)與去離子水(de-ionized water，DIW)的混合物執行濕式蝕刻製程。可以執行濕式蝕刻製程以清潔(例如去除)來自第一乾式蝕刻製程的殘留物及/或副產物。接下來，第二乾式蝕刻製程(例如電漿製程)經執行以去除下伏於開口104的剩餘層/結構，且可以使用包括Cl 2、SiCl 4、CH 4、CF 4、BCl 3、Ar、O 2、其組合或其類似者的蝕刻氣體來執行。
接下來，在第12A圖至第12D圖中，形成第一虛設材料105 (亦可稱為犧牲材料)以填充開口104。在一些實施例中，第一虛設材料105由提供與其他層/結構(例如第一ILD 90、蝕刻終止層101、STI區62、鰭64、源極/汲極區80、金屬閘極結構97、隨後形成的襯墊層111及觸點113)的材料的蝕刻選擇性的材料所形成，以在隨後的蝕刻製程中去除第一虛設材料105(見第15A圖至第15D圖)。第一虛設材料105可以係合適的半導體材料(例如Si或Ge)或合適的金屬氧化物材料(例如Al 2O 3、Ga 2O 3、TiO 2、In 2O 3、ZnO)。可以執行合適的形成方法，諸如PVD、CVD、ALD或其類似者，以形成第一虛設材料105。
在形成第一虛設材料105之後，執行平坦化製程，諸如CMP，以去除第一虛設材料105的安置於開口104之外的多餘部分。平坦化製程亦可以去除硬光罩層103。如第12A圖、第12C圖及第12D圖中所說明，在平坦化製程之後，暴露出蝕刻終止層101，且第一虛設材料105及蝕刻終止層101具有共平面(例如齊平)的上表面。
接下來，在第13A圖至第13D圖中，第二ILD 107形成於蝕刻終止層101上方及第一虛設材料105上方。第二ILD 107可以由與第一ILD 90相同的材料藉由相同或類似的形成方法形成，因此不再贅述。接下來，使用例如微影術及蝕刻技術形成延伸穿過第二ILD 107、蝕刻終止層101及第一ILD 90的開口110及112。熟習此項技術者將容易瞭解，如所說明的開口110/112的數目、位置及尺寸僅出於說明目的且非限制性的。
如第8B圖的俯視圖中所說明，開口110沿開口104的縱軸形成，且開口110的至少部分與開口104重疊。因此，開口110暴露出第一虛設材料105的側壁，如第13A圖中所說明。在第13A圖的實例中，開口110A暴露出左側上的第一ILD 90的側壁且暴露出右側上的第一虛設材料105的側壁，且開口110B暴露出左側及右側兩者上的第一虛設材料105的側壁。開口110可以進一步延伸至STI區62中。如第8B圖及第13D圖中所說明，開口112形成於源極/汲極區80上方，且可以延伸至源極/汲極區80中。在一些實施例中，開口110及112在相同的處理步驟中(例如在使用相同光罩的相同微影術及蝕刻步驟中)形成。
接下來，第二虛設材料109 (亦可以稱為犧牲材料)共形地形成在第二ILD 107上方，且沿開口110/112的側壁及底部共形地形成。在所說明的實施例中，第二虛設材料109由與第一虛設材料105相同的材料形成。在一些實施例中，第一虛設材料105及第二虛設材料109由不同的材料形成，但具有基本相同的蝕刻速率(例如，彼此相差在10%以內)以用於後續蝕刻製程，以去除第一虛設材料105及第二虛設材料109。接下來，執行各向異性蝕刻製程，以去除第二虛設材料109的安置在開口110/112的底部處的部分，以使得第二虛設材料109排列在開口110/112的側壁但不覆蓋開口110/112的底部。
如第13A圖中所說明，開口110 (例如100A、100B)中的第二虛設材料109接觸第一虛設材料105的側壁且沿這些側壁延伸。在後續的蝕刻製程中(見第15A圖)去除第一虛設材料105及第二虛設材料109，蝕刻劑去除開口110中的第二虛設材料109，隨後繼續去除開口104中的第一虛設材料105。換言之，蝕刻劑能夠經由開口110接觸第一虛設材料105。細節在下文中論述。
接下來，在第14A圖至第14D圖中，襯墊層111共形地形成在開口110/112中，例如共形地形成在開口112的底部處的源極/汲極區80上，共形地形成在開口110的底部處的STI區上，且沿開口110/112的側壁共形地形成在第二虛設材料109上。儘管未說明，但襯墊層111亦可以形成在沿第二ILD 107的上表面延伸的第二虛設材料109的上表面之上。接下來，導電材料113形成在襯墊層111上以填充開口110/112。接下來，執行平坦化製程，諸如CMP，以自第二ILD 107的上表面去除部分的第二虛設材料109、部分的襯墊層111及來自第二ILD 107的上表面的導電材料113的部分。經過平坦化製程之後，暴露出第二ILD 107的上表面，導電材料113的剩餘部分形成觸點113 (亦可稱為接觸塞)，且襯墊層111包圍觸點113。
在一些實施例中，襯墊層111由合適的導電材料(諸如SiN、SiO 2、AlN、Al 2O 3、SiC、SiCN或SiCON)使用合適的形成方法(諸如PVD、CVD、ALD或其類似者)形成。在一些實施例中，襯墊層111將導電材料113與第二虛設材料109分開，且因此防止第二虛設材料109(例如經由化學反應)被導電材料113消耗。導電材料113可以係例如Co、W、Cu、Al、Au、其組合或其類似者，且可以使用CVD、PVD、ALD、電鍍或其類似者形成。應注意，在本文中的論述中，除非另有說明，否則導電材料係指導電材料，且導電特徵(例如導電線)係指導電特徵。
在第14A圖至第14D圖中，形成在源極/汲極區80上方的開口112中的觸點113電耦合至源極/汲極區80，且可以稱為源極/汲極觸點。形成在開口110中的觸點113係電隔離的(例如不電連接至功能電路)，且可以稱為虛設觸點。
接下來，在第15A圖至第15D圖中，去除第一虛設材料105及第二虛設材料109，且在第一虛設材料105及第二虛設材料109曾經所在的位置處形成氣隙108。在一些實施例中，執行使用對第一虛設材料105及第二虛設材料109的材料具有選擇性的蝕刻劑(例如對那些材料具有更高蝕刻速率)進行的合適的蝕刻製程(例如選擇性蝕刻製程)(諸如乾式蝕刻、濕式蝕刻、反應離子蝕刻或其類似者)，以使得在基本上不侵蝕其他層或結構的情況下去除第一虛設材料105及第二虛設材料109。例如，乾式蝕刻製程可以使用含氧氣體、含氟氣體(例如CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6)、含氯氣體(例如Cl 2、CHCl 3、CCl 4及/或BCl 3)、含溴氣體(例如HBr及/或CHBR 3)或含碘氣體執行。
如第15A圖至第15D圖中所說明，氣隙108包含部分的溝槽104 (見第11A圖)及部分的開口110/112。當俯視觀察時(例如在俯視圖中)，每個觸點113由氣隙108包圍。因此，每個觸點113周圍的氣隙108亦可稱為空氣緣溝。應注意，儘管溝槽104中的第一虛設材料105由第二ILD 107覆蓋，但蝕刻製程的蝕刻劑能夠經由對應於開口110的氣隙108到達(且去除)第一虛設材料105，如早前所論述。
接下來，在第16A圖至第16D圖中，介電層115形成於第二ILD 107上方以密封氣隙108。介電層115可以為低K介電材料，諸如SiCON、SiCO、SiC或其類似者，但可以經由CVD、PECVD、ALD或其類似者形成。介電層115的部分可以突出到氣隙108中，因此密封氣隙108。換言之，氣隙108經密封以形成封閉腔。
在先進的處理節點中，隨著特徵大小不斷縮小且電晶體的整合密度不斷增加，寄生電容顯著增加，因此降低了裝置的效能。本揭露藉由在裝置中形成氣隙108降低了第一ILD 90及第二ILD 107的介電常數(例如平均介電常數)，從而降低了所形成的裝置的寄生電容且提高裝置效能。所揭露的方法可以容易地整合至現有的製造流程中。在很少或無需額外成本的情況下實現提高的裝置效能。
如熟習此項技術者將容易瞭解，可以執行額外處理以完成FinFET裝置100的製造。例如，互連結構形成於介電層115上方，互連結構包含多個介電層及形成於多個介電層中的導電特徵(例如通孔、導電線)。互連結構電連接下伏電子元件以形成功能電路。此處未論述細節。
第17圖至第19圖說明瞭各種實施例中的額外實例FinFET裝置(例如100A、100B及100C)。FinFET裝置100A、100B及100C與FinFET裝置100類似，但溝槽104的數目、位置、形狀及/或尺寸與第8B圖中的FinFET裝置100的數目、位置、形狀及/或尺寸不同。
在第17圖中，兩個溝槽104A及104B在FinFET裝置100A中沿鰭64的縱向方向形成。應注意，溝槽104A和104B不與金屬閘極結構97D重疊，且因此，金屬閘極結構97D不會藉由切割金屬閘極製程切割。
在第18圖中，兩個溝槽104A及104B形成於FinFET裝置100B中。溝槽104A沿橫截面B-B的方向具有比第二部分(例如右側部分)窄的第一部分(例如左側部分)。溝槽104A與金屬閘極結構97A、97B及97C重疊。溝槽104B與溝槽104A間隔開，且沿橫截面B-B的方向具有與溝槽104A的第二部分相同的寬度。溝槽104A及104B均不與金屬閘極結構97D重疊。
在第19圖中，兩個溝槽104A及104B形成於FinFET裝置100C中。溝槽104A沿橫截面B-B的方向比溝槽104B窄。溝槽104A與金屬閘極結構97B及97C重疊。溝槽104B安置在金屬閘極結構97D的與溝槽104A相對的一側上。
實施例可以實現優點。例如，本揭露藉由在裝置中形成氣隙108而降低了所形成的裝置的寄生電容，且提高了裝置效能。所揭露的方法可以容易地整合至現有的製造流程中。在很少或無需額外成本的情況下實現提高的裝置效能。
第20圖說明瞭根據一些實施例的製造半導體裝置的方法的流程圖。應當理解，第20圖中所示出的實施例方法僅為多種可能的實施例方法的實例。熟習此項技術者會認識到許多變化、替代及修改。例如，可以添加、去除、替換、重新配置及重複如第20圖中所說明的各個步驟。
參考第20圖，在框1010處，閘極結構形成於第一鰭上方，其中第一鰭突出於基板上方，且閘極結構由第一層間介電(interlayer dielectric，ILD)層包圍。在框1020處，溝槽形成於與第一鰭相鄰的第一ILD層中。在框1030處，用第一虛設材料填充溝槽。在框1040處，第二ILD層形成於第一ILD層及第一虛設材料上方。在框1050處，第一開口形成於第一ILD層及第二ILD層中，其中第一開口暴露出第一虛設材料的側壁。在框1060處，第一開口的側壁用第二虛設材料進行加襯。在框1070處，在對第一開口的側壁加襯之後，導電材料形成於第一開口中。在框1080處，在形成導電材料之後，自溝槽去除第一虛設材料且自第一開口去除第二虛設材料。在框1090處，在去除之後，藉由在第二ILD層上方形成介電層來密封第一開口及溝槽。
在一些實施例中，一種半導體裝置的形成方法包含：在第一鰭上方形成閘極結構，其中第一鰭突出於基板上方，且閘極結構由第一層間介電(first interlayer dielectric，ILD)層包圍；在與第一鰭相鄰的第一ILD層中形成溝槽；用第一虛設材料填充溝槽；在第一ILD層及第一虛設材料上方形成第二ILD層；在第一ILD層及第二ILD層中形成第一開口，其中第一開口暴露出第一虛設材料的側壁；用第二虛設材料對第一開口的側壁加襯；在對第一開口的側壁加襯之後，在第一開口中形成導電材料；在形成導電材料之後，自溝槽去除第一虛設材料且自第一開口去除第二虛設材料；及在去除第一虛設材料及第二虛設材料之後，藉由在第二ILD層上方形成介電層來密封第一開口及溝槽。在一些實施例中，第一虛設材料及第二虛設材料由相同的材料形成。在一些實施例中，使用對第一虛設材料及第二虛設材料具有選擇性的蝕刻劑在相同蝕刻製程中去除第一虛設材料及第二虛設材料。在一些實施例中，形成介電層包括使用低K介電材料形成介電層。在一些實施例中，在對第一開口的側壁加襯之後及在形成導電材料之前，方法進一步包含：在第二虛設材料上的第一開口中共形地形成襯墊層，其中第一開口中的導電材料由襯墊層包圍。在一些實施例中，形成溝槽包括：在第一ILD層上方形成蝕刻終止層；在蝕刻終止層上方形成硬光罩層；在硬光罩層中形成開口，其中開口暴露出蝕刻終止層；在硬光罩層上方及開口中共形地形成重沉積層，其中重沉積層及硬光罩層由相同材料形成；及執行多個蝕刻製程以去除下伏於硬光罩層中的開口的第一ILD層的一部分。在一些實施例中，執行多個蝕刻製程包括：執行第一乾式蝕刻製程以去除重沉積層；在第一乾式蝕刻製程之後，執行濕式蝕刻製程以去除來自第一乾式蝕刻製程的殘留物；及在濕式蝕刻製程之後，執行第二乾式蝕刻製程，其中第二乾式蝕刻製程去除硬光罩層、蝕刻終止層及第一ILD層的部分。在一些實施例中，閘極結構的一部分下伏於硬光罩層的開口，其中第二乾式蝕刻製程去除閘極結構的部分在一些實施例中，閘極結構形成在平行於第一鰭的第二鰭上方，其中溝槽形成於第一鰭與第二鰭之間，且與第一鰭及第二鰭間隔開。在一些實施例中，方法進一步包含：在第一ILD層及第二ILD層中形成第二開口，其中第二開口暴露出下伏的源極/汲極區；用第二虛設材料對第二開口的側壁加襯；在對第二開口的側壁加襯之後，在第二開口中形成導電材料；在形成導電材料之後，自第二開口去除第二虛設材料；及在自第二開口去除第二虛設材料之後，藉由在第二ILD層上方形成介電層來密封第二開口。在一些實施例中，第一開口及第二開口在相同處理步驟中形成。在一些實施例中，方法進一步包含，在形成導電材料之前，在第一開口及第二開口中形成導電襯墊層，其中在形成導電襯墊層之後，導電材料由導電襯墊層包圍。
在一些實施例中，一種半導體裝置的形成方法包含：在第一鰭上方及與第一鰭相鄰的第二鰭上方形成閘極結構，閘極結構由第一層間介電層(interlayer dielectric,ILD)包圍；在第一鰭與第二鰭之間的第一ILD層中形成溝槽；用第一虛設材料填充溝槽；在第一ILD層上方及第一虛設材料上方形成第二ILD層；在第一ILD層及第二ILD層中形成第一開口及第二開口，第一開口暴露出第一虛設材料，且第二開口暴露出下伏的源極/汲極區；用第二虛設材料對第一開口的側壁及第二開口的側壁加襯；在對側壁加襯之後，在第一開口中及第二開口中形成導電材料；在形成導電材料之後，自溝槽去除第一虛設材料且自第一開口及第二開口去除第二虛設材料；及在去除第一虛設材料及第二虛設材料之後，在第二ILD層上方形成介電層以密封溝槽、第一開口及第二開口。在一些實施例中，第一開口形成於第一鰭與第二鰭之間，其中在俯視圖中，第一開口與溝槽重疊。在一些實施例中，第一虛設材料及第二虛設材料由相同的材料形成。在一些實施例中，第一虛設材料及第二虛設材料藉由相同的蝕刻製程去除。在一些實施例中，第一開口的第一底部及第二開口的第二底部不含第二虛設材料，其中在對側壁加襯之後及在形成導電材料之前，方法進一步包括：在第一開口及第二開口中形成導電襯墊層，其中導電材料由導電襯墊層包圍。
在一些實施例中，一種半導體裝置包含：鰭，突出於基板上方；閘極結構，處於鰭上方；層間介電(interlayer dielectric，ILD)層，處於閘極結構周圍的鰭上方；通孔，延伸穿過ILD層且電耦合至下伏的源極/汲極區；及氣隙，處於通孔周圍，其中通孔藉由氣隙與ILD層間隔開。在一些實施例中，半導體裝置進一步包括導電襯墊層，其處於通孔周圍且處於通孔面向源極/汲極區的底表面之下。在一些實施例中，在俯視圖中，氣隙圍繞通孔，且安置在閘極結構的第一側上，第一側與源極/汲極區的至少一部分重疊。
前述概述了若干實施例的特徵，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實現本文中所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應該認識到，這些等效構造不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，熟習此項技術者可以進行各種改變、取代及變更。
30: FinFET 50:基板 52:墊氧化物層 56:上覆的墊氮化物層 58:圖案化光罩 61、104A、104B:溝槽 62:隔離區 64、64A、64B、64C、64D:鰭 65:輕摻雜汲極區 66:閘極介電質 68:閘極電極 70:光罩 75:虛設閘極結構 80:源極/汲極區 87:閘極間隔物 90:第一層間介電質(層) 94:閘極介電層 96:障壁層 97、97A、97B、97C、97D:替換閘極結構 98:功函數層 100、100A、100B、100C:FinFET裝置 101:蝕刻終止層 102:重沉積層 103:硬光罩層 104、110、110A、110B、112:開口 105:第一虛設材料 106:凹陷 107:第二層間介電質(層) 108:氣隙 109:第二虛設材料 111:襯墊層 113:觸點 115:介電層 1010、1020、1030、1040、1050、1060、1070、1080、1090:框 A-A、B-B、C-C、D-D:橫截面 Vt:目標臨限值電壓
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的標準實踐，未按比例繪製各種特徵。實務上，為了論述清楚起見，各種特徵的尺寸可以任意增加或減小。 第1圖為根據一些實施例的鰭式場效應電晶體(Fin Field-Effect Transistor，FinFET)的透視圖。 第2圖至第7圖、第8A圖、第8B圖、第9A圖至第9D圖、第10A圖至第10D圖、第11A圖至第11D圖、第12A圖至第12D圖、第13A圖至第13D圖、第14A圖至第14D圖、第15A圖至第15D圖及第16A圖至第16D圖說明根據實施例的處於各個製造階段的FinFET裝置的各個視圖。 第17圖說明根據實施例的FinFET裝置的俯視圖。 第18圖說明根據另一實施例的FinFET裝置的俯視圖。 第19圖說明根據又一實施例的FinFET裝置的俯視圖。 第20圖說明根據一些實施例的製造半導體裝置的方法的流程圖。
50:基板
62:隔離區
64:鰭
80:源極/汲極區
90:第一層間介電質(層)
100:FinFET裝置
101:蝕刻終止層
107:第二層間介電質(層)
108:氣隙
111:襯墊層
113:觸點
115:介電層

Claims (20)

  1. 一種半導體裝置的形成方法，該半導體裝置的形成方法包括以下步驟： 在一第一鰭上方形成一閘極結構，其中該第一鰭突出於一基板上方，且該閘極結構由一第一層間介電層包圍； 在與該第一鰭相鄰的該第一層間介電層中形成一溝槽； 用一第一虛設材料填充該溝槽； 在該第一層間介電層及該第一虛設材料上方形成一第二層間介電層； 在該第一層間介電層及該第二層間介電層中形成一第一開口，其中該第一開口暴露出該第一虛設材料的一側壁； 用一第二虛設材料對該第一開口的複數個側壁加襯； 在對該第一開口的該些側壁加襯之後，在該第一開口中形成一導電材料； 在形成該導電材料之後，自該溝槽去除該第一虛設材料且自該第一開口去除該第二虛設材料；及 在去除該第一虛設材料及該第二虛設材料之後，藉由在該第二層間介電層上方形成一介電層來密封該第一開口及該溝槽。
  2. 如請求項1所述之半導體裝置的形成方法，其中該第一虛設材料及該第二虛設材料由一相同材料形成。
  3. 如請求項2所述之半導體裝置的形成方法，其中使用對該第一虛設材料及該第二虛設材料具有選擇性的一蝕刻劑在一相同蝕刻製程中去除該第一虛設材料及該第二虛設材料。
  4. 如請求項1所述之半導體裝置的形成方法，其中形成該介電層之步驟包括以下步驟：使用一低介電常數介電材料形成該介電層。
  5. 如請求項1所述之半導體裝置的形成方法，在對該第一開口的該些側壁加襯的步驟之後及在形成該導電材料的步驟之前，進一步包括以下步驟： 在該第二虛設材料上的該第一開口中共形地形成一襯墊層，其中該第一開口中的該導電材料由該襯墊層包圍。
  6. 如請求項1所述之半導體裝置的形成方法，其中形成該溝槽之步驟包括以下步驟： 在該第一層間介電層上方形成一蝕刻終止層； 在該蝕刻終止層上方形成一硬光罩層； 在該硬光罩層中形成一開口，其中該開口暴露出該蝕刻終止層； 在該硬光罩層上方及該開口中共形地形成一重沉積層，其中該重沉積層及該硬光罩層由一相同材料形成；及 執行複數個蝕刻製程以去除下伏於該硬光罩層中之該開口的該第一層間介電層的一部分。
  7. 如請求項6所述之半導體裝置的形成方法，其中執行該些蝕刻製程之步驟包括以下步驟： 執行一第一乾式蝕刻製程以去除該重沉積層； 在該第一乾式蝕刻製程之後，執行一濕式蝕刻製程以去除來自該第一乾式蝕刻製程的複數個殘留物；及 在該濕式蝕刻製程之後，執行一第二乾式蝕刻製程，其中該第二乾式蝕刻製程去除該硬光罩層、該蝕刻終止層及該第一層間介電層的複數個部分。
  8. 如請求項7所述之半導體裝置的形成方法，其中該閘極結構的一部分下伏於該硬光罩層的該開口，其中該第二乾式蝕刻製程去除該閘極結構的該部分。
  9. 如請求項1所述之半導體裝置的形成方法，其中該閘極結構形成在平行於該第一鰭的一第二鰭上方，其中該溝槽形成於該第一鰭與該第二鰭之間，且與該第一鰭及該第二鰭間隔開。
  10. 如請求項1所述之半導體裝置的形成方法，進一步包括以下步驟： 在該第一層間介電層及該第二層間介電層中形成一第二開口，其中該第二開口暴露出下伏的一源極/汲極區； 用該第二虛設材料對該第二開口的複數個側壁加襯； 在對該第二開口的該些側壁加襯之後，在該第二開口中形成該導電材料； 在形成該導電材料之後，自該第二開口去除該第二虛設材料；及 在自該第二開口去除該第二虛設材料之後，藉由在該第二層間介電層上方形成該介電層來密封該第二開口。
  11. 如請求項10所述之半導體裝置的形成方法，其中該第一開口及該第二開口在一相同處理步驟中形成。
  12. 如請求項10所述之半導體裝置的形成方法，在形成該導電材料的步驟之前，進一步包括以下步驟：在該第一開口及該第二開口中形成一導電襯墊層，其中在形成該導電襯墊層之後，該導電材料由該導電襯墊層包圍。
  13. 一種形成半導體裝置的形成方法，該半導體裝置的形成方法包括以下步驟： 在一第一鰭上方及與該第一鰭相鄰的一第二鰭上方形成一閘極結構，該閘極結構由一第一層間介電層包圍； 在該第一鰭與該第二鰭之間的該第一層間介電層中形成一溝槽； 用一第一虛設材料填充該溝槽； 在該第一層間介電層上方及該第一虛設材料上方形成一第二層間介電層； 在該第一層間介電層及該第二層間介電層中形成一第一開口及一第二開口，該第一開口暴露出該第一虛設材料，且該第二開口暴露出下伏的一源極/汲極區； 用一第二虛設材料對該第一開口的複數個側壁及該第二開口的複數個側壁加襯； 在對該些側壁加襯之後，在該第一開口中及該第二開口中形成一導電材料； 在形成該導電材料之後，自該溝槽去除該第一虛設材料且自該第一開口及該第二開口去除該第二虛設材料；及 在去除該第一虛設材料及該第二虛設材料之後，在該第二層間介電層上方形成一介電層以密封該溝槽、該第一開口及該第二開口。
  14. 如請求項13所述之半導體裝置的形成方法，其中該第一開口形成於該第一鰭與該第二鰭之間，且在一俯視圖中，該第一開口與該溝槽重疊。
  15. 如請求項13所述之半導體裝置的形成方法，其中該第一虛設材料及該第二虛設材料由一相同材料形成。
  16. 如請求項15所述之半導體裝置的形成方法，其中該第一虛設材料及該第二虛設材料藉由一相同蝕刻製程去除。
  17. 如請求項13所述之半導體裝置的形成方法，其中該第一開口的一第一底部及該第二開口的一第二底部不含該第二虛設材料，其中在對該些側壁加襯的步驟之後及在形成該導電材料的步驟之前，該半導體裝置的形成方法進一步包括以下步驟： 在該第一開口及該第二開口中形成一導電襯墊層，其中該導電材料由該導電襯墊層包圍。
  18. 一種半導體裝置，包括： 一鰭，突出於一基板上方； 一閘極結構，位於該鰭上方； 一層間介電層，位於該閘極結構周圍的該鰭上方； 一通孔，延伸穿過該層間介電層且電耦合至下伏的一源極/汲極區；及 一氣隙，位於該通孔周圍，其中該通孔藉由該氣隙與該層間介電層間隔開。
  19. 如請求項18所述之半導體裝置，進一步包括一導電襯墊層，位於該通孔周圍且位於該通孔面向該源極/汲極區的一底表面之下。
  20. 如請求項18所述之半導體裝置，其中在一俯視圖中，該氣隙圍繞該通孔，且安置在該閘極結構的一第一側上，該第一側與該源極/汲極區的至少一部分重疊。
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