KR20100057243A - 박막 트랜지스터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터의 제조 방법에 대한 것으로서, 본 발명은 기판 상에 보론 도핑된 산화아연-주석의 화합물로 반도체 박막을 형성하는 단계, 및 상기 반도체 박막을 패터닝하여 채널을 형성하는 단계를 포함한다. 따라서, 300 도 이하의 저온 공정으로 비정질 상태의 보론 도핑된 ZTO 박막을 제조할 수 있어, 저온 기판 사용 및 저가의 유리 기판에 대한 사용할 수 있으며, 보론 도핑된 ZTO 채널을 사용함으로 소자의 균일도를 크게 높일 수 있다. 또한, 기존의 ZTO 채널에 비해 50% 가량의 이동도 증가 등 전기적 특성이 획기적으로 개선된다.
산화물 박막 트랜지스터, ZTO, 투명 전자 소자

Description

박막 트랜지스터 및 그의 제조 방법{THE THIN FILM TRANSISTOR AND THE MANUFACURING METHOD THEREOF}
본 발명은 박막 트랜지스터에 관한 것이다. 특히 본 발명은 투명 전자 조사에서의 산화물 박막 트랜지스터 및 그의 제조 방법에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-079-03, 과제명: 투명전자 소자를 이용한 스마트 창].
현재, 집적 회로 및 디스플레이 회로에서 사용되는 박막 트랜지스터의 경우, 다양한 물질의 반도체가 채널로 사용된다.
그러나, 대표적인 산화막 박막 트랜지스터에서 채널로 사용되는 산화 아연막은 대기 습도, 열처리, 제조과정 등에 박막의 특성이 민감하게 변할 수 있어 안정성에서 문제가 있고, 결정질 채널로 소자 균일성에서 문제를 야기시킬 수 있으며, 전류 및 빛에 대한 소자 변형이 심각할 수 있다.
따라서, 산화 아연에 인듐 및 갈륨 산화물을 적용한 IGZO 물질을 이용할 경우에는 특성은 향상되나 인듐 및 갈륨이 고갈자원이고, 가격이 높아 더욱 경쟁력이 떨어지는 문제가 있다. 또한, 산화물 박막 트랜지스터는 채널 박막 내부적으로 또는 게이트 절연막과의 계면으로 인해 전류에 대한 안정성이 떨어지는 단점 또한 존재한다.
그리고 실리콘 기반 박막 트랜지스터에서 비정질 실리콘은 낮은 이동도가 문제되며, 다결정 실리콘에서는 균일도 문제가 패널의 대형화에 대해 큰 단점이 된다. 특히, 비정질 실리콘 트랜지스터는 전류에 따른 안정성에 취약하다.
한편, 투명 전자 소자에서의 박막 트랜지스터는 절연막 및 반도체가 투명할 것을 요구받고 있으나, 실리콘 기반 박막 트랜지스터뿐만 아니라, ZnS, ZnSe, CdS 등은 불투명하여 투명 전자 소자 응용이 제한될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터의 채널층을 형성함에 있어, 저온 공정이 가능하면서, 게이트 절연막과의 계면 특성이 좋으며, 경제적인 투명 전자 소자의 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다.
본 발명에 다른 박막 트랜지스터의 제조 방법은 기판 상에 보론 도핑된 산화아연-주석의 화합물로 반도체 박막을 형성하는 단계 및 상기 반도체 박막을 패터닝하여 채널을 형성하는 단계를 포함한다.
상기 보론 도핑된 산화아연-주석의 화합물에서 상기 아연 대비 주석의 원자비 함유량은 공정온도가 300도 이하에서는 4:1에서 2:1이며, 300도 이상에서는 4:1 에서 1:4를 충족할 수 있다.
상기 보론은 상기 산화아연-주석의 화합물에서 아연과 주석의 합의 0.001% 내지 10%를 충족할 수 있다.
상기 반도체 박막을 형성한 후, 상기 반도체 박막 상에 채널 보호층을 형성하는 단계를 더 포함할 수 있다.
상기 채널 보호층은 1~20nm의 두께를 갖도록 형성하며, 상기 반도체 박막과 함께 패터닝할 수 있다.
상기 채널 보호층은 알루미늄산화물, 실리콘 산화물 또는 실리콘 질화물을 스퍼터링, 화학기상증착법 또는 원자층 증착법으로 적층하여 형성할 수 있다.
상기 채널 상에 게이트 절연막을 형성하는 단계, 그리고 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
상기 기판 상에 게이트 전극을 형성하는 단계, 그리고 상기 게이트 전극과 상기 채널 사이에 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 채널층, 채널 보호층 및 게이트 절연막은 투명 소자로 형성할 수 있다.
또한, 본 발명에 따른 기판 상에 소스/드레인 전극, 반도체 채널, 게이트 절연막 및 게이트 전극을 포함하는 박막 트랜지스터에 있어서, 상기 반도체 채널은 상기 소스/드레인 전극 사이를 연결하며, 보론이 도핑된 산화아연-주석의 화합물로 형성된다.
상기 산화아연-주석의 화합물에서 상기 아연 대비 주석의 함유량은 공정 온도가 300도 이하에서는 4:1에서 2:1이며, 300도 이상에서는 4:1에서 1:4를 충족할 수 있다.
도핑되는 보론의 양은 상기 산화아연-주석의 화합물에서 아연과 주석의 합의 0.001% 내지 10%를 충족할 수 있다.
상기 반도체 채널 상에 채널 보호층을 더 포함할 수 있다.
상기 채널 보호층은 1~20nm의 두께를 가지며, 상기 채널층과 동일한 패턴을가질 수 있다.
상기 채널 보호층은 알루미늄산화물, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
상기 박막 트랜지스터는 상기 채널 상에 상기 게이트 절연막 및 상기 게이트전극이 차례로 적층될 수 있다.
상기 박막 트랜지스터는 상기 기판과 상기 채널 사이에 상기 게이트 전극과상기 게이트 절연막이 차례로 적층될 수 있다.
본 발명에 따르면, 300 도 이하의 저온 공정으로 비정질 상태의 보론 도핑된ZTO 박막을 제조할 수 있어, 저온 기판 사용 및 저가의 유리 기판에 대한 사용할 수 있으며, 보론 도핑된 ZTO 채널을 사용함으로 소자의 균일도를 크게 높일 수 있다. 또한, 기존의 ZTO 채널에 비해 50% 가량의 이동도 증가 등 전기적 특성이 획기적으로 개선되어, 소자의 활용가능성이 매우 높아지며, 고가인 In, Ga 등의 사용을 억제하면서, 투명 전자 소자의 특성을 확보할 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하에서는 본 발명에 따른 박막 트랜지스터에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 단면도이고, 도 2는본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도이고, 도 3은 본 발명의 제3 실시예에 따른 박막 트랜지스터이며, 도 4는 본 발명의 제4 실시예에 따른 박막 트랜지스터이다.
도 1을 참고하면, 본 발명의 제1 실시예에 따른 박막 트랜지스터는 스태거(stagger) 형의 트랜지스터로서, 기판(100) 상에 분리되어 있는 소스/드레인 전극(110a, 110b)이 형성되어 있으며, 소스/드레인 전극(110a, 110b)을 연결하며, 소스/드레인 전극(110a, 110b) 사이의 노출된 기판(100)을 덮으며 반도체 채널(120)이 형성되어 있다. 이러한 반도체 채널(120)은 ZnO 계열의 3 성분계 단일층 채널에서 주석 산화물과의 혼합에 있어, 아연조성비 대비 주석 원자비가 4:1 에서 2:1을 충족하며, 보론(Boron)으로 도핑되어 있다.
이러한 소스/드레인 전극(110a, 110b) 및 채널(120)을 덮으며 게이트 절연막(130)이 형성되어 있으며, 게이트 절연막(130) 상에 게이트 전극(140)이 채널(120)과 마주보며 형성되어 있다.
이러한 박막 트랜지스터는 채널(120) 상에 채널 보호층(125)을 더 포함할 수 있으며, 게이트 절연막(130), 채널 보호층(125) 및 채널(120)은 모두 투명한 물질로 형성되어 투명 전자 소자의 박막 트랜지스터로서 동작한다.
도 2의 박막 트랜지스터의 경우, 코플래너(coplanar) 형의 박막 트랜지스터로서, 도 1과 달리 기판(200) 상에 반도체 채널(220) 및 채널 보호층(225)이 먼저 형성되며, 서로 분리되어 채널(220)과 각각 접촉하고 있는 소스/드레인 전극(210a, 210b) 및 소스/드레인 전극(210a, 210b)과 채널(220)을 덮는 게이트 절연막(230) 및 게이트 전극(240)이 차례로 적층되어 있다.
도 3의 박막 트랜지스터는 역스태거(inverted stagger)형으로서, 기판(300) 상에 게이트 전극(310), 게이트 절연막(320)이 차례로 적층되어 있으며, 소스/드레인 전극(330a, 330b)이 분리되어 있으며, 소스 /드레인 전극(330a, 330b)을 덮으며 채널(340) 및 채널 보호층(350)이 형성되어 있다.
도 4의 박막 트랜지스터는 역코플래너(inverted coplanar)형으로서, 기판(400) 상에 게이트 전극(410), 게이트 절연막(420)이 형성되고, 그 위에 채널(430) 및 채널 보호층(435)이 형성되어 있으며, 채널(430)의 양 옆으로 소스/드레인 전극(440a, 440b)이 형성된다.
이와 같은 본 발명의 제1 내지 제4 실시예의 박막 트랜지스터의 채널(120, 220, 340, 440)은 ZnO 계열의 3 성분계 단일층 채널로서, 주석 산화물과의 혼합 시 아연 조성비 대비 주석 원자비가 4:1 에서 2:1 사이를 충족하며, 공정 온도 300도 이하의 온도에서 게이트 절연막(130, 230, 320, 420)과의 계면에서 최적화된다. 이때, 게이트 절연막(130, 230, 320, 420)은 알루미나일 수 있으며, 실리콘 질화막 및 실리콘 산화막을 게이트 절연막(130, 230, 320, 420)으로 사용 가능하다.
또한, 본 발명의 박막 트랜지스터는 산화물 채널과 게이트 절연막(130, 230, 320, 420) 사이의 계면 특성을 최적화하기 위해 ZTO(Zinc-Tin-Oxide)에 보론(Boron)을 도핑하여, 이동도의 증가와 SS(sub-threshold swing)값을 크게 감소한다. 즉, 보론은 ZTO 채널(120, 220, 340, 440)의 캐리어 농도를 증가시키고, 표면 특성을 향상시켜, 이동도와 SS 값에 긍정적으로 영향을 미친다.
이로 인해 산화물 채널을 적용한 박막 트랜지스터의 저온 제작으로 기존의 LCD, OLED 구동소자뿐만 아니라, 의료용에서부터 자동차 HUD(HEAD UP DISPLAY) 제품에 이르기까지, 투명하고 안정한 소자의 응용 가능성을 높일 수 있다.
이하에서는 도 5a 내지 도 5f를 참고하여 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법에 대하여 설명한다.
도 5a 내지 도 5f는 도 1의 박막 트랜지스터의 제조 방법을 나타내는 단면도이다.
먼저, 도 5a와 같이 기판(100) 상에 소스/드레인 전극 형성을 위한 전도성 물질(110)을 적층하고, 채널 영역만큼 이격되도록 패터닝하여 소스/드레인 전극(110a, 110b)을 형성한다.
다음으로, 도 5b와 같이, 소스/드레인 전극(110a, 110b) 및 소스/드레인 전극(110a, 110b) 사이의 노출된 기판(100) 상을 덮도록 채널 물질층(120a)을 적층한다. 채널 물질층(120a)은 스퍼터링, PLD(Pulsed Laser Deposition), 이온 빔 증착법 등을 통하여 적층 될 수 있다.
이때 채널 물질층(120a)은 아연 대비 주석의 원자비 함유량이 4:1 에서 2:1의 범위를 충족하는 아연-주석 산화물에 보론이 첨가된 것으로서, 이를 타겟으로 스퍼터링하여 형성할 수 있다. 이후 300도 이하의 저온에서 열처리하여 비정질 산화막의 보론 도핑된 ZTO을 형성한다. 또는 300도 이상의 고온에서 형성 시 아연 대비 주석 함량을 4:1 ~ 1:4 로 확대할 수 있으며, 비정질 상태가 유지되는 온도인 약 450도 미만까지 공정이 가능하다.
이때, 보론의 농도는 아연과 주석의 합에 대해 원자량으로 0.001% 에서 10%을 충족한다.
한편, 도 5c와 같이, 채널 물질층(120a)인 ZTO을 형성한 후, 보론을 도핑할수도 있으며, 도핑 농도는 아연과 주석의 합에 대해 원자량으로 0.001% 에서 10%을 충족한다.
다음으로 도 5d와 같이, 채널 물질층(120a) 상에 채널 보호층(125)을 적층한다.
채널 보호층(125)의 두께는 1~20 nm 를 충족하며, AlOx, SiNx, SiOx 등 절연막으로 형성될 수 있다. 이와 같은 채널 물질층(120a) 및 채널 보호층(125)은 포 토 레지스트를 적층 후 패터닝하고, 습식각 및 건식식각, 그리고 이온 밀링(ion milling)을 수행하여 도 5e와 같이 소스/드레인 전극(110a, 110b)과 접촉하며, 소스/드레인 전극(110a, 110b) 사이의 기판(100) 상에 채널이 형성되도록 패터닝한다.
이때, 포토 레지스트로 리프트 오프 패턴을 형성할 수도 있으나, 포토 레지스트는 ZTO 증착 온도에 취약하므로 150 도 미만에서 적용한다.
다음으로, 도 5f와 같이 소스/드레인 전극(110a, 110b) 및 채널을 덮으며 게이트 절연막(130)을 형성한다.
게이트 절연막(130)은 원자층 증착 방법(atomic layer deposition, ALD)에 의해 절연막을 증착하고, 이를 이용해 MIS(metal-insulator-semiconductor) 커패시터를 형성한다.
이때, 게이트 절연막(130)으로 알루미나를 사용하는 경우, 증착은 100 도 ~ 250 도에서 수행하고, 소자 열처리 공정은 300 도 이내, 바람직하게는 200 도 ~ 300 도에서 수행한다.
알루미나 게이트 절연막(130)은 원자층 증착 방법 이외에도 PECVD(Plasma Enhanced Chemical Vapor Deposition) 나 MOCVD(Metal Organic Chemical Vapor Deposition)에 의해 성장시킬 수 있으며, 게이트 절연막(130)을 PECVD를 통하여 실리콘 질화막 또는 실리콘 산화막으로 형성하는 경우에는 100 도에서 300 도 사이에서 성장시킨다.
이와 같은 최적의 온도는 열처리 온도에 따른 MIS(metal-insulator-semiconductor) 커패시턴스의 변화를 실험적으로 측정하여 얻은 값이다.
보론이 도핑된 ZTO 채널의 경우, 기판 온도가 상온에서 200도 까지 열처리 가능하며, 후열처리 온도도 300도 이내에서 조절할 수 있다.
이하에서는 도 6 및 도 7을 참고하여, 본 발명에 따른 박막 트랜지스터의 효과를 설명한다.
도 6은 ZTO 채널을 가지는 박막 트랜지스터의 특성 곡선이며, 도 7은 본 발명에 따른 보론 도핑된 ZTO 채널을 가지는 박막 트랜지스터의 특성 곡선이다.
도 6 및 도 7의 박막 트랜지스터는 모두 스태거 형으로서, 채널을 상온에서 증착하고, 300도에서 후열처리한 후 특성을 평가한 것이다.
박막 트랜지스터를 이루는 모든 물질은 투명한 소재로 만들었으며, 소스/드레인 및 게이트 전극은 ITO(indium-tin-oxide)와 같은 투명한 물질 또는 Mo, Au/Ti 같은 금속 물질로 이루어져 있으며, 절연체는 알루미나를 활용하였으며, 자외선 ~적외선 영역에서 평균 투과율이 80% 이상 나올 수 있도록 소자를 최적화시킨 것이다. 또한, 각 채널의 Zn : Sn 비율은 원자량 비로 3:1 을 충족한다.
채널의 두께는 20nm 이며, 알루미나 채널 보호층의 두께는 10nm이고, 알루미나 게이트 절연막의 두께는 190nm, ITO 전극은 150nm 이다.
채널층 및 채널 보호층은 묽은 HF 기반 용액에 습식식각을 진행하여 패터닝하고, ITO 및 알루미나 등은 습식각 방법으로 수행하였다.
또한, 스퍼터링에 의해 증착된 ITO는 인산과 질산의 혼합액을 사용하여 50 도에서 식각을 진행하였고, 알루미나는 원자층 박막 증착법 또는 PECVD, MOCVD 등으로 성막하였으며, 식각은 인산용액을 120 도까지 가열한 후에 실시하였다.
도 6 및 도 7을 참고하면, 보론이 도핑된 도 7의 박막 트랜지스터의 이동도가 보론 도핑이 없는 도 6의 박막 트랜지스터의 이동도에 대하여 약 50% 가량 높으며, SS 값은 1/2 정도임을 알 수 있어 특성이 획기적으로 개선되었음을 알 수 있다.
이하에서는 도 8 내지 도 18을 참고하여 본 발명의 박막 트랜지스터의 응용방법에 대하여 설명한다.
본 발명의 ZTO 채널을 적용한 투명 박막 트랜지스터는 디스플레이뿐만 아니라 각종 투명 전기 소자의 회로 설계에 응용된다.
특히, 도 8의 의료용 투명 디스플레이 패널, 도 9와 같이 전자 회로에 적용되거나, 도 10과 같은 UV PD, 도 11의 투명 LED, 도 12의 양방향 투명 모니터 도 13의 LCD, OLED 의 구동소자로서 패널에 적용할 수 있다.
또한, 도 14의 투명 RFID 에 비정질 ZTO 박막 트랜지스터가 사용 가능하고,도 15의 투명 유리창과 디스플레이 기능을 동시에 할 수 있는 스마트창, 및 도 16의 자동차 및 항공기 등의 HUD, 도 17의 Head Mounted Display (HMD) 및 도 18의 범용 투명 디스플레이 또는 투명하고 유연한 디스플레이에 비정질 ZTO채널을 가지는 박막 트랜지스터가 사용 가능하다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 박막 트랜지스터이다.
도 4는 본 발명의 제4 실시예에 따른 박막 트랜지스터이다.
도 5a 내지 도 5f는 도 1의 박막 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 6은 ZTO 채널을 가지는 박막 트랜지스터의 특성 곡선이다.
도 7은 본 발명에 따른 보론 도핑된 ZTO 채널을 가지는 박막 트랜지스터의 특성 곡선이다.
도 8 내지 도 18은 본 발명에 따른 박막 트랜지스터의 응용 분야를 나타내는 사진이다.

Claims (17)

  1. 기판 상에 보론 도핑된 산화아연-주석의 화합물로 반도체 박막을 형성하는 단계, 및
    상기 반도체 박막을 패터닝하여 채널을 형성하는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 보론 도핑된 산화아연-주석의 화합물에서 상기 아연 대비 주석의 원자비 함유량은 공정온도가 300도 이하에서는 4:1에서 2:1이며, 300도 이상에서는 4:1에서 1:4를 충족하는
    박막 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 보론은 상기 산화아연-주석의 화합물에서 아연과 주석의 합의 0.001% 내지 10%를 충족하는 박막 트랜지스터의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 박막을 형성한 후, 상기 반도체 박막 상에 채널 보호층을 형성하는 단계를 더 포함하는
    박막 트랜지스터의 제조 방법.
  5. 제4항에 있어서,
    상기 채널 보호층은 1~20nm의 두께를 갖도록 형성하며, 상기 반도체 박막과 함께 패터닝하는
    박막 트랜지스터의 제조 방법.
  6. 제5항에 있어서,
    상기 채널 보호층은 알루미늄산화물, 실리콘 산화물 또는 실리콘 질화물을 스퍼터링, 화학기상증착법 또는 원자층 증착법으로 적층하여 형성하는
    박막 트랜지스터의 제조 방법.
  7. 제1항에 있어서,
    상기 채널 상에 게이트 절연막을 형성하는 단계, 그리고
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계
    를 더 포함하는
    박막 트랜지스터의 제조 방법.
  8. 제1항에 있어서,
    상기 기판 상에 게이트 전극을 형성하는 단계, 그리고
    상기 게이트 전극과 상기 채널 사이에 게이트 절연막을 형성하는 단계
    를 더 포함하는
    박막 트랜지스터의 제조 방법.
  9. 제7항 또는 제8에 있어서,
    상기 채널층, 채널 보호층 및 게이트 절연막은 투명 소자로 형성하는
    박막 트랜지스터의 제조 방법.
  10. 기판 상에 소스/드레인 전극, 반도체 채널, 게이트 절연막 및 게이트 전극을 포함하는 박막 트랜지스터에 있어서,
    상기 반도체 채널은
    상기 소스/드레인 전극 사이를 연결하며, 보론이 도핑된 산화아연-주석의 화합물로 형성되는
    박막 트랜지스터.
  11. 제10항에 있어서,
    상기 산화아연-주석의 화합물에서 상기 아연 대비 주석의 함유량은 공정 온도가 300도 이하에서는 4:1에서 2:1이며, 300도 이상에서는 4:1에서 1:4를 충족하는
    박막 트랜지스터.
  12. 제10항에 있어서,
    도핑되는 보론의 양은 상기 산화아연-주석의 화합물에서 아연과 주석의 합의 0.001% 내지 10%를 충족하는
    박막 트랜지스터.
  13. 제11항 또는 제12항에 있어서,
    상기 반도체 채널 상에 채널 보호층을 더 포함하는
    박막 트랜지스터.
  14. 제13항에 있어서,
    상기 채널 보호층은 1~20nm의 두께를 가지며, 상기 채널층과 동일한 패턴을가지는
    박막 트랜지스터.
  15. 제14항에 있어서,
    상기 채널 보호층은 알루미늄산화물, 실리콘 산화물 또는 실리콘 질화물로 형성되는
    박막 트랜지스터.
  16. 제10항에 있어서,
    상기 박막 트랜지스터는 상기 채널 상에 상기 게이트 절연막 및 상기 게이트전극이 차례로 적층되어 있는
    박막 트랜지스터.
  17. 제10항에 있어서,
    상기 박막 트랜지스터는 상기 기판과 상기 채널 사이에 상기 게이트 전극과상기 게이트 절연막이 차례로 적층되어 있는
    박막 트랜지스터.
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