TWI608620B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI608620B
TWI608620B TW104122142A TW104122142A TWI608620B TW I608620 B TWI608620 B TW I608620B TW 104122142 A TW104122142 A TW 104122142A TW 104122142 A TW104122142 A TW 104122142A TW I608620 B TWI608620 B TW I608620B
Authority
TW
Taiwan
Prior art keywords
oxide semiconductor
layer
electrode layer
semiconductor layer
semiconductor device
Prior art date
Application number
TW104122142A
Other languages
English (en)
Other versions
TW201539765A (zh
Inventor
山崎舜平
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201539765A publication Critical patent/TW201539765A/zh
Application granted granted Critical
Publication of TWI608620B publication Critical patent/TWI608620B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)
  • Dram (AREA)

Description

半導體裝置及其製造方法
所揭示之發明的技術領域是關於包括氧化物半導體的半導體裝置以及該半導體裝置的製造方法。注意到，此處之半導體裝置指的是藉由利用半導體特性來作用的一般元件及裝置。
場效電晶體是最廣泛使用的半導體元件之一。根據其用途而對場效電晶體使用各種材料。特別是，常使用包括矽的半導體材料。
包括矽的場效電晶體具有滿足各種用途之需求的特性。舉例來說，對必須以高速加以操作的積體電路等使用單晶矽，藉此滿足該需求。此外，對諸如顯示裝置之必須具有大面積的物體，使用非晶矽，藉此可滿足該需求。
如上所述，矽的用途非常廣泛，且可被用於各種目的。然而，近年來，半導體材料已被期待具有更高性能及多用性。舉例來說，在改善大面積顯示裝置的性能方面，為了實現開關元件的高速操作，需要幫助增加顯示裝置面 積並顯示高於非晶矽之效能的半導體材料。
在這種情況下，包括氧化物半導體的場效電晶體(亦稱為FET)之技術引起了注意。舉例來說，專利文件1揭示一種透明薄膜場效電晶體，其包括同系化合物InMO3(ZnO) m (M為In、Fe、Ga、或Al，而m為大於等於1且小於50的整數)。
另外，專利文件2揭示一種場效電晶體，其中係使用含有In、Ga、及Zn，且電子載子密度小於1018/cm3的非晶氧化物半導體。注意到，在此專利文件中，非晶氧化物半導體中之In原子對Ga原子和Zn原子的比率為1：1：m(m<6)。
此外，專利文件3揭示一種場效電晶體，其中將包括微晶體的非晶氧化物半導體用於主動層。
[參考文獻]
[專利文件1]日本公開專利申請案第2004-103957號
[專利文件2]PCT國際公開號05/088726
[專利文件3]日本公開專利申請案第2006-165529號
專利文件3揭示結晶狀態的組成成分為InGaO3(ZnO) m (m是小於6的整數)。此外，專利文件3 在範例1中揭示InGaO3(ZnO)4的情況。然而，即使是使用此種氧化物半導體，事實上仍未獲得適當的特性。
鑒於上述問題，目的是提供一種具有新穎結構的半導體裝置，其中是使用具有新穎結構的氧化物半導體層。
在所揭示之發明的實施例中，半導體裝置是使用純化且包括結晶區域的氧化物半導體層所形成。舉例來說，該結晶區域為具有電異向性的區域或防止雜質進入的區域。
舉例來說，可採用以下結構。
所揭示之發明的一實施例為一種半導體裝置，其包括：在絕緣表面上之包括結晶區域的氧化物半導體層；與該氧化物半導體層接觸的源極電極層和汲極電極層；覆蓋該氧化物半導體層、該源極電極層、和該汲極電極層的閘極絕緣層；以及在該閘極絕緣層上與該結晶區域重疊的區域中之閘極電極層。該結晶區域包括c軸對準於實質垂直於該氧化物半導體層的表面之方向的晶體。注意到，在本說明書等中，「實質垂直」表示與垂直方向差±10°以內。
所揭示之發明的另一實施例為一種半導體裝置，其包括：在絕緣表面上的第一閘極電極層；覆蓋該第一閘極電極層的第一閘極絕緣層；在該第一閘極絕緣層上之包括結晶區域的氧化物半導體層；與該氧化物半導體層接觸的源極電極層和汲極電極層；覆蓋該氧化物半導體層、該源極電極層、和該汲極電極層的第二閘極絕緣層；以及在該第二閘極絕緣層上與該結晶區域重疊的區域中之第二閘極電極層。該結晶區域包括c軸對準於實質垂直於該氧化物半 導體層的表面之方向的晶體。
另外，可將具有與該源極電極層和該汲極電極層實質相同之形狀的絕緣層設置於該源極電極層和該汲極電極層上。注意到，在本說明書等中，「實質上相同」或「實質相同」的說法並不一定表示嚴格上完全相同，且可表示被視為相同。舉例來說，由單蝕刻製程所造成的差異是可被接受的。此外，厚度不需相同。
另外，與該氧化物半導體層接觸的一部份該源極電極層和該汲極電極層可包括具有低氧親和力的材料。
該氧化物半導體層中之該結晶區域以外的區域(例如：通道形成區域以外的區域)可具有非晶結構。
在與該閘極電極層重疊的區域中，該氧化物半導體層之表面的高度之差異可為1nm或以下。
所揭示之發明的另一實施例為一種半導體裝置的製造方法，其包括以下步驟：在絕緣表面上形成氧化物半導體層；在該氧化物半導體層上形成導電層；藉由蝕刻該導電層來形成源極電極層和汲極電極層；藉由執行熱處理來形成具有對準於實質垂直於該氧化物半導體層的表面之方向的c軸之結晶區域；形成閘極絕緣層，以覆蓋該氧化物半導體層、該源極電極層、和該汲極電極層；以及在該閘極絕緣層上與該結晶區域重疊的區域中形成閘極電極層。
所揭示之發明的另一實施例為一種半導體裝置的製造方法，其包括以下步驟：在絕緣表面上形成第一閘極電極層；形成第一閘極絕緣層，以覆蓋該第一閘極電極層；在 該第一閘極絕緣層上形成氧化物半導體層；在該氧化物半導體層上形成導電層；藉由蝕刻該導電層來形成源極電極層和汲極電極層；藉由執行熱處理來形成具有對準於實質垂直於該氧化物半導體層的表面之方向的c軸之結晶區域；形成第二閘極絕緣層，以覆蓋該氧化物半導體層、該源極電極層、和該汲極電極層；以及在該第二閘極絕緣層上與該結晶區域重疊的區域中形成第二閘極電極層。
在以上實施例中，可以大於或等於550℃且小於或等於850℃，較佳為大於或等於550℃且小於或等於750℃的溫度來執行該熱處理。在蝕刻該導電層時，可去除一部份該氧化物半導體層。可將具有與該源極電極層和該汲極電極層實質相同之形狀的絕緣層形成在該源極電極層和該汲極電極層上。
可使用具有低氧親和力的材料來形成與該氧化物半導體層接觸的一部份該源極電極層和該汲極電極層。
可形成具有非晶結構的氧化物半導體層來作為該氧化物半導體層，且該非晶結構可留在該結晶區域以外的區域(例如：通道形成區域以外的區域)中。
注意到，本說明書等中諸如「在…上」或「在…下」之用語並不一定表示構件是「直接位於」另一構件「上」或「下」。舉例來說，「在閘極絕緣層上的閘極電極層」之說法並未排除構件位於閘極絕緣層和閘極電極層之間的情況。此外，諸如「在…上」和「在…下」之用語是僅用來方便說明，且可包括構件的垂直關係相反的情況，除非 有另外加以指定。
另外，本說明書等中諸如「電極」或「佈線」之用語並未限制構件的功用。舉例來說，「電極」可被用來作為部份之「佈線」，而「佈線」可被用來作為部份之「電極」。此外，用語「電極」或「佈線」可包括以整合方式來形成多個「電極」或「佈線」的情況。
舉例來說，當使用相反極性的電晶體，或是在電路操作中改變電流流動的方向時，「源極」和「汲極」的功能有時會彼此互換。因此，在本說明書中，可分別將用語「源極」和「汲極」用來表示汲極和源極。
注意到，本說明書等中的用語「電連接」包括透過「具有任何電功能的物體」來連接構件的情況。對於具有任何電功能的物體並未特別加以限制，只要可在透過該物體所連接的構件之間傳送及接收電信號即可。
「具有任何電功能的物體」之範例為諸如電晶體、電阻器、電感器、電容器的切換元件，以及具有各種功能的元件及電極和佈線。
在所揭示之發明的實施例中，將純化之氧化物半導體層用於半導體裝置。該純化表示儘可能地從氧化物半導體層去除導致該氧化物半導體改變成n型氧化物半導體的氫，以及藉由提供該氧化物半導體層所缺乏的氧來減少在該氧化物半導體層中由缺氧所導致的缺陷之至少其中一者。
執行該純化以便獲得本質(i型)氧化物半導體層。 由於氧化物半導體通常具有n型導電性，故開路狀態電流很高。當開路狀態電流很高時，切換特性不足，其對半導體裝置而言是不適當的。因此，將氧化物半導體層純化而改變成i型或實質i型氧化物半導體層。
在所揭示之發明的實施例中，將包括結晶區域的氧化物半導體層用於半導體裝置中。
包括具有電異向性之結晶區域的氧化物半導體層和不具有結晶區域的氧化物半導體層之間的電特性不同。舉例來說，在包括具有對準於實質垂直於氧化物半導體層之表面的方向之c軸的結晶區域之氧化物半導體層中，平行於該氧化物半導體層的表面之方向上的導電性提高，且垂直於該氧化物半導體層的表面之方向上的絕緣性質提高。
因此，若將包括結晶區域的氧化物半導體層用於半導體裝置，該半導體裝置可具有極佳的電特性。
100‧‧‧基板
101‧‧‧導電層
101a‧‧‧閘極電極層
102‧‧‧絕緣層
106‧‧‧氧化物半導體層
106a‧‧‧氧化物半導體層
107a‧‧‧導電層
107b‧‧‧導電層
108‧‧‧導電層
108a‧‧‧源極或汲極電極層
108b‧‧‧源極或汲極電極層
109a‧‧‧絕緣層
109b‧‧‧絕緣層
110‧‧‧結晶區域
112‧‧‧閘極絕緣層
114‧‧‧閘極電極層
116‧‧‧層間絕緣層
118‧‧‧層間絕緣層
150‧‧‧電晶體
200‧‧‧基板
206‧‧‧元件隔離絕緣層
208a‧‧‧閘極絕緣層
210a‧‧‧閘極電極層
214‧‧‧雜質區域
216‧‧‧通道形成區域
218‧‧‧側壁絕緣層
220‧‧‧高濃度雜質區域
224‧‧‧金屬化合物區域
226‧‧‧層間絕緣層
228‧‧‧層間絕緣層
230a‧‧‧源極或汲極電極層
230b‧‧‧源極或汲極電極層
230c‧‧‧電極層
234‧‧‧絕緣層
236a‧‧‧電極層
236b‧‧‧電極層
236c‧‧‧電極層
250‧‧‧電晶體
254a‧‧‧電極層
254b‧‧‧電極層
254c‧‧‧電極層
254d‧‧‧電極層
254e‧‧‧電極層
256‧‧‧絕緣層
258a‧‧‧電極層
258b‧‧‧電極層
258c‧‧‧電極層
258d‧‧‧電極層
301‧‧‧本體
302‧‧‧外殼
303‧‧‧顯示部份
304‧‧‧鍵盤
311‧‧‧本體
312‧‧‧觸控筆
313‧‧‧顯示部份
314‧‧‧操作按鈕
315‧‧‧外部介面
320‧‧‧電子書
321‧‧‧外殼
323‧‧‧外殼
325‧‧‧顯示部份
327‧‧‧顯示部份
331‧‧‧電源開關
333‧‧‧操作鍵
335‧‧‧喇叭
337‧‧‧轉樞
340‧‧‧外殼
341‧‧‧外殼
342‧‧‧顯示面板
343‧‧‧喇叭
344‧‧‧麥克風
345‧‧‧操作鍵
346‧‧‧指向裝置
347‧‧‧相機透鏡
348‧‧‧外部連接端子
349‧‧‧太陽能電池
350‧‧‧記憶體插槽
361‧‧‧本體
363‧‧‧目鏡
364‧‧‧操作開關
365‧‧‧顯示部份B
366‧‧‧電池
367‧‧‧顯示部份A
370‧‧‧電視機
371‧‧‧外殼
373‧‧‧顯示部份
375‧‧‧支架
377‧‧‧顯示部份
379‧‧‧操作鍵
380‧‧‧遙控器
第1A圖和第1B圖是分別圖示半導體裝置的剖面圖。
第2圖是包括氧化物半導體之電晶體的剖面圖。
第3圖是第2圖中的A-A’截面之能帶圖(示意圖)。
第4A圖圖示將正電壓(V G>0)施加於閘極(GE1)的狀態，而第4B圖圖示將負電壓(V G<0)施加於閘極(GE1)的狀態。
第5圖是圖示金屬的真空度和功函數之間的關係(ΦM)，以及氧化物半導體的真空度和電子親和力之間的關係(χ)之圖式。
第6圖圖示矽(Si)中之熱載子注入所需的能量。
第7圖圖示In-Ga-Zn-O基氧化物半導體(IGZO)中之熱載子注入所需的能量。
第8圖顯示關於短通道效應的裝置模擬之結果。
第9圖顯示關於短通道效應的裝置模擬之結果。
第10圖顯示C-V(電容-電壓)特性。
第11圖顯示V G和(1/C)2之間的關係。
第12A圖至第12D圖是圖示半導體裝置之製造過程的剖面圖。
第13A圖至第13D圖是圖示半導體裝置之製造過程的剖面圖。
第14A圖至第14C圖是分別圖示半導體裝置的剖面圖。
第15A圖至第15C圖是分別圖示半導體裝置的剖面圖。
第16圖是圖示半導體裝置的圖式。
第17A圖和第17B圖是分別圖示半導體裝置的剖面圖。
第18A圖至第18C圖是圖示半導體裝置之製造過程的剖面圖。
第19A圖至第19C圖是圖示半導體裝置之製造過程 的剖面圖。
第20A圖至第20D圖是圖示半導體裝置之製造過程的剖面圖。
第21A圖至第21C圖是分別圖示半導體裝置的剖面圖。
第22A圖至第22C圖是分別圖示半導體裝置的剖面圖。
第23A圖至第23F圖分別圖示包括半導體裝置的電子裝置。
以下將參照該等圖式來說明本發明之實施例的範例。注意到，本發明並不限於以下說明，且熟習該項技藝者將可輕易地了解到，可在不脫離本發明的精神及範圍下，以各種方式修改本發明的模式及細節。因此，本發明不應被解讀為受限於以下實施例之說明。
注意到，在某些情況中為便於理解，並未準確地呈現圖式等中所圖示之各構件的位置、大小、範圍之類。因此，所揭示之發明並不一定限於如圖式等中所揭示之位置、大小、範圍之類。
注意到，在本說明書等中是使用諸如「第一」、「第二」、和「第三」的序數，以避免構件之間混淆，且該等用語並未在數字上限制該等構件。
(實施例1)
在本實施例中，將參照第1A圖和第1B圖、第2圖、第3圖、第4A圖和第4B圖、第5圖至第11圖、第12A圖至第12D圖、第13A圖至第13D圖、第14A圖至第14C圖、第15A圖至第15C圖、以及第16圖來說明根據所揭示之發明的一實施例之半導體裝置的結構及製造方法。
<半導體裝置的結構>
第1A圖和第1B圖是分別圖示電晶體150的剖面圖，該電晶體150為半導體裝置的結構之範例。注意到，電晶體150在此為n通道電晶體；抑或，可使用p通道電晶體。
電晶體150包括：設置在基板100上，且其間夾有絕緣層102的氧化物半導體層106a；氧化物半導體層106a中的結晶區域110；電連接至氧化物半導體層106a的源極或汲極電極層108a和源極或汲極電極層108b；覆蓋氧化物半導體層106a、源極或汲極電極層108a、和源極或汲極電極層108b的閘極絕緣層112；以及在閘極絕緣層112上的閘極電極層114(見第1A圖和第1B圖)。在此，第1A圖圖示源極或汲極電極層108a和源極或汲極電極層108b具有層疊結構的情況，而第1B圖圖示源極或汲極電極層108a和源極或汲極電極層108b具有單層結構的情況。注意到，在單層結構的情況中，易於達成良好的梯 形。
另外，在電晶體150上設有層間絕緣層116和層間絕緣層118。注意到，層間絕緣層116和層間絕緣層118並非必要構件，且因此可視需要而加以省略。
對於氧化物半導體層106a，使用以下材料之任一者：四種成分金屬氧化物，諸如In-Sn-Ga-Zn-O基材料；三種成分金屬氧化物，諸如In-Ga-Zn-O基材料、In-Sn-Zn-O基材料、In-Al-Zn-O基材料、Sn-Ga-Zn-O基材料、Al-Ga-Zn-O基材料、以及Sn-Al-Zn-O基材料；兩種成分金屬氧化物，諸如In-Zn-O基材料、Sn-Zn-O基材料、Al-Zn-O基材料、Zn-Mg-O基材料、Sn-Mg-O基材料、以及In-Mg-O基材料；單一成分金屬氧化物，諸如In-O基材料、Sn-O基材料、以及Zn-O基材料等。
特別是，當無電場時，In-Ga-Zn-O基氧化物半導體材料具有相當高的電阻，且因此可充分地降低開路狀態電流。另外，In-Ga-Zn-O基氧化物半導體材料亦具有高場效移動率，故適用於半導體裝置中所使用的半導體材料。
作為In-Ga-Zn-O基氧化物半導體材料的典型範例，係舉出由InGaO3(ZnO) m (m>0)所表示的氧化物半導體材料。使用M來代替Ga，而有由InMO3(ZnO) m (m>0)所表示的氧化物半導體材料。在此，M表示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等的一個以上之金屬元素。舉例來說，M可為Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co 之類。注意到，上述組成成分是從該氧化物半導體材料可具有之晶體結構所導出，且僅為範例。
氧化物半導體層106a較佳為藉由充分地自其去除諸如氫之雜質，並對其供應氧所純化之氧化物半導體層。具體來說，氧化物半導體層106a的氫濃度為5×1019/cm3以下，較佳為5×1018/cm3以下，更佳為5×1017/cm3以下。 注意到，藉由充分地降低氫濃度並供應氧而加以純化的氧化物半導體層106a之載子密度(例如：小於1×1012/cm3，較佳為小於1.45×1010/cm3)係明顯低於被添加雜質元素之矽的載子密度(約為1×1014/cm3)。藉由使用此種i型或實質i型氧化物半導體，可獲得具有極佳開路狀態電流特性的電晶體150。舉例來說，當汲極電壓V D為+1V或+10V，且閘極電壓V G被設定於-5V至-20V的範圍中時，開路狀態電流為1×10-13A以下。注意到，以上氧化物半導體層106a的氫濃度是藉由二次離子質譜法(SIMS)來加以測量。
在此，氧化物半導體層106a包括結晶區域110。該區域對應於包括氧化物半導體層106a的表面之區域，也就是包括與閘極絕緣層112接觸之部份的區域。
結晶區域110較佳包括c軸對準於實質垂直於氧化物半導體層106a之表面的方向之晶體。舉例來說，結晶區域110可為包括c軸對準於實質垂直於氧化物半導體層106a之表面的方向之晶粒的區域。在此，「實質垂直」表示與垂直方向差±10°以內。注意到，結晶區域110可僅 形成在氧化物半導體層106a的表面附近(例如：從該表面延伸至10nm以下之距離(深度)的區域)，或是可形成為觸及氧化物半導體層106a的後表面。
另外，結晶區域110較佳包括板狀晶體。在此，該板狀晶體表示以平面方式生長且具有如薄板之形狀的晶體。另外，該結晶區域的厚度較佳為2nm至10nm。
注意到，氧化物半導體層106a可具有包括以上材料的非晶結構和非單晶結構(包括微晶結構、多晶結構等)之任一者。另一方面，結晶區域110較佳具有非單晶結構之類。較佳是至少結晶區域110的結晶度比氧化物半導體層106a中的其他區域還高。
藉由如上述包括結晶區域110，氧化物半導體層106a可具有電異向性。
注意到，氧化物半導體層106a的表面在通道形成區域(與閘極電極層重疊的區域)中較佳是具有至少預定程度的平面性。舉例來說，在該通道形成區域中，氧化物半導體層106a的表面之高度差異為1nm以下(較佳為0.2nm以下)。當以多晶體之類來形成氧化物半導體層106a的結晶區域110時，在某些情況中，相鄰的晶粒不會具有相同的a-b平面。換言之，在某些情況中，在與晶粒的a-軸和b-軸平行之層之間會有差異。此種差異可造成導電性下降。因此，在該通道形成區域，與a-軸和b-軸平行之層較佳相同。
如上所述，藉由使用純化且包括結晶區域110的氧化 物半導體層106a，可實現具有良好電特性的半導體裝置。
另外，結晶區域110較氧化物半導體層106a中的其他區域穩定，且因此可防止雜質(例如：溼氣之類)進入氧化物半導體層106a。因此，可改善氧化物半導體層106a的可靠度。另外，因為結晶區域110較氧化物半導體層106a中的其他區域穩定，藉由使用此部份來作為通道形成區域，可獲得穩定的電晶體特性。
下文中將簡述將氧化物半導體純化而使該氧化物半導體成為本質(i型)氧化物半導體的意義、在半導體裝置中使用氧化物半導體的好處等。
<本質氧化物半導體的實現>
已對諸如能態密度(DOS)之氧化物半導體性質進行了相當多的研究；但該研究並未包括充分地降低其本身缺陷狀態的想法。根據所揭示之發明的實施例，藉由從氧化物半導體去除水或氫來製造純化之本質(i型)氧化物半導體，而其可能為DOS提高的原因。這是依據充分降低其本身DOS的想法。因此，可製造出極佳的工業產品。
注意到，在去除氫、水等時，可將氧去除。因此，較佳是以將氧供應至由缺氧所產生的金屬懸鍵而降低缺氧所致之DOS這樣的方式，來實現進一步純化的本質(i型)氧化物半導體。舉例來說，將氧過量之氧化物膜形成為與通道形成區域緊密接觸，並以約200℃至400℃，典型 上為250℃的溫度執行熱處理，藉此可從該氧化物膜供應氧，並可減少缺氧所致之DOS。在以下將加以說明的第一至第三熱處理期間，可將惰性氣體換成包括氧的氣體。 此外，在第一至第三熱處理之後，可在氧氛圍或充分地減少氫、水之類的氛圍中，透過降溫製程將氧供應至該氧化物半導體。
可考慮到，造成氧化物半導體之特性劣化的因素，淺層來說是由在低於傳導帶0.1eV至0.2eV之過量的氫所致，深層來說是由缺氧之類所致。徹底消除氫並適量地供應氧以消除此種缺陷的技術想法應該是正確的。
氧化物半導體一般被視為n型半導體；但根據所揭示之發明的實施例，係藉由去除諸如水或氫的雜質並供應氧，也就是氧化物半導體的組成元素，來實現i型氧化物半導體。在這方面，可以說所揭示之發明的實施例包括新穎之技術想法，因其並非諸如矽之藉由添加雜質元素所獲得的i型半導體。
<優於其他半導體材料的製程之優點>
作為可與氧化物半導體相較的半導體材料，可舉出碳化矽(例如：4H-SiC)之類。氧化物半導體和4H-SiC具有某些共同的特徵。載子密度為其中一個範例。根據費米-狄拉克分佈，氧化物半導體中之少數載子的密度估計約為10-7/cm3。類似於4H-SiC之載子密度，也就是6.7×10-11/cm3，此少數載子密度之值極小。相較於矽的本質 載子密度(約為1.45×1010/cm3)，可以清楚了解到該程度相當低。
另外，該氧化物半導體的能帶隙為3.0eV至3.5eV，而4H-SiC的能帶隙為3.26eV。因此，氧化物半導體和碳化矽的相似之處在於它們皆為寬能帶隙之半導體。
另一方面，在氧化物半導體和碳化矽之間存在顯著的差異，也就是處理溫度。一般來說，在使用碳化矽時，需要1500℃至2000℃的熱處理。在這種高溫下，半導體基板、半導體元件之類會受損，且因此，難以在使用非碳化矽之半導體材料的半導體元件上形成使用碳化矽的半導體元件。另一方面，氧化物半導體可透過850℃或以下，較佳為750℃或以下的熱處理所獲得。因此，可在使用另一種半導體材料來形成積體電路之後，使用氧化物半導體來形成半導體元件。
在使用氧化物半導體的情況中，有個優點是能夠使用諸如玻璃基板之具有低耐熱性的基板，其與使用碳化矽的情況不同。此外，還有個優點是，相較於碳化矽，不需要高溫熱處理，故可充分地減少能源成本。此外，在碳化矽中，晶體缺陷或無意間被導入該碳化矽的少量雜質是導致產生載子的因素。理論上，在碳化矽的情況中，可獲得與本發明之氧化物半導體相等的低載子密度；然而，由於上述原因，實際上難以獲得小於1012/cm3的載子密度。同理適用於氧化物半導體和氮化鎵(其也被稱為寬能帶隙半導體)之間的比較。
<包括氧化物半導體之電晶體的導電機制>
將參照第2圖、第3圖、第4A圖和第4B圖、以及第5圖來說明包括氧化物半導體之電晶體的導電機制。注意到，以下說明是基於理想情況之假設，以便易於理解，而未必反映實際情況。亦注意到，以下說明僅為考量。
第2圖為包括氧化物半導體之電晶體(薄膜電晶體)的剖面圖。氧化物半導體層(OS)被設置於閘極電極(GE1)上，且其中夾有閘極絕緣層(GI)。在上面設置有源極電極(S)和汲極電極(D)。設置絕緣層以覆蓋源極電極(S)和汲極電極(D)。
第3圖為第2圖中之A-A’截面的能帶圖(示意圖)。第3圖中，黑色圓圈(●)和白色圓圈(○)分別代表電子和電洞，且具有電荷(-q、+q)。隨著施加於汲極電極的正電壓(V D>0)，虛線顯示無電壓施加於閘極電極的情況(V G=0)，而實線顯示將正電壓施加於閘極電極的情況(V G>0)。在無電壓施加於閘極電極的情況中，由於高電位障，載子(電子)不會從電極注入至氧化物半導體側，使得電流不流動，這代表開路狀態。另一方面，當對閘極電極施加正電壓時，電位障降低，且因此電流流動，這代表導通狀態。
第4A圖和第4B圖為第2圖中之B-B’截面的能帶圖(示意圖)。第4A圖圖示將正電壓(V G>0)施加於閘極電極(GE1)，且載子(電子)在源極電極和汲極電極 之間流動的導通狀態。第4B圖圖示將負電壓(V G<0)施加於閘極電極(GE1)，且少數載子不流動的開路狀態。
第5圖圖示金屬的真空度和功函數之間的關係(ΦM)，以及氧化物半導體的真空度和電子親和力之間的關係(χ)。
在常溫下，金屬中的電子退化，且費米能階位於傳導帶。另一方面，習知氧化物半導體為n型氧化物半導體，其中費米能階(E F)遠離位於能帶隙中間的本質費米能階(E i)，且位置較接近傳導帶。注意到，已知部份氫在氧化物半導體中為施體，且為導致氧化物半導體成為n型氧化物半導體的一個因素。
另一方面，根據所揭示之發明的一實施例之氧化物半導體為本質(i型)或實質本質氧化物半導體，其是藉由從氧化物半導體去除為n型氧化物半導體之成因的氫，並將該氧化物半導體純化以儘可能地防止在其中含有該氧化物半導體之主成分以外的元素(亦即，雜質元素)所獲得。換言之，特徵在於並非藉由添加雜質元素，而是藉由儘可能地去除諸如氫或水的雜質，來獲得純化之i型(本質)半導體，或是與其相近的半導體。因此，費米能階(E F)可和本質費米能階(E i)做比較。
人稱氧化物半導體的能帶隙(E g)為3.15eV，而電子親和力(χ)為4.3V。源極電極和汲極電極中所包括之鈦(Ti)的功函數實質上等於氧化物半導體的電子親和力 (χ)。在該情況中，在金屬和氧化物半導體之間的介面不會形成電子的肖特基能障。
那時，電子是在閘極絕緣層和純化之氧化物半導體之間的介面附近(能量穩定之氧化物半導體的最下方之部份)移動，如第4A圖所示。
另外，如第4B圖中所圖示，當對閘極電極(GE1)施加負電位時，電流之值極為接近零，因作為少數載子的電洞實質上為零。
依此種方式，藉由加以淨化而使得其主元素以外的元素(亦即，雜質元素)之含量儘可能地少來獲得本質(i型)或實質本質氧化物半導體。因此，氧化物半導體和閘極絕緣層之間的介面之特性變得明顯。由於該緣故，閘極絕緣層必須能夠和氧化物半導體形成良好的介面。具體來說，較佳是使用，例如，使用以VHF頻帶至微波頻帶的範圍中之電源供應頻率所產生的高密度電漿而藉由CVD法所形成的絕緣層、以濺鍍法所形成的絕緣層之類。
當氧化物半導體被純化，且令氧化物半導體和閘極絕緣層之間的介面良好時，在電晶體的通道寬度(W)為1×104μm而通道長度(L)為3μm的情況中，舉例來說，可實現諸如10-13A以下之開路狀態電流和0.1V/dec之次臨限擺動(S值)的特性(閘極絕緣層的厚度為100nm)。
該氧化物半導體是如上述被純化，以使其主元素以外的元素(亦即，雜質元素)之含量儘可能地少，使得可以 有利的方式來操作該薄膜電晶體。
<包括氧化物半導體之電晶體對於熱載子劣化的抵抗性>
接著，將參照第6圖和第7圖來說明包括氧化物半導體之電晶體對於熱載子劣化的抵抗性。注意到，以下說明是基於理想情況之假設，以便易於理解，而未必反映實際情況。亦注意到，以下說明僅為考量。
熱載子劣化的主要成因為通道熱電子注入(CHE注入)和汲極突崩熱載子注入(DAHC注入)。注意到，為求簡便，以下僅考慮電子。
CHE注入指的是具有高於半導體層中之閘極絕緣層的障壁之所獲能量的電子被注入該閘極絕緣層之類的現象。電子藉著由低電場所加速而獲得能量。
DAHC注入指的是由高電場所加速之電子碰撞而產生的電子被注入至閘極絕緣層之類的現象。DAHC注入和CHE注入之間的差異在於其是否涉及由撞擊游離所造成的突崩潰。注意到，DAHC注入要求電子具有大於等於半導體之能帶隙的動能。
第6圖和第7圖圖示自矽(Si)和In-Ga-Zn-O基氧化物半導體(IGZO)的能帶結構所估算出之各熱載子注入所需的能量。第6圖和第7圖在左側顯示CHE注入，而在右側顯示DAHC注入。
關於矽，由DAHC注入所導致的劣化會比由CHE注 入所導致的更為嚴重。這是起因於矽具有窄能帶隙，且其中已產生突崩潰。因為在矽中很少被加速而不碰撞的載子(例如：電子)，故CHE注入的機率很低。另一方面，突崩潰會增加可越過閘極絕緣層之障壁的電子數量，且此會增加被注入閘極絕緣層之電子的數量。
關於In-Ga-Zn-O基氧化物半導體，CHE注入所需的能量與矽的情況差異並不大，且由於寬能帶隙，DAHC注入所需的能量實質上等於CHE注入所需的能量。換言之，DAHC注入的機率很低。
另一方面，如同矽，被加速而不碰撞的載子(例如：電子)很少，且CHE注入的機率因此亦很低。換言之，對於熱載子劣化，In-Ga-Zn-O基氧化物半導體具有比矽更高的抵抗性。
<包括氧化物半導體之電晶體中的短通道效應>
接著，將參照第8圖和第9圖來說明包括氧化物半導體之電晶體中的短通道效應。注意到，以下說明是基於理想情況之假設，以便易於理解，而未必反映實際情況。亦注意到，以下說明僅為考量。
該短通道效應指的是隨著電晶體的小型化(通道長度(L)縮短)而變得明顯的電特性劣化。該短通道效應是由汲極在源極上的效應所產生。短通道效應的具體範例為臨限電壓降低、次臨限擺動(S值)提高、漏電流增加等。
在此，藉由裝置模擬來檢驗能夠抑制短通道效應的結構。具體來說，準備四種分別具有不同載子密度和不同氧化物半導體層之厚度的模型，並檢查通道長度(L)和臨限電壓(V th)之間的關係。作為該等模型，採用底閘極(bottom-gate)電晶體，其每一者中，載子密度為1.7×10-8/cm3或1.0×1015/cm3，且氧化物半導體層具有1μm或30nm的厚度。注意到，將In-Ga-Zn-O基氧化物半導體用於氧化物半導體層，並將厚度為100nm的氮氧化矽膜用來作為閘極絕緣層。
注意到，在頂閘極(top-gate)電晶體和底閘極電晶體之間，計算結果並無顯著差異。
第8圖和第9圖顯示計算結果。第8圖顯示載子密度為1.7×10-8/cm3的情況，而第9圖顯示載子密度為1.0×1015/cm3的情況。該等結果顯示，藉由減少氧化物半導體層的厚度，可在包括氧化物半導體之電晶體中抑制短通道效應。舉例來說，在通道長度約為1μm的情況中，即使對於具有夠低載子密度的氧化物半導體層，仍可以了解到，在將氧化物半導體層的厚度設定為約3nm至50nm，較佳為3nm至20nm時，可充分地抑制短通道效應。
<氧化物半導體的載子密度>
根據所揭示之發明的技術觀點是藉由充分地降低其載子密度來使氧化物半導體層盡可能地接近本質(i型)氧 化物半導體層。將參照第10圖和第11圖來說明用於計算載子密度的方法，和實際測量到的氧化物半導體層之載子密度。
氧化物半導體層的載子密度可由此種方式所獲得：製造包括氧化物半導體層的MOS電晶體，並評估該MOS電晶體之C-V(電容-電壓)測量(C-V特性)的結果。
根據以下步驟(1)至(3)來測量載子密度：(1)藉由描繪MOS電晶體的閘極電壓V g和電容C之間的關係來獲得C-V特性；(2)藉由使用該C-V特性來獲得顯示閘極電壓V g和(1/C)2之間的關係之曲線圖，並在該曲線圖的弱反轉區域中獲得(1/C)2的微分值；以及(3)將所獲得的微分值代入以下所示之公式1，其表示載子密度(N d)。注意到，公式1中的e、ε0、和ε分別代表氧化物半導體的元電荷、真空介電係數、和相對介電係數。
作為用於測量的樣品，係使用具有以下結構的MOS電容器。該MOS電容器包括位於玻璃基板上之300nm厚的鈦層、位於該鈦層上之100nm厚的氮化鈦層、位於該氮化鈦層上之包括In-Ga-Zn-O基氧化物半導體(IGZO)之2μm厚的氧化物半導體層、位於該氧化物半導體層上之300nm厚的氮氧化矽層、以及位於該氮氧化矽層上之300nm厚的銀層。
注意到，藉由濺鍍法而使用用於沉積包括In、Ga、和Zn(In：Ga：Zn=1：1：0.5[原子比率])之氧化物半導體的靶材來形成該氧化物半導體層。此外，形成該氧化物半導體層的氛圍為氬和氧的混合氛圍(具有Ar：O2=30(sccm)：15(sccm)的流率)。
第10圖和第11圖分別顯示C-V特性及V g和(1/C)2之間的關係。從第11圖之曲線圖的弱反轉區域中之(1/C)2的微分值使用公式1所計算出的載子密度為6.0×1010/cm3。
以此方式，藉由使用i型或實質i型氧化物半導體(例如：具有小於1×1012/cm3，較佳為小於1.45×1010/cm3的載子密度)，可獲得具有極佳開路狀態電流特性的電晶體。
如上所述，可瞭解到，當使用氧化物半導體，特別是純化之本質氧化物半導體時，可獲得各種有利的效果。另外，當如所揭示之發明中實現具有晶體結構的本質氧化物半導體層時，係實現具有極佳特性的新穎半導體裝置。
<半導體裝置的製造方法>
接著，將參照第12A圖至第12D圖和第13A圖至第13D圖來說明半導體裝置的結構之範例，也就是電晶體150，的製造方法。
首先，在基板100上形成絕緣層102。然後，在絕緣層102上形成氧化物半導體層106(見第12A圖)。
基板100可為具有絕緣表面的任何基板，且舉例來說，可為玻璃基板。該玻璃基板較佳為非鹼性玻璃基板。 作為非鹼性玻璃基板的材料，舉例來說，是使用諸如鋁矽酸鹽玻璃、硼矽酸鋁(aluminoborosilicate)玻璃、硼矽酸鋇(barium borosilicate)玻璃之類的玻璃材料。亦或，作為基板100，可採用使用諸如陶瓷基板、石英基板、或藍寶石基板之絕緣體所形成的絕緣基板、使用諸如矽之半導體材料所形成且表面覆有絕緣材料的半導體基板、或是使用諸如金屬或不鏽鋼之導體所形成且表面覆有絕緣材料的導電基板。
絕緣層102作用為基極，且可由CVD法、濺鍍法之類所形成。較佳是將絕緣層102形成為包括氧化矽、氮化矽、氮氧化矽、氧化氮化矽(silicon nitride oxide)、氧化鋁、氧化鉿、氧化鉭之類。注意到，絕緣層102可具有單層結構或層疊結構。絕緣層102的厚度並無特別限制；絕緣層102可具有例如10nm至500nm的厚度。在此，絕緣層102並非必要構件；因此，亦可能有未設有絕緣層102的結構。
若絕緣層102中含有氫、水之類，則氫可能會進入該氧化物半導體層，或是從該氧化物半導體層萃取氧，藉此可能使電晶體的特性劣化。因此，最好將絕緣層102形成為包括盡可能少的氫或水。
在使用濺鍍法之類的情況中，舉例來說，最好是在處理室中剩餘的溼氣被去除的狀態下形成絕緣層102。為了 去除處理室中剩餘的溼氣，較佳是使用諸如低溫泵、離子泵、或鈦昇華泵的捕集真空泵(entrapment vacuum pump)。可使用設有冷阱的渦輪泵。從以低溫泵之類所抽空的處理室充分地去除氫、水之類；因此，可減少絕緣層102中的雜質之濃度。
當形成絕緣層102時，最好是使用將諸如氫或水之雜質降低為約每百萬分之個位數(較佳為每十億分之個位數)的濃度之高純度氣體。
可使用以下材料之任一者來形成氧化物半導體層106：四種成分金屬氧化物，諸如In-Sn-Ga-Zn-O基材料；三種成分金屬氧化物，諸如In-Ga-Zn-O基材料、In-Sn-Zn-O基材料、In-Al-Zn-O基材料、Sn-Ga-Zn-O基材料、Al-Ga-Zn-O基材料、以及Sn-Al-Zn-O基材料；兩種成分金屬氧化物，諸如In-Zn-O基材料、Sn-Zn-O基材料、Al-Zn-O基材料、Zn-Mg-O基材料、Sn-Mg-O基材料、以及In-Mg-O基材料；單一成分金屬氧化物，諸如In-O基材料、Sn-O基材料、以及Zn-O基材料等。
特別是，當無電場時，In-Ga-Zn-O基氧化物半導體材料具有相當高的電阻，且因此可充分地降低開路狀態電流。另外，In-Ga-Zn-O基氧化物半導體材料亦具有高場效移動率，故適用於半導體裝置中所使用的半導體材料。
作為In-Ga-Zn-O基氧化物半導體材料的典型範例，係舉出由InGaO3(ZnO) m (m>0)所表示的氧化物半導體材料。使用M來代替Ga，而有由InMO3(ZnO) m (m> 0)所表示的氧化物半導體材料。在此，M表示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等的一個以上之金屬元素。舉例來說，M可為Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co之類。注意到，上述組成成分是從該氧化物半導體材料可具有的晶體結構所導出，且僅為範例。
在本實施例中，作為氧化物半導體層106，藉由濺鍍法而使用用於沉積In-Ga-Zn-O基氧化物半導體的靶材來形成非晶氧化物半導體層。
作為用於藉由濺鍍法來形成氧化物半導體層106的靶材，舉例來說，可使用含有氧化鋅來作為其主成分的金屬氧化物靶材。另外，用於沉積包括In、Ga、和Zn之氧化物半導體的靶材係具有In：Ga：Zn=1：x：y的組成比率(x大於等於0且小於等於2，而y大於等於1且小於等於5)。舉例來說，可使用具有In：Ga：Zn=1：1：1[原子比率](x=1、y=1)之組成比率或In2O3：Ga2O3：ZnO=1：1：2[莫耳比率])之組成比率的靶材。 另外，作為用於沉積氧化物半導體的靶材，可使用具有In：Ga：Zn=1：1：0.5[原子比率]之組成比率或In：Ga：Zn=1：1：2[原子比率]或In：Ga：Zn=1：0：1[原子比率](x=0、y=1)之組成比率的靶材。在本實施例中，為了刻意使氧化物半導體層結晶而在之後執行熱處理；因此，較佳是使用可輕易使氧化物半導體層結晶之用於沉積氧化物半導體的靶材。
用於沉積氧化物半導體的靶材中之氧化物半導體的相對密度為80%以上，較佳為95%以上，更佳為99.9%以上。使用具有高相對密度之用於沉積氧化物半導體的靶材，係使其可形成具有緻密結構的氧化物半導體層。
形成氧化物半導體層106的氛圍較佳為稀有氣體(通常為氬)氛圍、氧氛圍、或是稀有氣體(通常為氬)和氧的混合氛圍。具體來說，較佳是使用例如將諸如氫、水、羥基、或氫化物的雜質去除至約每百萬分之個位數(較佳為每十億分之個位數)的濃度之高純度氣體氛圍。
在形成氧化物半導體層106方面，舉例來說，將基板置於維持在減壓下的處理室中，並將基板加熱至100℃至600℃，較佳為200℃至400℃的溫度。然後，將去除了氫和水的濺鍍氣體導入去除了剩餘溼氣的處理室，並使用金屬氧化物作為靶材來形成氧化物半導體層106。藉由在加熱基板時形成氧化物半導體層106，可減少氧化物半導體層106中的雜質。此外，減少了濺鍍所造成的損害。為了去除處理室中剩餘的溼氣，較佳是使用捕集真空泵。舉例來說，可使用低溫泵、離子泵、鈦昇華泵之類。 可使用設有冷阱的渦輪泵。從以低溫泵之類所抽空的處理室充分地去除氫、水之類；因此，可降低氧化物半導體層106中的雜質之濃度。
舉例來說，可將形成氧化物半導體層106的條件設定如下：基板和靶材之間的距離為170mm，壓力為0.4Pa，直流(DC)功率為0.5kW，且氛圍為氧(100%氧) 氛圍、氬(100%氬)氛圍、或氧和氬的混合氛圍。注意到，較佳是使用脈衝式直流(DC)電源，因可減少灰塵(在膜形成時所形成的粉狀或薄片狀物質)，且可使膜厚度均一。氧化物半導體層106的厚度被設定在2nm至200nm，較佳為5nm至30nm的範圍中。注意到，氧化物半導體層106的適當厚度會依欲使用之氧化物半導體材料、用途之類而有所不同；因此，可根據材料、用途之類而視需要來決定厚度。
注意到，在以濺鍍法形成氧化物半導體層106之前，最好先執行以導入之氬氣產生電漿的反濺鍍(reverse sputtering)，以便去除附著在絕緣層102表面的材料。 在此，該反濺鍍是離子與欲處理表面碰撞而使得該表面被修正的方法，和離子與濺鍍靶材碰撞的常規濺鍍相反。用於使離子與欲處理表面碰撞的方法之範例是：在氬氛圍中將高頻電壓施加至該表面側，使得在基板附近產生電漿的方法。注意到，可使用氮、氦、氧之類的氛圍來取代氬氛圍。
接著，藉由諸如使用遮罩之蝕刻的方法來處理氧化物半導體層106；如此，形成具有島狀的氧化物半導體層106a(見第12B圖)。
作為蝕刻該氧化物半導體層的方法，可採用乾式蝕刻或溼式蝕刻。不用說，可搭配使用乾式蝕刻和溼式蝕刻。 蝕刻條件(例如：蝕刻氣體或蝕刻劑、蝕刻時間、及溫度)是根據材料而視需要來加以設定，以便能夠將該氧化 物半導體層蝕刻成所欲形狀。
作為乾式蝕刻，可使用平行板反應性離子蝕刻(RIE)法、感應耦合電漿(ICP)蝕刻法之類。此外，在此情況中，必須視需要而設定蝕刻條件(例如：施加於線圈電極的電功率量、施加於基板側上之電極的電功率量、以及基板側上的電極溫度)。
可被用於乾式蝕刻的蝕刻氣體之範例為含氯之氣體(諸如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4)的氯基氣體)。此外，可使用含氟(諸如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、或三氟甲烷(CHF3)的氟基氣體)之氣體、溴化氫(HBr)、氧(O2)、添加有諸如氦(He)或氬(Ar)之稀有氣體的這些氣體之任一者之類。
可被用於溼式蝕刻的蝕刻劑之範例包括磷酸、醋酸、及硝酸的混合溶液、氨過氧化氫混合物(31wt%的過氧化氫溶液：28wt%的氨溶液：水=5：2：2)之類。亦可使用諸如ITO-07N(由KANTO CHEMICAL CO.,INC.所生產)的蝕刻劑。
之後，較佳是在氧化物半導體層106a上執行熱處理(第一熱處理)。藉由第一熱處理，可去除氧化物半導體層106a中所含的水(包括羥基)、氫之類。舉例來說，可將第一熱處理的溫度設定為大於等於300℃且小於550℃，較佳是大於等於400℃且小於550℃。注意到，可將第一熱處理加倍來作為將於稍後加以執行的第二熱處理 (用於形成結晶區域的熱處理)。在該情況中，較佳是將 熱處理的溫度設定為大於等於550℃且小於等於850℃。
舉例來說，在將基板100送入包括電阻加熱器之類的電爐之後，可在氮氛圍中以450℃執行該熱處理達一小時。在該熱處理期間，氧化物半導體層106a並未暴露於空氣，因而可防止水或氫進入。
熱處理設備並不限於電爐，且可為用以藉由來自諸如加熱氣體之媒介的熱輻射或熱傳導將待被處理的物體加熱的設備。舉例來說，可使用諸如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備的快速熱退火(RTA)設備。LRTA設備是用於以自諸如鹵素燈、金屬鹵素燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓水銀燈之燈所發出的光線之輻射(電磁波)將待被處理的物體加熱的設備。GRTA設備是用以使用高溫氣體來執行熱處理的設備。作為該氣體，係使用不會與待由熱處理加以處理的物體作用的惰性氣體，例如，氮或諸如氬的稀有氣體。
舉例來說，作為第一熱處理，可執行GRTA處理如下。將基板放入已被加熱至650℃至700℃的高溫之惰性氣體氛圍，將其加熱數分鐘，並從該惰性氣體氛圍中取出。GRTA處理允許短時間之高溫熱處理。此外，即使在溫度超過基板的溫度上限時，仍可採用GRTA處理，因可在短時間內達成該熱處理。在使用玻璃基板的情況中，在溫度高於溫度上限(應變點)時，基板的收縮會成為問 題，但在以短時間執行熱處理的情況中則不會。注意到，在該處理期間可將該惰性氣體換成包括氧之氣體。這是因為藉由在包括氧的氛圍中執行第一熱處理，可減少缺氧所造成的缺陷。
注意到，作為該惰性氣體氛圍，較佳是使用含有氮或稀有氣體(例如：氦、氖、或氬)來作為其主成分且不含水、氫之類的氛圍。舉例來說，將被導入熱處理設備之氮或諸如氦、氖、或氬之稀有氣體的純度設定為6N(99.9999%)以上，較佳為7N(99.99999%)以上(亦即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
在任何情況中，可藉由使用氧化物半導體層106a，也就是透過第一熱處理而去除雜質所獲得的i型或實質i型氧化物半導體層，來獲得具有極佳特性的電晶體150。
注意到，可將第一熱處理執行於尚未被處理為具有島狀之氧化物半導體層106a的氧化物半導體層106。在該情況中，於第一熱處理之後，將基板100自加熱設備取出，並執行光微影步驟。
該第一熱處理亦可被稱為脫水處理、脫氫處理之類，因其具有去除氫或水的效果。該脫水處理或脫氫處理可被執行於形成氧化物半導體層之後、將源極電極層和汲極電極層層疊於氧化物半導體層106a上之後、或是將閘極絕緣層形成於源極電極層和汲極電極層上之後。可將此種脫水處理或脫氫處理執行一次或數次。
接著，將導電層108形成為與氧化物半導體層106a 接觸(見第12C圖)。
導電層108可由諸如濺鍍法的PVD法、或諸如電漿CVD法的CVD法所形成。可使用選自鋁、鉻、銅、鉭、鈦、鉬、和鎢之元素，包括這些元素之任一者來作為成分的合金之類來形成導電層108。可使用包括錳、鎂、鋯、和鈹的一個以上之材料。可使用包括鋁和選自鈦、鉭、鎢、鉬、鉻、釹、和鈧的一個以上之元素的材料。
亦可使用導電金屬氧化物來形成導電層108。作為該導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2，在某些情況中被縮寫為ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)、或是其中包括矽或氧化矽的這些金屬氧化物材料之任一者。
導電層108可具有單層結構或包括兩層以上的層疊結構。舉例來說，導電層108可具有在鈦膜上層疊有鋁膜並在該鋁膜上層疊有鈦膜的三層結構，或是在鉬膜上層疊有鋁膜並在該鋁膜上層疊有鉬膜的三層結構。亦或，導電層108可具有層疊有鋁膜和鎢膜的雙層結構、層疊有銅膜和鎢膜的雙層結構、或是層疊有鋁膜和鉬膜的雙層結構。不用說，導電層108可具有單層結構或包括四層以上的層疊結構。在單層結構的情況中，以鈦膜的單層結構為佳。藉由使用鈦膜的單層結構，可實現稍後用以形成良好之梯形的蝕刻。此處是採用鈦膜、鋁膜、和鈦膜的三層結構。
注意到，可將具有低萃取氧能力的材料(具有低氧親 和力的材料)使用於與氧化物半導體層106a接觸的導電層108之部份。作為此種材料，舉例來說，可舉出氮化鈦、氮化鎢、鉑之類。以類似於以上之方式，導電層108可具有單層結構或層疊結構。在導電層108具有層疊結構的情況中，舉例來說，可採用氮化鈦膜和鈦膜的雙層結構、氮化鈦膜和鎢膜的雙層結構、氮化鈦膜和銅-鉬合金膜的雙層結構、氮化鉭膜和鎢膜的雙層結構、氮化鉭膜和銅膜的雙層結構、氮化鈦膜、鎢膜、和鈦膜的三層結構之類。
在將如上述具有低萃取氧能力的材料使用於導電層108的情況中，可防止氧化物半導體層因氧被萃取而改變成n型；據此，可防止由不均勻地改變成n型之類而對電晶體特性造成不良影響。
在使用具有高障壁性質的材料，諸如上述氮化鈦膜或氮化鉭膜的情況中，在與氧化物半導體層106a接觸之導電層108的部份，可防止雜質進入氧化物半導體層106a，並可減少對電晶體特性的不良影響。
接著，選擇性蝕刻導電層108；如此，形成源極或汲極電極層108a及源極或汲極電極層108b(見第12D圖)。注意到，可在導電層108上形成絕緣層，並可蝕刻該絕緣層；如此，可在源極或汲極電極層上形成具有與該等源極或汲極電極層實質相同之形狀的絕緣層。在該情況中，可減少源極或汲極電極層和閘極電極層之間的電容(所謂的閘極電容)。注意到，「實質上相同」或「實質 相同」的說法並不一定表示嚴格上完全相同，且可表示被視為相同。舉例來說，由單蝕刻製程所造成的差異是可被接受的。此外，厚度不需相同。
對於形成用於蝕刻之遮罩的曝光，較佳是使用紫外光、KrF雷射光、或ArF雷射光。特別是對於通道長度(L)小於25nm之情況中的曝光，較佳是以波長極短，為數奈米至數十奈米的極紫外光來執行用於形成遮罩的曝光。在使用極紫外光的曝光上，解析度很高且焦點深度很大。因此，亦可使稍後所形成之電晶體的通道長度(L)為10nm至1000nm。藉由以此種方法縮短通道長度，可改善操作速度。另外，包括上述氧化物半導體之電晶體的開路狀態電流很小；因此，可抑制小型化所造成的功率消耗增加。
視需要而調整導電層108和氧化物半導體層106a的材料和蝕刻條件，使得在蝕刻導電層108時不會去除氧化物半導體層106a。注意到，在某些情況中，根據材料和蝕刻條件，氧化物半導體層106a會在蝕刻步驟中被部份蝕刻，且因而具有溝槽部(凹部)。
為了減少將使用的遮罩之數量以及減少步驟之數量，可藉由使用利用多色調(multi-tone)遮罩所形成的光阻遮罩來執行蝕刻步驟，其中該多色調遮罩為曝光遮罩，透過該多色調遮罩所穿透的光線會具有多個強度。藉由使用多色調遮罩所形成的光阻遮罩具有多個厚度(具有階梯形的形狀)，還可藉由灰化來改變形狀；因此，可在多個蝕 刻步驟中使用該光阻遮罩。也就是說，可藉由使用一個多色調遮罩來形成對應於至少兩種不同圖案的光阻遮罩。因此，可減少曝光遮罩的數量，且亦可減少對應之光微影步驟的數量，因而可簡化製程。
接著，在氧化物半導體層106a上執行熱處理(第二熱處理)。藉由第二熱處理，在包括氧化物半導體層106a的表面之區域中形成結晶區域110(見第13A圖)。 注意到，結晶區域110的範圍會根據氧化物半導體層106a的材料、熱處理的條件等而有所不同。舉例來說，可將結晶區域110形成至氧化物半導體層106a的下介面。
對於第二熱處理，可採用與第一熱處理類似之熱處理。換言之，可採用使用電爐的熱處理、使用來自諸如加熱氣體的媒介之熱傳導的熱處理、使用熱輻射的熱處理之類。
注意到，較佳是在處理氛圍中不含氧。這是因為當處理氛圍中不含氧時，可防止源極或汲極電極層108a的氧化等。作為特定氛圍，舉例來說，可採用充分減少了氫、水之類的惰性氣體(氮、稀有氣體之類)。將溫度設定為大於等於550℃且小於等於850℃，較佳是大於等於550℃且小於等於750℃。這是因為藉由以相當高的溫度來執行第二熱處理，可長出良好的晶體。
注意到，雖然本發明的主要部份並未要求特定之熱處理溫度的上限，但在基板100具有低耐熱性的情況中，熱 處理溫度的上限必須低於基板100的容許溫度限制。
在採用GRTA處理的情況中，熱處理週期較佳為1分鐘至100分鐘長。舉例來說，較佳是以650℃執行GRTA處理約3分鐘至6分鐘。藉由採用上述GRTA處理，可在短時間內執行熱處理；因此，可減少熱對基板100的不良影響。也就是說，相較於長時間執行熱處理的情況，在該情況中，熱處理溫度的上限可被提高。另外，可輕易地在包括氧化物半導體層106a的表面之區域中形成結晶區域110。
在第二熱處理中，較佳是在處理氛圍中不包含氫(包括水)之類。舉例來說，將被導入熱處理設備之惰性氣體的純度設定為6N(99.9999%，也就是雜質濃度為1ppm以下)以上，較佳為7N(99.99999%，也就是雜質濃度為0.1ppm以下)以上。可使用充分地減少氫(包括水)之類的氧氣、N2O氣體、超乾空氣(露點為-40℃以下，較佳為-60℃以下)之類來取代該惰性氣體。
注意到，可在任何時機執行第二熱處理，只要是在形成了氧化物半導體層106之後加以執行即可。因此，舉例來說，可執行作為第一熱處理和第二熱處理兩者的熱處理。在該情況中，係執行第一熱處理或第二熱處理。另外，第二熱處理可被執行一次或多次。
在以此種方式所形成的結晶區域110中，氧化物半導體中的晶體會被對準而使得其c軸位於實質垂直於該氧化物半導體層的表面之方向。在此，「實質垂直」表示與垂 直方向差±10°以內。
舉例來說，在將In-Ga-Zn-O基氧化物半導體材料用於氧化物半導體層106a的情況中，結晶區域110可包括由InGaO3(ZnO) m (m：整數)所表示的晶體、由In2Ga2ZnO7所表示的晶體之類。由於第二熱處理，此一晶體會被對準而使得其c軸位於實質垂直於氧化物半導體層106a的表面之方向。
在此，上述晶體包括In、Ga、和Zn之任一者，且可被視為具有平行於a軸和b軸之層的層疊結構。具體來說，上述晶體具有在c軸方向上層疊包括In之層和不包括In之層(包括Ga或Zn之層)的結構。
在In-Ga-Zn-O基氧化物半導體晶體中，平行於a軸和b軸之方向上的包括In之層的導電性良好。這是因為導電性主要是由該In-Ga-Zn-O基氧化物半導體晶體中的In所控制，且一In原子的5s軌道會與相鄰In原子的5s軌道重疊，並因而形成載子路徑。在垂直於上述之層的方向(也就是c軸方向)上，絕緣性質提高。
藉由如上述包括結晶區域110，氧化物半導體層106a可具有電異向性。在上述範例中，平行於氧化物半導體層106a的表面之方向上的導電性提高，且垂直於氧化物半導體層106a的表面之方向上的絕緣性質提高。因此，藉由使用如上述包括結晶區域110的氧化物半導體層106a，可實現具有良好電特性的半導體裝置。
注意到，較佳是非晶結構之類留在結晶區域110下 方，因可防止流入結晶區域110的載子受到與絕緣層102之介面所影響。
接著，將閘極絕緣層112形成為與部份之氧化物半導體層106a接觸而不暴露於空氣(見第13B圖)。閘極絕緣層112可由CVD法、濺鍍法之類所形成。較佳是將閘極絕緣層112形成為包括氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氧化鋁、氧化鉿、氧化鉭之類。注意到，閘極絕緣層112可具有單層結構或層疊結構。閘極絕緣層112的厚度並無特定限制；閘極絕緣層112可具有例如10nm至500nm的厚度。
注意到，藉由去除雜質之類所獲得的i型或實質i型氧化物半導體(純化之氧化物半導體)極易受介面狀態或介面電荷所影響；因此，閘極絕緣層112需具有高品質。
舉例來說，使用微波(例如：2.45GHz)的高密度電漿CVD法是有利的，因閘極絕緣層112可變得緻密，並具有高耐電壓和高品質。這是因為純化之氧化物半導體層和高品質之閘極絕緣層之間的緊密接觸會減少介面態，並產生所欲之介面特性。
不用說，亦可採用諸如濺鍍法或電漿CVD法的別種方法，只要可形成高品質之絕緣層來作為閘極絕緣層112即可。此外，可使用藉由在形成絕緣層後所執行之熱處理來改善品質、介面特性之類的絕緣層。在任何情況中，製備具有降低之介面狀態密度，且可與氧化物半導體層形成良好介面，以及具有良好膜品質的絕緣層來作為閘極絕緣 層112。
藉由如此改善與閘極絕緣層112之介面的特性並從氧化物半導體除去雜質，特別是氫、水之類，可獲得臨限電壓(V th)不會隨著閘極偏壓-溫度應力測試(BT測試，例如，在85℃且2×106V/cm下達12小時)而改變的穩定之電晶體。
之後，較佳是在惰性氣體氛圍或氧氛圍中執行第三熱處理。該熱處理的溫度被設定於200℃至400℃，較佳為250℃至350℃的範圍。舉例來說，可在氮氛圍中以250℃執行該熱處理達1小時。第三熱處理可減少電晶體之電特性的變動。此外，藉由第三熱處理，可將氧供應至氧化物半導體層106a。注意到，在針對將氧供應至氧化物半導體層106a的情況中，較佳是在以濺鍍法形成氧化矽膜來作為閘極絕緣層112之後執行第三熱處理。
注意到，在本實施例中，於形成閘極絕緣層112之後執行第三熱處理；並未特別限制第三熱處理的時機，只要是在第二熱處理之後加以執行即可。另外，第三熱處理並非必要步驟。
接著，將閘極電極層114形成在閘極絕緣層112上與氧化物半導體層106a重疊的區域中(特別是在與結晶區域110重疊的區域中)(見第13C圖)。可藉由在閘極絕緣層112上形成導電層，然後選擇性地圖案化該導電層來形成閘極電極層114。
該導電層可由諸如濺鍍法的PVD法、諸如電漿CVD 法的CVD法所形成。可使用選自鋁、鉻、銅、鉭、鈦、鉬、和鎢之元素，包括這些元素之任一者來作為成分的合金之類來形成該導電層。可使用包括錳、鎂、鋯、和鈹的一個以上之材料。可使用包括鋁和選自鈦、鉭、鎢、鉬、鉻、釹、和鈧的一個以上之元素的材料。
亦可使用導電金屬氧化物來形成該導電層。作為該導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2，在某些情況中被縮寫為ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)、或是其中包括矽或氧化矽的這些金屬氧化物之任一者。
該導電層可具有單層結構或包括兩層以上的層疊結構。舉例來說，該導電層可具有包括矽之鋁膜的單層結構、在鋁膜上層疊有鈦膜的雙層結構、或是依序層疊有鈦膜、鋁膜、和鈦膜的三層結構。在此，該導電層是使用包括鈦之材料所形成，並接著被處理成閘極電極層114。
接著，將層間絕緣層116和層間絕緣層118形成在閘極絕緣層112和閘極電極層114上(見第13D圖)。可藉由PVD法、CVD法之類來形成層間絕緣層116和118。 可使用包括諸如氧化矽、氧化氮化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭之無機絕緣材料的材料來形成層間絕緣層116和118。注意到，在本實施例中是使用層間絕緣層116和118的層疊結構，但所揭示之發明的實施例並不限於此範例。亦可使用單層結構或包括三層以上的層疊結 構。
注意到，最好是將層間絕緣層118形成為具有平坦表面。這是因為將層間絕緣層118形成為具有平坦表面時，可在層間絕緣層118上良好地形成電極、佈線之類。
經由以上步驟，完成具有包括結晶區域110之氧化物半導體層106a的電晶體150。
藉由本實施例中所述之方法，可在氧化物半導體層106a中形成結晶區域110；據此，可實現具有良好電特性的半導體裝置。
藉由本實施例中所述之方法，氧化物半導體層106a的氫濃度為5×1019/cm3以下，且電晶體的開路狀態電流為1×10-13A以下，也就是測量極限。藉由使用如上述藉著充分降低氫濃度並提供氧來加以純化的氧化物半導體層106a，可獲得具有極佳特性的半導體裝置。
如上所述，所揭示之發明係實現具有新穎結構和極佳特性的半導體裝置。
<變更例>
接著，將參照第14A圖至第14C圖、第15A圖至第15C圖、以及第16圖來說明第1A圖和第1B圖、第2圖、第3圖、第4A圖和第4B圖、第5圖至第11圖、第12A圖至第12D圖、以及第13A圖至第13D圖中所圖示之半導體裝置的變更例。注意到，第14A圖至第14C圖、第15A圖至第15C圖、以及第16圖中所圖示之半導 體裝置的許多構件是類似於第1A圖和第1B圖、第2圖、第3圖、第4A圖和第4B圖、第5圖至第11圖、第12A圖至第12D圖、以及第13A圖至第13D圖中所圖示之半導體裝置的許多構件；因此，將只說明不同點。
第14A圖中所圖示的電晶體150包括具有凹部(溝槽部)的氧化物半導體層106a。注意到，該凹部是在形成源極或汲極電極層108a和源極或汲極電極層108b時，藉由蝕刻所形成。據此，該凹部是形成在與閘極電極層114重疊的區域中。該凹部可減少通道形成區域中之半導體層的厚度，藉此幫助防止短通道效應。
第14B圖中所圖示之電晶體150包括，在源極或汲極電極層108a和源極或汲極電極層108b上，具有與源極或汲極電極層108a和源極或汲極電極層108b實質相同之形狀的絕緣層109a和絕緣層109b。在此情況中，有個優點是可降低源極或汲極電極層和閘極電極層(所謂的閘極電容)之間的電容。注意到，「實質上相同」或「實質相同」的說法並不一定表示嚴格上完全相同，且可表示被視為相同。舉例來說，由單蝕刻製程所造成的差異是可被接收的。此外，厚度不需相同。
第14C圖中所圖示的電晶體150包括具有凹部(溝槽部)的氧化物半導體層106a，且亦包括在源極或汲極電極層108a和源極或汲極電極層108b上，具有與源極或汲極電極層108a和源極或汲極電極層108b實質相同之形狀的絕緣層109a和絕緣層109b。換言之，第14C圖中所圖 示的電晶體150具有第14A圖之電晶體150和第14B圖之電晶體150兩者的特徵。由該結構所產生的效果是類似於在第14A圖和第14B圖之情況中所獲得的效果。
第15A圖中所圖示的電晶體150包括，在源極或汲極電極層108a和源極或汲極電極層108b與氧化物半導體層106a接觸的區域中，由具有低萃取氧能力的材料(具有低氧親和力的材料，諸如氮化鈦、氮化鎢、或鉑)所形成之導電層107a和導電層107b。藉由此種具有低萃取氧能力的導電層，可防止氧化物半導體層因氧被萃取而改變成n型；據此，可防止由氧化物半導體層不均勻地改變成n型之類而對電晶體特性造成不良影響。
注意到，第15A圖中是採用具有雙層結構的源極或汲極電極層108a和源極或汲極電極層108b；但所揭示之發明的實施例並不限於此結構。它們可具有由擁有低萃取氧能力之材料所形成的導電層之單層結構，或是包括三層以上的層疊結構。在單層結構的情況中，舉例來說，可採用氮化鈦膜的單層結構。在層疊結構的情況中，舉例來說，可採用氮化鈦膜和鈦膜的雙層結構。
第15B圖中所圖示的電晶體150包括在整個上方部份中包括有結晶區域110的氧化物半導體層106a。換言之，相較於在第1A圖和第1B圖、第2圖、第3圖、第4A圖和第4B圖、第5圖至第11圖、第12A圖至第12D圖、以及第13A圖至第13D圖的情況，結晶區域110更為廣闊。結晶區域110是由在形成導電層108之前所執行 的熱處理(第一熱處理)所形成。在該情況中，將第一熱處理加倍來作為第二熱處理；因此，可省略第二熱處理。 換言之，可減少製造步驟的數量。另外，可進一步加強氧化物半導體層106a的異向性。
第15C圖中所圖示的電晶體150包括，在源極或汲極電極層108a和源極或汲極電極層108b與氧化物半導體層106a接觸的區域中，由具有低萃取氧能力的材料(具有低氧親和力的材料)所形成之導電層107a和導電層107b，且亦包括在整個上方部份中包括有結晶區域110的氧化物半導體層106a。換言之，第15C圖中所圖示的電晶體150具有第15A圖之電晶體150和第15B圖之電晶體150兩者的特徵。由該結構所產生的效果是類似於在第15A圖和第15B圖之情況中所獲得的效果。
第16圖圖示半導體裝置的變更例，其包括：在下方部份中，包括氧化物半導體以外之材料(例如：矽)的電晶體250，以及在上方部份中，包括氧化物半導體的電晶體150。包括氧化物半導體之電晶體150的結構是類似於第1A圖中所圖示的電晶體150。
電晶體250包括：設置於包括半導體材料之基板200中的通道形成區域216；設置成將通道形成區域216夾於其間的雜質區域214和高濃度雜質區域220(這些區域可被簡單地統稱為雜質區域)；設置在通道形成區域216上的閘極絕緣層208a；設置在閘極絕緣層208a上的閘極電極層210a；以及電連接至雜質區域214的源極或汲極電 極層230a和源極或汲極電極層230b(見第16圖)。舉例來說，可使用矽基板、SOI基板之類來作為包括半導體材料的基板200。
在此，於閘極電極層210a的側表面上形成側壁絕緣層218。高濃度雜質區域220被設置於，當從垂直於基板200之主表面的方向觀看時，基板200不與側壁絕緣層218重疊之區域。金屬化合物區域224被設置為與高濃度雜質區域220接觸。將元件隔離絕緣層206設置於基板200上，以圍繞電晶體250。設置層間絕緣層226和層間絕緣層228以覆蓋電晶體250。源極或汲極電極層230a和源極或汲極電極層230b是透過形成在層間絕緣層226、層間絕緣層228、和絕緣層234中的開口而電連接至金屬化合物區域224。換言之，源極或汲極電極層230a和源極或汲極電極層230b是透過金屬化合物區域224而電連接至高濃度雜質區域220和雜質區域214。注意到，較佳是將絕緣層234充分地平面化。具體來說，可藉由化學機械拋光(CMP)之類來使絕緣層234平面化，使得高度差為3nm以下，較佳為1nm以下。藉由如上述形成平坦的絕緣層234，可改善形成在絕緣層234上之各構件的平面性。
電晶體150包括：設置於絕緣層102上的氧化物半導體層106a(包括結晶區域110)；設置於氧化物半導體層106a上，且電連接至氧化物半導體層106a的源極或汲極電極層108a和源極或汲極電極層108b；設置以覆蓋氧化 物半導體層106a、源極或汲極電極層108a、和源極或汲極電極層108b的閘極絕緣層112；以及設置在閘極絕緣層112上與氧化物半導體層106a重疊的區域中之閘極電極層114(見第16圖)。注意到，較佳是如上述將絕緣層234充分地平面化，因可使形成在其上之絕緣層102和氧化物半導體層106a的表面顯著地平坦。可使形成在如上述平坦之氧化物半導體層106a的結晶區域之結晶度極為良好。
另外，在電晶體150上設有層間絕緣層116和層間絕緣層118。在此，於閘極絕緣層112、層間絕緣層116、以及層間絕緣層118中形成有觸及源極或汲極電極層108a和源極或汲極電極層108b的開口。電極層254d和電極層254e分別被形成為透過個別的開口而與源極或汲極電極層108a和源極或汲極電極層108b接觸。如同電極層254d和254e，電極層254a、電極層254b、和電極層254c分別被形成為透過設置於絕緣層102、閘極絕緣層112、層間絕緣層116、和層間絕緣層118中的開口而與電極層236a、電極層236b、和電極層236c接觸。
在層間絕緣層118上設有絕緣層256。將電極層258a、電極層258b、電極層258c、和電極層258d設置為埋置於絕緣層256中。在此，電極層258a是與電極層254a接觸。電極層258b是與電極層254b接觸。電極層258c是與電極層254c及電極層254d接觸。電極層258d是與電極層254e接觸。
換言之，電晶體150的源極或汲極電極層108a是透過電極層230c、電極層236c、電極層254c、電極層258c、和電極層254d而電連接至另一元件(諸如包括氧化物半導體以外之材料的電晶體)(見第16圖)。另外，電晶體150的源極或汲極電極層108b是透過電極層254e和電極層258d而電連接至另一元件。注意到，連接電極(諸如電極層230c、電極層236c、電極層254c、電極層258c、及電極層254d)的結構並不限於以上結構，且可適當地增加、刪減之類。
較佳是將含銅材料用於部份上述各種電極(包括佈線)。在將含銅材料用於部份電極等的情況中，可改善電極等的導電性。舉例來說，可藉由在設置於絕緣層的開口中以PVD法或CVD法形成障壁膜(鈦膜、氮化鈦膜之類)，然後以鍍覆法形成銅膜的方法(所謂的金屬鑲嵌法)之類，來形成此種電極和佈線。
如第16圖所圖示的，在所揭示之發明的實施例中，可在各種基板(半導體基板、絕緣基板、或金屬基板)、絕緣膜、半導體膜、金屬膜之類的給定表面上形成包括結晶區域的氧化物半導體層。換言之，可毫無困難地將結晶氧化物半導體層形成於設置有積體電路的基板上。因此，可輕易地實現立體整合。
如上所述，可將所揭示之發明的實施例變更為各種模式。另外，變更例並不限於以上範例。舉例來說，可視需要而結合第14A圖、第14B圖、第14C圖、第15A圖、 第15B圖、第15C圖、及第16圖的結構來作為另一變更例。不用說，在本說明書之類的說明之範圍中，可進行增加、刪減之類。
可視需要而將本實施例中所述之結構、方法等，與其他實施例中所述之結構、方法等之任一者加以結合。
(實施例2)
在本實施例中，將參照第17A圖和第17B圖、第18A圖至第18C圖、第19A圖至第19C圖、第20A圖至第20D圖、第21A圖至第21C圖、以及第22A圖至第22C圖來說明和以上實施例之半導體裝置具有不同結構的半導體裝置及其製造方法。注意到，本實施例中所述之結構在許多方面係類似於以上實施例中所述之結構；因此，以下主要將僅說明不同點。
<半導體裝置的結構>
第17A圖和第17B圖分別是圖示電晶體150，也就是半導體裝置之結構的範例之剖面圖。
與第1A圖和第1B圖之結構的不同點為，閘極電極層101是設置於氧化物半導體層106a下方。換言之，第17A圖或第17B圖中所圖示的電晶體150包括：在基板100上的閘極電極層101a；覆蓋閘極電極層101a的絕緣層102；在絕緣層102上的氧化物半導體層106a；在氧化物半導體層106a中的結晶區域110；電連接至氧化物半 導體層106a的源極或汲極電極層108a和源極或汲極電極層108b；覆蓋氧化物半導體層106a、源極或汲極電極層108a、和源極或汲極電極層108b的閘極絕緣層112；以及在閘極絕緣層112上的閘極電極層114(見第17A圖和第17B圖)。在此，絕緣層102亦作用如閘極絕緣層。另外，第17A圖圖示源極或汲極電極層108a和源極或汲極電極層108b具有層疊結構的情況，而第17B圖圖示源極或汲極電極層108a和源極或汲極電極層108b具有單層結構的情況。注意到，在單層結構的情況中，易於達成良好的梯形。
以類似於第1A圖和第1B圖中所圖示之結構的方式，氧化物半導體層106a包括結晶區域110。該區域對應於包括氧化物半導體層106a的表面之區域，也就是包括與閘極絕緣層112接觸之部份的區域。
另外，層間絕緣層116和層間絕緣層118被設置於電晶體150上。注意到，層間絕緣層116和層間絕緣層118並非必要構件，且因此可視需要而加以省略。
在此省略各構件的細節，其可參見以上實施例。
如在第17A圖和第17B圖中所圖示的結構中，藉由使用純化且包括結晶區域110的氧化物半導體層106a，可實現具有良好電特性的半導體裝置。
另外，相較於氧化物半導體層106a中的其他區域，結晶區域110很穩定，且因此可防止雜質(例如：溼氣之類)進入氧化物半導體層106a。因此，可改善氧化物半 導體層106a的可靠度。
此外，藉由閘極電極層101a，也就是所謂的背閘極，可輕易地控制電晶體150的電特性。注意到，可對閘極電極層101a施以相同或不同於對閘極電極層114所施加的電位。亦或，閘極電極層101a可處於浮動狀態。
<半導體裝置的製造方法>
接著，將參照第18A圖至第18C圖、第19A圖至第19C圖、及第20A圖至第20D圖來說明半導體裝置的結構之範例，也就是電晶體150，的製造方法。
首先，在基板100上形成導電層101(見第18A圖)。在此省略基板100的細節，其可參見以上實施例。
導電層101可由諸如濺鍍法的PVD法或諸如電漿CVD法的CVD法所形成。可使用選自鋁、鉻、銅、鉭、鈦、鉬、和鎢之元素，包括這些元素之任一者來作為成分的合金之類來形成導電層101。可使用包括錳、鎂、鋯、和鈹的一個以上之材料。可使用包括鋁和選自鈦、鉭、鎢、鉬、鉻、釹、和鈧的一個以上之元素的材料。
亦可使用導電金屬氧化物來形成導電層101。作為該導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2，在某些情況中被縮寫為ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)、或其中包括矽或氧化矽的這些金屬氧化物材料之任一者。
導電層101可具有單層結構或包括兩層以上的的層疊結構。在所揭示之發明的實施例中，由於在形成導電層101之後係執行相當高溫的熱處理，較佳是使用具有高耐熱性的材料來形成導電層101。作為具有高耐熱性的材料，舉例來說，可舉出鈦、鉭、鎢、鉬之類。亦可使用藉由添加雜質元素之類而使其導電性提高的多晶矽。
接著，選擇性地蝕刻導電層101；因此形成閘極電極層101a。然後，形成絕緣層102以覆蓋閘極電極層101a(見第18B圖)。
對於形成用於蝕刻之遮罩的曝光，較佳是使用紫外光、KrF雷射光、或ArF雷射光。特別是對於通道長度(L)小於25nm之情況中的曝光，較佳是以波長極短，為數奈米至數十奈米的極紫外光來執行用於形成遮罩的曝光。在使用極紫外光的曝光上，解析度很高且焦點深度很大，其適用於小型化。
閘極電極層101a為所謂的背閘極(back gate)。藉由閘極電極層101a，氧化物半導體層106a中的電場可被控制，藉此可控制電晶體150的電特性。注意到，可將閘極電極層101a電連接至另一佈線、電極之類，使得電位被施加於閘極電極層101a，或是可被絕緣而處於浮動狀態。
注意到，「閘極電極」通常表示其電位可被刻意控制的閘極電極；本說明書中的「閘極電極」亦表示其電位非被刻意控制的閘極電極。舉例來說，在某些情況中，將如 上述被絕緣且處於浮動狀態的導電層稱為「閘極電極層」。
絕緣層102作用為基極且亦為閘極絕緣層。可藉由CVD法、濺鍍法之類來形成絕緣層102。較佳是將絕緣層102形成為包括氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氧化鋁、氧化鉿、氧化鉭之類。注意到，絕緣層102可具有單層結構或層疊結構。絕緣層102的厚度並無特定限制；絕緣層102可具有例如10nm至500nm的厚度。
若絕緣層102中含有氫、水之類，則氫可能會進入該氧化物半導體層，或是從該氧化物半導體層萃取氧，藉此可能使電晶體的特性劣化。因此，最好將絕緣層102形成為包括盡可能少的氫或水。
在使用濺鍍法之類的情況中，舉例來說，最好是在處理室中剩餘的溼氣被去除的狀態下形成絕緣層102。為了去除處理室中剩餘的溼氣，較佳是使用諸如低溫泵、離子泵、或鈦昇華泵的捕集真空泵。可使用設有冷阱的渦輪泵。從以低溫泵之類所抽空的處理室充分地去除氫、水之類；因此，可降低絕緣層102中的雜質之濃度。
當形成絕緣層102時，最好是使用將諸如氫或水之雜質降低為約每百萬分之個位數(較佳為每十億分之個位數)的濃度之高純度氣體。
注意到，絕緣層102必須以類似於閘極絕緣層112的方式具有高品質。因此，較佳是藉由可被閘極絕緣層112所採用的方法來形成絕緣層102。在此省略細節，其可參 見以上實施例。
接著，在絕緣層102上形成氧化物半導體層106(見第18C圖)。此外，對於氧化物半導體層106的細節，可參照以上實施例。
接著，藉由諸如使用遮罩之蝕刻的方法來處理氧化物半導體層106；如此，形成具有島狀的氧化物半導體層106a(見第19A圖)。在此必須注意，氧化物半導體層106a是形成在與閘極電極層101a重疊的區域中。關於細節，可參照以上實施例。
之後，最好在氧化物半導體層106a上執行熱處理(第一熱處理)。氧化物半導體層106a中所含的水(包括羥基)、氫之類可藉由第一熱處理來加以去除。舉例來說，可將第一熱處理的溫度設定為大於等於300℃且小於550℃，較佳為大於等於400℃且小於550℃。注意到，可將第一熱處理加倍來作為將於稍後所執行的第二熱處理(用於形成結晶區域的熱處理)。在該情況中，較佳是將熱處理的溫度設定為大於等於550℃且小於等於850℃。此處省略熱處理的細節，其可參見以上實施例。
接著，將導電層108形成為與氧化物半導體層106a接觸(見第19B圖)。然後，選擇性地蝕刻導電層108；因此形成源極或汲極電極層108a和源極或汲極電極層108b(見第19C圖)。關於導電層108、源極或汲極電極層108a、源極或汲極電極層108b、蝕刻步驟等之細節，可參照以上實施例。
接著，在氧化物半導體層106a上執行熱處理(第二熱處理)。藉由第二熱處理，在包括氧化物半導體層106a的表面之區域中形成結晶區域110(見第20A圖)。 注意到，結晶區域110的範圍會依氧化物半導體層106a的材料、熱處理的條件等而有所不同。舉例來說，可將結晶區域110形成至氧化物半導體層106a的下介面。關於第二熱處理等之細節，可參照以上實施例。
接著，可將閘極絕緣層112形成為與部份之氧化物半導體層106a接觸而不暴露於空氣(見第20B圖)。之後，將閘極電極層114形成在閘極絕緣層112上與氧化物半導體層106a重疊的區域中(特別是在與結晶區域110重疊的區域中)(見第20C圖)。然後，在閘極絕緣層112和閘極電極層114上形成層間絕緣層116和層間絕緣層118(見第20D圖)。對於以上步驟之細節，可參見以上實施例。
藉由本實施例中所述之方法，可在氧化物半導體層106a中形成結晶區域110；據此，可實現具有良好電特性的半導體裝置。
藉由本實施例中所述之方法，氧化物半導體層106a的氫濃度為5×1019/cm3以下，且電晶體的開路狀態電流為1×10-13A以下，也就是測量極限。藉由使用如上述藉著充分降低氫濃度並提供氧來加以純化的氧化物半導體層106a，可獲得具有極佳特性的半導體裝置。
此外，藉由作用如所謂之背閘極的閘極電極層，可輕 易地控制該半導體裝置的電特性。
如上所述，所揭示之發明係實現具有新穎結構及極佳特性的半導體裝置。
<變更例>
接著，將參照第21A圖至第21C圖和第22A圖至第22C圖來說明第17A圖和第17B圖、第18A圖至第18C圖、第19A圖至第19C圖、以及第20A圖至第20D圖中所圖示之半導體裝置的變更例。注意到，第21A圖至第21C圖和第22A圖至第22C圖中所圖示之半導體裝置的許多構件是類似於第17A圖和第17B圖、第18A圖至第18C圖、第19A圖至第19C圖、以及第20A圖至第20D圖中所圖示之半導體裝置的許多構件；因此，將僅說明不同點。
第21A圖中所圖示的電晶體150包括具有凹部(溝槽部)的氧化物半導體層106a。注意到，該凹部是在形成源極或汲極電極層108a和源極或汲極電極層108b時，藉由蝕刻所形成。據此，該凹部是形成在與閘極電極層114重疊的區域中。該凹部可減少通道形成區域中之半導體層的厚度，藉此幫助防止短通道效應。
第21B圖中所圖示的電晶體150包括，在源極或汲極電極層108a和源極或汲極電極層108b上，具有與源極或汲極電極層108a和源極或汲極電極層108b實質相同之形狀的絕緣層109a和絕緣層109b。在此情況中，有個優點 是可減少源極或汲極電極層和閘極電極層之間的電容(所謂的閘極電容)。注意到，「實質上相同」或「實質相同」的說法並不一定表示嚴格上完全相同，且可表示被視為相同。舉例來說，由單蝕刻製程所造成的差異是可被接收的。此外，厚度不需相同。
第21C圖中所圖示的電晶體150包括具有凹部(溝槽部)的氧化物半導體層106a，且亦包括在源極或汲極電極層108a和源極或汲極電極層108b上，具有與源極或汲極電極層108a和源極或汲極電極層108b實質相同之形狀的絕緣層109a和絕緣層109b。換言之，第21C圖中所圖示的電晶體150具有第21A圖的電晶體150和第21B圖的電晶體150兩者之特徵。由該結構所產生的效果是類似於在第21A圖和第21B圖之情況中所獲得的效果。
第22A圖中所圖示的電晶體150包括，在源極或汲極電極層108a和源極或汲極電極層108b與氧化物半導體層106a接觸的區域中，由具有低萃取氧能力的材料(具有低氧親和力的材料，諸如氮化鈦、氮化鎢、或鉑)所形成之導電層107a和導電層107b。藉由如上述之具有低萃取氧能力的導電層，可防止因氧被萃取而改變成n型；據此，可防止由不均勻地改變成n型之類而對電晶體特性造成不良影響。
注意到，在第22A圖中是採用具有雙層結構的源極或汲極電極層108a和源極或汲極電極層108b；但所揭示之發明的實施例並不限於此結構。它們可具有由擁有低萃取 氧能力之材料所形成的導電層之單層結構，或是包括三層以上的層疊結構。在單層結構的情況中，舉例來說，可採用氮化鈦膜的單層結構。在層疊結構的情況中，舉例來說，可採用氮化鈦膜和鈦膜的雙層結構。
第22B圖中所圖示的電晶體150包括在整個上方部份中包括有結晶區域110的氧化物半導體層106a。換言之，結晶區域110比在第17A圖和第17B圖、第18A圖至第18C圖、第19A圖至第19C圖、以及第20A圖至第20D圖的情況中更為廣闊。結晶區域110是藉由熱處理(第一熱處理)所形成，該熱處理是執行於形成導電層108之前。在該情況中，將第一熱處理加倍來作為第二熱處理；因此，可省略第二熱處理。換言之，可減少製造步驟的數量。另外，可進一步提高氧化物半導體層106a的異向性。
第22C圖中所圖示的電晶體150包括，在源極或汲極電極層108a和源極或汲極電極層108b與氧化物半導體層106a接觸的區域中，由具有低萃取氧能力的材料(具有低氧親和力的材料)所形成之導電層107a和導電層107b，且亦包括在整個上方部份中包括有結晶區域110的氧化物半導體層106a。換言之，第22C圖中所圖示的電晶體150具有第22A圖之電晶體150和第22B圖之電晶體150兩者的特徵。由該結構所產生的效果是類似於在第22A圖和第22B圖之情況中所獲得的效果。
另外，如以上實施例所述，亦可採用一種結構，其包 括：在下方部份中，包括氧化物半導體以外之材料(例如：矽)的電晶體250，以及在上方部份中，包括氧化物半導體的電晶體150(見第16圖)。包括氧化物半導體之電晶體150的結構是類似於第17A圖和第17B圖等所圖示的電晶體150。對於細節，可參見以上實施例。
如上所述，可將所揭示之發明的實施例變更為各種模式。另外，變更例並不限於以上範例。舉例來說，可視需要而結合第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖等之結構來作為另一變更例。不用說，在本說明書中的說明之類的範圍內，可進行增加、刪減等。
可視需要而將本實施例中所敘述之結構、方法等，與任何其他實施例中所述之結構、方法等加以結合。
(實施例3)
在本實施例中，將參照第23A圖至第23F圖來說明分別包括根據上述實施例之任一者的半導體裝置之電子裝置的範例。根據以上實施例之任一者的半導體裝置具有前所未有的極佳特性。因此，藉由使用該半導體裝置，可提供具有新穎結構的電子裝置。
第23A圖圖示一筆記型個人電腦，其包括根據以上實施例之任一者的半導體裝置，且包括本體301、外殼302、顯示部份303、鍵盤304等。根據所揭示之發明的半導體裝置係被整合、安裝於電路板之類，且被包含在外 殼302中。另外，可將根據所揭示之發明的半導體裝置應用於顯示部份303。藉由將根據所揭示之發明的半導體裝置應用於積體電路板之類，可實現高速電路操作。此外，藉由將根據所揭示之發明的半導體裝置應用於顯示部份303，可顯示高品質影像。藉由將根據所揭示之發明的半導體裝置應用於如上述之個人電腦，可提供高效能的個人電腦。
第23B圖圖示一個人數位助理(PDA)，其包括根據以上實施例之任一者的半導體裝置。本體311被設有顯示部份313、外部介面315、操作按鈕314等。此外，提供觸控筆312來作為用於操作的配件。根據所揭示之發明的半導體裝置係被整合、安裝於電路板之類，且被包含在本體311中。另外，可將根據所揭示之發明的半導體裝置應用於顯示部份313。藉由將根據所揭示之發明的半導體裝置應用於積體電路板等，可實現高速電路操作。此外，藉由將根據所揭示之發明的半導體裝置應用於顯示部份313，可顯示高品質影像。藉由將根據所揭示之發明的半導體裝置應用於如上述之個人數位助理(PDA)，可提供高效能的個人數位助理(PDA)。
第23C圖圖示電子書320來作為包括根據以上實施例之任一者的半導體裝置之電子紙的範例。電子書320包括兩個外殼，外殼321和外殼323。外殼321是藉由轉樞337而與外殼323結合，使得電子書320可使用轉樞337作為軸線來開闔。藉由此一結構，可將電子書320使用如 紙本書。
外殼321包括顯示部份325，而外殼323包括顯示部份327。根據所揭示之發明的半導體裝置係被整合、安裝於電路板之類，且被包含在外殼323或外殼321中。可將根據所揭示之發明的半導體裝置應用於顯示部份327。顯示部份325和顯示部份327可顯示連續影像或不同影像。 用於顯示不同影像的結構係允許在右側的顯示部份(第23C圖中的顯示部份325)上顯示正文，並在左側的顯示部份(第23C圖中的顯示部份327)上顯示影像。藉由將根據所揭示之發明的半導體裝置應用於積體電路板等，可實現高速電路操作。藉由將根據所揭示之發明的半導體裝置應用於顯示部份327，可顯示高品質影像。
第23C圖圖示外殼321被設有操作部份等之範例。舉例來說，外殼321被設有電源開關331、操作鍵333、喇叭335等。操作鍵333允許翻頁。注意到，亦可將鍵盤、指向裝置之類設置在和顯示部份同一側的外殼上。此外，在該外殼的背表面或側表面上，可設有外部連接端子(耳機端子、USB端子、可被連接至AC轉接器或諸如USB線之各種纜線的端子之類)、記錄媒體插入部份等。電子書320亦可作為電子字典。
另外，電子書320可無線地發送及接收資訊。透過無線通訊，可從電子書伺服器購買及下載所欲書籍資料之類。
注意到，電子紙可被用於所有領域的電子裝置，只要 它們可顯示資料即可。舉例來說，為顯示資料，可將電子紙應用於海報、諸如火車之車輛中的廣告、諸如信用卡之各種卡片等，以及電子書。藉由將根據所揭示之發明的半導體裝置應用於如上述之電子紙，可提供高效能的電子紙。
第23D圖圖示一行動電話，其包括根據以上實施例之任一者的半導體裝置。該行動電話包括兩個外殼，外殼340和外殼341。外殼341包括顯示面板342、喇叭343、麥克風344、指向裝置346、相機透鏡347、外部連接端子348等。外殼340包括用於將行動電話充電的太陽能電池349、外部記憶體插槽350等。外殼341中包含天線。 根據所揭示之發明的半導體裝置係被整合、安裝於電路板之類，且被包含在外殼340或外殼341中。
顯示面板342具有觸控面板功能。被顯示為影像的多個操作鍵345是由第23D圖中的虛線所標示。可將根據所揭示之發明的半導體裝置應用於顯示面板342。藉由將根據所揭示之發明的半導體裝置應用於顯示面板342，可顯示高品質影像。注意到，該行動電話包括用以將從太陽能電池349所輸出的電壓提高至各電路所需之電壓的增壓電路。除了以上結構之外，該行動電話可具有其中形成有非接觸式IC晶片、小型記錄裝置之類的結構。
顯示面板342會依照應用模式而視需要來改變顯示的方向。此外，相機透鏡347是設置在與顯示面板342同一側，使得該行動電話可被用來作為視訊電話。喇叭343和 麥克風344可被用於視訊電話、錄音、和播放聲音等，以及語音電話。此外，可使被開發成如第23D圖中所圖示之狀態的外殼340和341滑動，使得一者重疊在另一者上。 因此，可縮小該行動電話的尺寸，使得該行動電話適合被隨身攜帶。
可將外部連接端子348連接至AC轉接器或是諸如USB線的各種纜線，使得該行動電話可被充電或可執行資料通訊。此外，該行動電話可藉由將記錄媒體插入外部記憶體插槽350而儲存及傳輸大量資料。此外，除了以上功能之外，亦可設有紅外線通訊功能、電視接收功能之類。 藉由將根據所揭示之發明的半導體裝置應用於行動電話，可提供高效能的行動電話。
第23E圖圖示一數位相機，其包括根據以上實施例之任一者的半導體裝置。該數位相機包括本體361、顯示部份A 367、目鏡363、操作開關364、顯示部份B 365、電池366等。可將根據所揭示之發明的半導體裝置應用於顯示部份A 367或顯示部份B 365。藉由將根據所揭示之發明的半導體裝置應用於顯示部份A 367或顯示部份B 365，可顯示高品質影像。藉由將根據所揭示之發明的半導體裝置應用於如上述之數位相機，可提供高效能的數位相機。
第23F圖圖示一電視機，其包括根據以上實施例之任一者的半導體裝置。在電視機370中，顯示部份373是被包含在外殼371中。可將影像顯示在顯示部份373上。在 此，外殼371是由支架375所支撐。藉由將根據所揭示之發明的半導體裝置應用於顯示部份373，可達成切換元件的高速操作，並可實現增加顯示部份373的面積。
電視機370可由包括於外殼371中的操作開關或遙控器380所操作。頻道及音量可由包括於遙控器380中的控制鍵379所控制，且因此可控制顯示於顯示部份373的影像。此外，遙控器380可設有顯示部份377，用以顯示將從遙控器380所輸出的資料。
注意到，電視機370較佳是包括接收機、數據機等。 該接收機允許電視機370接收一般電視廣播。另外，當經由數據機而藉由有線或無線連線連接至通訊網路時，電視機370可進行單向(從發送機至接收機)或雙向(在發送機和接收機之間、在接收機之間之類)資料通訊。藉由將根據所揭示之發明的半導體裝置應用於如上述之電視機，可提供高效能的電視機。
可視需要而將本實施例中所敘述之結構、方法等與任何其他實施例中所述之結構、方法等加以結合。
本申請案是根據2009年12月4日於日本專利局所申請的日本專利申請案序號2009-276334，茲將其完整內容併入，以供參考。
100‧‧‧基板
102‧‧‧絕緣層
106a‧‧‧氧化物半導體層
108a‧‧‧源極或汲極電極層
108b‧‧‧源極或汲極電極層
110‧‧‧結晶區域
112‧‧‧閘極絕緣層
114‧‧‧閘極電極層
116‧‧‧層間絕緣層
118‧‧‧層間絕緣層
150‧‧‧電晶體

Claims (9)

  1. 一種半導體裝置，包含：包括結晶區域的氧化物半導體層；毗鄰該氧化物半導體層的閘極電極層；在該氧化物半導體層與該閘極電極層之間的閘極絕緣層；以及電連接到該氧化物半導體層的源極電極層和汲極電極層，其中，該結晶區域包括c軸以與垂直於該氧化物半導體層的表面之方向差±10°以內的方向對準的晶體，且其中，該結晶區域的厚度為2nm至10nm。
  2. 一種半導體裝置，包含：在基板上之包括結晶區域的氧化物半導體層；電連接到該氧化物半導體層的源極電極層和汲極電極層；在該氧化物半導體層上的閘極電極層；其中，該結晶區域包括c軸以與垂直於該氧化物半導體層的表面之方向差±10°以內的方向對準的晶體，且其中，該結晶區域的厚度為2nm至10nm。
  3. 一種半導體裝置，包含：在基板上之包括結晶區域的氧化物半導體層；電連接到該氧化物半導體層的源極電極層和汲極電極層；在該氧化物半導體層上的閘極電極層；其中，該結晶區域包括c軸以與垂直於該氧化物半導體層 的表面之方向差±10°以內的方向對準的晶體，且其中，該結晶區域包括板狀晶體。
  4. 如申請專利範圍第1至3項中任一項的半導體裝置，其中，該氧化物半導體層的氫濃度為等於或小於5×1019/cm3。
  5. 如申請專利範圍第1至3項中任一項的半導體裝置，其中，該氧化物半導體層的能帶隙為3.0eV至3.5eV。
  6. 如申請專利範圍第1至3項中任一項的半導體裝置，其中，該氧化物半導體層包含銦(In)、鎵(Ga)和鋅(Zn)。
  7. 如申請專利範圍第1至3項中任一項的半導體裝置，其中，當汲極電壓為+1V或+10V且閘極電壓被設定於-5V至-20V的範圍中時，該半導體裝置的開路狀態電流等於或小於1×10-13A。
  8. 如申請專利範圍第2或3項的半導體裝置，更包含覆蓋該源極電極層和該汲極電極層的閘極絕緣層。
  9. 如申請專利範圍第1至3項中任一項的半導體裝置，其中，該半導體裝置係選自個人電腦、個人數位助理、電子書、行動電話、數位相機、及電視機所組成之群組之一。
TW104122142A 2009-12-04 2010-12-01 半導體裝置及其製造方法 TWI608620B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009276334 2009-12-04

Publications (2)

Publication Number Publication Date
TW201539765A TW201539765A (zh) 2015-10-16
TWI608620B true TWI608620B (zh) 2017-12-11

Family

ID=44081154

Family Applications (3)

Application Number Title Priority Date Filing Date
TW099141728A TWI502740B (zh) 2009-12-04 2010-12-01 半導體裝置及其製造方法
TW104122142A TWI608620B (zh) 2009-12-04 2010-12-01 半導體裝置及其製造方法
TW106127803A TWI624067B (zh) 2009-12-04 2010-12-01 半導體裝置及其製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW099141728A TWI502740B (zh) 2009-12-04 2010-12-01 半導體裝置及其製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW106127803A TWI624067B (zh) 2009-12-04 2010-12-01 半導體裝置及其製造方法

Country Status (6)

Country Link
US (10) US8624245B2 (zh)
JP (11) JP5619582B2 (zh)
KR (7) KR102450889B1 (zh)
CN (2) CN104992962B (zh)
TW (3) TWI502740B (zh)
WO (1) WO2011068066A1 (zh)

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102526493B1 (ko) 2009-07-31 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
CN102576737B (zh) * 2009-10-09 2015-10-21 株式会社半导体能源研究所 半导体器件及其制造方法
SG188112A1 (en) 2009-10-30 2013-03-28 Semiconductor Energy Lab Logic circuit and semiconductor device
EP2494595A4 (en) * 2009-10-30 2015-08-26 Semiconductor Energy Lab SEMICONDUCTOR DEVICE
EP2497115A4 (en) 2009-11-06 2015-09-02 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
CN102612714B (zh) * 2009-11-13 2016-06-29 株式会社半导体能源研究所 半导体器件及其驱动方法
KR101506304B1 (ko) 2009-11-27 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101824124B1 (ko) 2009-11-28 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011065210A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
WO2011065216A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR101963300B1 (ko) 2009-12-04 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102450889B1 (ko) * 2009-12-04 2022-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101511076B1 (ko) * 2009-12-08 2015-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN104867984B (zh) 2009-12-28 2018-11-06 株式会社半导体能源研究所 制造半导体装置的方法
KR101878206B1 (ko) * 2010-03-05 2018-07-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막의 제작 방법 및 트랜지스터의 제작 방법
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR101457833B1 (ko) * 2010-12-03 2014-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012209543A (ja) 2011-03-11 2012-10-25 Semiconductor Energy Lab Co Ltd 半導体装置
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8847233B2 (en) 2011-05-12 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film
TWI557910B (zh) * 2011-06-16 2016-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI595565B (zh) * 2011-06-17 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6013685B2 (ja) 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
DE112012004061B4 (de) 2011-09-29 2024-06-20 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
DE112012007290B3 (de) 2011-10-14 2017-06-29 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR102097171B1 (ko) * 2012-01-20 2020-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6143423B2 (ja) 2012-04-16 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の製造方法
KR102141977B1 (ko) * 2012-07-20 2020-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP6220597B2 (ja) * 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
TWI709244B (zh) * 2012-09-24 2020-11-01 日商半導體能源研究所股份有限公司 半導體裝置
WO2014054428A1 (ja) * 2012-10-01 2014-04-10 シャープ株式会社 半導体装置
JP5951442B2 (ja) * 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
JP6021586B2 (ja) * 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
JP6293229B2 (ja) * 2012-10-17 2018-03-14 株式会社半導体エネルギー研究所 半導体装置
JP2014239201A (ja) * 2013-05-08 2014-12-18 ソニー株式会社 半導体装置、アンテナスイッチ回路、および無線通信装置
JP6264090B2 (ja) * 2013-07-31 2018-01-24 株式会社リコー 電界効果型トランジスタ、及び電界効果型トランジスタの製造方法
US9691910B2 (en) * 2013-08-19 2017-06-27 Idemitsu Kosan Co., Ltd. Oxide semiconductor substrate and schottky barrier diode
US9455349B2 (en) 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
US9882014B2 (en) * 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6537264B2 (ja) * 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
JP6227396B2 (ja) * 2013-12-20 2017-11-08 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
KR102325158B1 (ko) * 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
US20160005871A1 (en) * 2014-07-04 2016-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
WO2016139560A1 (en) 2015-03-03 2016-09-09 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device including the oxide semiconductor film, and display device including the semiconductor device
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TWI629791B (zh) 2015-04-13 2018-07-11 友達光電股份有限公司 主動元件結構及其製作方法
US9793409B2 (en) * 2016-01-14 2017-10-17 Hon Hai Precision Industry Co., Ltd. Thin film transistor array panel
US10411013B2 (en) * 2016-01-22 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US10483285B2 (en) 2016-06-01 2019-11-19 Innolux Corporation Element substrate and display device
CN107452748B (zh) * 2016-06-01 2020-03-17 群创光电股份有限公司 元件基板以及显示装置
US20170373195A1 (en) * 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN107689391B (zh) * 2016-08-04 2020-09-08 鸿富锦精密工业（深圳）有限公司 薄膜晶体管基板及其制备方法
CN106409920B (zh) * 2016-09-30 2018-03-06 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制备方法、显示装置
JP6448743B2 (ja) * 2017-10-30 2019-01-09 株式会社半導体エネルギー研究所 半導体装置
JPWO2019107046A1 (ja) * 2017-11-28 2020-12-17 Ａｇｃ株式会社 半導体化合物、半導体化合物の層を有する半導体素子、積層体、およびターゲット
JP2020004861A (ja) * 2018-06-28 2020-01-09 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
WO2020250083A1 (ja) * 2019-06-14 2020-12-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
EP3840055A1 (en) * 2019-12-17 2021-06-23 Imec VZW Method of manufacturing a mosfet and an intermediate structure manufactured thereby
US20230110228A1 (en) * 2020-03-19 2023-04-13 Fuzhou Boe Optoelectronics Technology Co., Ltd. Thin-film transistor and preparation method therefor, and display substrate and display panel
US12113115B2 (en) 2021-02-09 2024-10-08 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-graded gate dielectric and methods for forming the same
US11984508B2 (en) * 2021-02-24 2024-05-14 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-modulated active region and methods for forming the same
JP2024121052A (ja) * 2023-02-27 2024-09-06 シャープディスプレイテクノロジー株式会社 アクティブマトリクス基板および液晶表示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090045397A1 (en) * 2005-09-06 2009-02-19 Canon Kabushiki Kaisha Field effect transistor using amorphous oxide film as channel layer, manufacturing method of field effect transistor using amorphous oxide film as channel layer, and manufacturing method of amorphous oxide film
WO2009096608A1 (en) * 2008-01-31 2009-08-06 Canon Kabushiki Kaisha Thin film transistor using an oxide semiconductor and display
US20090236596A1 (en) * 2008-03-24 2009-09-24 Fujifilm Corporation Thin film field effect transistor and display

Family Cites Families (174)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3181692B2 (ja) * 1992-06-26 2001-07-03 富士通株式会社 薄膜トランジスタ及びその製造方法
US6521950B1 (en) * 1993-06-30 2003-02-18 The United States Of America As Represented By The Secretary Of The Navy Ultra-high resolution liquid crystal display on silicon-on-sapphire
JP3282429B2 (ja) * 1995-01-20 2002-05-13 カシオ計算機株式会社 電界効果トランジスタおよびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001085698A (ja) * 1999-09-16 2001-03-30 Toshiba Corp 半導体装置の製造方法
JP3765466B2 (ja) * 2000-08-22 2006-04-12 カシオ計算機株式会社 光電変換素子及びフォトセンサアレイ
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3694737B2 (ja) 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298062A (ja) * 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
CN100371148C (zh) 2002-04-19 2008-02-27 美克司公司 电动订书机
US7189992B2 (en) * 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005072144A (ja) * 2003-08-21 2005-03-17 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器
TWI221341B (en) 2003-09-18 2004-09-21 Ind Tech Res Inst Method and material for forming active layer of thin film transistor
JP4718818B2 (ja) * 2003-10-10 2011-07-06 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) * 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006005116A (ja) * 2004-06-17 2006-01-05 Casio Comput Co Ltd 膜形成方法、半導体膜、及び積層絶縁膜
JP5030406B2 (ja) * 2004-08-30 2012-09-19 株式会社半導体エネルギー研究所 表示装置の作製方法
US7247529B2 (en) 2004-08-30 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
KR100659061B1 (ko) * 2004-09-20 2006-12-19 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 이를 구비한 평판표시장치
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2358355C2 (ru) * 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) * 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) * 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US20060118869A1 (en) 2004-12-03 2006-06-08 Je-Hsiung Lan Thin-film transistors and processes for forming the same
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) * 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2006245031A (ja) 2005-02-28 2006-09-14 Casio Comput Co Ltd 薄膜トランジスタパネル
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP4254743B2 (ja) 2005-05-13 2009-04-15 セイコーエプソン株式会社 薄膜トランジスタの製造方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4873528B2 (ja) 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製造方法
CN101258607B (zh) * 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP2007096129A (ja) * 2005-09-29 2007-04-12 Kyoto Univ 分子トランジスタおよびその製造方法、並びにそれを用いた不揮発性メモリおよび圧電センサ
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4560505B2 (ja) 2005-11-08 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP5250929B2 (ja) 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007305937A (ja) * 2006-05-15 2007-11-22 Sharp Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置、及び液晶表示装置の製造方法
KR101014473B1 (ko) 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
US20070287221A1 (en) 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7906415B2 (en) * 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5412026B2 (ja) * 2006-09-11 2014-02-12 三星ディスプレイ株式會社 配線構造と配線形成方法及び薄膜トランジスタ基板とその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
KR101281167B1 (ko) * 2006-11-22 2013-07-02 삼성전자주식회사 유기발광 디스플레이의 단위 화소부 구동소자 및 그제조방법
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR20080052107A (ko) 2006-12-07 2008-06-11 엘지전자 주식회사 산화물 반도체층을 구비한 박막 트랜지스터
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
JP5466940B2 (ja) * 2007-04-05 2014-04-09 出光興産株式会社 電界効果型トランジスタ及び電界効果型トランジスタの製造方法
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) * 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8566502B2 (en) 2008-05-29 2013-10-22 Vmware, Inc. Offloading storage operations to storage hardware using a switch
KR101402189B1 (ko) 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
WO2009034953A1 (ja) * 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
KR101512818B1 (ko) * 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
EP2086013B1 (en) 2008-02-01 2018-05-23 Samsung Electronics Co., Ltd. Oxide semiconductor transistor
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
JP2009206388A (ja) * 2008-02-29 2009-09-10 Toyama Univ 薄膜トランジスタとその製造方法
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5284669B2 (ja) 2008-04-10 2013-09-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) * 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) * 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5185838B2 (ja) * 2009-01-05 2013-04-17 カシオ計算機株式会社 薄膜トランジスタの製造方法
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) * 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR102246529B1 (ko) * 2009-09-16 2021-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2544237B1 (en) * 2009-09-16 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR102054650B1 (ko) 2009-09-24 2019-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR102148664B1 (ko) * 2009-11-06 2020-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101329849B1 (ko) * 2009-11-28 2013-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR102450889B1 (ko) 2009-12-04 2022-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP5559210B2 (ja) * 2010-01-21 2014-07-23 シャープ株式会社 回路基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090045397A1 (en) * 2005-09-06 2009-02-19 Canon Kabushiki Kaisha Field effect transistor using amorphous oxide film as channel layer, manufacturing method of field effect transistor using amorphous oxide film as channel layer, and manufacturing method of amorphous oxide film
WO2009096608A1 (en) * 2008-01-31 2009-08-06 Canon Kabushiki Kaisha Thin film transistor using an oxide semiconductor and display
US20090236596A1 (en) * 2008-03-24 2009-09-24 Fujifilm Corporation Thin film field effect transistor and display

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Kenji Nomura, Hiromichi Ohta, Kazushige Ueda, Toshio Kamiya, Masahiro Hirano, Hideo Hosono，Thin-Film Transistor Fabricated in Single-Crystalline Transparent Oxide Semiconductor，Science，American Association for the Advancement of Science，Vol. 300 no. 5623，2003年05月23日，pp. 1269-1272 *

Also Published As

Publication number Publication date
CN102648526B (zh) 2015-08-05
JP2020005006A (ja) 2020-01-09
JP2018067745A (ja) 2018-04-26
JP2024045474A (ja) 2024-04-02
JP2022103211A (ja) 2022-07-07
JP6437147B2 (ja) 2018-12-12
US10014415B2 (en) 2018-07-03
US20210091225A1 (en) 2021-03-25
US20160211382A1 (en) 2016-07-21
KR20180077332A (ko) 2018-07-06
US20180308982A1 (en) 2018-10-25
US11342464B2 (en) 2022-05-24
US9324881B2 (en) 2016-04-26
JP5851004B2 (ja) 2016-02-03
JP7066789B2 (ja) 2022-05-13
JP2016048800A (ja) 2016-04-07
US9735284B2 (en) 2017-08-15
JP6742490B2 (ja) 2020-08-19
US20110133191A1 (en) 2011-06-09
US8927349B2 (en) 2015-01-06
WO2011068066A1 (en) 2011-06-09
KR20240129225A (ko) 2024-08-27
JP5619582B2 (ja) 2014-11-05
KR102250803B1 (ko) 2021-05-11
US10505049B2 (en) 2019-12-10
JP2017085182A (ja) 2017-05-18
JP2011139054A (ja) 2011-07-14
US20150097188A1 (en) 2015-04-09
TW201539765A (zh) 2015-10-16
JP2019021949A (ja) 2019-02-07
JP7436554B2 (ja) 2024-02-21
KR20220136513A (ko) 2022-10-07
TW201140827A (en) 2011-11-16
KR20210054603A (ko) 2021-05-13
US20200066915A1 (en) 2020-02-27
JP2016129250A (ja) 2016-07-14
US10861983B2 (en) 2020-12-08
TW201743453A (zh) 2017-12-16
US20220271170A1 (en) 2022-08-25
KR20120099475A (ko) 2012-09-10
US8624245B2 (en) 2014-01-07
US11728437B2 (en) 2023-08-15
US20170330974A1 (en) 2017-11-16
US20230369511A1 (en) 2023-11-16
KR20170100065A (ko) 2017-09-01
TWI502740B (zh) 2015-10-01
JP5899366B1 (ja) 2016-04-06
CN102648526A (zh) 2012-08-22
JP2015015495A (ja) 2015-01-22
JP2020174222A (ja) 2020-10-22
TWI624067B (zh) 2018-05-11
KR102450889B1 (ko) 2022-10-06
KR20190130672A (ko) 2019-11-22
CN104992962A (zh) 2015-10-21
KR102696119B1 (ko) 2024-08-20
JP6095818B2 (ja) 2017-03-15
CN104992962B (zh) 2018-12-25
US20140106506A1 (en) 2014-04-17

Similar Documents

Publication Publication Date Title
US11342464B2 (en) Semiconductor device comprising first and second insulating layer each has a tapered shape
US8314637B2 (en) Non-volatile latch circuit and logic circuit, and semiconductor device using the same
US20150200657A1 (en) Nonvolatile Latch Circuit And Logic Circuit, And Semiconductor Device Using The Same