JP6095818B2 - 半導体装置 - Google Patents

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Description

開示する発明の技術分野は、酸化物半導体を用いた半導体装置およびその作製方法に関す
るものである。ここで、半導体装置とは、半導体特性を利用することで機能する素子およ
び装置全般を指す。
電界効果型トランジスタは、最も広く用いられている半導体素子の一つである。電界効果
型トランジスタに用いられる材料は、その用途に応じて様々であるが、特に、シリコンを
含む半導体材料が多く用いられている。
シリコンを用いた電界効果型トランジスタは、多くの用途に対して要求される特性を満た
す。例えば、高速動作が必要な集積回路などの用途には単結晶シリコンを用いることで、
その要求が満たされる。また、表示装置などの大面積用途に対しては、非晶質シリコンを
用いることで、その要求を満たすことができる。
このように、シリコンは汎用性が高く、様々な用途に用いることが可能であるが、近年で
は半導体材料に対して、汎用性と共に一層の性能を求める傾向にある。例えば、大面積表
示装置の高性能化という観点からは、スイッチング素子の高速動作を実現するために、大
面積化が容易で、且つ非晶質シリコンを超える性能を有する半導体材料が求められている
。
このような状況において、酸化物半導体を用いた電界効果型トランジスタ（ＦＥＴとも呼
ぶ）に関する技術が注目されている。例えば、特許文献１には、ホモロガス化合物ＩｎＭ
Ｏ３（ＺｎＯ）ｍ（Ｍ＝Ｉｎ、Ｆｅ、Ｇａ、またはＡｌ、ｍ＝１以上５０未満の整数）を
用いた透明薄膜電界効果型トランジスタが開示されている。
また、特許文献２には、Ｉｎ、Ｇａ、Ｚｎを含む非晶質酸化物半導体であって電子キャリ
ア密度が１０１８／ｃｍ３未満であるものを用いた電界効果型トランジスタが開示されて
いる。なお、当該文献において、非晶質酸化物半導体の原子数の比は、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：ｍ（ｍ＜６）である。
さらに、特許文献３には、微結晶を含む非晶質酸化物半導体を活性層とする電界効果型ト
ランジスタが開示されている。
特開２００４−１０３９５７号公報 国際公開第０５／０８８７２６号 特開２００６−１６５５２９号公報
特許文献３においては、結晶状態における組成をＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＝６未満
の整数）とする旨の開示がある。また、特許文献３の実施例１においては、ＩｎＧａＯ３
（ＺｎＯ）４の場合について開示されている。しかしながら、このような酸化物半導体を
用いる場合であっても、十分な特性が得られていないというのが実情であった。
上記問題点に鑑み、新たな構造の酸化物半導体層を用いた新たな構造の半導体装置を提供
することを目的の一とする。
開示する発明では、高純度化され、かつ、結晶領域を備えた酸化物半導体層を用いて半導
体装置を構成する。結晶領域は、例えば、電気的異方性を有する領域である。または、不
純物の侵入を抑制する領域である。
例えば、以下のような構成を採用することができる。
開示する発明の一態様は、絶縁表面上の結晶領域を有する酸化物半導体層と、酸化物半導
体層と接するソース電極層およびドレイン電極層と、酸化物半導体層、ソース電極層、お
よびドレイン電極層を覆うゲート絶縁層と、ゲート絶縁層上の、結晶領域と重畳する領域
のゲート電極層と、を有し、結晶領域は、酸化物半導体層の表面と略垂直な方向にｃ軸が
配向する結晶を有する領域である半導体装置である。なお、本明細書等において「略垂直
」とは、垂直方向から±１０°以内の状態を言うものとする。
開示する発明の別の一態様は、絶縁表面上の第１のゲート電極層と、第１のゲート電極層
を覆う第１のゲート絶縁層と、第１のゲート絶縁層上の結晶領域を有する酸化物半導体層
と、酸化物半導体層と接するソース電極層およびドレイン電極層と、酸化物半導体層、ソ
ース電極層、およびドレイン電極層を覆う第２のゲート絶縁層と、第２のゲート絶縁層上
の、結晶領域と重畳する領域の第２のゲート電極層と、を有し、結晶領域は、酸化物半導
体層の表面と略垂直な方向にｃ軸が配向する結晶を有する領域である半導体装置である。
また、ソース電極層およびドレイン電極層の上に、ソース電極層およびドレイン電極層と
略同一形状の絶縁層を有していても良い。なお、本明細書等において「略同一」の表現は
、厳密に同一であることを要しない趣旨で用いるものであり、同一と見なすことができる
範囲が含まれる。例えば、一のエッチング処理によって形成される場合の差異は許容され
る。また、厚さまで同一であることは要しない。
また、酸化物半導体層と接する部分に酸素との親和性が低い材料を用いたソース電極層お
よびドレイン電極層を有していても良い。
また、酸化物半導体層の上記結晶領域以外の領域（例えば、チャネル形成領域以外の領域
）は、非晶質構造としても良い。
また、酸化物半導体層の表面の高低差は、ゲート電極層と重畳する領域において１ｎｍ以
下であっても良い。
開示する発明の別の一態様は、絶縁表面上に酸化物半導体層を形成し、酸化物半導体層上
に導電層を形成し、導電層をエッチングすることにより、ソース電極層およびドレイン電
極層を形成し、熱処理を行うことにより、該酸化物半導体層の表面と略垂直な方向にｃ軸
が配向する結晶領域を形成し、酸化物半導体層、ソース電極層、およびドレイン電極層を
覆うようにゲート絶縁層を形成し、ゲート絶縁層上の結晶領域と重畳する領域にゲート電
極層を形成する、半導体装置の作製方法である。
開示する発明の別の一態様は、絶縁表面上に第１のゲート電極層を形成し、第１のゲート
電極層を覆うように第１のゲート絶縁層を形成し、第１のゲート絶縁層上に酸化物半導体
層を形成し、酸化物半導体層上に導電層を形成し、導電層をエッチングすることにより、
ソース電極層およびドレイン電極層を形成し、熱処理を行うことにより、該酸化物半導体
層の表面と略垂直な方向にｃ軸が配向する結晶領域を形成し、酸化物半導体層、ソース電
極層、およびドレイン電極層を覆うように第２のゲート絶縁層を形成し、第２のゲート絶
縁層上の結晶領域と重畳する領域に第２のゲート電極層を形成する、半導体装置の作製方
法である。
上記において、熱処理を５５０℃以上８５０℃以下、好ましくは、５５０℃以上７５０℃
以下の温度条件で行っても良い。また、導電層をエッチングする際に、酸化物半導体層の
一部を除去しても良い。また、ソース電極層およびドレイン電極層の上に、ソース電極層
およびドレイン電極層と略同一形状の絶縁層を形成しても良い。
また、酸化物半導体層と接する部分に酸素との親和性が低い材料を用いてソース電極層お
よびドレイン電極層を形成しても良い。
また、酸化物半導体層として非晶質構造の酸化物半導体層を形成し、上記結晶領域以外の
領域（例えば、チャネル形成領域以外の領域）を非晶質構造として残存させても良い。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
層」の表現であれば、ゲート絶縁層とゲート電極層との間に他の構成要素を含むものを除
外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言
及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合をなどをも含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
開示する発明では、高純度化された酸化物半導体層を半導体装置に用いる。高純度化とは
、酸化物半導体のｎ型化の要因である水素を、酸化物半導体層中から極力排除すること、
または、酸化物半導体層に不足する酸素を供給して、酸化物半導体層中の酸素欠乏に起因
する欠陥を低減すること、の少なくとも一方を含む概念である。
当該高純度化は、酸化物半導体層を真性（ｉ型）とするために行われる。酸化物半導体は
一般にｎ型であるため、オフ電流が高い。オフ電流が高いと、スイッチング特性が不十分
になり、半導体装置として適当ではない。このため、酸化物半導体層を高純度化し、ｉ型
またはそれに近づけるのである。
また、開示する発明では、結晶領域を有する酸化物半導体層を半導体装置に用いる。
電気的異方性を有する結晶領域を備えた酸化物半導体層では、結晶領域を備えない酸化物
半導体層と比較して、酸化物半導体層の電気的特性は異なるものになる。例えば、酸化物
半導体層の表面と略垂直な方向にｃ軸が配向する結晶領域を備えた酸化物半導体層では、
酸化物半導体層の表面に平行な方向の導電性が向上し、酸化物半導体層の表面に垂直な方
向の絶縁性が向上する。
このように、結晶領域を有する酸化物半導体層を半導体装置に用いることで、電気的特性
の優れた新たな半導体装置を実現できる。
半導体装置を説明するための断面図。 酸化物半導体を用いたトランジスタの断面図。 図２のＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電圧（ＶＧ＜０）が与えられた状態示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 シリコン（Ｓｉ）において、ホットキャリア注入に要するエネルギーを示す図。 Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（ＩＧＺＯ）において、ホットキャリア注入に要するエネルギーを示す図。 短チャネル効果に関するデバイスシミュレーションの結果を示す図。 短チャネル効果に関するデバイスシミュレーションの結果を示す図。 Ｃ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ Ｖｏｌｔａｇｅ）特性を示す図。 Ｖｇと（１／Ｃ）２との関係を示す図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための図。 半導体装置を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を用いた電子機器を説明するための図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図１乃至図１６を参照して説明する。
〈半導体装置の構成〉
図１は、半導体装置の構成の一例であるトランジスタ１５０を示す断面図である。なお、
トランジスタ１５０は、ｎ型トランジスタであるものとして説明するが、ｐ型トランジス
タとしても良い。
トランジスタ１５０は、基板１００上に絶縁層１０２を介して設けられた酸化物半導体層
１０６ａと、酸化物半導体層１０６ａ中の結晶領域１１０と、酸化物半導体層１０６ａと
電気的に接続するソース電極層またはドレイン電極層１０８ａ、およびソース電極層また
はドレイン電極層１０８ｂと、酸化物半導体層１０６ａ、ソース電極層またはドレイン電
極層１０８ａ、およびソース電極層またはドレイン電極層１０８ｂを覆うゲート絶縁層１
１２と、ゲート絶縁層１１２上のゲート電極層１１４と、を有する（図１参照）。ここで
、図１（Ａ）には、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層
またはドレイン電極層１０８ｂが積層構造の場合を、図１（Ｂ）には、ソース電極層また
はドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂが単層
構造の場合を、それぞれ示している。なお、単層構造とする場合には、良好なテーパー形
状の実現が容易である。
また、トランジスタ１５０上には、層間絶縁層１１６および層間絶縁層１１８が設けられ
ている。なお、層間絶縁層１１６および層間絶縁層１１８は必須の構成要素ではないから
、適宜省略等しても構わない。
酸化物半導体層１０６ａには、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の
材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ
系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ
−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−
Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ
系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、一元系金属酸化物であ
るＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などが用いられる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム
（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、
コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ
、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層１０６ａは、水素などの不純物が十分に除去され、酸素が供給されること
により高純度化されたものであることが望ましい。具体的には、酸化物半導体層１０６ａ
の水素濃度は５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望
ましくは５×１０１７／ｃｍ３以下とする。なお、水素濃度が十分に低減され、酸素が供
給されることにより高純度化された酸化物半導体層１０６ａでは、不純物元素が添加され
たシリコンにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さ
いキャリア密度の値（例えば、１×１０１２／ｃｍ３未満、望ましくは、１．４５×１０
１０／ｃｍ３未満）をとる。このように、ｉ型化または実質的にｉ型化された酸化物半導
体を用いることで、極めて優れたオフ電流特性のトランジスタ１５０を得ることができる
。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが
−５Ｖから−２０Ｖの範囲では、オフ電流は１×１０−１３Ａ以下である。なお、上述の
酸化物半導体層１０６ａ中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎ
ｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
ここで、酸化物半導体層１０６ａは、結晶領域１１０を有する。当該領域は、酸化物半導
体層１０６ａの表面を含む領域、つまり、ゲート絶縁層１１２と接する部位を含む領域に
相当する。
上記結晶領域１１０は、酸化物半導体層１０６ａの表面と略垂直な方向にｃ軸が配向する
結晶を有する領域であることが望ましい。例えば、結晶領域１１０を、ｃ軸が酸化物半導
体層１０６ａの表面に対して略垂直な方向に配向する結晶粒を含む領域とすることができ
る。ここで、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。なお、結
晶領域１１０は、酸化物半導体層１０６ａの表面近傍（例えば、表面からの距離（深さ）
が１０ｎｍ以下）のみとしても良いし、酸化物半導体層１０６ａの裏面にまで達するよう
にしても良い。
また、結晶領域１１０は、板状の結晶（板状結晶）であることが望ましい。ここで、板状
の結晶（板状結晶）とは、平面的に発達した結晶であって、薄板の如き形状を有する結晶
を言う。また、結晶領域の厚さは、２ｎｍ以上１０ｎｍ以下とするのが好適である。
なお、酸化物半導体層１０６ａは、上記材料を用いた非晶質構造、非単結晶構造（微結晶
構造、多結晶構造などを含む）のいずれの構造をも取り得る。一方、結晶領域１１０は、
非単結晶構造などの構造とするのが好適である。少なくとも、結晶領域１１０は、酸化物
半導体層１０６ａの他の領域より結晶性が高められた領域とするのがよい。
このような結晶領域１１０を含むことで、酸化物半導体層１０６ａには電気的な異方性が
与えられる。
なお、酸化物半導体層１０６ａの表面は、チャネル形成領域（ゲート電極層と重畳する領
域）において、少なくとも所定の平坦性を有していることが望ましい。例えば、酸化物半
導体層１０６ａ表面の高低差は、チャネル形成領域において、１ｎｍ以下（好ましくは、
０．２ｎｍ以下）とする。酸化物半導体層１０６ａの結晶領域１１０が多結晶などによっ
て構成される場合には、隣接する結晶粒において、ａ−ｂ面が一致しない場合がある。つ
まり、結晶粒間において、ａ軸およびｂ軸に平行に存在するレイヤーにずれが生じること
がある。このようなずれの存在により、電気伝導度は低下するおそれがあるから、チャネ
ル形成領域では、ａ軸およびｂ軸に平行なレイヤーは一致していることが望ましい。
以上のように、高純度化され、かつ、結晶領域１１０を有する酸化物半導体層１０６ａを
用いることにより、良好な電気特性を有する半導体装置を実現することができる。
また、結晶領域１１０は、酸化物半導体層１０６ａの他の領域と比較して安定であるため
、これを形成することで、酸化物半導体層１０６ａへの不純物（例えば水分など）の侵入
を抑制することが可能である。このため、酸化物半導体層１０６ａの信頼性を向上させる
ことができる。また、結晶領域１１０は、酸化物半導体層１０６ａの他の領域と比較して
安定であるため、この部分をチャネル形成領域として用いることで、安定したトランジス
タ特性が得られる。
以下、酸化物半導体を高純度化、真性化（ｉ型化）することの意義、酸化物半導体を用い
て半導体装置を構成することのメリット、などについて簡単に説明する。
〈酸化物半導体の真性化〉
酸化物半導体において、ＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）等の物性研究は多
くなされているが、これらの研究は、欠陥の準位そのものを十分に減らすという思想を含
まない。開示する発明の一態様では、ＤＯＳ増大の原因たり得る水や水素を酸化物半導体
中より除去することで、高純度化し、真性化（ｉ型化）した酸化物半導体を作製する。こ
れは、ＤＯＳそのものを十分に減らすという思想に立脚するものである。そして、これに
よって極めて優れた工業製品の製造を可能とするものである。
なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。この
ため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥によるＤ
ＯＳを減少させることにより、酸化物半導体をさらに高純度化、真性化（ｉ型化）するの
は好適である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、２０
０℃〜４００℃、代表的には２５０℃程度の温度条件での熱処理を行うことで、当該酸化
膜から酸素を供給して、酸素欠陥に起因するＤＯＳを減少させることが可能である。また
、以下で述べる第１〜第３の熱処理中に、不活性ガスを、酸素を含むガスに切り替えても
良い。第１〜第３の熱処理に続けて、酸素雰囲気、または水素や水を十分に除去した雰囲
気における降温過程を経ることで、酸化物半導体中に酸素を供給することも可能である。
酸化物半導体の特性を悪化させる要因は、過剰な水素による伝導帯下０．１〜０．２ｅＶ
の浅い準位や、酸素欠損による深い準位、などに起因するものと考えられる。これらの欠
陥を無くすために、水素を徹底的に除去し、酸素を十分に供給するという技術思想は正し
いものであろう。
なお、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、水や水素
などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することでｉ
型化を実現する。この点、シリコンなどのように不純物元素を添加してのｉ型化ではなく
、従来にない技術思想を含むものといえる。
〈他の半導体材料との比較におけるプロセス上の優位点〉
酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素（例えば、４Ｈ−Ｓｉ
Ｃ）などがある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャリ
ア密度はその一例である。フェルミ・ディラック分布に従えば、酸化物半導体の少数キャ
リアは１０−７／ｃｍ３程度と見積もられるが、これは、４Ｈ−ＳｉＣにおける６．７×
１０−１１／ｃｍ３と同様、極めて低い値である。シリコンの真性キャリア密度（１．４
５×１０１０／ｃｍ３程度）と比較すれば、その程度が並はずれていることが良く理解で
きる。
また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−Ｓ
ｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体と炭化珪素とは共通している。
一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プ
ロセス温度である。炭化珪素は一般に１５００℃〜２０００℃の熱処理を必要とするから
、他の半導体材料を用いた半導体素子との積層構造は困難である。このような高い温度で
は、半導体基板や半導体素子などが破壊されてしまうためである。他方、酸化物半導体は
、８５０℃以下、好ましくは、７５０℃以下の熱処理で作製することが可能であり、他の
半導体材料を用いて集積回路を形成した上で、酸化物半導体による半導体素子を形成する
ことが可能となる。
また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能
であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較
してエネルギーコストを十分に低くすることができるという利点を有する。さらに、炭化
珪素は結晶欠陥や意図せずに混入した微量の不純物がキャリアを発生させる要因となる。
このため、理論的には、炭化珪素で、本発明の酸化物半導体と同等な低キャリア密度が得
られるが、現実には、上記のような理由により１０１２／ｃｍ３未満のキャリア密度を得
ることは難しい。上記のことは、同じくワイドギャップ半導体として知られている窒化ガ
リウムと酸化物半導体との比較に関しても言える
＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図２乃至図５を用いて説
明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのす
べてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に
過ぎず、発明の有効性に影響を与えるものではないことを付記する。
図２は、酸化物半導体を用いたトランジスタ（薄膜トランジスタ）の断面図である。ゲー
ト電極（ＧＥ１）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ
、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられ、ソース電極（Ｓ）お
よびドレイン電極（Ｄ）を覆うように絶縁層が設けられている。
図３には、図２のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図
３中の黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷（−ｑ，＋ｑ
）を有している。ドレイン電極に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電
極に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極に正の電圧（ＶＧ＞０）を印
加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために
電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示
す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状
態を示す。
図４には、図２におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。
図４（Ａ）は、ゲート電極（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態であり、
ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している。ま
た、図４（Ｂ）は、ゲート電極（ＧＥ１）に負の電圧（ＶＧ＜０）が印加された状態であ
り、オフ状態（少数キャリアは流れない状態）である場合を示す。
図５は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を
示す。
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、
従来の酸化物半導体はｎ型であり、そのフェルミ準位（ＥＦ）は、バンドギャップ中央に
位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化
物半導体において水素の一部はドナーとなりｎ型化する要因の一つであることが知られて
いる。
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれな
いように高純度化することにより真性（ｉ型）とし、または真性とせんとしたものである
。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極力除去
することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴と
している。これにより、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同程度とす
ることができる。
酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶで、電子親和力（χ）は４．３Ｖ
と言われている。ソース電極およびドレイン電極を構成するチタン（Ｔｉ）の仕事関数は
、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面に
おいて、電子に対してショットキー型の障壁は形成されない。
このとき電子は、図４（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体
との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
また、図４（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少数
キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純
度化することにより、真性（ｉ型）とし、または実質的に真性となるため、ゲート絶縁層
との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を
形成できるものが要求される。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波
数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング
法で作製される絶縁層などを用いることが好ましい。
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅（Ｗ）が１×１０４μｍ、チャネル長
（Ｌ）が３μｍの場合には、１０−１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．のサブス
レッショルドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）が実現され得る。
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高
純度化することにより、トランジスタの動作を良好なものとすることができる。
〈酸化物半導体を用いたトランジスタのホットキャリア劣化耐性〉
次に、酸化物半導体を用いたトランジスタのホットキャリア劣化耐性につき、図６及び図
７を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定して
おり、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくま
でも一考察に過ぎないことを付記する。
ホットキャリア劣化の主要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入）
とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。なお、以下では簡
単のため、電子のみを考慮する。
ＣＨＥ注入とは、半導体層中においてゲート絶縁層の障壁以上のエネルギーを有するよう
になった電子が、ゲート絶縁層などに注入される現象をいう。電子へのエネルギーの授与
は、電子が低電界で加速される事によって行われる。
ＤＡＨＣ注入とは、高電界により加速された電子の衝突によって生じる新たな電子がゲー
ト絶縁層などに注入される現象を言う。ＤＡＨＣ注入とＣＨＥ注入との相違は、衝突イオ
ン化によるアバランシェ降伏を伴うか否かにある。なお、ＤＡＨＣ注入では、半導体のバ
ンドギャップ以上の運動エネルギーを持つ電子が必要となる。
図６および図７に、シリコン（Ｓｉ）とＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（ＩＧＺ
Ｏ）のバンド構造から見積もった各種ホットキャリア注入に要するエネルギーを示す。図
６および図７においては、左がＣＨＥ注入、右がＤＡＨＣ注入を表す。
シリコンでは、ＣＨＥ注入よりもＤＡＨＣ注入による劣化が深刻となる。これは、シリコ
ンのバンドギャップが小さく、アバランシェ降伏が生じやすいことに起因している。シリ
コン中において衝突せずに加速されるキャリア（例えば電子）はごく僅かであるので、そ
のことによるＣＨＥ注入の確率自体は低いのだが、アバランシェ降伏によりゲート絶縁層
の障壁を越えられる電子の数が増加することによって、ゲート絶縁層に注入される電子が
増加するためである。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体では、ＣＨＥ注入に必要なエネルギーはシリコン
の場合と大きく異ならないが、ＤＡＨＣ注入に必要なエネルギーは、バンドギャップの広
さからＣＨＥ注入に必要はエネルギーと同程度となる。つまり、ＤＡＨＣ注入の確率は低
い。
一方、シリコンと同様に、衝突せずに加速されるキャリア（例えば電子）もごく僅かであ
るので、そのことによるＣＨＥ注入の確率自体も低い。つまり、シリコンと比較してホッ
トキャリア劣化の耐性は高いのである。
〈酸化物半導体を用いたトランジスタにおける短チャネル効果〉
次に、酸化物半導体を用いたトランジスタにおける短チャネル効果に関し、図８および図
９を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定して
おり、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくま
でも一考察に過ぎないことを付記する。
短チャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化
する電気特性の劣化をいう。短チャネル効果は、ドレインの効果がソースにまでおよぶこ
とに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値
の増大、漏れ電流の増大などがある。
ここでは、デバイスシミュレーションを用い、短チャネル効果を抑制することができる構
造に関して検証した。具体的には、キャリア密度および酸化物半導体層の厚さを異ならせ
た４種類のモデルを用意して、チャネル長（Ｌ）としきい値電圧（Ｖｔｈ）の関係を確認
した。モデルとしては、ボトムゲート構造のトランジスタを採用し、キャリア密度を１．
７×１０−８／ｃｍ３、または１．０×１０１５／ｃｍ３のいずれかとし、酸化物半導体
層の厚さを１μｍ、または３０ｎｍのいずれかとした。なお、酸化物半導体としてＩｎ−
Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を、ゲート絶縁層として１００ｎｍの厚さの酸化窒化珪
素膜を採用した。
なお、トップゲート構造とボトムゲート構造では、計算結果に大きな相違はない。
計算結果を図８および図９に示す。図８は、キャリア密度が１．７×１０−８／ｃｍ３の
場合、図９は、キャリア密度が１．０×１０１５／ｃｍ３の場合である。当該結果は、酸
化物半導体を用いたトランジスタにおいて、酸化物半導体層の厚さを小さくすることで、
短チャネル効果を抑制できることを示すものといえる。例えば、チャネル長が１μｍ程度
の場合、キャリア密度が十分に小さい酸化物半導体層であっても、その厚さを３ｎｍ〜５
０ｎｍ程度、好ましくは３ｎｍ〜２０ｎｍ程度とすれば、短チャネル効果を十分に抑制で
きることが理解される。
〈酸化物半導体のキャリア密度〉
開示する発明に係る技術思想の一は、酸化物半導体層におけるキャリア密度を十分に小さ
くし、できる限り真性（ｉ型）に近づけようとするものである。以下、キャリア密度の求
め方、および、酸化物半導体層において測定したキャリア密度に関し、図１０および図１
１を参照して説明する。
酸化物半導体層中のキャリア密度は、酸化物半導体層を用いたＭＯＳキャパシタを作製し
、当該ＭＯＳキャパシタのＣＶ測定（Ｃａｐａｃｉｔａｎｃｅ Ｖｏｌｔａｇｅ Ｍｅａ
ｓｕｒｅｍｅｎｔ）の結果（ＣＶ特性）を評価することで求めることが可能である。
キャリア密度の測定は、次の（１）−（３）の手順で行う。（１）ＭＯＳキャパシタのゲ
ート電圧Ｖｇと、容量Ｃとの関係をプロットしたＣ−Ｖ特性を取得する。（２）当該Ｃ−
Ｖ特性からゲート電圧Ｖｇと、（１／Ｃ）２との関係を表すグラフを取得し、当該グラフ
において弱反転領域での（１／Ｃ）２の微分値を求める。（３）得られた微分値を、キャ
リア密度Ｎｄを表す以下の式（１）に代入する。なお、式（１）において、ｅは電気素量
、ε０は真空の誘電率、εは酸化物半導体の比誘電率である。
測定に係る試料として、次の構造のＭＯＳキャパシタを用いた。
ＭＯＳキャパシタの構造：ガラス基板上に３００ｎｍの厚さのチタン層を有し、チタン層
上に１００ｎｍの厚さの窒化チタン層を有し、窒化チタン層上にＩｎ−Ｇａ−Ｚｎ−Ｏ系
の酸化物半導体（ａ−ＩＧＺＯ）を用いた２μｍの厚さの酸化物半導体層を有し、酸化物
半導体層上に３００ｎｍの厚さの酸窒化珪素層を有し、酸窒化珪素層上に３００ｎｍの銀
層を有する。
なお、酸化物半導体層は、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲット
（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］）を用いたスパッタリング法により
形成した。また、酸化物半導体層の形成雰囲気は、アルゴンと酸素の混合雰囲気（流量比
は、Ａｒ：Ｏ２＝３０（ｓｃｃｍ）：１５（ｓｃｃｍ））とした。
図１０にはＣ−Ｖ特性を、図１１にはＶｇと（１／Ｃ）２との関係を、それぞれ示す。図
１１の弱反転領域における（１／Ｃ）２の微分値から式（１）を用いて得られたキャリア
密度は、６．０×１０１０／ｃｍ３であった。
このように、ｉ型化または実質的にｉ型化された酸化物半導体（例えば、キャリア密度が
１×１０１２／ｃｍ３未満、さらに望ましくは、１．４５×１０１０／ｃｍ３未満）を用
いることで、極めて優れたオフ電流特性のトランジスタを得ることが可能である。
以上、酸化物半導体、特に、高純度化され、真性化された酸化物半導体を用いることで、
様々な効果を得ることができることが理解される。そして、開示する発明のように、真性
化された酸化物半導体層を結晶構造で実現することにより、優れた特性の新たな半導体装
置が実現する。
〈半導体装置の作製方法〉
次に、半導体装置の構成の一例であるトランジスタ１５０の作製方法について図１２およ
び図１３を参照して説明する。
まず、基板１００上に、絶縁層１０２を形成する。そして、絶縁層１０２上に酸化物半導
体層１０６を形成する（図１２（Ａ）参照）。
基板１００は、絶縁表面を有する基板であればよく、例えば、ガラス基板とすることがで
きる。ガラス基板は無アルカリガラス基板であることが望ましい。無アルカリガラス基板
には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケ
イ酸ガラス等のガラス材料が用いられる。他にも、基板１００として、セラミック基板、
石英基板、サファイア基板等の絶縁体でなる絶縁性基板、シリコン等の半導体材料でなる
半導体基板の表面を絶縁材料で被覆したもの、金属やステンレス等の導電体でなる導電性
基板の表面を絶縁材料で被覆したものを用いることができる。
絶縁層１０２は下地として機能するものであり、ＣＶＤ法やスパッタリング法等を用いて
形成することができる。また、絶縁層１０２は、酸化珪素、窒化珪素、酸化窒化珪素、窒
化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成す
るのが好適である。なお、絶縁層１０２は、単層構造としても良いし、積層構造としても
良い。絶縁層１０２の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下
とすることができる。ここで、絶縁層１０２は必須の構成要素ではないから、絶縁層１０
２を設けない構成とすることも可能である。
なお、絶縁層１０２に水素や水などが含まれると、水素の酸化物半導体層への侵入や、水
素による酸化物半導体層中の酸素の引き抜きなどが生じ、トランジスタの特性が悪化する
おそれがある。よって、絶縁層１０２は、できるだけ水素や水を含まないように形成する
ことが望ましい。
例えば、スパッタリング法などを用いる場合には、処理室内の残留水分を除去した状態で
絶縁層１０２を形成することが望ましい。また、処理室内の残留水分を除去するためには
、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの、吸着型の真空
ポンプを用いることが望ましい。ターボポンプにコールドトラップを加えたものを用いて
もよい。クライオポンプなどを用いて排気した処理室は、水素や水などが十分に除去され
ているため、絶縁層１０２に含まれる不純物の濃度を低減することができる。
また、絶縁層１０２を形成する際には、水素や水などの不純物が、濃度ｐｐｍ程度（望ま
しくは、濃度ｐｐｂ程度）にまで低減された高純度ガスを用いることが望ましい。
酸化物半導体層１０６は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料
や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の
材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚ
ｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ
−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の
材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、一元系金属酸化物であるＩ
ｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いて形成することができ
る。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム
（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、
コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ
、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。
本実施の形態では、酸化物半導体層１０６としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体
成膜用ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することと
する。
酸化物半導体層１０６をスパッタリング法で作製するためのターゲットとしては、例えば
、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、
Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲットの組成比は、Ｉｎ：Ｇａ：Ｚｎ＝
１：ｘ：ｙ（ｘは０以上２以下、ｙは１以上５以下）とする。例えば、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３
：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いても良い
。また、酸化物半導体成膜用ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔ
ｏｍ比］の組成比を有するターゲット、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ
比］、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有す
るターゲットを用いることもできる。本実施の形態では、後に熱処理を行い、意図的に酸
化物半導体層を結晶化させるため、結晶化が生じやすい酸化物半導体層を形成可能な酸化
物半導体成膜用ターゲットを用いることが好ましい。
酸化物半導体成膜用ターゲット中の酸化物半導体の相対密度は８０％以上、好ましくは９
５％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体成膜用
ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成すること可能である
。
酸化物半導体層１０６の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度数ｐｐｍ程度
（望ましくは濃度数ｐｐｂ程度）にまで除去された高純度ガス雰囲気を用いるのが好適で
ある。
酸化物半導体層１０６の形成の際には、例えば、減圧状態に保持された処理室内に基板を
保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下に熱
する。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガス
を導入し、金属酸化物をターゲットとして酸化物半導体層１０６を形成する。基板を熱し
ながら酸化物半導体層１０６を形成することにより、酸化物半導体層１０６に含まれる不
純物を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内
の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、
クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができ
る。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポン
プを用いて排気した処理室は、水素や水などが除去されているため、酸化物半導体層１０
６の不純物濃度を低減できる。
酸化物半導体層１０６の形成条件としては、例えば、基板とターゲットの間との距離が１
７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１０
０％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混
合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用い
ると、ごみ（成膜時に形成される粉状もしくはフレーク状の物質）が軽減でき、膜厚分布
も均一となるため好ましい。酸化物半導体層１０６の厚さは、２ｎｍ以上２００ｎｍ以下
、好ましくは５ｎｍ以上３０ｎｍ以下とする。ただし、適用する酸化物半導体材料や用途
などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択す
ればよい。
なお、酸化物半導体層１０６をスパッタ法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、絶縁層１０２の表面の付着物を除去するのが
好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲット
にイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表
面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン
雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法など
がある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用し
てもよい。
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層１０６を加工して、
島状の酸化物半導体層１０６ａを形成する（図１２（Ｂ）参照）。
酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用
いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を
所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスや
エッチング液、エッチング時間、温度等）は適宜設定する。
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結
合型プラズマ）エッチング法などを用いることができる。この場合にも、エッチング条件
（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極
温度等）は適宜設定する必要がある。
ドライエッチングに用いることができるエッチングガスには、例えば、塩素を含むガス（
塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４
）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス
、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフ
ルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスに
ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い
。
ウェットエッチングに用いることができるエッチング液としては、燐酸と酢酸と硝酸を混
ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５
：２：２）などがある。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用い
てもよい。
その後、酸化物半導体層１０６ａに対して、熱処理（第１の熱処理）を行うことが望まし
い。この第１の熱処理によって酸化物半導体層１０６ａ中の水（水酸基を含む）や水素な
どを除去することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満
、好ましくは４００℃以上５５０℃未満とすることができる。なお、第１の熱処理に、後
の第２の熱処理（結晶領域を形成するための熱処理）を兼ねさせても良い。この場合には
、熱処理の温度は、５５０℃以上８５０℃以下とすることが好適である。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に基板１００を導入し、窒素雰囲気下
、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１０６ａは大気
に触れさせず、水や水素の混入が行われないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の高温に熱した不活性ガス雰囲気中に
基板を投入し、数分間熱した後、当該不活性ガス雰囲気から基板を取り出すＧＲＴＡ処理
を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短
時間の熱処理であるため、基板の耐熱温度を超える温度条件であっても適用が可能となる
。例えば、ガラス基板を用いる場合、耐熱温度（歪み点）を超える温度では基板のシュリ
ンクが問題となるが、短時間の熱処理の場合にはこれは問題とならない。なお、処理中に
、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の
熱処理を行うことで、酸素欠損に起因する欠陥を低減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型化または実質的にｉ型化さ
れた酸化物半導体層１０６ａを形成することで、極めて優れた特性のトランジスタ１５０
を実現することができる。
なお、第１の熱処理は、島状の酸化物半導体層１０６ａに加工する前の酸化物半導体層１
０６に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板１００を
取り出し、フォトリソグラフィ工程を行うことになる。
第１の熱処理には水素や水を除去する効果があるから、第１の熱処理を、脱水化処理、脱
水素化処理などと呼ぶこともできる。当該脱水化処理、脱水素化処理は、酸化物半導体層
の形成後、酸化物半導体層１０６ａ上にソース電極層またはドレイン電極層を積層させた
後、ソース電極層またはドレイン電極層上にゲート絶縁層を形成した後、などのタイミン
グにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回
に限らず複数回行っても良い。
次に、酸化物半導体層１０６ａに接するように導電層１０８を形成する（図１２（Ｃ）参
照）。
導電層１０８は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ
法を用いて形成することができる。また、導電層１０８は、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を
成分とする合金等を用いて形成することができる。マンガン、マグネシウム、ジルコニウ
ム、ベリリウムのいずれか一または複数を含む材料を用いてもよい。また、アルミニウム
に、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムか
ら選ばれた元素を一または複数含有させた材料を用いてもよい。
また、導電層１０８は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化
物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）
、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）
、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材
料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層１０８は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば
、チタン膜上にアルミニウム膜と、該アルミニウム膜上にチタン膜が積層された三層の積
層構造や、モリブデン膜上にアルミニウム膜と、該アルミニウム膜上にモリブデン膜を積
層した三層の積層構造を適用することができる。また、アルミニウム膜とタングステン膜
を積層した二層の積層構造、銅膜とタングステン膜を積層した二層の積層構造、アルミニ
ウム膜とモリブデン膜を積層した二層の積層構造とすることもできる。勿論、単層、また
は四層以上の積層構造としてもよい。単層構造とする場合には、例えば、チタン膜の単層
構造とするのが好適である。チタン膜の単層構造を用いると、後のエッチングの際に良好
なテーパー形状を形成するエッチングを実現することができる。ここでは、チタン膜とア
ルミニウム膜とチタン膜の３層構造を適用することとする。
なお、導電層１０８の、酸化物半導体層１０６ａと接する部分には、酸素を引き抜く効果
の低い材料（酸素との親和性が低い材料）を用いても良い。このような材料としては、例
えば、窒化チタンや窒化タングステン、白金などがある。導電層１０８の構造は、上述と
同様、単層構造としても積層構造としても良い。導電層１０８を積層構造にする場合には
、例えば、窒化チタン膜とチタン膜の２層構造、窒化チタン膜とタングステン膜の２層構
造、窒化チタン膜と銅−モリブデン合金膜の２層構造、窒化タンタル膜とタングステン膜
の２層構造、窒化タンタル膜と銅膜の２層構造、窒化チタン膜とタングステン膜とチタン
膜の３層構造、などを採用することができる。
上述のような酸素引き抜きの効果が低い材料を導電層１０８に用いることで、酸素の引き
抜きによる酸化物半導体層のｎ型化を防ぎ、不均一なｎ型化などに起因するトランジスタ
特性への悪影響を抑制することができる。
また、上述のように窒化チタン膜や窒化タンタル膜などのバリア性の高い材料を、酸化物
半導体層１０６ａと接する部分に用いることで、酸化物半導体層１０６ａへの不純物の侵
入を抑制し、トランジスタ特性への悪影響を抑えることができる。
次に、導電層１０８を選択的にエッチングして、ソース電極層またはドレイン電極層１０
８ａ、ソース電極層またはドレイン電極層１０８ｂを形成する（図１２（Ｄ）参照）。な
お、導電層１０８上に絶縁層を形成し、当該絶縁層をエッチングして、ソース電極層また
はドレイン電極層の上に、ソース電極層およびドレイン電極層と略同一形状の絶縁層を形
成しても良い。この場合、ソース電極層またはドレイン電極層と、ゲート電極層とによる
容量（いわゆるゲート容量）を低減することができる。なお、「略同一」の表現は、厳密
に同一であることを要しない趣旨で用いるものであり、同一と見なすことができる範囲が
含まれる。例えば、一のエッチング処理によって形成される場合の差異は許容される。ま
た、厚さまで同一であることは要しない。
エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光
を用いるのが好適である。特に、チャネル長（Ｌ）が２５ｎｍ未満の露光を行う場合には
、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏ
ｌｅｔ）を用いてマスク形成の露光を行うのが好適である。超紫外線による露光は、解像
度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を
１０ｎｍ以上１０００ｎｍ以下とすることも可能である。このような方法でチャネル長を
小さくすることにより、動作速度を向上させることができる。また、上記酸化物半導体を
用いたトランジスタはオフ電流が僅かであるため、微細化による消費電力の増大を抑制で
きる。
導電層１０８のエッチングの際には、酸化物半導体層１０６ａが除去されないように、そ
れぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件に
よっては、当該工程において、酸化物半導体層１０６ａの一部がエッチングされ、溝部（
凹部）を有する酸化物半導体層となることもある。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、
複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少
なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる
。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減
できるため、工程の簡略化が図れる。
次に、酸化物半導体層１０６ａに熱処理（第２の熱処理）を行う。当該第２の熱処理によ
って、酸化物半導体層１０６ａの表面を含む領域に、結晶領域１１０が形成される（図１
３（Ａ）参照）。なお、上記結晶領域１１０の範囲は、酸化物半導体層１０６ａを構成す
る材料や、熱処理の条件などによって様々に変化する。例えば、酸化物半導体層１０６ａ
の下部界面にまで結晶領域１１０を形成することも可能である。
上記第２の熱処理には、第１の熱処理と同様の熱処理を適用することができる。つまり、
電気炉を用いた熱処理や、加熱されたガスなどの媒体からの熱伝導を用いた熱処理、熱輻
射による熱処理などを適用することができる。
ただし、処理雰囲気には、酸素が含まれないことが望ましい。処理雰囲気に酸素が含まれ
ない場合には、ソース電極層またはドレイン電極層１０８ａなどの酸化を抑制することが
できるためである。具体的な雰囲気としては、例えば、水素や水などが十分に除去された
不活性ガス（窒素や希ガスなど）雰囲気を適用することができる。また、温度条件は、５
５０℃以上８５０℃以下、望ましくは、５５０℃以上７５０℃以下とする。比較的高い温
度条件で、第２の熱処理を行うことにより、良好な結晶を成長させることができるためで
ある。
なお、熱処理温度の上限に関し、発明の本質的な部分からの要求はないが、基板１００の
耐熱性が低い場合には、熱処理温度の上限はその耐熱性の範囲内とする必要がある。
ＧＲＴＡ処理を適用する場合、熱処理の時間は、１分以上１００分以下とすることが好適
である。例えば、６５０℃で３分〜６分程度のＧＲＴＡ処理を行うと良い。上述のような
ＧＲＴＡ処理を適用することで、短時間に熱処理を行うことができるため、基板１００に
対する熱の影響を小さくすることができる。つまり、熱処理を長時間行う場合と比較して
、熱処理温度の上限を引き上げることが可能である。また、酸化物半導体層１０６ａの表
面を含む領域に、結晶領域１１０を形成することが容易である。
第２の熱処理において、処理雰囲気は水素（水を含む）などを含まないことが望ましい。
例えば、熱処理装置に導入する不活性ガスの純度を、６Ｎ（９９．９９９９％、即ち不純
物濃度が１ｐｐｍ以下）以上、好ましくは、７Ｎ（９９．９９９９９％、即ち不純物濃度
が０．１ｐｐｍ以下）以上とする。また、不活性ガスに代えて、水素（水を含む）などを
十分に低減した酸素ガス、Ｎ２Ｏガス、超乾燥エア（露点が−４０℃以下、好ましくは−
６０℃以下）などを用いても良い。
なお、第２の熱処理は、酸化物半導体層１０６を形成した後であればいずれのタイミング
で行ってもよい。このため、例えば、第１の熱処理と第２の熱処理を兼ねるような熱処理
を行うことも可能である。この場合、第１の熱処理または第２の熱処理の一方のみを行う
ことになる。また、第２の熱処理は、一回に限らず、複数回行っても良い。
このようにして形成された結晶領域１１０では、酸化物半導体の結晶は、そのｃ軸が酸化
物半導体層の表面に対して略垂直な方向となるように配向する。ここで、略垂直とは、垂
直方向から±１０°以内の状態を言う。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を酸化物半導体層１０６ａに用いる
場合、結晶領域１１０は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：整数）で表される結晶や、Ｉ
ｎ２Ｇａ２ＺｎＯ７で表される結晶などを含み得る。このような結晶は、第２の熱処理に
よって、そのｃ軸が、酸化物半導体層１０６ａの表面と略垂直な方向をとるように配向す
る。
ここで、上述の結晶は、Ｉｎ、Ｇａ、Ｚｎのいずれかを含有し、ａ軸（ａ−ａｘｉｓ）お
よびｂ軸（ｂ−ａｘｉｓ）に平行なレイヤーの積層構造として捉えることができる。具体
的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（Ｇａま
たはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では、Ｉｎを含有するレイヤーの、ａ軸およ
びｂ軸に平行な方向に関する導電性は良好である。これは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸
化物半導体結晶では電気伝導が主としてＩｎによって制御されること、および、一のＩｎ
の５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより、キャリアパスが形
成されることによる。一方、上記レイヤーに垂直な方向（すなわちｃ軸方向）に関しては
、絶縁性が向上する。
このような結晶領域１１０を含むことで、酸化物半導体層１０６ａには電気的な異方性が
与えられる。上述の例では、酸化物半導体層１０６ａの表面に平行な方向の導電性が高ま
る一方、酸化物半導体層１０６ａの表面に垂直な方向に関しては、絶縁性が高まる。この
ため、このような結晶領域１１０を有する酸化物半導体層１０６ａを用いることで、良好
な電気特性を有する半導体装置を実現することができるのである。
なお、結晶領域１１０の下部に非晶質構造などを残存させる場合には、結晶領域１１０を
流れるキャリアが絶縁層１０２との界面の影響を受けずに済むため好適である。
次に、大気に触れさせることなく、酸化物半導体層１０６ａの一部に接するゲート絶縁層
１１２を形成する（図１３（Ｂ）参照）。ゲート絶縁層１１２は、ＣＶＤ法やスパッタリ
ング法等を用いて形成することができる。また、ゲート絶縁層１１２は、酸化珪素、窒化
珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタル
などを含むように形成するのが好適である。なお、ゲート絶縁層１１２は、単層構造とし
ても良いし、積層構造としても良い。ゲート絶縁層１１２の厚さは特に限定されないが、
例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。
なお、不純物を除去することなどによりｉ型化または実質的にｉ型化された酸化物半導体
（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため
、ゲート絶縁層１１２には、高い品質が要求されることになる。
例えば、マイクロ波（例えば、２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻
密で絶縁耐圧の高い高品質なゲート絶縁層１１２を形成できる点で好適である。高純度化
された酸化物半導体層と高品質なゲート絶縁層とが密接することにより、界面準位を低減
して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁層１１２として良質な絶縁層を形成できるのであれば、スパッタリ
ング法やプラズマＣＶＤ法など他の方法を適用することも可能である。また、形成後の熱
処理によって、膜質や界面特性などが改質される絶縁層を適用しても良い。いずれにして
も、ゲート絶縁層１１２としての膜質が良好であると共に、酸化物半導体層との界面準位
密度を低減し、良好な界面を形成できるものを設ければよい。
このようにゲート絶縁層１１２との界面特性を良好にするとともに、酸化物半導体の不純
物、特に水素や水などを排除することで、ゲートバイアス・熱ストレス試験（ＢＴ試験：
例えば、８５℃、２×１０６Ｖ／ｃｍ、１２時間など）に対しても、しきい値電圧（Ｖｔ
ｈ）が変動しない安定なトランジスタを得ることが可能である。
その後、不活性ガス雰囲気下、または酸素雰囲気下で第３の熱処理を行うのが望ましい。
熱処理の温度は、２００℃以上４００℃以下、望ましくは２５０℃以上３５０℃以下であ
る。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第３の熱処理を行
うと、トランジスタの電気的特性のばらつきを軽減することができる。また、第３の熱処
理によって、酸化物半導体層１０６ａに酸素を供給することも可能である。なお、酸化物
半導体層１０６ａへの酸素の供給を目的とする場合には、ゲート絶縁層１１２としてスパ
ッタリング法による酸化シリコン膜を形成した後、上述の第３の熱処理を行うのが好適で
ある。
なお、本実施の形態では、ゲート絶縁層１１２の形成後に第３の熱処理を行っているが、
第３の熱処理のタイミングは、第２の熱処理の後であれば特に限定されない。また、第３
の熱処理は、必須の工程ではない。
次に、ゲート絶縁層１１２上の酸化物半導体層１０６ａと重畳する領域（特に、結晶領域
１１０と重畳する領域）にゲート電極層１１４を形成する（図１３（Ｃ）参照）。ゲート
電極層１１４は、ゲート絶縁層１１２上に導電層を形成した後に、当該導電層を選択的に
パターニングすることによって形成することができる。
上記導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて形成することができる。また、導電層は、アルミニウム、クロム、銅、タンタル
、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とす
る合金等を用いて形成することができる。マンガン、マグネシウム、ジルコニウム、ベリ
リウムのいずれか一または複数を含む材料を用いてもよい。また、アルミニウムに、チタ
ン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれ
た元素を一または複数含有させた材料を用いてもよい。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。こ
こでは、チタンを含む材料を用いて導電層を形成し、ゲート電極層１１４に加工する。
次に、ゲート絶縁層１１２およびゲート電極層１１４上に、層間絶縁層１１６および層間
絶縁層１１８を形成する（図１３（Ｄ）参照）。層間絶縁層１１６および層間絶縁層１１
８は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒
化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の
無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間
絶縁層１１６と層間絶縁層１１８の積層構造としているが、開示する発明の一態様はこれ
に限定されない。１層としても良いし、３層以上の積層構造としても良い。
なお、上記層間絶縁層１１８は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層１１８を形成することで、層間絶縁層１１８上に、電
極や配線などを好適に形成することができるためである。
以上により、結晶領域１１０を有する酸化物半導体層１０６ａを用いたトランジスタ１５
０が完成する。
本実施の形態で示す方法により、酸化物半導体層１０６ａ中に結晶領域１１０を形成する
ことができるため、良好な電気特性の半導体装置を実現することができる。
また、本実施の形態で示す方法により、酸化物半導体層１０６ａの水素濃度は５×１０１
９／ｃｍ３以下となり、また、トランジスタのオフ電流は測定限界の１×１０−１３Ａ以
下となる。このように、水素濃度が十分に低減され、酸素が供給されることにより高純度
化された酸化物半導体層１０６ａを用いることで、優れた特性の半導体装置を実現するこ
とができる。
以上のように、開示する発明によって優れた特性を有する新たな構造の半導体装置が実現
される。
〈変形例〉
次に、図１乃至図１３において示した半導体装置の変形例について、図１４乃至図１６を
参照して説明する。なお、図１４乃至図１６に示す半導体装置の構成要素の多くは、図１
乃至図１３において示した半導体装置と共通であるため、ここでは、相違点についてのみ
説明する。
図１４（Ａ）に示すトランジスタ１５０は、凹部（溝部）を有する酸化物半導体層１０６
ａを備える。なお、当該凹部は、ソース電極層またはドレイン電極層１０８ａ、および、
ソース電極層またはドレイン電極層１０８ｂを形成する際のエッチングによって形成され
るものである。このため、凹部は、ゲート電極層１１４と重畳する領域に形成されること
になる。当該凹部により、チャネル形成領域に係る半導体層の厚みを小さくすることが可
能であり、短チャネル効果の抑制に寄与する。
図１４（Ｂ）に示すトランジスタ１５０は、ソース電極層またはドレイン電極層１０８ａ
、および、ソース電極層またはドレイン電極層１０８ｂの上に、これらと略同一形状の絶
縁層１０９ａ、および、絶縁層１０９ｂを有する。この場合には、ソース電極層またはド
レイン電極層と、ゲート電極層とによる容量（いわゆるゲート容量）を低減することがで
きるというメリットがある。なお、「略同一」の表現は、厳密に同一であることを要しな
い趣旨で用いるものであり、同一と見なすことができる範囲が含まれる。例えば、一のエ
ッチング処理によって形成される場合の差異は許容される。また、厚さまで同一であるこ
とは要しない。
図１４（Ｃ）に示すトランジスタ１５０は、凹部（溝部）を有する酸化物半導体層１０６
ａを備えると共に、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層
またはドレイン電極層１０８ｂの上に、これらと略同一形状の絶縁層１０９ａ、および、
絶縁層１０９ｂを有する。すなわち、図１４（Ａ）に係るトランジスタ１５０の特徴と、
図１４（Ｂ）に係るトランジスタ１５０の特徴とを併せ持つものである。当該構成に起因
する効果も、図１４（Ａ）、および図１４（Ｂ）の場合と同様である。
図１５（Ａ）に示すトランジスタ１５０では、ソース電極層またはドレイン電極層１０８
ａ、および、ソース電極層またはドレイン電極層１０８ｂの酸化物半導体層１０６ａと接
する部分に、酸素を引き抜く効果の低い材料（酸素との親和性が低い材料、例えば、窒化
チタンや窒化タングステン、白金など）でなる導電層１０７ａ、および導電層１０７ｂを
有する。このような酸素引き抜きの効果が低い導電層を有することで、酸素の引き抜きに
よる酸化物半導体層のｎ型化を防ぎ、酸化物半導体層の不均一なｎ型化などに起因するト
ランジスタ特性への悪影響を抑制することができる。
なお、図１５（Ａ）では、２層構造のソース電極層またはドレイン電極層１０８ａ、およ
び、ソース電極層またはドレイン電極層１０８ｂを採用しているが、開示する発明の一態
様はこれに限定されない。酸素を引き抜く効果の低い材料でなる導電層の単層構造として
も良いし、３層以上の積層構造としても良い。単層構造とする場合には、例えば、窒化チ
タン膜の単層構造を適用することができる。積層構造とする場合には、例えば、窒化チタ
ン膜とチタン膜の２層構造などを採用することができる。
図１５（Ｂ）に示すトランジスタ１５０は、上部全体におよぶ結晶領域１１０を有する酸
化物半導体層１０６ａを備える。つまり、図１乃至図１３の場合と比較して、結晶領域１
１０が広範である。当該結晶領域１１０は、導電層１０８の形成の前の熱処理（第１の熱
処理）によって形成されるものである。この場合、第１の熱処理が第２の熱処理を兼ねる
ことになるから、第２の熱処理は省略しても良い。つまり、作製に係る工程数を削減する
ことが可能である。また、酸化物半導体層１０６ａの異方性を一層高めることが可能であ
る。
図１５（Ｃ）に示すトランジスタ１５０は、ソース電極層またはドレイン電極層１０８ａ
、および、ソース電極層またはドレイン電極層１０８ｂの酸化物半導体層１０６ａと接す
る部分に、酸素を引き抜く効果の低い材料（酸素との親和性が低い材料）でなる導電層１
０７ａ、および導電層１０７ｂを有すると共に、上部全体におよぶ結晶領域１１０を有す
る酸化物半導体層１０６ａを備える。すなわち、図１５（Ａ）に係るトランジスタ１５０
の特徴と、図１５（Ｂ）に係るトランジスタ１５０の特徴とを併せ持つものである。当該
構成に起因する効果も、図１５（Ａ）、および図１５（Ｂ）の場合と同様である。
図１６は、半導体装置の変形例の一であり、下部に酸化物半導体以外の材料（例えば、シ
リコン）を用いたトランジスタ２５０を有し、上部に酸化物半導体を用いたトランジスタ
１５０を有するものである。酸化物半導体を用いたトランジスタ１５０の構成は、図１（
Ａ）に示すトランジスタ１５０と同様である。
トランジスタ２５０は、半導体材料を含む基板２００に設けられたチャネル形成領域２１
６と、チャネル形成領域２１６を挟むように設けられた不純物領域２１４および高濃度不
純物領域２２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域２１
６上に設けられたゲート絶縁層２０８ａと、ゲート絶縁層２０８ａ上に設けられたゲート
電極層２１０ａと、不純物領域２１４と電気的に接続するソース電極層またはドレイン電
極層２３０ａ、および、ソース電極層またはドレイン電極層２３０ｂを有する（図１６参
照）。半導体材料を含む基板２００としては、例えば、シリコン基板やＳＯＩ基板などが
適用される。
ここで、ゲート電極層２１０ａの側面にはサイドウォール絶縁層２１８が設けられている
。また、基板２００の、基板２００の主表面に垂直な方向から見てサイドウォール絶縁層
２１８と重ならない領域には、高濃度不純物領域２２０を有し、高濃度不純物領域２２０
と接する金属化合物領域２２４を有する。また、基板２００上にはトランジスタ２５０を
囲むように素子分離絶縁層２０６が設けられており、トランジスタ２５０を覆うように、
層間絶縁層２２６および層間絶縁層２２８が設けられている。ソース電極層またはドレイ
ン電極層２３０ａ、ソース電極層またはドレイン電極層２３０ｂは、層間絶縁層２２６、
層間絶縁層２２８、および絶縁層２３４に形成された開口を通じて、金属化合物領域２２
４と電気的に接続されている。つまり、ソース電極層またはドレイン電極層２３０ａ、ソ
ース電極層またはドレイン電極層２３０ｂは、金属化合物領域２２４を介して高濃度不純
物領域２２０および不純物領域２１４と電気的に接続されている。なお、絶縁層２３４は
十分に平坦化されていることが好ましい。具体的には、高低差が３ｎｍ以下、望ましくは
１ｎｍ以下となるように、ＣＭＰ（化学的機械的研磨法）等で平坦化するとよい。このよ
うな平坦な絶縁層２３４を形成することで、絶縁層２３４上に形成する各要素の平坦性を
向上させることができるためである。
トランジスタ１５０は、絶縁層１０２上に設けられた酸化物半導体層１０６ａ（結晶領域
１１０を有する）と、酸化物半導体層１０６ａ上に設けられ、酸化物半導体層１０６ａと
電気的に接続されているソース電極層またはドレイン電極層１０８ａ、ソース電極層また
はドレイン電極層１０８ｂと、酸化物半導体層１０６ａ、ソース電極層またはドレイン電
極層１０８ａ、およびソース電極層またはドレイン電極層１０８ｂを覆うように設けられ
たゲート絶縁層１１２と、ゲート絶縁層１１２上の、酸化物半導体層１０６ａと重畳する
領域に設けられたゲート電極層１１４と、を有する（図１６参照）。なお、上述のように
、絶縁層２３４が十分に平坦化されている場合には、その上に形成される絶縁層１０２、
酸化物半導体層１０６ａの表面も非常に平坦なものになるため好適である。このような平
坦な酸化物半導体層１０６ａに形成される結晶領域の結晶性は優れたものになるためであ
る。
また、トランジスタ１５０上には、層間絶縁層１１６および層間絶縁層１１８が設けられ
ている。ここで、ゲート絶縁層１１２、層間絶縁層１１６、および層間絶縁層１１８には
、ソース電極層またはドレイン電極層１０８ａ、ソース電極層またはドレイン電極層１０
８ｂにまで達する開口が設けられており、当該開口を通じて、電極層２５４ｄ、電極層２
５４ｅが、それぞれ、ソース電極層またはドレイン電極層１０８ａ、ソース電極層または
ドレイン電極層１０８ｂに接して形成されている。また、電極層２５４ｄ、電極層２５４
ｅと同様に、絶縁層１０２、ゲート絶縁層１１２、層間絶縁層１１６、および層間絶縁層
１１８に設けられた開口を通じて、電極層２３６ａ、電極層２３６ｂ、電極層２３６ｃに
接する電極層２５４ａ、電極層２５４ｂ、電極層２５４ｃが形成されている。
また、層間絶縁層１１８上には絶縁層２５６が設けられており、当該絶縁層２５６に埋め
込まれるように、電極層２５８ａ、電極層２５８ｂ、電極層２５８ｃ、電極層２５８ｄが
設けられている。ここで、電極層２５８ａは電極層２５４ａと接しており、電極層２５８
ｂは電極層２５４ｂと接しており、電極層２５８ｃは電極層２５４ｃおよび電極層２５４
ｄと接しており、電極層２５８ｄは電極層２５４ｅと接している。
つまり、トランジスタ１５０のソース電極層またはドレイン電極層１０８ａは、電極層２
３０ｃ、電極層２３６ｃ、電極層２５４ｃ、電極層２５８ｃ、電極層２５４ｄを介して、
他の要素（酸化物半導体以外の材料を用いたトランジスタなど）と電気的に接続されてい
る（図１６参照）。さらに、トランジスタ１５０のソース電極層またはドレイン電極層１
０８ｂは、電極層２５４ｅ、電極層２５８ｄを介して、他の要素と電気的に接続されてい
る。なお、接続に係る電極（電極層２３０ｃ、電極層２３６ｃ、電極層２５４ｃ、電極層
２５８ｃ、電極層２５４ｄ等）の構成は、上記に限定されず、適宜追加、省略等が可能で
ある。
また、上述の各種電極（配線を含む）は、その一部に銅を含む材料を用いたものであるこ
とが望ましい。電極等の一部に銅を含む材料を用いることで、電極等の導電性が向上する
ためである。このような電極や配線は、例えば、絶縁層に形成された開口に、ＰＶＤ法や
ＣＶＤ法によるバリア膜（チタン膜や窒化チタン膜など）を形成した後、メッキ法により
銅膜を形成する方法（いわゆるダマシン法）などを用いて形成することができる。
図１６に示すように、開示する発明の一態様では、各種基板（半導体基板、絶縁基板、金
属基板）、絶縁膜、半導体膜、金属膜などの任意表面上に結晶領域を有する酸化物半導体
層を形成することができる。つまり、集積回路が形成された基板上にも、結晶性の酸化物
半導体層を困難なく形成することができる。このため、三次元的な集積化を容易に実現可
能である。
以上のように、開示する発明の一態様は、様々な態様に変形して用いることが可能である
。また、変形例も上述の例に限られない。例えば、図１４（Ａ）、図１４（Ｂ）、図１４
（Ｃ）、図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）、図１６を適宜組み合わせ、別の変
形例として用いることも可能である。もちろん、明細書等に記載の範囲において、変更・
省略等を加えることも自由である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、先の実施の形態に係る半導体装置とは異なる構成の半導体装置および
その作製方法について、図１７乃至図２２を参照して説明する。なお、本実施の形態に示
す構成は、先の実施の形態において示す構成と多くの点で共通するから、以下では主とし
て相違点についてのみ説明する。
〈半導体装置の構成〉
図１７は、半導体装置の構成の一例であるトランジスタ１５０を示す断面図である。
図１に示す構成との相違は、酸化物半導体層１０６ａの下方に、ゲート電極層１０１ａを
有する点にある。すなわち、図１７に示すトランジスタ１５０は、基板１００上のゲート
電極層１０１ａと、ゲート電極層１０１ａを覆う絶縁層１０２と、絶縁層１０２上の酸化
物半導体層１０６ａと、酸化物半導体層１０６ａ中の結晶領域１１０と、酸化物半導体層
１０６ａと電気的に接続する、ソース電極層またはドレイン電極層１０８ａ、および、ソ
ース電極層またはドレイン電極層１０８ｂと、酸化物半導体層１０６ａ、ソース電極層ま
たはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂを覆
うゲート絶縁層１１２と、ゲート絶縁層１１２上のゲート電極層１１４と、を有する（図
１７参照）。ここで、絶縁層１０２はゲート絶縁層としても機能する。また、図１７（Ａ
）には、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレ
イン電極層１０８ｂが積層構造の場合を、図１７（Ｂ）には、ソース電極層またはドレイ
ン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂが単層構造の場
合を、それぞれ示している。なお、単層構造とする場合には、良好なテーパー形状の実現
が容易である。
図１に示す構成と同様、酸化物半導体層１０６ａは、結晶領域１１０を有する。当該領域
は、酸化物半導体層１０６ａの表面を含む領域、つまり、ゲート絶縁層１１２と接する部
位を含む領域に相当する。
また、トランジスタ１５０上には、層間絶縁層１１６および層間絶縁層１１８が設けられ
ている。なお、層間絶縁層１１６および層間絶縁層１１８は必須の構成要素ではないから
、適宜省略等しても構わない。
各構成要素の詳細については、先の実施の形態を参酌することができるため省略する。
図１７に示す構成のように、高純度化され、かつ、結晶領域１１０を有する酸化物半導体
層１０６ａを用いることにより、良好な電気特性を有する半導体装置を実現することがで
きる。
また、結晶領域１１０は、酸化物半導体層１０６ａの他の領域と比較して安定であるため
、これを形成することで、酸化物半導体層１０６ａへの不純物（例えば水分など）の侵入
を抑制することが可能である。このため、酸化物半導体層１０６ａの信頼性を向上させる
ことができる。
さらに、いわゆるバックゲートであるゲート電極層１０１ａを有することにより、トラン
ジスタ１５０の電気的特性を調節することが容易になる。なお、ゲート電極層１０１ａに
は、ゲート電極層１１４と同様の電位を与えても良いし、ゲート電極層１１４とは異なる
電位を与えても良い。また、フローティングとしても良い。
〈半導体装置の作製方法〉
次に、半導体装置の構成の一例であるトランジスタ１５０の作製方法について図１８乃至
図２０を参照して説明する。
はじめに、基板１００上に導電層１０１を形成する（図１８（Ａ）参照）。基板１００の
詳細については、先の実施の形態を参酌することができるから省略する。
導電層１０１は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ
法を用いて形成することができる。また、導電層１０１は、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を
成分とする合金等を用いて形成することができる。マンガン、マグネシウム、ジルコニウ
ム、ベリリウムのいずれか一または複数を含む材料を用いてもよい。また、アルミニウム
に、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムか
ら選ばれた元素を一または複数含有させた材料を用いてもよい。
また、導電層１０１は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化
物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）
、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）
、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材
料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層１０１は、単層構造であっても良いし、２層以上の積層構造としてもよい。なお、
開示する発明の一態様では、導電層１０１の形成後に、比較的高い温度で熱処理が行われ
るから、導電層１０１は耐熱性の高い材料を用いて形成することが望ましい。耐熱性の高
い材料としては、例えば、チタンやタンタル、タングステン、モリブデンなどがある。不
純物元素を添加することにより導電性を高めたポリシリコンなどを用いることもできる。
次に、導電層１０１を選択的にエッチングして、ゲート電極層１０１ａを形成し、当該ゲ
ート電極層１０１ａを覆う絶縁層１０２を形成する（図１８（Ｂ）参照）。
エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光
を用いるのが好適である。特に、チャネル長（Ｌ）が２５ｎｍ未満の露光を行う場合には
、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏ
ｌｅｔ）を用いてマスク形成の露光を行うのが好適である。超紫外線による露光は、解像
度が高く焦点深度も大きいため、微細化には適している。
ゲート電極層１０１ａはいわゆるバックゲートである。ゲート電極層１０１ａを有するこ
とで、酸化物半導体層１０６ａ中の電界を制御することが可能であり、これによって、ト
ランジスタ１５０の電気的特性を制御することができる。なお、ゲート電極層１０１ａは
、他の配線や電極などと電気的に接続されて何らかの電位が与えられても良いし、絶縁さ
れてフローティング状態であっても良い。
なお、「ゲート電極」は通常、電位を意図的に制御することができるものをいうが、本明
細書等においては、電位の制御を意図的に行わない場合についても「ゲート電極」の称呼
を用いる。例えば、上述のように、絶縁され、フローティング状態にある導電層について
も「ゲート電極層」と呼ぶことがある。
絶縁層１０２は下地として機能すると共に、ゲート絶縁層として機能する。絶縁層１０２
は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、絶縁層１０２
は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニ
ウム、酸化タンタルなどを含むように形成するのが好適である。なお、絶縁層１０２は、
単層構造としても良いし、積層構造としても良い。絶縁層１０２の厚さは特に限定されな
いが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。
なお、絶縁層１０２に水素や水などが含まれると、水素の酸化物半導体層への侵入や、水
素による酸化物半導体層中の酸素の引き抜きなどが生じ、トランジスタの特性が悪化する
おそれがある。よって、絶縁層１０２は、できるだけ水素や水を含まないように形成する
ことが望ましい。
例えば、スパッタリング法などを用いる場合には、処理室内の残留水分を除去した状態で
絶縁層１０２を形成することが望ましい。また、処理室内の残留水分を除去するためには
、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの、吸着型の真空
ポンプを用いることが望ましい。ターボポンプにコールドトラップを加えたものを用いて
もよい。クライオポンプなどを用いて排気した処理室は、水素や水などが十分に除去され
ているため、絶縁層１０２に含まれる不純物の濃度を低減することができる。
また、絶縁層１０２を形成する際には、水素や水などの不純物が、濃度数ｐｐｍ程度（望
ましくは、濃度数ｐｐｂ程度）にまで低減された高純度ガスを用いることが望ましい。
なお、絶縁層１０２に対しては、ゲート絶縁層１１２と同様、高い品質が要求される。こ
のため、絶縁層１０２は、ゲート絶縁層１１２に準ずる方法で形成するのが望ましい。詳
細については、先の実施の形態を参酌できるため省略する。
次に、絶縁層１０２上に酸化物半導体層１０６を形成する（図１８（Ｃ）参照）。酸化物
半導体層１０６の詳細についても、先の実施の形態を参酌できる。
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層１０６を加工して、
島状の酸化物半導体層１０６ａを形成する（図１９（Ａ）参照）。ここで、酸化物半導体
層１０６ａは、ゲート電極層１０１ａと重畳する領域に形成する点に留意する必要がある
。詳細については、先の実施の形態を参酌できる。
その後、酸化物半導体層１０６ａに対して、熱処理（第１の熱処理）を行うことが望まし
い。この第１の熱処理によって酸化物半導体層１０６ａ中の水（水酸基を含む）や水素な
どを除去することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満
、好ましくは４００℃以上５５０℃未満とすることができる。なお、第１の熱処理に、後
の第２の熱処理（結晶領域を形成するための熱処理）を兼ねさせても良い。この場合には
、熱処理の温度は、５５０℃以上８５０℃以下とすることが好適である。熱処理の詳細に
ついては、先の実施の形態を参酌できるため省略する。
次に、酸化物半導体層１０６ａに接するように導電層１０８を形成する（図１９（Ｂ）参
照）。そして、導電層１０８を選択的にエッチングして、ソース電極層またはドレイン電
極層１０８ａ、ソース電極層またはドレイン電極層１０８ｂを形成する（図１９（Ｃ）参
照）。導電層１０８、ソース電極層またはドレイン電極層１０８ａ、ソース電極層または
ドレイン電極層１０８ｂ、エッチング工程、その他の詳細についても、先の実施の形態を
参酌することができる。
次に、酸化物半導体層１０６ａに熱処理（第２の熱処理）を行う。当該第２の熱処理によ
って、酸化物半導体層１０６ａの表面を含む領域には、結晶領域１１０が形成される（図
２０（Ａ）参照）。なお、上記結晶領域１１０の範囲は、酸化物半導体層１０６ａを構成
する材料や、熱処理の条件などによって様々に変化する。例えば、酸化物半導体層１０６
ａの下部界面にまで結晶領域１１０を形成することも可能である。第２の熱処理、その他
の詳細については、先の実施の形態を参酌することができる。
次に、大気に触れさせることなく、酸化物半導体層１０６ａの一部に接するゲート絶縁層
１１２を形成する（図２０（Ｂ）参照）。その後、ゲート絶縁層１１２上の酸化物半導体
層１０６ａと重畳する領域（特に、結晶領域１１０と重畳する領域）にゲート電極層１１
４を形成する（図２０（Ｃ）参照）。そして、ゲート絶縁層１１２およびゲート電極層１
１４上に、層間絶縁層１１６および層間絶縁層１１８を形成する（図２０（Ｄ）参照）。
上記工程の詳細についても、先の実施の形態を参酌できる。
本実施の形態で示す方法により、酸化物半導体層１０６ａ中に結晶領域１１０を形成する
ことができるため、良好な電気特性の半導体装置を実現することができる。
また、本実施の形態に示す方法により、酸化物半導体層１０６ａの水素濃度は５×１０１
９／ｃｍ３以下となり、また、トランジスタのオフ電流は測定限界の１×１０−１３Ａ以
下となる。このように、水素濃度が十分に低減され、酸素が供給されることにより高純度
化された酸化物半導体層１０６ａを用いることで、優れた特性の半導体装置を実現するこ
とができる。
さらに、いわゆるバックゲートであるゲート電極層を有することにより、半導体装置の電
気的特性を調節することが容易になる。
以上のように、開示する発明によって優れた特性を有する新たな構造の半導体装置が実現
される。
〈変形例〉
次に、図１７乃至図２０において示した半導体装置の変形例について、図２１および図２
２を参照して説明する。なお、図２１および図２２に示す半導体装置の構成要素の多くは
、図１７乃至図２０において示した半導体装置と共通であるため、ここでは、相違点につ
いてのみ説明する。
図２１（Ａ）に示すトランジスタ１５０は、凹部（溝部）を有する酸化物半導体層１０６
ａを備える。なお、当該凹部は、ソース電極層またはドレイン電極層１０８ａ、および、
ソース電極層またはドレイン電極層１０８ｂを形成する際のエッチングによって形成され
るものである。このため、凹部は、ゲート電極層１１４と重畳する領域に形成されること
になる。当該凹部により、チャネル形成領域に係る半導体層の厚みを小さくすることが可
能であり、短チャネル効果の抑制に寄与する。
図２１（Ｂ）に示すトランジスタ１５０は、ソース電極層またはドレイン電極層１０８ａ
、および、ソース電極層またはドレイン電極層１０８ｂの上に、これらと略同一形状の絶
縁層１０９ａ、および、絶縁層１０９ｂを有する。この場合には、ソース電極層またはド
レイン電極層と、ゲート電極層とによる容量（いわゆるゲート容量）を低減することがで
きるというメリットがある。なお、「略同一」の表現は、厳密に同一であることを要しな
い趣旨で用いるものであり、同一と見なすことができる範囲が含まる。例えば、一のエッ
チング処理によって形成される場合の差異は許容される。また、厚さまで同一であること
は要しない。
図２１（Ｃ）に示すトランジスタ１５０は、凹部（溝部）を有する酸化物半導体層１０６
ａを備えると共に、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層
またはドレイン電極層１０８ｂの上に、これらと略同一形状の絶縁層１０９ａ、および、
絶縁層１０９ｂを有する。すなわち、図２１（Ａ）に係るトランジスタ１５０の特徴と、
図２１（Ｂ）に係るトランジスタ１５０の特徴とを併せ持つものである。当該構成に起因
する効果も、図２１（Ａ）、および図２１（Ｂ）の場合と同様である。
図２２（Ａ）に示すトランジスタ１５０では、ソース電極層またはドレイン電極層１０８
ａ、および、ソース電極層またはドレイン電極層１０８ｂの酸化物半導体層１０６ａと接
する部分に、酸素を引き抜く効果の低い材料（酸素との親和性が低い材料、例えば、窒化
チタンや窒化タングステン、白金など）でなる導電層１０７ａ、および導電層１０７ｂを
有する。このような酸素引き抜きの効果が低い導電層を有することで、酸素の引き抜きに
よるｎ型化を防ぎ、不均一なｎ型化などに起因するトランジスタ特性への悪影響を抑制す
ることができる。
なお、図２２（Ａ）では、２層構造のソース電極層またはドレイン電極層１０８ａ、およ
び、ソース電極層またはドレイン電極層１０８ｂを採用しているが、開示する発明の一態
様はこれに限定されない。酸素を引き抜く効果の低い材料でなる導電層の単層構造として
も良いし、３層以上の積層構造としても良い。単層構造とする場合には、例えば、窒化チ
タン膜の単層構造を適用することができる。積層構造とする場合には、例えば、窒化チタ
ン膜とチタン膜の２層構造などを採用することができる。
図２２（Ｂ）に示すトランジスタ１５０は、上部全体におよぶ結晶領域１１０を有する酸
化物半導体層１０６ａを備える。つまり、図１７乃至図２０の場合と比較して、結晶領域
１１０が広範である。当該結晶領域１１０は、導電層１０８の形成の前の熱処理（第１の
熱処理）によって形成されるものである。この場合、第１の熱処理が第２の熱処理を兼ね
ることになるから、第２の熱処理は省略しても良い。つまり、作製に係る工程数を削減す
ることが可能である。また、酸化物半導体層１０６ａの異方性を一層高めることが可能で
ある。
図２２（Ｃ）に示すトランジスタ１５０は、ソース電極層またはドレイン電極層１０８ａ
、および、ソース電極層またはドレイン電極層１０８ｂの酸化物半導体層１０６ａと接す
る部分に、酸素を引き抜く効果の低い材料（酸素との親和性が低い材料）でなる導電層１
０７ａ、および導電層１０７ｂを有すると共に、上部全体におよぶ結晶領域１１０を有す
る酸化物半導体層１０６ａを備える。すなわち、図２２（Ａ）に係るトランジスタ１５０
の特徴と、図２２（Ｂ）に係るトランジスタ１５０の特徴とを併せ持つものである。当該
構成に起因する効果も、図２２（Ａ）、および図２２（Ｂ）の場合と同様である。
また、先の実施の形態において示したように、下部に酸化物半導体以外の材料（例えば、
シリコン）を用いたトランジスタ２５０を有し、上部に酸化物半導体を用いたトランジス
タ１５０を有する構成を採用することもできる（図１６参照）。酸化物半導体を用いたト
ランジスタ１５０の構成は、図１７などに示すトランジスタ１５０と同様である。詳細に
ついては、先の実施の形態を参酌できる。
上述のように、開示する発明の一態様は、様々な態様に変形して用いることが可能である
。また、変形例も上述の例に限られない。例えば、図２１（Ａ）、図２１（Ｂ）、図２１
（Ｃ）、図２２（Ａ）、図２２（Ｂ）、図２２（Ｃ）などを適宜組み合わせ、別の変形例
として用いることも可能である。もちろん、明細書等に記載の範囲において、変更・省略
等を加えることも自由である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例につい
て図２３を用いて説明する。先の実施の形態で得られる半導体装置は、従来にない優れた
特性を有するものである。このため、当該半導体装置を用いて新たな構成の電子機器を提
供することが可能である。
図２３（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュ
ータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構
成されている。開示する発明に係る半導体装置は、集積化されて回路基板などに実装され
、筐体３０２の内部に搭載される。また、開示する発明に係る半導体装置は、表示部３０
３に適用することができる。開示する発明に係る半導体装置を、集積化された回路基板な
どに適用することにより、回路の高速動作を実現することができる。また、開示する発明
に係る半導体装置を表示部３０３に適用することで、高品質な画像を表示することができ
る。このように、開示する発明に係る半導体装置をパーソナルコンピュータに適用するこ
とで、優れた性能のパーソナルコンピュータを提供することができる。
図２３（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり
、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等
が設けられている。また操作用の付属品としてスタイラス３１２がある。開示する発明に
係る半導体装置は、集積化されて回路基板などに実装され、本体３１１に搭載される。ま
た、表示部３１３には、開示する発明に係る半導体装置を適用することができる。集積化
された回路基板などに開示する発明の半導体装置を適用することで、回路の高速動作を実
現することができる。また、表示部３１３に、開示する発明に係る半導体装置を適用する
ことで、高品質な画像を表示することができる。このように、開示する発明に係る半導体
装置を携帯情報端末（ＰＤＡ）に適用することで、優れた性能の携帯情報端末（ＰＤＡ）
を提供することができる。
図２３（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、
電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で
構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、
該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍
３２０は、紙の書籍のように用いることが可能である。
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれて
いる。開示する発明に係る半導体装置は、集積化されて回路基板などに実装され、筐体３
２３または筐体３２１の内部に搭載される。表示部３２７には、開示する発明に係る半導
体装置を適用することができる。表示部３２５および表示部３２７は、続き画面を表示す
る構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する
構成とすることで、例えば右側の表示部（図２３（Ｃ）では表示部３２５）に文章を表示
し、左側の表示部（図２３（Ｃ）では表示部３２７）に画像を表示することができる。集
積化された回路基板などに適用することにより、回路の高速動作を実現することができる
。表示部３２７に、開示する発明に係る半導体装置を適用することで、高品質な画像を表
示することができる。
また、図２３（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐
体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キ
ー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポ
インティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部
接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなど
の各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい
。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電
子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも
可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能
である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジッ
トカード等の各種カードにおける表示などに適用することができる。このように、開示す
る発明に係る半導体装置を電子ペーパーに適用することで、優れた性能の電子ペーパーを
提供することができる。
図２３（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電
話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表
示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３
４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０
は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを
備えている。また、アンテナは筐体３４１内部に内蔵されている。開示する発明に係る半
導体装置は、集積化されて回路基板などに実装され、筐体３４０、３４１の内部に搭載さ
れる。
表示パネル３４２はタッチパネル機能を備えており、図２３（Ｄ）には映像表示されてい
る複数の操作キー３４５を点線で示している。表示パネル３４２に、開示する発明に係る
半導体装置を適用することができる。表示パネル３４２に、開示する発明に係る半導体装
置を適用することで、高品質な画像を表示することができる。なお、当該携帯電話は、太
陽電池セル３４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実
装している。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した
構成とすることもできる。
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３
４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。ス
ピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再
生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図２３（Ｄ）のよ
うに展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可
能である。
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であ
り、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体
を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、
赤外線通信機能、テレビ受信機能などを備えたものであってもよい。開示する発明に係る
半導体装置を携帯電話機に適用することで、優れた性能の携帯電話機を提供することがで
きる。
図２３（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デ
ジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４
、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。開示する発明に
係る半導体装置は、表示部（Ａ）３６７、表示部（Ｂ）３６５に適用することができる。
表示部（Ａ）３６７、表示部（Ｂ）３６５に開示する発明に係る半導体装置を適用するこ
とで、高品質な画像を表示することができる。このように、開示する発明に係る半導体装
置をデジタルカメラに適用することで、優れた性能のデジタルカメラを提供することがで
きる。
図２３（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレ
ビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３
により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体
３７１を支持した構成を示している。表示部３７３に、開示する発明に係る半導体装置を
適用することで、スイッチング素子の高速動作が可能となり、表示部３７３の大面積化を
実現することができる。
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン
操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９に
より、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作
することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力
する情報を表示する表示部３７７を設ける構成としてもよい。
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適であ
る。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して
有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信
者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うこ
とが可能である。このように、開示する発明に係る半導体装置をテレビジョン装置に適用
することで、優れた性能のテレビジョン装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる
１００ 基板
１０１ 導電層
１０１ａ ゲート電極層
１０２ 絶縁層
１０６ 酸化物半導体層
１０６ａ 酸化物半導体層
１０７ａ 導電層
１０７ｂ 導電層
１０８ 導電層
１０８ａ ソース電極層またはドレイン電極層
１０８ｂ ソース電極層またはドレイン電極層
１０９ａ 絶縁層
１０９ｂ 絶縁層
１１０ 結晶領域
１１２ ゲート絶縁層
１１４ ゲート電極層
１１６ 層間絶縁層
１１８ 層間絶縁層
１５０ トランジスタ
２００ 基板
２０６ 素子分離絶縁層
２０８ａ ゲート絶縁層
２１０ａ ゲート電極層
２１４ 不純物領域
２１６ チャネル形成領域
２１８ サイドウォール絶縁層
２２０ 高濃度不純物領域
２２４ 金属化合物領域
２２６ 層間絶縁層
２２８ 層間絶縁層
２３０ａ ソース電極層またはドレイン電極層
２３０ｂ ソース電極層またはドレイン電極層
２３０ｃ 電極層
２３４ 絶縁層
２３６ａ 電極層
２３６ｂ 電極層
２３６ｃ 電極層
２５０ トランジスタ
２５４ａ 電極層
２５４ｂ 電極層
２５４ｃ 電極層
２５４ｄ 電極層
２５４ｅ 電極層
２５６ 絶縁層
２５８ａ 電極層
２５８ｂ 電極層
２５８ｃ 電極層
２５８ｄ 電極層
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機

Claims (4)

  1. 酸化物半導体層と、
    前記酸化物半導体層上面と接する領域を有する第１の導電層と、
    前記酸化物半導体層上面と接する領域を有する第２の導電層と、
    前記第１の導電層上及び前記第２の導電層上の絶縁層と、
    前記絶縁層上の第３の導電層と、を有し、
    前記第３の導電層は、前記絶縁層を介して、前記酸化物半導体層と重なる領域と、前記第１の導電層と重なる領域と、前記第２の導電層と重なる領域と、を有し、
    前記酸化物半導体層は、トランジスタのチャネル形成領域を有し、
    前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記第３の導電層は、導電性金属酸化物を有し、
    前記酸化物半導体層は、第１の領域と、前記第１の領域下方の第２の領域と、を有し、
    前記第１の領域は、前記酸化物半導体層表面に対して略垂直な方向にｃ軸が配向する結晶を有し、
    前記第２の領域は、前記第１の領域より結晶性が低いことを特徴とする半導体装置。
  2. 酸化物半導体層と、
    前記酸化物半導体層上面と接する領域を有する第１の導電層と、
    前記酸化物半導体層上面と接する領域を有する第２の導電層と、
    前記第１の導電層上及び前記第２の導電層上の絶縁層と、
    前記絶縁層上の第３の導電層と、を有し、
    前記第３の導電層は、前記絶縁層を介して、前記酸化物半導体層と重なる領域と、前記第１の導電層と重なる領域と、前記第２の導電層と重なる領域と、を有し、
    前記酸化物半導体層は、トランジスタのチャネル形成領域を有し、
    前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記第３の導電層は、導電性金属酸化物を有し、
    前記酸化物半導体層は、第１の領域と、前記第１の領域下方の第２の領域と、を有し、
    前記第１の領域は、前記酸化物半導体層表面に対して略垂直な方向にｃ軸が配向する結晶を有し、
    前記第２の領域は、前記第１の領域より結晶性が低い半導体装置であって、
    前記酸化物半導体層は、前記第１の導電層又は前記第２の導電層と重なる第３の領域と、前記第１の導電層と重ならず、且つ、前記第２の導電層と重ならない第４の領域と、を有し、
    前記第４の領域における前記酸化物半導体層の厚さは、前記第３の領域における前記酸化物半導体層の厚さよりも小さいことを特徴とする半導体装置。
  3. 第４の導電層と、
    前記第４の導電層上の第１の絶縁層と、
    前記第１の絶縁層上の酸化物半導体層と、
    前記酸化物半導体層上面と接する領域を有する第１の導電層と、
    前記酸化物半導体層上面と接する領域を有する第２の導電層と、
    前記第１の導電層上及び前記第２の導電層上の第２の絶縁層と、
    前記第２の絶縁層上の第３の導電層と、を有し、
    前記酸化物半導体層は、前記第１の絶縁層を介して、前記第４の導電層と重なる領域を有し、
    前記第３の導電層は、前記第２の絶縁層を介して、前記酸化物半導体層と重なる領域と、前記第１の導電層と重なる領域と、前記第２の導電層と重なる領域と、を有し、
    前記酸化物半導体層は、トランジスタのチャネル形成領域を有し、
    前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記第３の導電層は、導電性金属酸化物を有し、
    前記酸化物半導体層は、第１の領域と、前記第１の領域下方の第２の領域と、を有し、
    前記第１の領域は、前記酸化物半導体層表面に対して略垂直な方向にｃ軸が配向する結晶を有し、
    前記第２の領域は、前記第１の領域より結晶性が低いことを特徴とする半導体装置。
  4. 第４の導電層と、
    前記第４の導電層上の第１の絶縁層と、
    前記第１の絶縁層上の酸化物半導体層と、
    前記酸化物半導体層上面と接する領域を有する第１の導電層と、
    前記酸化物半導体層上面と接する領域を有する第２の導電層と、
    前記第１の導電層上及び前記第２の導電層上の第２の絶縁層と、
    前記第２の絶縁層上の第３の導電層と、を有し、
    前記酸化物半導体層は、前記第１の絶縁層を介して、前記第４の導電層と重なる領域を有し、
    前記第３の導電層は、前記第２の絶縁層を介して、前記酸化物半導体層と重なる領域と、前記第１の導電層と重なる領域と、前記第２の導電層と重なる領域と、を有し、
    前記酸化物半導体層は、トランジスタのチャネル形成領域を有し、
    前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記第３の導電層は、導電性金属酸化物を有し、
    前記酸化物半導体層は、第１の領域と、前記第１の領域下方の第２の領域と、を有し、
    前記第１の領域は、前記酸化物半導体層表面に対して略垂直な方向にｃ軸が配向する結晶を有し、
    前記第２の領域は、前記第１の領域より結晶性が低い半導体装置であって、
    前記酸化物半導体層は、前記第１の導電層又は前記第２の導電層と重なる第３の領域と、前記第１の導電層と重ならず、且つ、前記第２の導電層と重ならない第４の領域と、を有し、
    前記第４の領域における前記酸化物半導体層の厚さは、前記第３の領域における前記酸化物半導体層の厚さよりも小さいことを特徴とする半導体装置。
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Application Number Title Priority Date Filing Date
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JP2022073299A Active JP7436554B2 (ja) 2009-12-04 2022-04-27 半導体装置及びその作製方法
JP2024017720A Pending JP2024045474A (ja) 2009-12-04 2024-02-08 半導体装置

Country Status (6)

Country Link
US (10) US8624245B2 (ja)
JP (11) JP5619582B2 (ja)
KR (6) KR102250803B1 (ja)
CN (2) CN104992962B (ja)
TW (3) TWI502740B (ja)
WO (1) WO2011068066A1 (ja)

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102097932B1 (ko) 2009-07-31 2020-04-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR101959693B1 (ko) * 2009-10-09 2019-03-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR102062077B1 (ko) * 2009-10-30 2020-01-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
SG188112A1 (en) 2009-10-30 2013-03-28 Semiconductor Energy Lab Logic circuit and semiconductor device
KR102378013B1 (ko) 2009-11-06 2022-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101893332B1 (ko) * 2009-11-13 2018-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
KR101517944B1 (ko) 2009-11-27 2015-05-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
WO2011065210A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
WO2011065216A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR101824124B1 (ko) 2009-11-28 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011068032A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Display device
KR102250803B1 (ko) 2009-12-04 2021-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20120106786A (ko) * 2009-12-08 2012-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20120106873A (ko) 2009-12-28 2012-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011108346A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor film and manufacturing method of transistor
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR102637010B1 (ko) * 2010-12-03 2024-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
JP2012209543A (ja) 2011-03-11 2012-10-25 Semiconductor Energy Lab Co Ltd 半導体装置
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8847233B2 (en) 2011-05-12 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film
TWI557910B (zh) * 2011-06-16 2016-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI595565B (zh) * 2011-06-17 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9385238B2 (en) 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
SG11201505088UA (en) 2011-09-29 2015-08-28 Semiconductor Energy Lab Semiconductor device
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
IN2014DN03274A (ja) 2011-10-14 2015-05-22 Semiconductor Energy Lab
US20130187150A1 (en) * 2012-01-20 2013-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102254731B1 (ko) 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6143423B2 (ja) * 2012-04-16 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の製造方法
WO2014013959A1 (en) * 2012-07-20 2014-01-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6220597B2 (ja) * 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
TWI746200B (zh) * 2012-09-24 2021-11-11 日商半導體能源研究所股份有限公司 半導體裝置
WO2014054428A1 (ja) * 2012-10-01 2014-04-10 シャープ株式会社 半導体装置
JP6293229B2 (ja) * 2012-10-17 2018-03-14 株式会社半導体エネルギー研究所 半導体装置
JP6021586B2 (ja) 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
JP5951442B2 (ja) * 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
JP2014239201A (ja) * 2013-05-08 2014-12-18 ソニー株式会社 半導体装置、アンテナスイッチ回路、および無線通信装置
JP6264090B2 (ja) * 2013-07-31 2018-01-24 株式会社リコー 電界効果型トランジスタ、及び電界効果型トランジスタの製造方法
JPWO2015025499A1 (ja) * 2013-08-19 2017-03-02 出光興産株式会社 酸化物半導体基板及びショットキーバリアダイオード
US9455349B2 (en) 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
US9882014B2 (en) * 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6537264B2 (ja) * 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
JP6227396B2 (ja) * 2013-12-20 2017-11-08 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
KR102325158B1 (ko) * 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
US20160005871A1 (en) * 2014-07-04 2016-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
KR102526654B1 (ko) 2015-03-03 2023-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 상기 산화물 반도체막을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TWI629791B (zh) 2015-04-13 2018-07-11 友達光電股份有限公司 主動元件結構及其製作方法
US9793409B2 (en) * 2016-01-14 2017-10-17 Hon Hai Precision Industry Co., Ltd. Thin film transistor array panel
US10411013B2 (en) * 2016-01-22 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
CN107452748B (zh) * 2016-06-01 2020-03-17 群创光电股份有限公司 元件基板以及显示装置
US10483285B2 (en) 2016-06-01 2019-11-19 Innolux Corporation Element substrate and display device
US20170373195A1 (en) * 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN107689391B (zh) * 2016-08-04 2020-09-08 鸿富锦精密工业（深圳）有限公司 薄膜晶体管基板及其制备方法
CN106409920B (zh) * 2016-09-30 2018-03-06 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制备方法、显示装置
JP6448743B2 (ja) * 2017-10-30 2019-01-09 株式会社半導体エネルギー研究所 半導体装置
JPWO2019107046A1 (ja) * 2017-11-28 2020-12-17 Ａｇｃ株式会社 半導体化合物、半導体化合物の層を有する半導体素子、積層体、およびターゲット
JP2020004861A (ja) * 2018-06-28 2020-01-09 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
CN113924657A (zh) * 2019-06-14 2022-01-11 株式会社半导体能源研究所 半导体装置以及半导体装置的制造方法
EP3840055A1 (en) * 2019-12-17 2021-06-23 Imec VZW Method of manufacturing a mosfet and an intermediate structure manufactured thereby
US20230110228A1 (en) * 2020-03-19 2023-04-13 Fuzhou Boe Optoelectronics Technology Co., Ltd. Thin-film transistor and preparation method therefor, and display substrate and display panel
US20220271166A1 (en) * 2021-02-24 2022-08-25 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-modulated active region and methods for forming the same

Family Cites Families (176)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3181692B2 (ja) * 1992-06-26 2001-07-03 富士通株式会社 薄膜トランジスタ及びその製造方法
JP3282429B2 (ja) * 1995-01-20 2002-05-13 カシオ計算機株式会社 電界効果トランジスタおよびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001085698A (ja) * 1999-09-16 2001-03-30 Toshiba Corp 半導体装置の製造方法
JP3765466B2 (ja) * 2000-08-22 2006-04-12 カシオ計算機株式会社 光電変換素子及びフォトセンサアレイ
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3694737B2 (ja) 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298062A (ja) * 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
EP1498240A4 (en) 2002-04-19 2008-09-17 Max Co Ltd MOTOR-DRIVEN HEFTER
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) * 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005072144A (ja) * 2003-08-21 2005-03-17 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器
TWI221341B (en) 2003-09-18 2004-09-21 Ind Tech Res Inst Method and material for forming active layer of thin film transistor
JP4718818B2 (ja) * 2003-10-10 2011-07-06 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006005116A (ja) * 2004-06-17 2006-01-05 Casio Comput Co Ltd 膜形成方法、半導体膜、及び積層絶縁膜
US7247529B2 (en) 2004-08-30 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
JP5030406B2 (ja) * 2004-08-30 2012-09-19 株式会社半導体エネルギー研究所 表示装置の作製方法
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
KR100659061B1 (ko) * 2004-09-20 2006-12-19 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 이를 구비한 평판표시장치
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
RU2369940C2 (ru) * 2004-11-10 2009-10-10 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
AU2005302963B2 (en) * 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US20060118869A1 (en) 2004-12-03 2006-06-08 Je-Hsiung Lan Thin-film transistors and processes for forming the same
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) * 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI481024B (zh) * 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2006245031A (ja) * 2005-02-28 2006-09-14 Casio Comput Co Ltd 薄膜トランジスタパネル
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP4254743B2 (ja) * 2005-05-13 2009-04-15 セイコーエプソン株式会社 薄膜トランジスタの製造方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4873528B2 (ja) 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
CN101258607B (zh) * 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP2007096129A (ja) * 2005-09-29 2007-04-12 Kyoto Univ 分子トランジスタおよびその製造方法、並びにそれを用いた不揮発性メモリおよび圧電センサ
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4560505B2 (ja) 2005-11-08 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
CN101577293B (zh) * 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
JP5250929B2 (ja) 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007305937A (ja) * 2006-05-15 2007-11-22 Sharp Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置、及び液晶表示装置の製造方法
JP2009528670A (ja) 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
US20070287221A1 (en) 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7906415B2 (en) 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5412026B2 (ja) * 2006-09-11 2014-02-12 三星ディスプレイ株式會社 配線構造と配線形成方法及び薄膜トランジスタ基板とその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
KR101281167B1 (ko) * 2006-11-22 2013-07-02 삼성전자주식회사 유기발광 디스플레이의 단위 화소부 구동소자 및 그제조방법
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR20080052107A (ko) 2006-12-07 2008-06-11 엘지전자 주식회사 산화물 반도체층을 구비한 박막 트랜지스터
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008126492A1 (ja) * 2007-04-05 2008-10-23 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及び電界効果型トランジスタの製造方法
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) * 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8566502B2 (en) 2008-05-29 2013-10-22 Vmware, Inc. Offloading storage operations to storage hardware using a switch
KR101402189B1 (ko) 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
WO2009034953A1 (ja) * 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
KR101512818B1 (ko) * 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
EP2086013B1 (en) 2008-02-01 2018-05-23 Samsung Electronics Co., Ltd. Oxide semiconductor transistor
JP2009206388A (ja) * 2008-02-29 2009-09-10 Toyama Univ 薄膜トランジスタとその製造方法
JP4555358B2 (ja) * 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5284669B2 (ja) 2008-04-10 2013-09-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) * 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) * 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5185838B2 (ja) * 2009-01-05 2013-04-17 カシオ計算機株式会社 薄膜トランジスタの製造方法
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP4415062B1 (ja) * 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
KR101301461B1 (ko) * 2009-09-16 2013-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 산화물 반도체층
KR101730347B1 (ko) * 2009-09-16 2017-04-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011036999A1 (en) 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
KR102286284B1 (ko) * 2009-11-06 2021-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101329849B1 (ko) * 2009-11-28 2013-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR102250803B1 (ko) 2009-12-04 2021-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
EP2528100B1 (en) * 2010-01-21 2016-07-20 Sharp Kabushiki Kaisha Process for production of circuit board

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Publication number Publication date
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JP2020174222A (ja) 2020-10-22
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CN102648526A (zh) 2012-08-22
US8624245B2 (en) 2014-01-07
US10505049B2 (en) 2019-12-10
KR20210054603A (ko) 2021-05-13
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