JP5116830B2 - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法 Download PDF

Info

Publication number
JP5116830B2
JP5116830B2 JP2010262376A JP2010262376A JP5116830B2 JP 5116830 B2 JP5116830 B2 JP 5116830B2 JP 2010262376 A JP2010262376 A JP 2010262376A JP 2010262376 A JP2010262376 A JP 2010262376A JP 5116830 B2 JP5116830 B2 JP 5116830B2
Authority
JP
Japan
Prior art keywords
oxide semiconductor
layer
semiconductor layer
crystal
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010262376A
Other languages
English (en)
Other versions
JP2011135063A5 (ja
JP2011135063A (ja
Inventor
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2010262376A priority Critical patent/JP5116830B2/ja
Publication of JP2011135063A publication Critical patent/JP2011135063A/ja
Publication of JP2011135063A5 publication Critical patent/JP2011135063A5/ja
Application granted granted Critical
Publication of JP5116830B2 publication Critical patent/JP5116830B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/402—Amorphous materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/86—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group II-VI materials, e.g. ZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/86—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group II-VI materials, e.g. ZnO
    • H10D62/862—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group II-VI materials, e.g. ZnO being Group II-VI materials comprising three or more elements, e.g. CdZnTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Thin Film Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Dram (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Liquid Crystal (AREA)

Description

開示する発明の技術分野は、酸化物半導体を用いた半導体装置およびその作製方法に関するものである。ここで、半導体装置とは、半導体特性を利用することで機能する素子および装置全般を指す。例えば、パワーデバイスや、サイリスタ、コンバータ、イメージセンサ、メモリなど、これらを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置などは、広く半導体装置に含まれる。
電界効果型トランジスタは、最も広く用いられている半導体素子の一つである。電界効果型トランジスタに用いられる材料は、その用途に応じて様々であるが、特に、シリコンを含む半導体材料が多く用いられている。
シリコンを用いた電界効果型トランジスタは、多くの用途に対して要求される特性を満たす。例えば、高速動作が必要な集積回路などの用途には単結晶シリコンを用いることで、その要求が満たされる。また、表示装置などの大面積用途に対しては、非晶質シリコンを用いることで、その要求を満たすことができる。
このように、シリコンは汎用性が高く、様々な用途に用いることが可能であるが、近年では半導体材料に対して、汎用性と共に一層の性能を求める傾向にある。例えば、大面積表示装置の高性能化という観点からは、スイッチング素子の高速動作を実現するために、大面積化が容易で、且つ非晶質シリコンを超える性能を有する半導体材料が求められている。
また、金属酸化物の中には半導体特性を示すものがあり、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などが知られている。このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている（特許文献１乃至４、非特許文献１）。
金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａ及びＺｎを有する多元系酸化物半導体として知られている（非特許文献２乃至４）。
このような状況において、酸化物半導体を用いた電界効果型トランジスタ（ＦＥＴとも呼ぶ）に関する技術が注目されており、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体を薄膜トランジスタのチャネル層として適用可能であることが確認されている（非特許文献５及び６）。
例えば、特許文献５には、ホモロガス化合物ＩｎＭＯ３（ＺｎＯ）ｍ（Ｍ＝Ｉｎ、Ｆｅ、Ｇａ、またはＡｌ、ｍ＝１以上５０未満の整数）を用いた透明薄膜電界効果型トランジスタが開示されている。
また、特許文献６には、Ｉｎ、Ｇａ、Ｚｎを含む非晶質酸化物半導体であって電子キャリア濃度が１０１８／ｃｍ３未満であるものを用いた電界効果型トランジスタが開示されている。なお、当該文献において、非晶質酸化物半導体の原子数の比は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：ｍ（ｍ＜６）である。
さらに、特許文献７には、微結晶を含む非晶質酸化物半導体を活性層とする電界効果型トランジスタが開示されている。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報 国際公開第０５／０８８７２６号 特開２００６−１６５５２９号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０―３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８―３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０―１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７―３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９―１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８―４９２
特許文献３においては、結晶状態における組成をＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＝６未満の整数）とする旨の開示がある。また、特許文献３の実施例１においては、ＩｎＧａＯ３（ＺｎＯ）４の場合について開示されている。しかしながら、このような酸化物半導体を用いる場合であっても、十分な特性が得られていないというのが実情であった。
上記問題点に鑑み、新たな構造の酸化物半導体層を用いた新たな構造の半導体装置を提供することを目的の一とする。
開示する発明では、高純度化され、かつ、結晶領域を備えた酸化物半導体層を用いて半導体装置を構成する。結晶領域は、例えば、電気的異方性を有する領域である。または、不純物の侵入を抑制する領域である。
開示する発明の一態様は、絶縁表面を有する基板上の第１の酸化物半導体層の表面から内部に向かって成長させた結晶領域を有する第１の酸化物半導体層と、第１の酸化物半導体層上の第２の酸化物半導体層と、第２の酸化物半導体層と接するソース電極層およびドレイン電極層と、第２の酸化物半導体層、ソース電極層、およびドレイン電極層を覆うゲート絶縁層と、ゲート絶縁層上の、第２の酸化物半導体層と重畳する領域のゲート電極層と、を有し、第２の酸化物半導体層は、結晶領域から成長させた結晶を有する層である半導体装置である。
また、開示する発明の他の一態様は、絶縁表面を有する基板上の第１のゲート電極層と、第１のゲート電極層を覆う第１のゲート絶縁層と、第１のゲート絶縁層上の、第１の酸化物半導体層の表面から内部に向かって成長させた結晶領域を有する第１の酸化物半導体層と、第１の酸化物半導体層上の第２の酸化物半導体層と、第２の酸化物半導体層と接するソース電極層およびドレイン電極層と、第２の酸化物半導体層、ソース電極層、およびドレイン電極層を覆う第２のゲート絶縁層と、第２のゲート絶縁層上の、第２の酸化物半導体層と重畳する領域のゲート電極層と、を有し、第２の酸化物半導体層は、結晶領域から成長させた結晶を有する層である半導体装置である。
上記において、第２の酸化物半導体層表面の高低差は、ゲート電極層と重畳する領域（チャネル形成領域）において１ｎｍ以下（好ましくは０．２ｎｍ以下）である半導体装置である。
なお、第１の酸化物半導体層の結晶領域は、第１の酸化物半導体層の表面に対して垂直方向にｃ軸配向をしている。また、結晶のｃ軸方向は、深さ方向に一致する。
上記の構成において、絶縁表面を有する基板は、酸化物または窒化物を有する半導体装置である。
上記の構成において、第１の酸化物半導体層の有する結晶領域は、２ｎｍ以上１０ｎｍ以下の平均膜厚を有する半導体装置である。
上記の構成において、第１の酸化物半導体層または第２の酸化物半導体層は、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、Ｉｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓｎ−Ｍｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏや、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏから選択されたいずれか一の金属酸化物を有する半導体装置である。
上記の構成において、第１の酸化物半導体層または第２の酸化物半導体層は、高純度化された酸化物半導体層である半導体装置である。
上記の構成において、第１の酸化物半導体層と第２の酸化物半導体層とは、同一主成分を含む材料である半導体装置である。
上記の構成において、第１の酸化物半導体層と第２の酸化物半導体層とは、異なる材料からなる半導体装置である。
上記の構成において、第１の酸化物半導体層の結晶領域と第２の酸化物半導体層の結晶の電子親和力は同じである半導体装置である。
上記の構成において、第２の酸化物半導体層は凹部を有する半導体装置である。
上記の構成において、第２の酸化物半導体層は高純度結晶領域を有する半導体装置である。
上記の構成において、第１の酸化物半導体層または第２の酸化物半導体層のキャリア密度は、１．０×１０１２ｃｍ−３未満、好ましくは１．４５×１０１０ｃｍ−３未満である半導体装置である。
上記の構成において、第１の酸化物半導体層の結晶領域は、多結晶の酸化物半導体材料でなる半導体装置である。また、第２の酸化物半導体層は、多結晶の酸化物半導体材料でなる半導体装置である。
上記の構成において、第１の酸化物半導体層および第２の酸化物半導体層は、いずれも多結晶の酸化物半導体材料でなる半導体装置である。上記の構成において、第１の酸化物半導体層と第２の酸化物半導体層の厚さの和は、３ｎｍ以上５０ｎｍ以下である半導体装置である。
上記構成において、ソース電極層およびドレイン電極層の上に、ソース電極層およびドレイン電極層と略同一形状の絶縁層を有する半導体装置である。
上記構成において、第２の酸化物半導体層と接する部分に酸素との親和性が低い材料を用いたソース電極層およびドレイン電極層を有する半導体装置である。
また、開示する発明の他の一態様は、絶縁表面を有する基板上に第１の酸化物半導体層を形成し、第１の熱処理を行うことにより、第１の酸化物半導体層の表面から内部に向かって結晶成長し、該表面と略垂直な方向にｃ軸が配向する結晶領域を第１の酸化物半導体層中に形成し、第１の酸化物半導体層上に第２の酸化物半導体層を形成し、第２の熱処理を行うことにより、結晶領域から結晶成長させて第２の酸化物半導体層を結晶化し、第２の酸化物半導体層上に導電層を形成し、導電層をエッチングすることにより、ソース電極層およびドレイン電極層を形成し、第２の酸化物半導体層、ソース電極層、およびドレイン電極層を覆うようにゲート絶縁層を形成し、ゲート絶縁層上の第２の酸化物半導体層と重畳する領域にゲート電極層を形成する、半導体装置の作製方法である。
また、開示する発明の他の一態様は、絶縁表面を有する基板上に第１のゲート電極層を形成し、第１のゲート電極層を覆うように第１のゲート絶縁層を形成し、第１のゲート絶縁層上に第１の酸化物半導体層を形成し、第１の熱処理を行うことにより、第１の酸化物半導体層の表面から内部に向かって結晶成長し、該表面と略垂直な方向にｃ軸が配向する結晶領域を第１の酸化物半導体層中に形成し、第１の酸化物半導体層上に第２の酸化物半導体層を形成し、第２の熱処理を行うことにより、結晶領域から結晶成長させて第２の酸化物半導体層を結晶化し、第２の酸化物半導体層上に導電層を形成し、導電層をエッチングすることにより、ソース電極層およびドレイン電極層を形成し、第２の酸化物半導体層、ソース電極層、およびドレイン電極層を覆うように第２のゲート絶縁層を形成し、第２のゲート絶縁層上の第２の酸化物半導体層と重畳する領域に第２のゲート電極層を形成する、半導体装置の作製方法である。
上記の構成において、第１の酸化物半導体層の膜厚を３ｎｍ以上１５ｎｍ以下とする半導体装置の作製方法である。
上記の構成において、第１の酸化物半導体層の結晶領域として、多結晶の領域を形成する半導体装置の作製方法である。
上記の構成において、第２の熱処理によって、第２の酸化物半導体層を多結晶化する半導体装置の作製方法である。
上記の構成において、第１の熱処理および第２の熱処理によって、第１の酸化物半導体層および第２の酸化物半導体層を、いずれも多結晶化する半導体装置の作製方法である。
上記の構成において、第２の熱処理によって、第２の酸化物半導体層の表面と略垂直な方向にｃ軸が配向するように結晶成長させる半導体装置の作製方法である。
上記の構成において、第２の酸化物半導体層は、スパッタ法を用いて形成され、その金属酸化物ターゲットの組成比は、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上２以下、ｙは１以上５以下）である半導体装置の作製方法である。
上記の構成において、金属酸化物ターゲットの組成は、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘ＝１、ｙ＝１）である半導体装置の作製方法である。
上記の構成において、金属酸化物ターゲットの組成は、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘ＝０、ｙ＝１）である半導体装置の作製方法である。
上記の構成において、ソース電極層およびドレイン電極層の上に、ソース電極層およびドレイン電極層と略同一形状の絶縁層を形成する半導体装置の作製方法である。
上記の構成において、第２の酸化物半導体層と接する部分に酸素との親和性が低い材料を用いてソース電極層およびドレイン電極層を形成する半導体装置の作製方法である。
また、上記作製方法では、第１の酸化物半導体層の成膜後にアニールを行い、その上面に第２の酸化物半導体層の成膜を行い、その後、第１の酸化物半導体層の表面より上方の第２の酸化物半導体層の表面に向かって結晶成長をさせる。第１の酸化物半導体層は、第２の酸化物半導体層にとっては種結晶に相当する。第１の酸化物半導体層の上側に結晶性（例えば多結晶）の第２の酸化物半導体層が形成されることが重要である。
酸化物半導体層の結晶性が高まるほど、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量を抑制することができ、高い信頼性を実現することができる。また、ｃ軸配向した多結晶層を有する酸化物半導体層を用いたトランジスタは、トランジスタに光を照射しつづけて行うＢＴ試験前後においてもトランジスタのしきい値電圧の変化量が低減でき、安定した電気的特性を有するトランジスタを作製することができる。
また、酸化物半導体層の結晶性が高ければ高いほど、トランジスタの電気特性の温度依存性、例えば−３０℃〜１２０℃までのオン電流やオフ電流などの変化量を抑制できる。通常の表示パネルの動作温度範囲は、０℃以上４０℃以下であるが、例えば、車載用の表示パネルとなると、−３０℃以上８５℃、以下さらには１０５℃までの耐熱性が求められる。表示パネルに限らず、スイッチング素子や駆動回路などに結晶性の高い酸化物半導体層を用いることにより、様々な過酷な環境にも耐えることのできるデバイスを実現でき、使用用途や使用分野を広げることができるため有用である。
また、酸化物半導体層の結晶性が高ければ高いほど、高い電界効果移動度を有するトランジスタを実現できる。
上記酸化物半導体層はすべて金属酸化物を有し、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ−Ｏ膜、Ｚｎ−Ｍｇ−Ｏ膜、Ｓｎ−Ｍｇ−Ｏ膜、Ｉｎ−Ｍｇ−Ｏ膜や、Ｉｎ−Ｏ膜、Ｓｎ−Ｏ膜、Ｚｎ−Ｏ膜などの金属酸化物膜を用いることができる。
上記酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。また、ＩｎＧａｘＺｎｙＯｚで表される材料を用いることができる。ここで、ｘ、ｙ、ｚは任意の数である。また、ｘ、ｙ、ｚは整数である必要はなく、非整数であっても良い。なお、ｘは０であっても良いが、ｙは０でないことが望ましい。例えば、当該表記は、ｘが０であるＩｎ−Ｚｎ−Ｏを含んでいる。また、本明細書でいうＩｎ−Ｇａ−Ｚｎ−Ｏで表記される酸化物半導体材料は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）であり、ｍが自然数でないことは、ＩＣＰ−ＭＳ分析や、ＲＢＳ分析を用いて確認することができる。また、ｘ＝１、ｙ＝１で表記される場合や、ｘ＝１、ｙ＝０．５で表記される場合などを含む。また、キャリア密度が１×１０１２ｃｍ−３未満、好ましくは１．４５×１０１０ｃｍ−３未満である高純度化された酸化物半導体を用いるのが好適である。
これまで報告された金属酸化物はアモルファス状態のもの、あるいは、多結晶状態のもの、あるいは、１４００℃程度の高温での処理により単結晶を得るもののみであったが、上記に示したように、金属酸化物の平板状の多結晶を形成した後、金属酸化物の平板状の多結晶を種として結晶成長させる方法により比較的低温で薄膜多結晶ができ、さらに厚膜多結晶ができると、より広い工業応用が開ける。なお、良質な厚膜多結晶を得るには、基板の平坦性・平滑性が高いことが好ましい。なぜならば、わずかな基板の凹凸が、局所的なｃ軸のぶれとなり、結晶成長が進展するにつれて、隣接する結晶のｃ軸の向きと異なることにより結晶の転移等の欠陥となるからである。なお、酸化物半導体層中における平板状の結晶は、ＩｎＧａＺｎＯ４（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４）の結晶であると好適である。または、Ｉｎ２Ｇａ２ＺｎＯ７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：１：７）の結晶であると好適である。また、酸化物半導体層表面と垂直な方向にｃ軸配向した結晶、例えば多結晶である。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極層」の表現であれば、ゲート絶縁層とゲート電極層との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合などをも含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
開示する発明では、高純度化された酸化物半導体層を半導体装置に用いる。高純度化とは、酸化物半導体のｎ型化の要因である水素を、酸化物半導体層中から極力排除すること、または、酸化物半導体層に不足する酸素を供給して、酸化物半導体層中の酸素欠乏に起因する欠陥を低減すること、の少なくとも一方を含む概念である。
当該高純度化は、酸化物半導体層を真性（ｉ型）とするために行われる。酸化物半導体は一般にｎ型であるため、オフ電流が高い。オフ電流が高いと、スイッチング特性が不十分になり、半導体装置として適当ではない。このため、本発明の一態様では、酸化物半導体層を高純度化し、ｉ型またはそれに近づけるのである。
また、開示する発明では、結晶領域を有する酸化物半導体層を半導体装置に用いる。
結晶領域を備えた酸化物半導体層では、結晶領域を備えない酸化物半導体層と比較して、酸化物半導体層の電気的特性は異なるものになる。例えば、表面と略垂直な方向にｃ軸が配向する結晶領域を備えた酸化物半導体層では、酸化物半導体層の表面に平行な方向の導電性が向上し、酸化物半導体層の表面に垂直な方向の絶縁性が向上する。
このように、結晶領域を有する酸化物半導体層を半導体装置に用いることで、電気的特性の優れた半導体装置を実現できる。
また、結晶領域を備えた酸化物半導体層では、結晶領域を備えない酸化物半導体層と比較して、酸化物半導体層中への不純物の侵入が抑制される。例えば、結晶領域を備えた酸化物半導体層では、酸化物半導体層に対して悪影響を与える、水や水素などの侵入が抑制される。
これにより、酸化物半導体層が事後的にｎ型化することを抑制することができる。つまり、半導体装置の信頼性を向上させることができる。
このように、開示する発明の一態様により、信頼性が高く、優れた特性の半導体装置が提供される。
以上、酸化物半導体、特に、高純度化され、真性化された酸化物半導体を用いることで、様々な効果を得ることができることが理解される。そして、開示する発明のように、真性化された酸化物半導体層を結晶構造で実現することにより、優れた特性の新たな半導体装置が実現する。
半導体装置を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 発明の一態様を示す断面図である。 断面ＴＥＭ写真図及びその模式図である。 第２の熱処理後の断面ＴＥＭ写真図及びその模式図である。 比較例の断面ＴＥＭ写真図及びその模式図である。 酸化物半導体を用いたトランジスタの縦断面図。 図１８のＡ−Ａ’線上におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（ＧＥ）に正の電位（＋ＶＧ）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ）に負の電位（−ＶＧ）が与えられた状態示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 シリコン（Ｓｉ）において、ホットキャリア注入に要するエネルギーを示す図。 Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（ＩＧＺＯ）において、ホットキャリア注入に要するエネルギーを示す図。 短チャネル効果に関するデバイスシミュレーションの結果を示す図。 短チャネル効果に関するデバイスシミュレーションの結果を示す図。 Ｃ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ）特性を示す図。 Ｖｇと（１／Ｃ）２との関係を示す図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 電子機器を説明するための図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法について、図１乃至図４を参照して説明する。
〈半導体装置の構成〉
図１は、半導体装置の構成の一例であるトランジスタ１５０を示す断面図である。なお、トランジスタ１５０は、キャリアが電子であるｎチャネル型ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるものとして説明するが、ｐチャネル型ＩＧＦＥＴを作製することも可能である。
トランジスタ１５０は、基板１００上に絶縁層１０２を介して設けられた第１の酸化物半導体層１０４ａと、第１の酸化物半導体層１０４ａ上に設けられた第２の酸化物半導体層１０６ａと、第２の酸化物半導体層１０６ａと電気的に接続する、ソース電極層またはドレイン電極層１０８ａ、およびソース電極層またはドレイン電極層１０８ｂと、第２の酸化物半導体層１０６ａ、ソース電極層またはドレイン電極層１０８ａ、およびソース電極層またはドレイン電極層１０８ｂを覆うゲート絶縁層１１２と、ゲート絶縁層１１２上のゲート電極層１１４と、を有する（図１（Ａ）および図１（Ｂ）参照）。
また、トランジスタ１５０上には、層間絶縁層１１６および層間絶縁層１１８が設けられている。なお、層間絶縁層１１６および層間絶縁層１１８は必須の構成要素ではないから、適宜省略等しても構わない。
第１の酸化物半導体層１０４ａおよび第２の酸化物半導体層１０６ａには、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、一元系金属酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などが用いられる。
また、Ｉｎ−Ａ−Ｂ−Ｏで表現される酸化物半導体材料を用いても良い。ここで、Ａは、ガリウム（Ｇａ）やアルミニウム（Ａｌ）などの１３族元素、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）に代表される１４族元素などから選択される一または複数種類の元素を表す。また、Ｂは、亜鉛（Ｚｎ）に代表される１２族元素から選択される一又は複数種類の元素を表す。なお、Ｉｎ、Ａ、Ｂの含有量は任意であり、Ａの含有量がゼロの場合を含む。一方、ＩｎおよびＢの含有量はゼロではない。すなわち、上述の表記には、Ｉｎ−Ｇａ−Ｚｎ−ＯやＩｎ−Ｚｎ−Ｏなどが含まれる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
第１の酸化物半導体層１０４ａおよび第２の酸化物半導体層１０６ａは、水素などの不純物が十分に除去され、酸素が供給されることにより高純度化されたものであることが望ましい。具体的には、第１の酸化物半導体層１０４ａおよび第２の酸化物半導体層１０６ａの水素濃度は５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下とする。なお、水素濃度が十分に低減され、酸素が供給されることにより高純度化された第１の酸化物半導体層１０４ａおよび第２の酸化物半導体層１０６ａでは、一般的なシリコンウエハ（リンやボロンなどの不純物元素が微量に添加されたシリコンウエハ）におけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さいキャリア密度の値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。このように、ｉ型化または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１５０を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、オフ電流は１×１０−１３Ａ以下である。なお、上述の第１の酸化物半導体層１０４ａおよび第２の酸化物半導体層１０６ａ中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
ここで、第１の酸化物半導体層１０４ａは、結晶領域を有し、該結晶領域は、第１の酸化物半導体層１０４ａの表面を含む領域、つまり、第２の酸化物半導体層１０６ａとの界面を含む領域であって、酸化物半導体層１０４ａの表面に略垂直な方向にｃ軸が配向する結晶を有する領域であることが望ましい。例えば、該結晶領域を、ｃ軸が第１の酸化物半導体層１０４ａの表面に対して略垂直な方向に配向する結晶粒を含む領域とすることができる。ここで、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。なお、該結晶領域は、第１の酸化物半導体層１０４ａの表面近傍（例えば、表面からの距離（深さ）が２ｎｍ以上１０ｎｍ以下）のみとしても良いし、第１の酸化物半導体層１０４ａの裏面にまで達するようにしても良い。
また、該結晶領域は、板状の結晶（板状結晶）であることが望ましい。ここで、板状の結晶（板状結晶）とは、平面的に発達した結晶であって、薄板の如き形状を有する結晶を言う。また、該結晶領域は、多結晶であることが好ましい。
また、第２の酸化物半導体層１０６ａは、第１の酸化物半導体層１０４ａの結晶領域から結晶成長させて、形成した結晶からなる。
ここで、第２の酸化物半導体層１０６ａは、第１の酸化物半導体層１０４ａの結晶領域から結晶成長させた結晶からなるので、第１の酸化物半導体層１０４ａの結晶領域と同様に、第１の酸化物半導体層１０４ａとの界面に略垂直な方向にｃ軸が配向する結晶からなる。ここで、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。
また、第２の酸化物半導体層１０６ａは、第１の酸化物半導体層１０４ａの結晶領域と同様に、板状の結晶（板状結晶）からなることが望ましい。また、該第２の酸化物半導体層１０６ａは、多結晶であることが好ましい。
また、第２の酸化物半導体層１０６ａには、第１の酸化物半導体層１０４ａの結晶領域から結晶成長した結晶だけでなく、第２の酸化物半導体層１０６ａの表面から結晶成長した結晶が含まれていても良い。
また、第１の酸化物半導体層１０４ａと第２の酸化物半導体層１０６ａの材料を同じ物とした場合（いわゆるホモ・エピ成長の場合）、第１の酸化物半導体層１０４ａと第２の酸化物半導体層１０６ａの境界が判別できなくなることがあるため図１（Ａ）では点線で示したが、第１の酸化物半導体層１０４ａと第２の酸化物半導体層１０６ａを同一の層と見なせることもある（図１（Ａ）参照）。また、第１の酸化物半導体層１０４ａと第２の酸化物半導体層１０６ａのいずれも多結晶となる。
もちろん、第１の酸化物半導体層１０４ａと第２の酸化物半導体層１０６ａの材料を異なるものとしても良い（図１（Ｂ）参照）。第１の酸化物半導体層１０４ａと第２の酸化物半導体層１０６ａの材料を異なるものとする場合（いわゆるヘテロ・エピ成長の場合）には、例えば、第１の酸化物半導体層１０４ａに二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料を用い、第２の酸化物半導体層１０６ａに三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる構成などを採用することができる。
第１の酸化物半導体層１０４ａの結晶領域から結晶成長させて第２の酸化物半導体層１０６ａを形成することにより、第２の酸化物半導体層１０６ａには電気的な異方性が与えられる。例えば、ｃ軸が第１の酸化物半導体層１０４ａと第２の酸化物半導体層１０６ａとの界面に対して略垂直な方向に配向するので、第２の酸化物半導体層１０６ａの表面に平行な方向の導電性が高まる。一方、第２の酸化物半導体層１０６ａの表面に垂直な方向に関しては、絶縁性が高まる。
酸化物半導体層のうち、チャネル形成領域となる領域は、少なくとも平坦面を有していることが好ましい。また、第１の酸化物半導体層と第２の酸化物半導体層が同じｃ軸配向をしている多結晶体である。なお、第２の酸化物半導体層表面の高低差は、ゲート電極層と重畳する領域（チャネル形成領域）において、１ｎｍ以下（好ましくは０．２ｎｍ以下）であることが好ましい。
以上のように、高純度化された第１の酸化物半導体層１０４ａの結晶領域から結晶成長させた第２の酸化物半導体層１０６ａを用いることで、良好な電気特性を有する半導体装置を実現することができる。
また、第２の酸化物半導体層１０６ａは、比較的安定であるため、第２の酸化物半導体層１０６ａへの不純物（例えば、水など）の侵入を抑制することが可能である。このため、第２の酸化物半導体層１０６ａの信頼性を向上させることができる。
以下、酸化物半導体を高純度化、真性化（ｉ型化）することの意義、また、このような酸化物半導体を用いて半導体装置を構成することのメリット、などについて簡単に説明する。
〈酸化物半導体の真性化〉
酸化物半導体において、ＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）等の物性研究は多くなされているが、これらの研究は、欠陥の準位そのものを十分に減らすという思想を含まない。開示する発明の一態様では、ＤＯＳ増大の原因たり得る水や水素を酸化物半導体中より除去することで、高純度化し、真性化（ｉ型化）した酸化物半導体を作製する。これは、ＤＯＳそのものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れた工業製品の製造を可能とするものである。
なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。このため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥によるＤＯＳを減少させることにより、酸化物半導体をさらに高純度化、真性化（ｉ型化）するのは好適である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、２００℃以上４００℃以下、代表的には２５０℃程度の温度条件での熱処理を行うことで、当該酸化膜から酸化物半導体中に酸素を供給して、酸素欠陥に起因するＤＯＳを減少させることが可能である。また、熱処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。熱処理に続けて、酸素雰囲気、または水素や水を十分に除去した雰囲気における降温過程を経ることで、酸化物半導体中に酸素を供給することも可能である。
酸化物半導体の特性を悪化させる要因は、過剰な水素によって形成される伝導帯の下０．１〜０．２ｅＶの浅い準位や、酸素欠損によって形成される深い準位、などに起因するものと考えられる。これらの欠陥を無くすために、水素を徹底的に除去し、酸素を十分に供給するという技術思想は正しいものであろう。
なお、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、水や水素などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することで、ｉ型化を実現する。この点、シリコンなどのように不純物元素を添加してのｉ型化ではなく、従来にない技術思想を含むものといえる。
また、酸化物半導体をｉ型化することにより、トランジスタの温度特性が良好となる。代表的には、−２５℃から１５０℃までの温度範囲において、トランジスタの電流電圧特性において、オン電流、オフ電流、電界効果移動度、Ｓ値、及びしきい値電圧の変動がほとんどなく、温度による電流電圧特性の劣化がほとんどない。
なお、本実施の形態で示す酸化物半導体を用いたトランジスタは、シリコンカーバイドを用いたトランジスタと比較して、移動度が２桁ほど低いが、ドレイン電圧を高くする、チャネル幅（Ｗ）を大きくすることで、トランジスタの電流値を高め、デバイス特性を向上させることができる。
本実施の形態の技術思想は、酸化物半導体中に、何らかの不純物を加えることをせずに、逆に不本意に存在する水、水素という不純物を意図的に除去することにより、酸化物半導体自体を高純度化することである。すなわち、ドナー準位を構成する水または水素を除去し、さらに酸化物半導体を構成する主成分材料の酸素を十分に供給することにより酸素欠損を低減し、酸化物半導体を高純度化することである。
酸化物半導体の成膜時点では、１×１０２０ｃｍ−３のレベルの水素が酸化物半導体中に存在することがＳＩＭＳ（二次イオン質量分析）で測定される。このドナー準位の原因となる水または水素を意図的に除去し、さらに水または水素の除去に伴い同時に減少してしまう酸素（酸化物半導体の成分の一つ）を酸化物半導体に加えることにより、酸化物半導体を高純度化し、電気的に真性（ｉ型）半導体とする。
また、本実施の形態においては、酸化物半導体中の水、水素の量は少なければ少ないほど好ましく、キャリアも少なければ少ないほど良い。すなわち、キャリア密度は１×１０１２ｃｍ−３未満、さらに好ましくは測定限界以下の１．４×１０１０ｃｍ−３未満が求められる。更には、本実施の形態の技術思想的には、ゼロに近いまたはゼロが理想である。特に、酸化物半導体を、酸素、窒素、または超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気で、４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の加熱処理をすることにより、ｎ型不純物となる水、または水素を除去し、高純度化することができる。また、水、または水素等の不純物を除去することにより、酸化物半導体を高純度化することで、キャリア密度を１×１０１２ｃｍ−３未満、さらに好ましくは測定限界以下の１．４×１０１０ｃｍ−３未満とすることができる。
更に、熱処理を４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下の高温とすると、酸化物半導体を高純度化すると共に、結晶化させることが可能であり、酸化物半導体の表面から内部に向かって結晶成長し、ｃ軸が配向する多結晶層となる。
本発明は、当該ｃ軸方向を有する多結晶層を種結晶として、その上に第２の酸化物半導体を設け、４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の加熱処理をすることで、第２の酸化物半導体を、種結晶と同様にｃ軸が配向する多結晶層とすることができる。即ち、種結晶と第２の酸化物半導体のｃ軸が同軸となる、理想的なアキシャル成長、またはエピタキシャル成長をさせることができる。
また、種結晶と同軸となる第２の酸化物半導体は、成膜後の熱処理による固相成長のみではなく、２００℃以上６００℃以下で加熱しながら第２の酸化物半導体を成膜、代表的にはスパッタリングすることで、堆積しつつ結晶成長させることができる。
さらには、酸化物半導体のキャリアを低減し、好ましくは無くしてしまうことで、トランジスタにおいて酸化物半導体はキャリアを通過させる通路（パス）として機能させる。その結果、酸化物半導体は高純度化した真性（ｉ型）半導体であり、キャリアがない、または極めて少なくせしめることにより、トランジスタのオフ状態ではオフ電流を極めて低くできるというのが本実施の形態の技術思想である。
また、酸化物半導体は通路（パス）として機能し、酸化物半導体自体がキャリアを有さない、または極めて少ないように高純度化した真性（ｉ型）とすると、キャリアはソース電極、ドレイン電極により供給される。酸化物半導体の電子親和力χおよびフェルミレベル、理想的には真性フェルミレベルと一致したフェルミレベルと、ソース電極、ドレイン電極の仕事関数とを適宜選択することで、ソース電極及びドレイン電極からキャリアを注入させることが可能となり、ｎ型トランジスタ及びｐ型トランジスタを適宜作製することができる。
ところで、チャネルが基板と概略平行に形成される横型トランジスタにおいては、チャネルのほかにソース及びドレインを設ける必要があり、基板におけるトランジスタの専有面積が大きくなってしまい、微細化の妨げとなる。しかしながら、縦型トランジスタにおいては、ソース、チャネル、及びドレインを積層するため、基板表面における占有面積を低減することができる。この結果、トランジスタの微細化が可能である。
このように、酸化物半導体膜の主成分以外の不純物、代表的には水素、水、水酸基または水素化物などが極力含まれないように高純度化し、且つ多結晶領域を有せしめることにより、トランジスタの動作を良好なものとすることができる。特に、耐圧性を高め、ショートチャネル効果を低減し、オンオフ比を高めることができる。また、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量を抑制することができ、高い信頼性を実現することができる。また、電気特性の温度依存性を抑制することができる。また、ｃ軸配向した多結晶層を有する酸化物半導体層を用いたトランジスタは、トランジスタに光を照射しつづけて行うＢＴ試験前後においてもトランジスタのしきい値電圧の変化量が低減でき、安定した電気的特性を有するトランジスタを作製することができる。
〈他の半導体材料との比較におけるプロセス上の優位点〉
酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素（例えば、４Ｈ−ＳｉＣ）などがある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャリア密度はその一例である。フェルミ・ディラック分布に従えば、酸化物半導体の少数キャリアは１０−７／ｃｍ３程度と見積もられるが、これは、４Ｈ−ＳｉＣにおける６．７×１０−１１／ｃｍ３と同様、極めて低い値である。シリコンの真性キャリア密度（１．４×１０１０／ｃｍ３程度）と比較すれば、その程度が並はずれていることが良く理解できる。
また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−ＳｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体という点においても、酸化物半導体と炭化珪素とは共通している。
一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プロセス温度である。炭化珪素は一般に１５００℃〜２０００℃の熱処理を必要とするから、他の半導体材料を用いた半導体素子との積層構造は困難である。このような高い温度では、半導体基板や半導体素子などが破壊されてしまうためである。他方、酸化物半導体は、３００℃以上８００℃以下の熱処理で作製することが可能であり、他の半導体材料を用いて集積回路を形成した上で、酸化物半導体による半導体素子を形成することが可能となる。
また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較してエネルギーコストを十分に低くすることができるという利点を有する。さらに、炭化珪素は結晶欠陥や意図せずに混入した微量の不純物がキャリアを発生させる要因となる。理論的には、炭化珪素で、本発明の酸化物半導体と同等な低いキャリア密度が得られるが、現実には、上記のような理由により１０１２／ｃｍ３以下のキャリア密度を得ることは難しい。上記のことは、同じくワイドギャップ半導体として知られている窒化ガリウムと酸化物半導体との比較に関しても言える。
〈酸化物半導体を用いたトランジスタの電導機構〉
酸化物半導体を用いたトランジスタの電導機構につき、図１８乃至図２１を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎないことを付記する。
図１８は、酸化物半導体を用いたトランジスタ（薄膜トランジスタ）の断面図である。ゲート電極（ＧＥ）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられている。
図１９には、図１８のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図１９中の黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷（−ｑ，＋ｑ）を有している。ドレイン電極に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電極に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極に正の電圧（ＶＧ＞０）を印加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状態を示す。
図２０には、図１８におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。図２０（Ａ）は、ゲート電極（ＧＥ）に正の電位（ＶＧ＞０）が与えられた状態であり、ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している。また、図２０（Ｂ）は、ゲート電極（ＧＥ）に負の電位（ＶＧ＜０）が印加された状態であり、オフ状態（少数キャリアは流れない状態）である場合を示す。
図２１は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体はｎ型であり、そのフェルミ準位（ＥＦ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素の一部がドナーとなり、ｎ型化する要因の一つであることが知られている。また、酸素欠損もｎ型化する一つの要因であることが知られている。
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化し、かつ、酸素欠損を除去することにより真性（ｉ型）とし、または真性とせんとしたものである。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物や酸素欠損を極力除去することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴としている。これにより、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同程度とすることができる。
酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶで、電子親和力（χ）は４．３Ｖと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
このとき電子は、図２０（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
また、図２０（Ｂ）に示すように、ゲート電極（ＧＥ）に負の電位が与えられると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、真性（ｉ型）とし、または実質的に真性となるため、ゲート絶縁層との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を形成できるものが要求される。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング法で作製される絶縁層などを用いることが好ましい。
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとすることにより、例えば、トランジスタのチャネル幅（Ｗ）が１×１０４μｍ、チャネル長（Ｌ）が３μｍの場合には、１０−１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．のサブスレッショルドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）という特性が実現され得る。
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、トランジスタの動作を良好なものとすることができる。
〈酸化物半導体を用いたトランジスタのホットキャリア劣化耐性〉
次に、酸化物半導体を用いたトランジスタのホットキャリア劣化耐性につき、図２２及び図２３を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎないことを付記する。
ホットキャリア劣化の主要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。なお、以下では簡単のため、電子のみを考慮する。
ＣＨＥ注入とは、半導体層中においてゲート絶縁層の障壁以上のエネルギーを有するようになった電子が、ゲート絶縁層などに注入される現象をいう。電子へのエネルギーの授与は、電子が低電界で加速することによって行われる。
ＤＡＨＣ注入とは、高電圧により加速された電子の衝突によって生じる新たな電子がゲート絶縁層などに注入される現象を言う。ＤＡＨＣ注入とＣＨＥ注入との相違は、衝突イオン化によるアバランシェ降伏を伴うか否かにある。なお、ＤＡＨＣ注入では、半導体のバンドギャップ以上の運動エネルギーを持つ電子が必要となる。
図２２および図２３に、シリコン（Ｓｉ）とＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（ＩＧＺＯ）のバンド構造から見積もった各種ホットキャリア注入に要するエネルギーを示す。図２２および図２３においては、左がＣＨＥ注入、右がＤＡＨＣ注入を表す。
シリコンでは、ＣＨＥ注入よりもＤＡＨＣ注入による劣化が深刻となる。これは、シリコンのバンドギャップが小さく、アバランシェ降伏が生じやすいことに起因している。シリコン中において衝突せずに加速されるキャリア（例えば電子）はごく僅かであるので、そのことによるＣＨＥ注入の確率自体は低いのだが、アバランシェ降伏によりゲート絶縁層の障壁を越えられる電子の数が増加することによって、ＣＨＥ注入の確率を容易に上回るのである。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体では、ＣＨＥ注入に必要なエネルギーはシリコンの場合と大きく異ならないが、ＤＡＨＣ注入に必要なエネルギーは、バンドギャップの広さからＣＨＥ注入に必要なエネルギーと同程度となる。つまり、ＤＡＨＣ注入の確率は低い。
一方、シリコンと同様に、衝突せずに加速されるキャリア（例えば電子）もごく僅かであるので、そのことによるＣＨＥ注入の確率自体も低い。つまり、シリコンと比較してホットキャリア劣化の耐性は高いのである。
〈酸化物半導体を用いたトランジスタにおける短チャネル効果〉
次に、酸化物半導体を用いたトランジスタにおける短チャネル効果に関し、図２４を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎないことを付記する。
短チャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特性の劣化をいう。短チャネル効果は、ドレインの効果がソースにまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増大、漏れ電流の増大などがある。
ここでは、デバイスシミュレーションを用い、短チャネル効果を抑制することができる構造に関して検証した。具体的には、キャリア密度および酸化物半導体層の厚さを異ならせた４種類のモデルを用意して、チャネル長（Ｌ）としきい値電圧（Ｖｔｈ）の関係を確認した。モデルとしては、ボトムゲート構造のトランジスタを採用し、キャリア密度を１．７×１０−８／ｃｍ３、または１．０×１０１５／ｃｍ３のいずれかとし、酸化物半導体層の厚さを１μｍ、または３０ｎｍのいずれかとした。なお、酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を、ゲート絶縁層として１００ｎｍの厚さの酸化窒化珪素膜を採用した。
なお、トップゲート構造とボトムゲート構造では、計算結果に大きな相違はない。
計算結果を図２４および図２５に示す。図２４は、キャリア密度が１．７×１０−８／ｃｍ３の場合、図２５は、キャリア密度が１．０×１０１５／ｃｍ３の場合である。当該結果は、酸化物半導体を用いたトランジスタにおいて、酸化物半導体層の厚さを小さくすることで、短チャネル効果を抑制できることを示すものといえる。例えば、チャネル長が１μｍ程度の場合、キャリア密度が十分に小さい酸化物半導体層であっても、その厚さを３ｎｍ〜５０ｎｍ程度、好ましくは３ｎｍ〜２０ｎｍ程度、代表的には２０ｎｍ程度とすれば、短チャネル効果を十分に抑制することができることが理解される。
〈酸化物半導体のキャリア密度〉
開示する発明に係る技術思想の一は、酸化物半導体層におけるキャリア密度を十分に小さくし、できる限り真性（ｉ型）に近づけようとするものである。以下、キャリア密度の求め方、および、酸化物半導体層において測定したキャリア密度に関し、図２６および図２７を参照して説明する。
酸化物半導体層中のキャリア密度は、酸化物半導体層を用いたＭＯＳキャパシタを作製し、当該ＭＯＳキャパシタのＣＶ測定（Ｃａｐａｃｉｔａｎｃｅ Ｖｏｌｔａｇｅ Ｍｅａｓｕｒｅｍｅｎｔ）の結果（ＣＶ特性）を評価することで求めることが可能である。
キャリア密度の測定は、次の（１）−（３）の手順で行う。（１）ＭＯＳキャパシタのゲート電圧Ｖｇと、容量Ｃとの関係をプロットしたＣ−Ｖ特性を取得する。（２）当該Ｃ−Ｖ特性からゲート電圧Ｖｇと、（１／Ｃ）２との関係を表すグラフを取得し、当該グラフにおいて弱反転領域での（１／Ｃ）２の微分値を求める。（３）得られた微分値を、キャリア密度Ｎｄを表す以下の式（１）に代入する。なお、式（１）において、ｅは電気素量、ε０は真空の誘電率、εは酸化物半導体の比誘電率である。
測定に係る試料として、次の構造のＭＯＳキャパシタを用いた。ＭＯＳキャパシタの構造として、ガラス基板上に３００ｎｍの厚さのチタン層を有し、チタン層上に１００ｎｍの厚さの窒化チタン層を有し、窒化チタン層上にＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（ａ−ＩＧＺＯ）を用いた２μｍの厚さの酸化物半導体層を有し、酸化物半導体層上に３００ｎｍの厚さの酸窒化珪素層を有し、酸窒化珪素層上に３００ｎｍの銀層を有する。
なお、酸化物半導体層は、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ％］）を用いたスパッタリング法により形成した。また、酸化物半導体層の形成雰囲気は、アルゴンと酸素の混合雰囲気（流量比は、Ａｒ：Ｏ２＝３０（ｓｃｃｍ）：１５（ｓｃｃｍ））とした。
図２６にはＣ−Ｖ特性を、図２７にはＶｇと（１／Ｃ）２との関係を、それぞれ示す。図２７の弱反転領域における（１／Ｃ）２の微分値から式（１）を用いて得られたキャリア密度は、６．０×１０１０／ｃｍ３であった。
このように、ｉ型化または実質的にｉ型化された酸化物半導体（例えば、キャリア密度が１×１０１２／ｃｍ３未満、さらに望ましくは、１．４５×１０１０／ｃｍ３未満）を用いることで、極めて優れたオフ電流特性のトランジスタを得ることが可能である。
以上、酸化物半導体、特に、高純度化され、真性化された酸化物半導体を用いることで、様々な効果を得ることができることが理解される。そして、開示する発明のように、真性化された酸化物半導体層を結晶構造で実現することにより、優れた特性の新たな半導体装置が実現する。
〈半導体装置の作製方法〉
次に、トランジスタ１５０の作製方法について図２乃至図３を参照して説明する。
まず、基板１００上に、絶縁層１０２を形成する。そして、絶縁層１０２上に第１の酸化物半導体層を成膜し、第１の熱処理によって少なくとも第１の酸化物半導体層の表面を含む領域を結晶化させて、第１の酸化物半導体層１０４を形成する（図２（Ａ）参照）。
基板１００は、絶縁表面を有する基板であればよく、例えば、ガラス基板とすることができる。ガラス基板は、本発明の一態様に係る半導体装置を大量生産することができるため、好ましい。また、ガラス基板は無アルカリガラス基板であることが望ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス等のガラス材料が用いられる。他にも、基板１００として、セラミック基板、石英基板、サファイア基板等の絶縁体でなる絶縁性基板、シリコン等の半導体材料でなる半導体基板の表面を絶縁材料で被覆したもの、金属やステンレス等の導電体でなる導電性基板の表面を絶縁材料で被覆したものを用いることができる。また、作製工程の熱処理に耐えられることを条件に、プラスチック基板を用いることもできる。
絶縁層１０２は下地として機能するものであり、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、絶縁層１０２は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、絶縁層１０２は、単層構造としても良いし、積層構造としても良い。絶縁層１０２の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。ここで、絶縁層１０２は必須の構成要素ではないから、絶縁層１０２を設けない構成とすることも可能である。
なお、絶縁層１０２に水素や水などが含まれると、水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜きなどが生じ、トランジスタの特性が悪化するおそれがある。よって、絶縁層１０２は、できるだけ水素や水を含まないように形成することが望ましい。
例えば、スパッタリング法などを用いる場合には、処理室内の残留水分を除去した状態で絶縁層１０２を形成することが望ましい。また、処理室内の残留水分を除去するためには、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの、吸着型の真空ポンプを用いることが望ましい。ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気した処理室は、水素や水などが十分に除去されているため、絶縁層１０２に含まれる不純物の濃度を低減することができる。
また、絶縁層１０２を形成する際には、水素や水などの不純物が、濃度数ｐｐｍ程度（望ましくは、濃度数ｐｐｂ程度）にまで低減された高純度ガスを用いることが望ましい。
第１の酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いて形成することができる。
また、Ｉｎ−Ａ−Ｂ−Ｏで表現される酸化物半導体材料を用いても良い。ここで、Ａは、ガリウム（Ｇａ）やアルミニウム（Ａｌ）などの１３族元素、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）に代表される１４族元素などから選択される一または複数種類の元素を表す。また、Ｂは、亜鉛（Ｚｎ）に代表される１２族元素から選択される一又は複数種類の元素を表す。なお、Ｉｎ、Ａ、Ｂの含有量は任意であり、Ａの含有量がゼロの場合を含む。一方、ＩｎおよびＢの含有量はゼロではない。すなわち、上述の表記には、Ｉｎ−Ｇａ−Ｚｎ−ＯやＩｎ−Ｚｎ−Ｏなどが含まれる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
本実施の形態では、第１の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いて、スパッタ法により形成することとする。
第１の酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲットの組成比は、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上２以下、ｙは１以上５以下）とする。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いても良い。また、酸化物半導体成膜用ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］の組成比を有するターゲット、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。本実施の形態では、後に加熱処理を行い意図的に結晶化させるため、結晶化が生じやすい酸化物半導体成膜用ターゲットを用いることが好ましい。
酸化物半導体成膜用ターゲット中の酸化物半導体の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上とする。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な第１の酸化物半導体層が形成される。また、本実施の形態では、後に加熱処理を行い第１の酸化物半導体層を意図的に結晶化させるため、結晶化が生じやすい酸化物半導体成膜用ターゲットを用いることが好ましい。
第１の酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度数ｐｐｍ程度（望ましくは濃度数ｐｐｂ程度）にまで除去された高純度ガス雰囲気を用いるのが好適である。
第１の酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下に熱する。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして第１の酸化物半導体層を形成する。基板を熱しながら酸化物半導体層を形成することにより、第１の酸化物半導体層に含まれる不純物を低減することができる。また、スパッタリングによる損傷が軽減される。第１の酸化物半導体層の成膜を行う前、または成膜中、または成膜後に、スパッタ装置に残存している水分などを除去することが好ましい。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプを用いて排気した処理室は、水素や水などが除去されているため、第１の酸化物半導体層の不純物濃度を低減できる。
第１の酸化物半導体層の形成条件としては、例えば、基板とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状もしくはフレーク状の物質）が軽減でき、膜厚分布も均一となるため好ましい。第１の酸化物半導体層の厚さは、３ｎｍ以上１５ｎｍ以下とするのが好ましく、本実施の形態では一例として５ｎｍとする。ただし、適用する酸化物半導体材料や用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
なお、第１の酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層１０２の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
なお、第１の酸化物半導体層の成膜を行う前、スパッタ装置内壁や、ターゲット表面やターゲット材料中に残存している水分または水素を除去するためにプリヒート処理を行うと良い。プリヒート処理としては成膜チャンバー内を減圧下で２００℃〜６００℃に加熱する方法や、加熱しながら窒素や不活性ガスの導入と排気を繰り返す方法等がある。プリヒート処理を終えたら、基板またはスパッタ装置を冷却した後大気にふれることなく酸化物半導体層の成膜を行う。この場合のターゲット冷却液は、水ではなく油脂等を用いるとよい。加熱せずに窒素の導入と排気を繰り返しても一定の効果が得られるが、加熱しながら行うとなお良い。
次に、第１の酸化物半導体層の第１の熱処理を行い、少なくとも第１の酸化物半導体層の表面を含む領域を結晶化させ、第１の酸化物半導体層１０４を形成する。また、この第１の熱処理により、第１の酸化物半導体層中の水（水酸基を含む）や水素などを除去することができる。第１の熱処理の温度は、４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下とする。また、加熱時間は１分以上２４時間以下とする。本実施の形態では、第１の熱処理として、乾燥空気雰囲気下で７００℃、１時間の熱処理を行う。
なお、第１の熱処理においては、窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で、さらに好ましくは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第１の熱処理を行っても良い。このような第１の熱処理によって第１の酸化物半導体層１０４中の水（水酸基を含む）や水素などを除去することができる。よって不純物を低減し、ｉ型化または実質的にｉ型化された第１の酸化物半導体層１０４を形成できるので、極めて優れた特性のトランジスタ１５０を実現することができる。
また、第１の熱処理の昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気として雰囲気を切り替えてもよく、窒素雰囲気で脱水または脱水素化が行われた後、雰囲気を切り替えて酸素雰囲気にすることで第１の酸化物半導体層内部に酸素を補給してｉ型とすることもできる。
第１の熱処理によって少なくとも表面を含む領域に結晶領域を有する第１の酸化物半導体層１０４を形成する。表面を含む領域に形成される結晶領域は、表面から内部に向かって結晶成長することで形成される。当該結晶領域は、平均膜厚が２ｎｍ以上１０ｎｍ以下の板状結晶を含む。また、当該結晶領域は、該表面に対して略垂直な方向にｃ軸が配向する結晶を有する領域である。ここで、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。
本実施の形態では、第１の熱処理によって第１の酸化物半導体層の全体にわって結晶化される例を示すが、これに限らず、第１の酸化物半導体層１０４の少なくとも表面を含む領域に結晶領域が形成されていればよい。例えば、第１の酸化物半導体層１０４は、第１の酸化物半導体層１０４の下面、つまり、絶縁層１０２との界面に非晶質領域を有するような構造としても良い。絶縁層１０２との界面に非晶質領域を有することにより、結晶領域を流れるキャリアが絶縁層１０２との界面の影響を直接的に受けずに済むため好適である。
なお、第１の熱処理に用いる加熱処理装置は特に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置などを用いることができる。例えば、電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
次に、少なくとも表面を含む領域に結晶領域を有する第１の酸化物半導体層１０４上に、第２の酸化物半導体層１０５を形成する（図２（Ｂ）参照）。
第２の酸化物半導体層１０５は、第１の酸化物半導体層と同様に、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、一元系金属酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いて形成することができる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、上記において、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記することもできる。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
なお、第２の酸化物半導体層１０５は、第１の酸化物半導体層１０４と同一主成分の材料を用いること、あるいは同一の結晶構造かつ近接した格子定数（ミスマッチが１％以下）を有することが好ましい。または異なる主成分の材料を用いて形成しても良い。
同一主成分の材料を用いる場合、後に行われる第２の酸化物半導体層１０５の結晶化において、第１の酸化物半導体層１０４の結晶領域を種として結晶成長を行いやすくなる。また、実質的な膜厚を増加させることができるため、パワーデバイスなどの用途には好適である。さらに、同一主成分材料である場合には、密着性などの界面物性や電気的特性も良好である。
異なる主成分の材料を用いる場合、各層の電気特性を異ならせることができる。これにより、例えば、第２の酸化物半導体層に電気的な伝導が大きい材料を用い、第１の酸化物半導体層に電気的な伝導が小さい材料用いることで、下地界面の影響を低減した半導体装置を実現することが可能である。また、第１の酸化物半導体層に結晶化が容易な材料を用いて良好な種結晶を形成し、その後、第２の酸化物半導体層を形成し結晶化することで、第２の酸化物半導体層の結晶化し易さにかかわらず、第２の酸化物半導体層を良好な結晶性のものとすることができる。
本実施の形態では、第２の酸化物半導体層１０５を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いて、スパッタ法により成膜することとする。第２の酸化物半導体層１０５のスパッタ法による成膜は、上述した第１の酸化物半導体層のスパッタ法による成膜と同様に行えばよい。ただし、第２の酸化物半導体層１０５の厚さは、第１の酸化物半導体層１０４の厚さより厚くすることが好ましい。また、第１の酸化物半導体層１０４と第２の酸化物半導体層１０５の厚さの和が３ｎｍ以上５０ｎｍ以下となるように、第２の酸化物半導体層１０５を形成することが好ましい。なお、適用する酸化物半導体材料や用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
次に、第２の酸化物半導体層１０５に第２の熱処理を行い、第１の酸化物半導体層１０４の結晶領域を種として結晶成長させて、第２の酸化物半導体層１０６を形成する（図２（Ｃ）参照）。
第２の熱処理の温度は、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下とする。第２の熱処理の加熱時間は１時間以上１００時間以下とし、好ましくは５時間以上２０時間以下とし、代表的には１０時間とする。
なお、第２の熱処理においても、窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で、さらに好ましくは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第２の熱処理を行っても良い。このような第２の熱処理によって第２の酸化物半導体層１０６中の水（水酸基を含む）や水素などを除去することができる。よって不純物を低減し、ｉ型化または実質的にｉ型化された第２の酸化物半導体層１０６を形成できるので、極めて優れた特性のトランジスタ１５０を実現することができる。
また、第２の熱処理の昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気として雰囲気を切り替えてもよく、窒素雰囲気で脱水または脱水化が行われた後、雰囲気を切り替えて酸素雰囲気にすることで第２の酸化物半導体層１０６内部に酸素を補給してｉ型とすることができる。
このように、第２の熱処理を長時間行うことにより、第２の酸化物半導体層１０５と第１の酸化物半導体層１０４の界面に形成された結晶領域から第２の酸化物半導体層１０５全体を結晶化させ、第２の酸化物半導体層１０６を形成することができる。また、第２の熱処理によって、さらに高い配向性を有する結晶層からなる第１の酸化物半導体層１０４とすることができる。
第２の酸化物半導体層１０６は、第１の酸化物半導体層１０４の結晶領域と同様に、第１の酸化物半導体層１０４との界面に略垂直な方向にｃ軸が配向する結晶からなる。ここで、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を第２の酸化物半導体層１０６に用いる場合、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）で表される結晶や、Ｉｎ２Ｇａ２ＺｎＯ７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：１：７）で表される結晶などを含み得る。このような結晶は、第２の熱処理によって、そのｃ軸が、酸化物半導体層１０６の表面と略垂直な方向をとるように配向する。
ここで、上述の結晶は、Ｉｎ、Ｇａ、Ｚｎのいずれかを含有し、ａ軸（ａ−ａｘｉｓ）およびｂ軸（ｂ−ａｘｉｓ）に平行なレイヤーの積層構造として捉えることができる。具体的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（ＧａまたはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では、Ｉｎを含有するレイヤーの、ａ軸およびｂ軸に平行な方向に関する導電性は良好である。これは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では電気伝導が主としてＩｎによって制御されること、および、一のＩｎの５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより、キャリアパスが形成されることによる。一方、上記レイヤーに垂直な方向（すなわちｃ軸方向）に関しては、絶縁性が向上する。
また、第１の酸化物半導体層１０４が絶縁層１０２との界面近傍に非晶質領域を有するような構造の場合、第２の熱処理を行うことにより、第１の酸化物半導体層１０４の表面に形成されている結晶領域から第１の酸化物半導体層の下面に向かって結晶成長が行われ、該非晶質領域が結晶化される場合もある。なお、絶縁層１０２を構成する材料や、熱処理の条件などによっては、該非晶質領域が残存する場合もある。
第１の酸化物半導体層１０４と第２の酸化物半導体層１０５とに同一主成分の酸化物半導体材料を用いる場合、図２（Ｃ）に示すように、第１の酸化物半導体層１０４を結晶成長の種として、第２の酸化物半導体層１０５の表面に向かって上方に結晶成長し、第２の酸化物半導体層１０６が形成され、第１の酸化物半導体層１０４と、第２の酸化物半導体層１０５とが、同一結晶構造を有する。そのため、図２（Ｃ）では点線で示したが、第１の酸化物半導体層１０４と第２の酸化物半導体層１０６の境界が判別できなくなり、第１の酸化物半導体層１０４と第２の酸化物半導体層１０６を同一の層と見なせることもある。
このように、第１の酸化物半導体層１０４の結晶領域から結晶成長させて第２の酸化物半導体層１０６を形成することにより、第２の酸化物半導体層１０６には電気的な異方性が与えられる。上述の例では、第２の酸化物半導体層１０６の表面に平行な方向の導電性が高まる一方、第２の酸化物半導体層１０６の表面に垂直な方向に関しては、絶縁性が高まる。このため、高純度化された、第１の酸化物半導体層１０４の結晶領域から結晶成長させた第２の酸化物半導体層１０６を用いることで、良好な電気特性を有する半導体装置を実現することができる。
なお、第２の加熱処理に用いる加熱処理装置も特に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＧＲＴＡ装置、ＬＲＴＡ装置等のＲＴＡ装置を用いることができる。
次に、マスクを用いたエッチングなどの方法によって第１の酸化物半導体層１０４及び第２の酸化物半導体層１０６を加工して、島状の、第１の酸化物半導体層１０４ａ及び第２の酸化物半導体層１０６ａを形成する（図２（Ｄ）参照）。
酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）は適宜設定する。
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法などを用いることができる。この場合にも、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する必要がある。
ドライエッチングに用いることができるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ウェットエッチングに用いることができるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などがある。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
次に、第２の酸化物半導体層１０６ａに接するように導電層１０８を形成する（図２（Ｅ）参照）。
導電層１０８は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層１０８は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いて形成することができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数を含む材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を一または複数含有させた材料を用いてもよい。
また、導電層１０８は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層１０８としては、チタン層上にアルミニウム層と、該アルミニウム層上にチタン層が積層された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウム層上にモリブデン層を積層した三層の積層構造とすることが好ましい。また、金属導電膜としてアルミニウム層とタングステン層を積層した二層の積層構造、銅層とタングステン層を積層した二層の積層構造、アルミニウム層とモリブデン層を積層した二層の積層構造とすることもできる。勿論、金属導電膜として単層、または４層以上の積層構造としてもよい。単層構造とする場合には、例えば、チタン層の単層構造とするのが好適である。チタン層の単層構造を用いると、後のエッチングの際に良好なテーパー形状を形成するエッチングを実現することができる。ここでは、チタン膜とアルミニウム膜とチタン膜の３層構造を適用することとする。
なお、チタンのように、第２の酸化物半導体層１０６ａから酸素を引き抜く効果のある材料（酸素との親和性が高い材料）を導電層１０８の第２の酸化物半導体層１０６ａと接する部分に用いる場合には、第２の酸化物半導体層１０６ａの導電層１０８との接触領域が酸素の欠乏によりｎ型化する。これを利用して、ソース領域またはドレイン領域の低抵抗化を図ることができる。
一方、第２の酸化物半導体層１０６ａから酸素を引き抜く効果のある材料を用いずに、第２の酸化物半導体層１０６ａと導電層１０８との間に酸化物導電体層を形成してもよい。このような酸化物導電層を設ける場合にも、ソース領域またはドレイン領域の低抵抗化を図ることができる。
なお、第２の酸化物半導体層１０６ａの、導電層１０８との接触領域のｎ型化が不要な場合には、導電層１０８の第２の酸化物半導体層１０６ａと接する部分に、酸素を引き抜く効果の低い材料（酸素との親和性が低い材料）を用いると良い。このような材料としては、例えば、窒化チタンなどがある。導電層１０８の構造は、上述と同様、単層構造としても積層構造としても良い。導電層１０８を積層構造にする場合には、例えば、窒化チタン膜とチタン膜の２層構造、窒化チタン膜とタングステン膜の２層構造、窒化チタン膜と、銅−モリブデン合金膜の２層構造、窒化タンタル膜とタングステン膜の２層構造、窒化タンタル膜と銅膜の２層構造、窒化チタン膜とタングステン膜とチタン膜の３層構造、などを採用することができる。
上述のような酸素引き抜きの効果が低い材料を導電層１０８に用いることで、酸化物半導体層の酸素の引き抜きによるｎ型化を防ぎ、不均一なｎ型化などに起因するトランジスタ特性への悪影響を抑制することができる。
また、上述のように窒化チタン膜や窒化タンタル膜などのバリア性の高い材料を、第２の酸化物半導体層１０６ａと接する部分の導電層１０８に用いることで、第２の酸化物半導体層１０６ａへの不純物の侵入を抑制し、トランジスタ特性への悪影響を抑えることができる。
次に、導電層１０８を選択的にエッチングして、ソース電極層またはドレイン電極層１０８ａ、ソース電極層またはドレイン電極層１０８ｂを形成する（図３（Ａ）参照）。なお、導電層１０８上に絶縁層を形成し、当該絶縁層をエッチングして、ソース電極層またはドレイン電極層の上に、ソース電極層およびドレイン電極層と略同一形状の絶縁層を有していても良い。この場合、ソース電極層またはドレイン電極層と、ゲート電極とによる容量（いわゆるゲート容量）を低減することができる。なお、本明細書等において「略同一」の表現は、厳密に同一であることを要しない趣旨で用いるものであり、同一と見なすことができる範囲が含まれる。例えば、一のエッチング処理によって形成される場合の差異は許容される。また、厚さまで同一であることは要しない。
エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。特に、チャネル長（Ｌ）が２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行うのが好適である。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能である。このような方法でチャネル長を小さくすることにより、動作速度を向上させることができる。また、上記酸化物半導体を用いたトランジスタはオフ電流が僅かであるため、微細化による消費電力の増大を抑制できる。
導電層１０８のエッチングの際には、第２の酸化物半導体層１０６ａが除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、第２の酸化物半導体層１０６ａの一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
また、第１の酸化物半導体層１０４ａおよび第２の酸化物半導体層１０６ａの側面において、ソース電極層またはドレイン電極層１０８ａ、ソース電極層またはドレイン電極層１０８ｂと接する結晶層が非晶質状態となることもある。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
ここで、第２の酸化物半導体層１０６ａに熱処理（第３の熱処理）を行ってもよい。当該第３の熱処理によって、ソース電極層またはドレイン電極層１０８ａ、１０８ｂと重ならず、露出した第２の酸化物半導体層１０６ａの表面を含む領域には、高純度結晶領域が形成される。ここで、高純度結晶領域は、第２の酸化物半導体層１０６ａの他の領域より結晶性が高められた領域となっている。なお、上記高純度結晶領域の範囲は、第２の酸化物半導体層１０６ａを構成する材料や、熱処理の条件などによって様々に変化する。例えば、第２の酸化物半導体層１０６ａの下部界面にまで高純度結晶領域を形成することも可能である。
上記第３の熱処理には、第１の熱処理と同様の熱処理を適用することができる。つまり、電気炉を用いた熱処理や、加熱されたガスなどの媒体からの熱伝導を用いた熱処理、熱輻射による熱処理などを適用することができる。
例えば、高温の不活性ガス（窒素や希ガスなど）を用いた、４００℃以上９００℃以下の温度でのＧＲＴＡ処理を適用することができる。なお、熱処理温度の上限に関し、発明の本質的な部分からの要求はないが、基板１００の耐熱性が低い場合には、熱処理温度の上限はその耐熱性の範囲内とする必要がある。
ＧＲＴＡ処理を適用する場合、熱処理の時間は、１分以上１００分以下とすることが好適である。例えば、６５０℃で３分〜６分程度のＧＲＴＡ処理を行うと良い。上述のようなＧＲＴＡ処理を適用することで、短時間に熱処理を行うことができるため、基板１００に対する熱の影響を小さくすることができる。つまり、熱処理を長時間行う場合と比較して、熱処理温度の上限を引き上げることが可能である。また、第２の酸化物半導体層１０６ａの表面を含む領域に、高純度結晶領域を形成することが容易である。
第３の熱処理において、処理雰囲気は水素（水を含む）などを含まないことが望ましい。例えば、熱処理装置に導入する不活性ガスの純度を、６Ｎ（９９．９９９９％、即ち不純物濃度が１ｐｐｍ以下）以上、好ましくは、７Ｎ（９９．９９９９９％、即ち不純物濃度が０．１ｐｐｍ以下）以上とする。また、不活性ガスに代えて、水素（水を含む）などを十分に低減した酸素ガス、Ｎ２Ｏガス、超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）などを用いても良い。
本実施の形態においては、第３の熱処理としてＧＲＴＡ処理を適用しているが、第３の熱処理は、ＧＲＴＡ処理に限られない。例えば、電気炉による熱処理や、ＬＲＴＡ処理などを適用することもできる。
このように、第３の熱処理を行うことにより、結晶を有する第２の酸化物半導体層１０６ａに、より純度の高い結晶領域である高純度結晶領域を再結晶させることができる。また、ソース電極層またはドレイン電極層１０８ａ、１０８ｂの形成時に第２の酸化物半導体層１０６ａの表面が損傷した場合、損傷部分の回復を図ることができる。
このようにして形成された高純度結晶領域でも、上述の結晶と同様に、酸化物半導体の結晶は、そのｃ軸が酸化物半導体層の表面に対して略垂直な方向となるように配向する。ここで、略垂直とは、垂直方向から±１０°以内の状態を言う。
このような高純度結晶領域を含むことで、第２の酸化物半導体層１０６ａに与えられる電気的な異方性を向上させることができる。
このような高純度結晶領域を第２の酸化物半導体層１０６ａに設けることで、半導体装置の電気特性をより向上させることができる。
次に、大気に触れさせることなく、第２の酸化物半導体層１０６ａの一部に接するゲート絶縁層１１２を形成する（図３（Ｂ）参照）。ゲート絶縁層１１２は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１１２は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層１１２は、単層構造としても良いし、積層構造としても良い。ゲート絶縁層１１２の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下、好ましくは、５０ｎｍ以上２００ｎｍ以下とすることができる。
なお、不純物を除去することなどによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、ゲート絶縁層１１２には、高い品質が要求されることになる。
本実施の形態において、ゲート絶縁層１１２の形成は、高密度プラズマ装置により行う。ここでは、高密度プラズマ装置は、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁膜の成膜を行う。
例えば、マイクロ波（例えば、２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層１１２を形成できる点で好適である。高純度化された酸化物半導体層と高品質なゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガスを導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させてゲート絶縁層１１２を形成する。その後、モノシランガスの供給を停止し、大気に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面にプラズマ処理を行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面に行われるプラズマ処理は、絶縁膜の成膜より後に行う。上記プロセス順序を経た絶縁膜は、膜厚が薄く、例えば１００ｎｍ未満であっても信頼性を確保することができる絶縁膜である。
ゲート絶縁層１１２の形成の際、チャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いることが好ましい。
また、高密度プラズマ装置により得られた絶縁膜は、一定した厚さの膜形成ができるため段差被覆性に優れている。また、高密度プラズマ装置により得られる絶縁膜は、薄い膜の厚みを精密に制御することができる。
上記プロセス順序を経た絶縁膜は、従来の平行平板型のＰＣＶＤ装置で得られる絶縁膜とは大きく異なっており、同じエッチャントを用いてエッチング速度を比較した場合において、平行平板型のＰＣＶＤ装置で得られる絶縁膜の１０％以上または２０％以上遅く、高密度プラズマ装置で得られる絶縁膜は緻密な膜と言える。
本実施の形態では、ゲート絶縁層１１２として高密度プラズマ装置による膜厚１００ｎｍの酸化窒化珪素膜（ＳｉＯｘＮｙとも呼ぶ、ただし、ｘ＞ｙ＞０）を用いる。
もちろん、ゲート絶縁層１１２として良質な絶縁層を形成できるのであれば、スパッタリング法やプラズマＣＶＤ法など他の方法を適用することも可能である。また、形成後の熱処理によって、膜質や界面特性などが改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１１２としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを設ければよい。
このようにゲート絶縁層１１２との界面特性を良好にするとともに、酸化物半導体の不純物、特に水素や水などを排除することで、ゲートバイアス・熱ストレス試験（ＢＴ試験：例えば、８５℃、２×１０６Ｖ／ｃｍ、１２時間など）に対しても、しきい値電圧（Ｖｔｈ）が変動しない安定なトランジスタを得ることが可能である。
その後、不活性ガス雰囲気下、または酸素雰囲気下で第４の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４００℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第４の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。また、第４の熱処理によって、酸化物半導体層１０６ａに酸素を供給することも可能である。
なお、本実施の形態では、ゲート絶縁層１１２の形成後に第４の熱処理を行っているが、第４の熱処理のタイミングは、第３の熱処理の後であれば特に限定されない。また、第４の熱処理は、必須の工程ではない。
次に、ゲート絶縁層１１２上の第１の酸化物半導体層１０４ａ及び第２の酸化物半導体層１０６ａと重畳する領域にゲート電極層１１４を形成する（図３（Ｃ）参照）。ゲート電極層１１４は、ゲート絶縁層１１２上に導電層を形成した後に、当該導電層を選択的にパターニングすることによって形成することができる。
上記導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いて形成することができる。また、上述した元素の窒化物である、窒化チタン、窒化タンタルなどを用いて形成しても良い。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数を含む材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を一または複数含有させた材料を用いてもよい。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、窒化チタン膜上にタングステン膜が積層された２層構造、タンタルとシリコンを含む窒化膜上にタングステン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。ここでは、チタンを含む材料を用いて導電層を形成し、ゲート電極層１１４に加工する。
次に、ゲート絶縁層１１２およびゲート電極層１１４上に、層間絶縁層１１６および層間絶縁層１１８を形成する（図３（Ｄ）参照）。層間絶縁層１１６および層間絶縁層１１８は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層１１６と層間絶縁層１１８の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。
例えば、層間絶縁層１１８は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、層間絶縁層１１８に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。本実施の形態では、層間絶縁層１１８として膜厚３００ｎｍの酸化珪素膜をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素混合雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化珪素を形成することができる。低抵抗化した酸化物半導体層上に設けられる層間絶縁層１１８は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。さらに、層間絶縁層１１８上に窒化珪素膜、窒化アルミニウム膜などの保護絶縁層を形成してもよい。
また、層間絶縁層１１８の形成を行う前、スパッタ装置内壁や、ターゲット表面やターゲット材料中に残存している水分または水素を除去するためにプリヒート処理を行うと良い。プリヒート処理を終えたら、基板またはスパッタ装置を冷却した後大気にふれることなく層間絶縁層１１８の成膜を行う。この場合のターゲット冷却液は、水ではなく油脂等を用いるとよい。加熱せずに窒素の導入と排気を繰り返しても一定の効果が得られるが、加熱しながら行うとなお良い。
また、層間絶縁層１１８の形成後、大気に触れることなく、スパッタ法により窒化珪素膜を積層する構造を形成してもよい。
また、層間絶縁層１１８及び層間絶縁層１１６に対して、ゲート電極層１１４に達するコンタクトホールを形成し、ゲート電極層１１４に電気的に接続し、ゲート電位を与える接続電極を層間絶縁層１１８上に形成してもよい。また、層間絶縁層１１６を形成後にゲート電極層１１４に達するコンタクトホールを形成し、その上にソース電極層またはドレイン電極層と同じ材料で接続電極を形成し、接続電極上に層間絶縁層１１８を形成し、層間絶縁層１１８に接続電極に達するコンタクトホールを形成した後、接続電極と電気的に接続する電極を形成してゲート電位を与える電極を層間絶縁層１１８上に形成してもよい。
なお、上記層間絶縁層１１８は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１１８を形成することで、層間絶縁層１１８上に、電極や配線などを好適に形成することができるためである。
以上により、第１の酸化物半導体層１０４ａの結晶領域から結晶成長させた第２の酸化物半導体層１０６ａを用いたトランジスタ１５０が完成する。
上述のような方法でトランジスタ１５０を作製することにより、第２の酸化物半導体層１０６ａが有する結晶によって、良好な電気特性が実現される。
第１の加熱処理及び第２の加熱処理により、結晶化を行い、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより真性（ｉ型）とし、又は真性型としている。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ型（真性半導体）又はそれに近づける。酸化物半導体層を高純度化することにより、トランジスタのしきい値電圧値をプラスとすることができ、所謂ノーマリーオフのトランジスタ１５０を実現できる。
また、上述のような方法でトランジスタ１５０を作製した場合、第１の酸化物半導体層１０４ａ及び第２の酸化物半導体層１０６ａの水素濃度は５×１０１８／ｃｍ３以下となり、また、トランジスタ１５０のオフ電流は測定限界の１×１０−１３Ａ以下となる。このように、水素濃度が十分に低減され、酸素が供給されることにより高純度化された第１の酸化物半導体層１０４ａ及び第２の酸化物半導体層１０６ａを適用することで、優れた特性のトランジスタ１５０を得ることができる。
従来の酸化物半導体は一般にｎ型であり、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオンとなりやすい。電界効果移動度が高くともトランジスタがノーマリーオンであると、回路として制御することが困難である。酸化物半導体がｎ型である場合のフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなりｎ型化する一つの要因であることが知られている。
そこで酸化物半導体層をｉ型とするため、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより真性（ｉ型）とし、又は実質的に真性型とする。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ型（真性半導体）又はそれに近づけることを特徴としている。そうすることにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
酸化物半導体層を高純度化することにより、トランジスタのしきい値電圧値をプラスとすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
高純度化するためのプロセスの一つとして、酸化物半導体膜の成膜を行う前、または成膜中、または成膜後に、スパッタ装置内に残存している水分などを除去することが好ましい。スパッタ装置内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気したスパッタ装置の成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該成膜室で成膜し酸化物半導体膜に含まれる不純物の濃度を低減できる。さらに、酸化物半導体成膜用ターゲット中の酸化物半導体の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上とすることが好ましい。相対密度の高いターゲットを用いると、形成される酸化物半導体膜中の不純物濃度を低減することができる。
形成される酸化物半導体膜中に不純物が混入すると、後に行う結晶化のための加熱処理の際、一方向の結晶成長、即ち表面から下方向の結晶成長を阻害する恐れがあるため、酸化物半導体膜中に一切の不純物がない状態とすることが理想的であり、高純度化することは極めて重要である。
また、酸化物半導体膜の成膜を行う前に、スパッタ装置内壁や、ターゲット表面やターゲット材料中に残存している水分または水素を除去するためにプレヒート処理を行っても良い。プレヒート処理としては成膜チャンバー内を減圧下で２００℃〜６００℃に加熱する方法や、加熱しながら窒素や不活性ガスの導入と排気を繰り返す方法等がある。この場合のターゲット冷却液は、水ではなく油脂等を用いるとよい。加熱せずに窒素の導入と排気を繰り返しても一定の効果が得られるが、加熱しながら行うとなお良い。プレヒート処理を終えたら、基板またはスパッタ装置を冷却し、酸化物半導体膜の成膜を行う。
また、酸化物半導体膜、又はその上に接して形成する材料膜を成膜する際に用いるスパッタガスも、水素、水、水酸基又は水素化物などの不純物が、濃度数ｐｐｍ程度（望ましくは、濃度数ｐｐｂ程度）まで除去された高純度ガスを用いることが好ましい。
また、スパッタ法による酸化物半導体膜の成膜中に基板を室温以上基板の歪み点以下に加熱してもよい。
また、高純度化するためのプロセスの一つとして、水素及び水分をほとんど含まない雰囲気下（窒素雰囲気、酸素雰囲気、乾燥空気雰囲気（例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下）など）で第１の加熱処理を行う。この第１の加熱処理は、酸化物半導体層中からＨ、ＯＨなどを脱離させる脱水化または脱水素化とも呼ぶことができ、不活性雰囲気下で昇温し、途中で切り替え酸素を含む雰囲気下とする加熱処理を行う場合や、酸素雰囲気下で加熱処理を行う場合は、加酸化処理とも呼べる。
第１の加熱処理は、電気炉を用いた加熱方法、加熱した気体を用いるＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法またはランプ光を用いるＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法などの瞬間加熱方法などを用いることができる。また、第１の加熱処理は、４５０ｎｍ以下の光を照射する加熱も同時に行ってもよい。高純度化のための第１の加熱処理を行った酸化物半導体層は、第１の加熱処理後の酸化物半導体層に対してＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で４５０℃まで測定を行っても水の２つのピークのうち、少なくとも３００℃付近に現れる１つのピークは検出されない程度の加熱処理条件とする。従って、高純度化のための加熱処理が行われた酸化物半導体層を用いたトランジスタに対してＴＤＳで４５０℃まで測定を行っても少なくとも３００℃付近に現れる水のピークは検出されない。
第１の加熱処理は、結晶成長の種となる多結晶層がない状態で結晶成長を行うため、高温で短時間に加熱を行い、表面からの結晶成長のみとなるようにすることが好ましい。また、酸化物半導体層の表面が平坦であると、良好な板状の多結晶層を得ることができるため、できるだけ下地部材、例えば絶縁層や、基板の平坦性が高いことが望ましい。平坦性を高くすることにより、下地部材全面に接する多結晶層を形成しやすくなるため、有用である。例えば、市販されているシリコンウェハと同程度の平坦性、例えば、表面粗度が１μｍ四方の領域におけるＡＦＭ測定での高低差が１ｎｍ以下、好ましくは０．２ｎｍとする。
多結晶層は、酸化物半導体中のＩｎの電子雲が互いに重なり合って連接することにより、電気伝導率σを大きくする。従って、多結晶層を有するトランジスタは、高い電界効果移動度を実現することができる。
第１の加熱処理により形成した平板状の多結晶層を種としてさらに結晶成長を行う方法の一つを以下に図１４（Ａ）、図１４（Ｂ）、及び図１４（Ｃ）を用いて示す。
工程順序の概略を説明すると、下地部材上に第１の酸化物半導体層を形成した後、高純度化するための第１の加熱処理を行い、高純度化するための第１の加熱処理と同一工程により、第１の酸化物半導体層の表面に結晶方位の揃った多結晶層を形成し、その上に第２の酸化物半導体層を積層する。さらに結晶化のための第２の加熱処理を行うことにより、第１の酸化物半導体層の表面の多結晶層を種として第２の酸化物半導体層を結晶化する。
第１の加熱処理は、結晶成長の種となる結晶層がない状態で表面から結晶成長が行われるのに対して、第２の加熱処理は、種となる平板状の多結晶層があるため、結晶成長が可能な最低温度で長時間に加熱を行うと良好な結晶性を得ることができ、好ましい。第２の加熱処理により行われる結晶方向は、下から上の方向、基板側から表面側の方向（再結晶方向とも呼ぶ）であり、第１の加熱処理での結晶方向と異なっている。また、第１の加熱処理で得られた多結晶層は第２の加熱処理で再び加熱されるため、さらに結晶性が向上する。
図１４（Ａ）は、下地部材５００上に形成された第１の酸化物半導体層に対して結晶化のための第１の加熱処理が行われた後の状態を示している。
また、図１４（Ｂ）は、第２の酸化物半導体層５０２の成膜直後の断面図である。第２の酸化物半導体層５０２は、スパッタ法で形成され、その金属酸化物ターゲットは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］の金属酸化物ターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２の金属酸化物ターゲットを用いればよい。
また、図１４（Ｃ）は、第２の加熱処理後の断面図である。第２の加熱処理によって、第１の酸化物結晶層の多結晶層（第１の酸化物結晶層５０１）を種として第２の酸化物半導体層５０２の表面に向かって上方に結晶成長し、第２の酸化物結晶層５０３ｂが形成される。結晶部材同士は、同一の結晶構造を有する。
なお、実際に図１４（Ｂ）に対応する構造を作製し、断面を撮影したＴＥＭ写真が図１５（Ａ）である。なお、模式図を図１５（Ｂ）に示す。なお、ＴＥＭ写真は、加速電圧を３００ｋＶとし、高分解能透過電子顕微鏡（日立製作所製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で観察した高倍写真（８００万倍）である。図１５（Ａ）を撮影したサンプルは、ガラス基板上に絶縁層を形成し、その上に５ｎｍの膜厚の第１のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を形成し、乾燥空気雰囲気下で７００℃、１時間の加熱処理を行ったものである。図１５（Ａ）では、第１のＩｎ−Ｇａ−Ｚｎ−Ｏ膜は第１のＩｎ−Ｇａ−Ｚｎ−Ｏ膜の表面に対して垂直方向にｃ軸配向していることと、絶縁層との第１のＩｎ−Ｇａ−Ｚｎ−Ｏ膜の界面付近も結晶化され、表面に対して垂直方向にｃ軸配向していることが確認できる。図１４（Ａ）に示すように下地部材上に平板状の多結晶を含む第１の酸化物結晶層５０１が形成される。この平板状の多結晶は、ＩｎＧａＺｎＯ４（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４）の結晶である。また、結晶のｃ軸方向は、深さ方向に一致する。
また、図１５（Ａ）を撮影したサンプルの第１のＩｎ−Ｇａ−Ｚｎ−Ｏ膜は、スパッタ装置を用い、酸化物半導体成膜用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］））を用い、基板温度２００℃、成膜速度４ｎｍ／ｍｉｎで成膜している。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］のターゲットを用いた場合、Ｉｎ２Ｇａ２ＺｎＯ７の多結晶を得やすい。
Ｉｎ２Ｇａ２ＺｎＯ７の結晶構造はＩｎ、Ｇａ、Ｚｎのいずれかを含有し、ａ軸（ａ−ａｘｉｓ）およびｂ軸（ｂ−ａｘｉｓ）に平行なレイヤーの積層構造として捉えることができる。Ｉｎ２Ｇａ２ＺｎＯ７の結晶の電気伝導は、主としてＩｎによって制御されるため、Ｉｎを含有するレイヤーの、ａ軸およびｂ軸に平行な方向に関する電気特性は良好である。Ｉｎ２Ｇａ２ＺｎＯ７の結晶は、Ｉｎの電子雲が互いに重なり合って連接し、キャリアパスが形成される。
また、上記ターゲットに代えて、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の金属酸化物ターゲットを用いてもよい。
また、Ｇａを含まないＩｎ２Ｏ３：ＺｎＯ＝１：２［ｍｏｌ数比］の金属酸化物ターゲットを用いてもよい。ボトムゲート型のトランジスタとする場合、Ｇａの酸化物は絶縁物であるため、第１のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いるよりもＩｎ−Ｚｎ−Ｏ膜を用いることで電界効果移動度を高くすることができる。
また、第１の加熱処理で得られた多結晶は第２の加熱処理で再び加熱されるため、さらに結晶性が向上した第３の酸化物結晶層５０３ａとなる。
また、図１４（Ｃ）に記載の構造おいては、下地部材５００上に接して、第３の酸化物結晶層５０３ａ、第２の酸化物結晶層５０３ｂの順に積層された２層構造と言える。第１の酸化物結晶層５０１と第２の酸化物半導体層５０２の材料は、表面に対して垂直方向にｃ軸配向している多結晶が得られるのであれば、特に限定されず、異なる材料を用いてもよいし、同一主成分の材料を用いてもよい。
なお、同一主成分の酸化物半導体材料を用いる場合、図１４（Ｃ）では点線で示したように、第３の酸化物結晶層５０３ａと第２の酸化物結晶層５０３ｂの境界は不明瞭となり、単層構造とみなせるようになる。
こうして、第３の酸化物結晶層５０３ａと第２の酸化物結晶層５０３ｂの積層からなる多結晶層は、２回の加熱処理に分けて結晶成長させることができる。
なお、図１４（Ａ）において、少なくとも第１の酸化物半導体層の表面に形成される、比較的結晶方位の揃った多結晶層は、表面から深さ方向に結晶成長するため、下地部材の影響を受けることなく形成することができる。
実際に、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜後に窒素雰囲気下で６５０℃、６分の加熱処理を行い、断面を撮影したＴＥＭ写真が図１６（Ａ）である。なお、模式図を図１６（Ｂ）に示す。図１６（Ａ）では、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ膜の全体が結晶化している様子が確認できる。また、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ膜の結晶は第２のＩｎ−Ｇａ−Ｚｎ−Ｏ膜の表面に対して垂直方向にｃ軸配向していることが確認できる。また、第２の熱処理後も絶縁層との第１のＩｎ−Ｇａ−Ｚｎ−Ｏ膜の界面付近は結晶化されていないことが確認できる。
第１の酸化物半導体層、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の表面に、比較的結晶方位の揃った結晶層が形成されるメカニズムを説明する。加熱処理により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜中に含まれる亜鉛が拡散し、表面近傍に集まり、結晶成長の種となる。結晶成長は、横方向（表面に平行な方向）の結晶成長のほうが、深さ方向（表面に垂直な方向）の結晶成長よりも強いため、平板状の多結晶層が形成される。これは、４５０℃までのＴＤＳ測定において、ＩｎやＧａは検出されないのに対して、Ｚｎは真空加熱条件下、特に３００℃付近でピークが見られることから推察される。なお、ＴＤＳの測定は真空中で行われ、亜鉛は２００℃付近から検出されていることが確認できている。
また、比較例として、５０ｎｍの膜厚のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を形成した後、７００℃、１時間の加熱を行ったサンプルの断面を撮影したＴＥＭ写真が図１７（Ａ）である。なお、模式図を図１７（Ｂ）に示す。図１７（Ａ）に係るＴＥＭ写真は、加速電圧を３００ｋＶとし、高分解能透過電子顕微鏡（日立製作所製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で観察した高倍写真（２００万倍）である。図１７（Ａ）から、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の表面から約５ｎｍ程度が結晶化し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の内部には多くの非晶質部分と、配向の揃っていない複数の結晶がランダムに存在している様子が確認できる。このことから、膜厚を５０ｎｍと厚く成膜した後に６５０℃よりも高い７００℃、６分よりも長い１時間の加熱処理を１回行っても、厚い膜厚全体を高い配向性を有する結晶層にすることは困難であると言える。
これらの実験結果から、２回に分けて成膜を行い、結晶成長の種となる多結晶層を形成した後、再度成膜した後に結晶成長させることで、厚い多結晶層を形成することができると言え、本明細書で開示する方法が極めて有用であることがわかる。２回に分けて成膜を行い、２回の熱処理を行うことで初めて高い配向を有する結晶層、即ち酸化物半導体層の表面に対して垂直方向にｃ軸配向をしている多結晶層を厚く得ることができる。
また、金属酸化物、代表的にはＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いるデバイスは、単結晶Ｓｉを用いるデバイスや、ＳｉＣを用いるデバイスや、ＧａＮを用いるデバイスとは全く異なっている。
ワイドギャップ半導体としてＳｉＣ（３．２６ｅＶ）、ＧａＮ（３．３９ｅＶ）が知られている。しかしながら、ＳｉＣやＧａＮは高価な材料である。また、ＳｉＣは、低抵抗領域を選択的に形成するため、リンやアルミニウムのドーピングを行った後に活性化するための温度が１７００℃以上必要とされている。また、ＧａＮはエピ成長させるために１２００℃以上の加熱を長時間行うエピ成長プロセスを有している。即ち、ＳｉＣやＧａＮは、１０００℃以上の処理温度を必要としており、ガラス基板上での薄膜化は実質的に不可能である。
また、ＳｉＣやＧａＮは単結晶のみであり、ＰＮ接合での制御を求められ、より完全な単結晶であることを必要としている。したがって、製造工程で意図しない微量の不純物が混入することによって、それがドナーやアクセプタとなるため、キャリア密度の下限には限界がある。一方、金属酸化物は、アモルファス、多結晶、または単結晶の全ての結晶構造を利用することができる。なぜならＰＮ接合の制御を用いることなく、φＭＳ対χＯＳ＋１／２ＥｇＯＳ、φＭＤ対χＯＳ＋１／２ＥｇＯＳと、ソース及びドレインの仕事関数（φＭＳ及びφＭＤ）と、金属酸化物の電子親和力（χＯＳ）とエネルギーバンド幅（ＥｇＯＳ）との物性を利用してＰＮ接合の制御と等価のバンド制御を行っているためである。これらは、金属酸化物の特徴の一つである。
金属酸化物、代表的にはＩｎ−Ｇａ−Ｚｎ−Ｏ膜のバンドギャップも単結晶シリコンの約３倍広く、ＳｉＣに比べ製造コストが低くできるので安価な材料である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏのバンドギャップは、３．０５ｅＶであり、この値を元に真性キャリア密度を計算する。固体中の電子のエネルギー分布ｆ（Ｅ）は次の式で示されるフェルミ・ディラック統計に従うことが知られている。
キャリア密度が著しく高くない（縮退していない）普通の半導体では、次の関係式が成立する。
従って、（１）式のフェルミ・ディラック分布は次の式で示されるボルツマン分布の式に近似される。
（３）式を使って半導体の真性キャリア密度（ｎｉ）を計算すると以下の式が得られる。
そして、（４）式に、ＳｉとＩｎ−Ｇａ−Ｚｎ−Ｏの実効状態密度（Ｎｃ、Ｎｖ）、バンドギャップ（Ｅｇ）の値を代入し、真性キャリア密度を計算した。その結果を表１に示す。
Ｉｎ−Ｇａ−Ｚｎ−Ｏは、Ｓｉに比べて極端に真性キャリア密度が少ないことがわかる。ＩＧＺＯのバンドギャップとして３．０５ｅＶを選んだ場合、ＳｉとＩｎ−Ｇａ−Ｚｎ−Ｏでは、真性キャリア密度におよそフェルミ・ディラックの分布則が正しいと仮定して、前者は後者よりキャリア密度が約１０１７倍大きいと言える。
また、酸化物半導体は室温から４００℃の加熱温度によるスパッタリング法で薄膜の形成が可能であり、プロセス最高温度は８５０℃未満、代表的には４５０℃以上７００℃以下とすることができ、プロセス最高温度をガラスの歪み点以下とする場合には、大面積のガラス基板上に形成することも可能である。従って、工業化にはプロセス最高温度が８５０℃未満、代表的には４５０℃以上７００℃以下でバンドギャップの広い金属酸化物を作製できることが重要である。
また、シリコン集積回路の三次元化をするに当たっても、酸化物半導体の処理温度では下側（シリコン側）の接合を壊す温度（１０５０℃）未満であるので、シリコン集積回路との三次元集積回路への適用も可能である。
以上のように、開示する発明によって優れた特性を有する新たな構造の半導体装置が実現される。
〈変形例〉
次に、図１乃至図３において示した半導体装置の変形例について、図４乃至図６を参照して説明する。なお、図４乃至図６に示す半導体装置の構成要素の多くは、図１乃至図３において示した半導体装置と共通であるため、ここでは、相違点についてのみ説明する。
図４（Ａ）に示すトランジスタ１５０は、凹部（溝部）を有する酸化物半導体層１０６ａを備える。なお、当該凹部は、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂを形成する際のエッチングによって形成されるものである。このため、凹部は、ゲート電極層１１４と重畳する領域に形成されることになる。当該凹部により、チャネル形成領域に係る半導体層の厚みを小さくすることが可能であり、短チャネル効果の抑制に寄与する。
図４（Ｂ）に示すトランジスタ１５０は、高純度結晶領域１１０を有する酸化物半導体層１０６ａを備える。なお、当該高純度結晶領域１１０は、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂを形成した後に第３の熱処理を行うことによって形成されるものである。このため、当該高純度結晶領域１１０は、ソース電極層またはドレイン電極層１０８ａ、１０８ｂと重ならず、露出した第２の酸化物半導体層１０６ａの表面を含む領域に形成されることになる。ここで、高純度結晶領域１１０は、第２の酸化物半導体層１０６ａの他の領域より結晶性が高められた領域となっている。当該高純度結晶領域１１０により、第２の酸化物半導体層１０６ａに与えられる電気的な異方性を向上させることができ、半導体装置の電気特性をより向上させることができる。
図４（Ｃ）に示すトランジスタ１５０は、凹部（溝部）を有する酸化物半導体層１０６ａを備えると共に、ソース電極層またはドレイン電極層１０８ａ、１０８ｂと重ならず、露出した第２の酸化物半導体層１０６ａの表面を含む領域に高純度結晶領域１１０を有する。すなわち、図４（Ａ）に係るトランジスタ１５０の特徴と、図４（Ｂ）に係るトランジスタ１５０の特徴とを併せ持つものである。当該構成に起因する効果も、図４（Ａ）、および図４（Ｂ）の場合と同様である。
図５（Ａ）に示すトランジスタ１５０は、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂの上に、これらと略同一形状の絶縁層１０９ａ、および、絶縁層１０９ｂを有する。この場合には、ソース電極層またはドレイン電極層と、ゲート電極層とによる容量（いわゆるゲート容量）を低減することができるというメリットがある。なお、本明細書等において「略同一」の表現は、厳密に同一であることを要しない趣旨で用いるものであり、同一と見なすことができる範囲が含まれる。例えば、一のエッチング処理によって形成される場合の差異は許容される。また、厚さまで同一であることは要しない。
図５（Ｂ）に示すトランジスタ１５０は、凹部（溝部）を有する酸化物半導体層１０６ａを備えると共に、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂの上に、これらと略同一形状の絶縁層１０９ａ、および、絶縁層１０９ｂを有する。すなわち、図４（Ａ）に係るトランジスタ１５０の特徴と、図５（Ａ）に係るトランジスタ１５０の特徴とを併せ持つものである。当該構成に起因する効果も、図４（Ａ）、および図５（Ａ）の場合と同様である。
図５（Ｃ）に示すトランジスタ１５０は、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂと重ならず、露出した第２の酸化物半導体層１０６ａの表面を含む領域に高純度結晶領域１１０を有すると共に、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂの上に、これらと略同一形状の絶縁層１０９ａ、および、絶縁層１０９ｂを有する。すなわち、図４（Ｂ）に係るトランジスタ１５０の特徴と、図５（Ａ）に係るトランジスタ１５０の特徴とを併せ持つものである。当該構成に起因する効果も、図４（Ｂ）、および図５（Ａ）の場合と同様である。
図６（Ａ）に示すトランジスタ１５０は、単層構造のソース電極層またはドレイン電極層１０８ａ、ソース電極層またはドレイン電極層１０８ｂを有する。具体的には、例えば、チタン層の単層構造を採用することができる。ソース電極層またはドレイン電極層を単層構造とする場合、積層構造とする場合と比較して、良好なテーパー形状を形成するエッチングを実現することができる。
図６（Ｂ）に示すトランジスタ１５０では、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂの酸化物半導体層１０６ａと接する部分に、酸素を引き抜く効果の低い材料（酸素との親和性が低い材料）でなる導電層１０７ａ、および導電層１０７ｂを有する。このような酸素引き抜きの効果が低い導電層を有することで、酸素の引き抜きによる酸化物半導体層のｎ型化を防ぎ、酸化物半導体層の不均一なｎ型化などに起因するトランジスタ特性への悪影響を抑制することができる。
なお、図６（Ｂ）では、２層構造のソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂを採用しているが、開示する発明の一態様はこれに限定されない。酸素を引き抜く効果の低い材料でなる導電層の単層構造としても良いし、３層以上の積層構造としても良い。単層構造とする場合には、例えば、窒化チタン膜の単層構造を適用することができる。積層構造とする場合には、例えば、窒化チタン膜とチタン膜の２層構造などを採用することができる。
図２８（Ａ）に示すトランジスタ１５０は、下部に非晶質が残存した第１の酸化物半導体層１０４ａを有する。ここで、図２８（Ａ）の第１の酸化物半導体層１０４ａを含む領域を拡大した様子を、図２８（Ｂ）に示す。図２８（Ｂ）に示すように、第１の酸化物半導体層１０４ａは、下部の非晶質領域１０４ａａおよび上部の結晶領域１０４ａｂで構成されている点が特徴的である。このように、トランジスタ１５０のチャネル形成領域として機能する結晶領域の下部に非晶質領域を残存させることで、結晶領域を流れるキャリアが絶縁層１０２との界面の影響を受けずに済むようになるため好適である。
図２９は、半導体装置の構成の一例を示す断面図である。図２９に示される半導体装置は、下部に酸化物半導体以外の材料（例えば、シリコン）を用いたトランジスタ２５０を有し、上部に酸化物半導体を用いたトランジスタ１５０を有するものである。酸化物半導体を用いたトランジスタ１５０は、図１（Ａ）に示したトランジスタ１５０である。なお、トランジスタ２５０およびトランジスタ１５０は、いずれもｎ型トランジスタとして説明するが、ｐ型トランジスタを採用しても良い。特に、トランジスタ２５０は、ｐ型とすることが容易である。
トランジスタ２５０は、半導体材料を含む基板２００に設けられたチャネル形成領域２１６と、チャネル形成領域２１６を挟むように設けられた不純物領域２１４および高濃度不純物領域２２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域２１６上に設けられたゲート絶縁層２０８ａと、ゲート絶縁層２０８ａ上に設けられたゲート電極層２１０ａと、不純物領域２１４と電気的に接続するソース電極層またはドレイン電極層２３０ａ、および、ソース電極層またはドレイン電極層２３０ｂを有する（図２９参照）。
ここで、ゲート電極層２１０ａの側面にはサイドウォール絶縁層２１８が設けられている。また、基板２００の、平面で見てサイドウォール絶縁層２１８と重ならない領域には、高濃度不純物領域２２０を有し、高濃度不純物領域２２０と接する金属化合物領域２２４を有する。また、基板２００上にはトランジスタ２５０を囲むように素子分離絶縁層２０６が設けられており、トランジスタ２５０を覆うように、層間絶縁層２２６および層間絶縁層２２８が設けられている。ソース電極層またはドレイン電極層２３０ａ、ソース電極層またはドレイン電極層２３０ｂは、層間絶縁層２２６、層間絶縁層２２８、および絶縁層２３４に形成された開口を通じて、金属化合物領域２２４と電気的に接続されている。つまり、ソース電極層またはドレイン電極層２３０ａ、ソース電極層またはドレイン電極層２３０ｂは、金属化合物領域２２４を介して高濃度不純物領域２２０および不純物領域２１４と電気的に接続されている。
トランジスタ１５０は、絶縁層１０２上に設けられた酸化物半導体層１０６ａと、酸化物半導体層１０６ａ上に設けられ、酸化物半導体層１０６ａと電気的に接続されているソース電極層またはドレイン電極層１０８ａ、ソース電極層またはドレイン電極層１０８ｂと、酸化物半導体層１０６ａ、ソース電極層またはドレイン電極層１０８ａ、およびソース電極層またはドレイン電極層１０８ｂを覆うように設けられたゲート絶縁層１１２と、ゲート絶縁層１１２上の、酸化物半導体層１０６ａと重畳する領域に設けられたゲート電極層１１４と、を有する（図２９参照）。
また、トランジスタ１５０上には、層間絶縁層１１６および層間絶縁層１１８が設けられている。ここで、ゲート絶縁層１１２、層間絶縁層１１６、および層間絶縁層１１８には、ソース電極層またはドレイン電極層１０８ａ、ソース電極層またはドレイン電極層１０８ｂにまで達する開口が設けられており、当該開口を通じて、電極２５４ｄ、電極２５４ｅが、それぞれ、ソース電極層またはドレイン電極層１０８ａ、ソース電極層またはドレイン電極層１０８ｂに接して形成されている。また、電極２５４ｄ、電極２５４ｅと同様に、ゲート絶縁層１１２、層間絶縁層１１６、および層間絶縁層１１８に設けられた開口を通じて、電極２３６ａ、電極２３６ｂ、電極２３６ｃに接する電極２５４ａ、電極２５４ｂ、電極２５４ｃが形成されている。
ここで、酸化物半導体層１０６ａは水素などの不純物が十分に除去され、酸素が供給されることにより高純度化されたものであることが望ましい。具体的には、酸化物半導体層１０６ａの水素濃度は５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下とする。なお、水素濃度が十分に低減され、酸素が供給されることにより高純度化された酸化物半導体層１０６ａでは、一般的なシリコンウエハ（リンやボロンなどの不純物元素が微量に添加されたシリコンウエハ）におけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さいキャリア密度の値（例えば、１×１０１２／ｃｍ３未満、望ましくは、１．４５×１０１０／ｃｍ３以下）をとる。このように、ｉ型化または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１５０を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、オフ電流は１×１０−１３Ａ以下である。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層１０６ａを適用し、トランジスタ１５０のオフ電流を低減することにより、新たな構成の半導体装置を実現することができる。なお、上述の酸化物半導体層１０６ａ中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
なお、酸化物半導体層を構成する酸化物半導体は、非単結晶構造であれば特に限定されない。例えば、非晶質構造、微結晶（マイクロクリスタル、ナノクリスタルなど）構造、多結晶構造、非晶質中に微結晶や多結晶が含まれる構造、非晶質構造の表面に微結晶や多結晶が形成された構造など、各種構造を適用することができる。
また、層間絶縁層１１８上には絶縁層２５６が設けられており、当該絶縁層２５６に埋め込まれるように、電極２５８ａ、電極２５８ｂ、電極２５８ｃ、電極２５８ｄが設けられている。ここで、電極２５８ａは電極２５４ａと接しており、電極２５８ｂは電極２５４ｂと接しており、電極２５８ｃは電極２５４ｃおよび電極２５４ｄと接しており、電極２５８ｄは電極２５４ｅと接している。また、電極２５８ａ、電極２５８ｂ、電極２５８ｃ、および電極２５８ｄの一部に銅を含む材料を用いることが好ましい。電極２５８ａ、電極２５８ｂ、電極２５８ｃ、および電極２５８ｄの一部に銅を含む材料を用いることで、導電性を向上させることができる。
つまり、トランジスタ１５０のソース電極層またはドレイン電極層１０８ａは、電極２３０ｃ、電極２３６ｃ、電極２５４ｃ、電極２５８ｃ、電極２５４ｄを介して、他の要素（酸化物半導体以外の材料を用いたトランジスタなど）と電気的に接続されている（図２９参照）。さらに、トランジスタ１５０のソース電極層またはドレイン電極層１０８ｂは、電極２５４ｅ、電極２５８ｄを介して、他の要素に電気的に接続されている。なお、接続に係る電極（電極２３０ｃ、電極２３６ｃ、電極２５４ｃ、電極２５８ｃ、電極２５４ｄ等）の構成は、上記に限定されず、適宜追加、省略等が可能である。
上記では、代表的な接続関係に係るひとつの例を示したが、開示する発明の一態様はこれに限定されない。例えば、トランジスタ２５０のゲート電極層２１０ａと、トランジスタ１５０のソース電極層またはドレイン電極層１０８ａとが電気的に接続されていても良い。
上述のように、開示する発明の一態様は、様々な態様に変形して用いることが可能である。また、変形例も上述の例に限られない。例えば、図４（Ａ）、図４（Ｂ）、図４（Ｃ）、図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図６（Ａ）、図６（Ｂ）、図２８、図２９を適宜組み合わせ、別の変形例として用いることも可能である。もちろん、明細書等に記載の範囲において、変更・省略等を加えることも自由である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、先の実施の形態に係る半導体装置とは異なる構成の半導体装置およびその作製方法について、図７乃至図１２を参照して説明する。なお、本実施の形態に示す構成は、先の実施の形態において示す構成と多くの点で共通するから、以下では主として相違点についてのみ説明する。
〈半導体装置の構成〉
図７は、半導体装置の構成の一例であるトランジスタ１５０を示す断面図である。
図１に示す構成との相違は第１の酸化物半導体層１０４ａの下方に、ゲート電極層１０１ａを有する点にある。すなわち、図７に示すトランジスタ１５０は、基板１００上のゲート電極層１０１ａと、ゲート電極層１０１ａを覆う絶縁層１０２と、絶縁層１０２上の第１の酸化物半導体層１０４ａと、第１の酸化物半導体層１０４ａ上に設けられた第２の酸化物半導体層１０６ａと、第２の酸化物半導体層１０６ａと電気的に接続する、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂと、第２の酸化物半導体層１０６ａ、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂを覆うゲート絶縁層１１２と、ゲート絶縁層１１２上のゲート電極層１１４と、を有する（図７（Ａ）および図７（Ｂ）参照）。ここで、絶縁層１０２はゲート絶縁層としても機能する。
また、トランジスタ１５０上には、層間絶縁層１１６および層間絶縁層１１８が設けられている。なお、層間絶縁層１１６および層間絶縁層１１８は必須の構成要素ではないから、適宜省略等しても構わない。
実施の形態１で示したように、第１の酸化物半導体層１０４ａは、表面を含む領域に結晶領域を有し、第２の酸化物半導体層１０６ａは、第１の酸化物半導体層１０４ａの結晶領域から結晶成長させて形成される。
図７（Ａ）及び図７（Ｂ）に示すゲート電極層１０１ａは、いわゆるバックゲートとして機能させることができる。バックゲートの電位は、固定電位、例えば０Ｖや、接地電位とすることができ、実施者が適宜決定すればよい。また、酸化物半導体層の上下にゲート電極を設けることによって、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタのしきい値電圧の変化量を低減することができる。即ち、酸化物半導体層の上下にゲート電極を設けることによって、信頼性を向上することができる。また、バックゲートに加えるゲート電圧を制御することによって、しきい値電圧を制御することができる。また、しきい値電圧を正としてエンハンスメント型トランジスタとして機能させることができる。また、しきい値電圧を負としてデプレッション型トランジスタとして機能させることもできる。例えば、エンハンスメント型トランジスタとデプレッション型トランジスタを組み合わせてインバータ回路（以下、ＥＤＭＯＳ回路という）を構成し、駆動回路に用いることができる。駆動回路は、論理回路部と、スイッチ部またはバッファ部を少なくとも有する。論理回路部は上記ＥＤＭＯＳ回路を含む回路構成とする。
なお、酸化物半導体層のうち、絶縁層１０２の凹凸と重なる領域は結晶粒界があり、多結晶体となる。また、酸化物半導体層のうち、チャネル形成領域となる領域は、少なくとも平坦面を有し、第１の酸化物半導体層と第２の酸化物半導体層が同じＣ軸配向をしている多結晶体である。なお、第２の酸化物半導体層表面の高低差は、ゲート電極層と重畳する領域（チャネル形成領域）において、１ｎｍ以下（好ましくは０．２ｎｍ以下）であることが好ましい。
各構成要素の詳細については、先の実施の形態を参酌することができるため省略する。
図７に示す構成のように、高純度化された、第１の酸化物半導体層１０４ａの結晶領域から結晶成長させた第２の酸化物半導体層１０６ａを用いることで、良好な電気特性を有する半導体装置を実現することができる。
また、第１の酸化物半導体層１０４ａと第２の酸化物半導体層１０６ａの材料を同じ物とした場合（いわゆるホモ・エピ成長の場合）、第１の酸化物半導体層１０４ａと第２の酸化物半導体層１０６ａの境界が判別できなくなり、第１の酸化物半導体層１０４ａと第２の酸化物半導体層１０６ａを同一の層と見なせることもある（図７（Ａ）参照）。
もちろん、第１の酸化物半導体層１０４ａと第２の酸化物半導体層１０６ａの材料を異なるものとしても良い（図７（Ｂ）参照）。第１の酸化物半導体層１０４ａと第２の酸化物半導体層１０６ａの材料を異なるものとする場合（いわゆるヘテロ・エピ成長の場合）には、例えば、第１の酸化物半導体層１０４ａに二元系金属酸化物であるＩｎ−Ｚｎ−Ｏを用い、第２の酸化物半導体層１０６ａに三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏを用いる構成などを採用することができる。
また、第２の酸化物半導体層１０６ａは、比較的安定であるため、第２の酸化物半導体層１０６ａへの不純物（例えば水分など）の侵入を抑制することが可能である。このため、第２の酸化物半導体層１０６ａの信頼性を向上させることができる。
さらに、いわゆるバックゲートであるゲート電極層１０１ａを有することにより、トランジスタ１５０の電気的特性を調節することが容易になる。なお、ゲート電極層１０１ａには、ゲート電極層１１４と同様の電位を与えても良いし、ゲート電極層１１４とは異なる電位を与えても良い。また、フローティングとしても良い。
〈半導体装置の作製方法〉
次に、半導体装置の構成の一例であるトランジスタ１５０の作製方法について図８乃至図１０を参照して説明する。
はじめに、基板１００上に導電層１０１を形成する（図８（Ａ）参照）。基板１００の詳細については、先の実施の形態を参酌することができるから省略する。
導電層１０１は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層１０１は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いて形成することができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数を含む材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を一または複数含有させた材料を用いてもよい。
また、導電層１０１は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層１０１は、単層構造であっても良いし、２層以上の積層構造としてもよい。なお、開示する発明の一態様では、導電層１０１の形成後に、比較的高い温度で熱処理が行われるから、導電層１０１は耐熱性の高い材料を用いて形成することが望ましい。耐熱性の高い材料としては、例えば、チタンやタンタル、タングステン、モリブデンなどがある。不純物元素を添加することにより導電性を高めたポリシリコンなどを用いることもできる。
次に、導電層１０１を選択的にエッチングして、ゲート電極層１０１ａを形成し、当該ゲート電極層１０１ａを覆う絶縁層１０２を形成する（図８（Ｂ）参照）。
エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。特に、チャネル長（Ｌ）が２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行うのが好適である。超紫外線による露光は、解像度が高く焦点深度も大きいため、微細化には適している。
ゲート電極層１０１ａはいわゆるバックゲートである。ゲート電極層１０１ａを有することで、酸化物半導体層１０６ａ中の電界を制御することが可能であり、これによって、トランジスタ１５０の電気的特性を制御することができる。なお、ゲート電極層１０１ａは、他の配線や電極などと電気的に接続されて何らかの電位が与えられても良いし、絶縁されてフローティング状態であっても良い。
なお、「ゲート電極」は通常、電位を意図的に制御することができるものをいうが、本明細書等においては、電位の制御を意図的に行わない場合についても「ゲート電極」の称呼を用いる。例えば、上述のように、絶縁され、フローティング状態にある導電層についても「ゲート電極層」と呼ぶことがある。
絶縁層１０２は下地として機能すると共に、ゲート絶縁層として機能する。絶縁層１０２は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、絶縁層１０２は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、絶縁層１０２は、単層構造としても良いし、積層構造としても良い。絶縁層１０２の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。
なお、絶縁層１０２に水素や水などが含まれると、水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜きなどが生じ、トランジスタの特性が悪化するおそれがある。よって、絶縁層１０２は、できるだけ水素や水を含まないように形成することが望ましい。
例えば、スパッタリング法などを用いる場合には、処理室内の残留水分を除去した状態で絶縁層１０２を形成することが望ましい。また、処理室内の残留水分を除去するためには、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの、吸着型の真空ポンプを用いることが望ましい。ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気した処理室は、水素や水などが十分に除去されているため、絶縁層１０２に含まれる不純物の濃度を低減することができる。
また、絶縁層１０２を形成する際には、水素や水などの不純物が、濃度ｐｐｍ程度（望ましくは、濃度ｐｐｂ程度）にまで低減された高純度ガスを用いることが望ましい。
なお、絶縁層１０２に対しては、ゲート絶縁層１１２と同様、高い品質が要求される。このため、絶縁層１０２は、ゲート絶縁層１１２に準ずる方法で形成するのが望ましい。詳細については、先の実施の形態を参酌できるため省略する。
次に、絶縁層１０２上に第１の酸化物半導体層１０４を成膜し、第１の熱処理によって少なくとも第１の酸化物半導体層の表面を含む領域を結晶化させて、第１の酸化物半導体層１０４を形成する（図８（Ｃ）参照）。第１の酸化物半導体層の成膜方法、第１の熱処理の条件及び第１の酸化物半導体層１０４の詳細については、先の実施の形態を参酌することができる。
なお、第１の酸化物半導体層１０４のうち、ゲート絶縁層の凹凸と重なる領域は結晶粒界があり、多結晶体となる。また、第１の酸化物半導体層１０４のうち、チャネル形成領域となる領域は、少なくとも平坦面を有し、第１の酸化物半導体層と第２の酸化物半導体層が同じＣ軸配向をしている多結晶体である。
次に、少なくとも表面を含む領域に結晶領域を有する第１の酸化物半導体層１０４上に第２の酸化物半導体層を成膜し、第２の熱処理により、第１の酸化物半導体層１０４の結晶領域を種として結晶成長させて、第２の酸化物半導体層１０６を形成する（図８（Ｄ）参照）。第２の酸化物半導体層の成膜方法、第２の熱処理の条件及び第２の酸化物半導体層１０６の詳細については、先の実施の形態を参酌することができる。
次に、マスクを用いたエッチングなどの方法によって第１の酸化物半導体層１０４及び第２の酸化物半導体層１０６を加工して、島状の、第１の酸化物半導体層１０４ａ及び第２の酸化物半導体層１０６ａを形成する（図９（Ａ）参照）。ここで、第１の酸化物半導体層１０４ａ及び第２の酸化物半導体層１０６ａは、ゲート電極層１０１ａと重畳する領域に形成する点に留意する必要がある。詳細については、先の実施の形態を参酌できる。
次に、第２の酸化物半導体層１０６ａに接するように導電層１０８を形成する（図９（Ｂ）参照）。そして、導電層１０８を選択的にエッチングして、ソース電極層またはドレイン電極層１０８ａ、ソース電極層またはドレイン電極層１０８ｂを形成する（図９（Ｃ）参照）。導電層１０８、ソース電極層またはドレイン電極層１０８ａ、ソース電極層またはドレイン電極層１０８ｂ、エッチング工程、その他の詳細についても、先の実施の形態を参酌することができる。
また、図９（Ｃ）に示すように、ゲート電極層１０１ａは、ソース電極層またはドレイン電極層１０８ａ（または、ソース電極層またはドレイン電極層１０８ｂ）と重なる領域を有することも特徴の一つである。ソース電極層またはドレイン電極層１０８ａの端部と、絶縁層１０２の段差、即ち断面図において、ゲート絶縁層の平坦面からテーパー面となる変化点との間の領域（ここでは図９（Ｃ）中で示したＬＯＶ領域）を有している。ＬＯＶ領域は、ゲート電極層の端部の凹凸で生じる結晶粒界に、キャリアが流れないようにするために重要である。
次に、先の実施の形態と同様に、第２の酸化物半導体層１０６ａに熱処理（第３の熱処理）を行ってもよい。当該第３の熱処理によって、ソース電極層またはドレイン電極層１０８ａ、１０８ｂと重ならず、露出した第２の酸化物半導体層１０６ａの表面を含む領域には、高純度結晶領域が形成される。なお、上記高純度結晶領域の範囲は、第２の酸化物半導体層１０６ａを構成する材料や、熱処理の条件などによって様々に変化する。例えば、第２の酸化物半導体層１０６ａの下部界面にまで高純度結晶領域を形成することも可能である。第３の熱処理、その他の詳細については、先の実施の形態を参酌することができる。
次に、大気に触れさせることなく、第２の酸化物半導体層１０６ａの一部に接するゲート絶縁層１１２を形成する（図１０（Ａ）参照）。その後、ゲート絶縁層１１２上の第１の酸化物半導体層１０４ａ及び第２の酸化物半導体層１０６ａと重畳する領域にゲート電極層１１４を形成する（図１０（Ｂ）参照）。そして、ゲート絶縁層１１２およびゲート電極層１１４上に、層間絶縁層１１６および層間絶縁層１１８を形成する（図１０（Ｃ）参照）。上記工程の詳細についても、先の実施の形態を参酌できる。
本実施の形態で示す方法により、第１の酸化物半導体層１０４ａの結晶領域から結晶成長させた第２の酸化物半導体層１０６ａを形成することができるため、良好な電気特性の半導体装置を実現することができる。
また、本実施の形態に示す方法により、第１の酸化物半導体層１０４ａ及び第２の酸化物半導体層１０６ａの水素濃度は５×１０１９／ｃｍ３以下となり、また、トランジスタのオフ電流は１×１０−１３Ａ以下となる。このように、水素濃度が十分に低減され、酸素が供給されることにより高純度化された第１の酸化物半導体層１０４ａ及び第２の酸化物半導体層１０６ａを用いることで、優れた特性の半導体装置を実現することができる。
さらに、いわゆるバックゲートであるゲート電極層を有することにより、半導体装置の電気的特性を調節することが容易になる。
以上のように、開示する発明によって優れた特性を有する新たな構造の半導体装置が実現される。
〈変形例〉
次に、図７乃至図１０において示した半導体装置の変形例について、図１１乃至図１３を参照して説明する。なお、図１１乃至図１３に示す半導体装置の構成要素の多くは、図７乃至図１０において示した半導体装置と共通であるため、ここでは、相違点についてのみ説明する。
図１１（Ａ）に示すトランジスタ１５０は、凹部（溝部）を有する酸化物半導体層１０６ａを備える。なお、当該凹部は、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂを形成する際のエッチングによって形成されるものである。このため、凹部は、ゲート電極層１１４と重畳する領域に形成されることになる。当該凹部により、チャネル形成領域に係る半導体層の厚みを小さくすることが可能であり、短チャネル効果の抑制に寄与する。
図１１（Ｂ）に示すトランジスタ１５０は、高純度結晶領域１１０を有する酸化物半導体層１０６ａを備える。なお、当該高純度結晶領域１１０は、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂを形成した後に第３の熱処理を行うことによって形成されるものである。このため、当該高純度結晶領域１１０は、ソース電極層またはドレイン電極層１０８ａ、１０８ｂと重ならず、露出した第２の酸化物半導体層１０６ａの表面を含む領域に形成されることになる。ここで、高純度結晶領域は、第２の酸化物半導体層１０６ａの他の領域より結晶性が高められた領域となっている。当該高純度結晶領域１１０により、第２の酸化物半導体層１０６ａに与えられる電気的な異方性を向上させることができ、半導体装置の電気特性をより向上させることができる。
図１１（Ｃ）に示すトランジスタ１５０は、凹部（溝部）を有する酸化物半導体層１０６ａを備えると共に、ソース電極層またはドレイン電極層１０８ａ、１０８ｂと重ならず、露出した第２の酸化物半導体層１０６ａの表面を含む領域に高純度結晶領域１１０を有する。すなわち、図１１（Ａ）に係るトランジスタ１５０の特徴と、図１１（Ｂ）に係るトランジスタ１５０の特徴とを併せ持つものである。当該構成に起因する効果も、図１１（Ａ）、および図１１（Ｂ）の場合と同様である。
図１２（Ａ）に示すトランジスタ１５０は、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂの上に、これらと略同一形状の絶縁層１０９ａ、および、絶縁層１０９ｂを有する。この場合には、ソース電極層またはドレイン電極層と、ゲート電極層とによる容量（いわゆるゲート容量）を低減することができるというメリットがある。なお、本明細書等において「略同一」の表現は、厳密に同一であることを要しない趣旨で用いるものであり、同一と見なすことができる範囲が含まれる。例えば、一のエッチング処理によって形成される場合の差異は許容される。また、厚さまで同一であることは要しない。
図１２（Ｂ）に示すトランジスタ１５０は、凹部（溝部）を有する酸化物半導体層１０６ａを備えると共に、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂの上に、これらと略同一形状の絶縁層１０９ａ、および、絶縁層１０９ｂを有する。すなわち、図１１（Ａ）に係るトランジスタ１５０の特徴と、図１２（Ａ）に係るトランジスタ１５０の特徴とを併せ持つものである。当該構成に起因する効果も、図１１（Ａ）、および図１２（Ａ）の場合と同様である。
図１２（Ｃ）に示すトランジスタ１５０は、ソース電極層またはドレイン電極層１０８ａ、１０８ｂと重ならず、露出した第２の酸化物半導体層１０６ａの表面を含む領域に高純度結晶領域１１０を有すると共に、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂの上に、これらと略同一形状の絶縁層１０９ａ、および、絶縁層１０９ｂを有する。すなわち、図１１（Ｂ）に係るトランジスタ１５０の特徴と、図１２（Ａ）に係るトランジスタ１５０の特徴とを併せ持つものである。当該構成に起因する効果も、図１１（Ｂ）、および図１２（Ａ）の場合と同様である。
図１３に示すトランジスタ１５０では、ソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂの酸化物半導体層１０６ａと接する部分に、酸素を引き抜く効果の低い材料（酸素との親和性が低い材料）でなる導電層１０７ａ、および導電層１０７ｂを有する。このような酸素引き抜きの効果が低い導電層を有することで、酸素の引き抜きによる酸化物半導体層のｎ型化を防ぎ、酸化物半導体層の不均一なｎ型化などに起因するトランジスタ特性への悪影響を抑制することができる。
なお、図１３では、２層構造のソース電極層またはドレイン電極層１０８ａ、および、ソース電極層またはドレイン電極層１０８ｂを採用しているが、開示する発明の一態様はこれに限定されない。酸素を引き抜く効果の低い材料でなる導電層の単層構造としても良いし、３層以上の積層構造としても良い。単層構造とする場合には、例えば、窒化チタン膜の単層構造を適用することができる。積層構造とする場合には、例えば、窒化チタン膜とチタン膜の２層構造などを採用することができる。
上述のように、開示する発明の一態様は、様々な態様に変形して用いることが可能である。また、変形例も上述の例に限られない。例えば、図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）、図１２（Ａ）、図１２（Ｂ）、図１２（Ｃ）、図１３を適宜組み合わせ、別の変形例として用いることも可能である。もちろん、明細書等に記載の範囲において、変更・省略等を加えることも自由である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例について図３０を用いて説明する。先の実施の形態で得られる半導体装置は、従来にない優れた特性を有するものである。このため、当該半導体装置を用いて新たな構成の電子機器を提供することが可能である。
図３０（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。開示する発明に係る半導体装置は、集積化されて回路基板などに実装され、筐体３０２の内部に搭載される。また、開示する発明に係る半導体装置は、表示部３０３に適用することができる。開示する発明に係る半導体装置を、集積化された回路基板などに適用することにより、回路の高速動作を実現することができる。また、開示する発明に係る半導体装置を表示部３０３に適用することで、高品質な画像を表示することができる。このように、開示する発明に係る半導体装置をパーソナルコンピュータに適用することで、優れた性能のパーソナルコンピュータを提供することができる。
図３０（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等が設けられている。また操作用の付属品としてスタイラス３１２がある。開示する発明に係る半導体装置は、集積化されて回路基板などに実装され、本体３１１に搭載される。また、表示部３１３には、開示する発明に係る半導体装置を適用することができる。集積化された回路基板などに開示する発明の半導体装置を適用することで、回路の高速動作を実現することができる。また、表示部３１３に、開示する発明に係る半導体装置を適用することで、高品質な画像を表示することができる。このように、開示する発明に係る半導体装置を携帯情報端末（ＰＤＡ）に適用することで、優れた性能の携帯情報端末（ＰＤＡ）を提供することができる。
図３０（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍３２０は、紙の書籍のように用いることが可能である。
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれている。開示する発明に係る半導体装置は、集積化されて回路基板などに実装され、筐体３２３または筐体３２１の内部に搭載される。表示部３２７には、開示する発明に係る半導体装置を適用することができる。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図３０（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図３０（Ｃ）では表示部３２７）に画像を表示することができる。集積化された回路基板などに適用することにより、回路の高速動作を実現することができる。表示部３２７に、開示する発明に係る半導体装置を適用することで、高品質な画像を表示することができる。
また、図３０（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示などに適用することができる。このように、開示する発明に係る半導体装置を電子ペーパーに適用することで、優れた性能の電子ペーパーを提供することができる。
図３０（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを備えている。また、アンテナは筐体３４１内部に内蔵されている。開示する発明に係る半導体装置は、集積化されて回路基板などに実装され、筐体３４０、３４１の内部に搭載される。
表示パネル３４２はタッチパネル機能を備えており、図３０（Ｄ）には映像表示されている複数の操作キー３４５を点線で示している。表示パネル３４２に、開示する発明に係る半導体装置を適用することができる。表示パネル３４２に、開示する発明に係る半導体装置を適用することで、高品質な画像を表示することができる。なお、当該携帯電話は、太陽電池セル３４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすることもできる。
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。スピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図３０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。開示する発明に係る半導体装置を携帯電話機に適用することで、優れた性能の携帯電話機を提供することができる。
図３０（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。開示する発明に係る半導体装置は、表示部（Ａ）３６７、表示部（Ｂ）３６５に適用することができる。表示部（Ａ）３６７、表示部（Ｂ）３６５に開示する発明に係る半導体装置を適用することで、高品質な画像を表示することができる。このように、開示する発明に係る半導体装置をデジタルカメラに適用することで、優れた性能のデジタルカメラを提供することができる。
図３０（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体３７１を支持した構成を示している。表示部３７３に、開示する発明に係る半導体装置を適用することで、スイッチング素子の高速動作が可能となり、表示部３７３の大面積化を実現することができる。
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９により、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力する情報を表示する表示部３７７を設ける構成としてもよい。
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことが可能である。このように、開示する発明に係る半導体装置をテレビジョン装置に適用することで、優れた性能のテレビジョン装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ 基板
１０１ 導電層
１０１ａ ゲート電極層
１０２ 絶縁層
１０４ 酸化物半導体層
１０４ａ 酸化物半導体層
１０４ａａ 非晶質領域
１０４ａｂ 結晶領域
１０５ 酸化物半導体層
１０６ 酸化物半導体層
１０６ａ 酸化物半導体層
１０７ａ 導電層
１０７ｂ 導電層
１０８ 導電層
１０８ａ ソース電極層またはドレイン電極層
１０８ｂ ソース電極層またはドレイン電極層
１０９ａ 絶縁層
１０９ｂ 絶縁層
１１０ 高純度結晶領域
１１２ ゲート絶縁層
１１４ ゲート電極層
１１６ 層間絶縁層
１１８ 層間絶縁層
１５０ トランジスタ
２００ 基板
２０６ 素子分離絶縁層
２０８ａ ゲート絶縁層
２１０ａ ゲート電極層
２１４ 不純物領域
２１６ チャネル形成領域
２１８ サイドウォール絶縁層
２２０ 高濃度不純物領域
２２４ 金属化合物領域
２２６ 層間絶縁層
２２８ 層間絶縁層
２３０ａ ソース電極層またはドレイン電極層
２３０ｂ ソース電極層またはドレイン電極層
２３０ｃ 電極
２３０ｃ 電極
２３４ 絶縁層
２３６ａ 電極
２３６ｂ 電極
２３６ｃ 電極
２５０ トランジスタ
２５４ａ 電極
２５４ｂ 電極
２５４ｃ 電極
２５４ｄ 電極
２５４ｅ 電極
２５６ 絶縁層
２５８ａ 電極
２５８ｂ 電極
２５８ｃ 電極
２５８ｄ 電極
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機
５００ 下地部材
５０１ 酸化物結晶層
５０２ 酸化物半導体層
５０３ａ 酸化物結晶層
５０３ｂ 酸化物結晶層

Claims (3)

  1. 絶縁表面を有する基板上の、表面から内部に向かって成長させた結晶領域を有する第１の酸化物半導体層と、
    前記第１の酸化物半導体層上の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と接するソース電極層およびドレイン電極層と、
    前記第２の酸化物半導体層、前記ソース電極層、および前記ドレイン電極層を覆うゲート絶縁層と、
    前記ゲート絶縁層上の、前記第２の酸化物半導体層と重畳する領域のゲート電極層と、
    を有し、
    前記第２の酸化物半導体層は、前記結晶領域から成長させた結晶を有する層であることを特徴とする半導体装置。
  2. 請求項１において、
    前記結晶領域は、前記第１の酸化物半導体層の前記第２の酸化物半導体層と接する界面を含む領域であって、該界面に略垂直な方向にｃ軸が配向する結晶を有する領域であることを特徴とする半導体装置。
  3. 絶縁表面を有する基板上に第１の酸化物半導体層を形成し、
    第１の熱処理を行うことにより、前記第１の酸化物半導体層の表面から内部に向かって成長し、該表面と略垂直な方向にｃ軸が配向する結晶領域を形成し、
    前記第１の酸化物半導体層上に第２の酸化物半導体層を形成し、
    第２の熱処理を行うことにより、前記結晶領域から結晶成長させて前記第２の酸化物半導体層を結晶化し、
    前記第２の酸化物半導体層上に導電層を形成し、
    前記導電層をエッチングすることにより、ソース電極層およびドレイン電極層を形成し、
    前記第２の酸化物半導体層、前記ソース電極層、および前記ドレイン電極層を覆うようにゲート絶縁層を形成し、
    前記ゲート絶縁層上の前記第２の酸化物半導体層と重畳する領域にゲート電極層を形成することを特徴とする半導体装置の作製方法。
JP2010262376A 2009-11-28 2010-11-25 半導体装置およびその作製方法 Active JP5116830B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010262376A JP5116830B2 (ja) 2009-11-28 2010-11-25 半導体装置およびその作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009270857 2009-11-28
JP2009270857 2009-11-28
JP2010262376A JP5116830B2 (ja) 2009-11-28 2010-11-25 半導体装置およびその作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012165300A Division JP5612032B2 (ja) 2009-11-28 2012-07-26 半導体装置

Publications (3)

Publication Number Publication Date
JP2011135063A JP2011135063A (ja) 2011-07-07
JP2011135063A5 JP2011135063A5 (ja) 2012-09-13
JP5116830B2 true JP5116830B2 (ja) 2013-01-09

Family

ID=44066348

Family Applications (13)

Application Number Title Priority Date Filing Date
JP2010262376A Active JP5116830B2 (ja) 2009-11-28 2010-11-25 半導体装置およびその作製方法
JP2012165300A Active JP5612032B2 (ja) 2009-11-28 2012-07-26 半導体装置
JP2014178666A Active JP5926781B2 (ja) 2009-11-28 2014-09-03 半導体装置
JP2016085903A Active JP6246852B2 (ja) 2009-11-28 2016-04-22 半導体装置
JP2017049692A Expired - Fee Related JP6281005B2 (ja) 2009-11-28 2017-03-15 半導体装置の作製方法および液晶表示パネルの作製方法
JP2017057728A Withdrawn JP2017123491A (ja) 2009-11-28 2017-03-23 液晶表示パネルの作製方法
JP2017229896A Active JP6419933B2 (ja) 2009-11-28 2017-11-30 液晶表示パネルの作製方法
JP2018191888A Expired - Fee Related JP6689343B2 (ja) 2009-11-28 2018-10-10 半導体装置の作製方法
JP2019020346A Withdrawn JP2019071493A (ja) 2009-11-28 2019-02-07 トランジスタ
JP2020069046A Active JP7090117B2 (ja) 2009-11-28 2020-04-07 半導体装置
JP2022095188A Withdrawn JP2022111377A (ja) 2009-11-28 2022-06-13 半導体装置
JP2024042023A Active JP7713550B2 (ja) 2009-11-28 2024-03-18 半導体装置
JP2025118533A Pending JP2025137646A (ja) 2009-11-28 2025-07-14 半導体装置

Family Applications After (12)

Application Number Title Priority Date Filing Date
JP2012165300A Active JP5612032B2 (ja) 2009-11-28 2012-07-26 半導体装置
JP2014178666A Active JP5926781B2 (ja) 2009-11-28 2014-09-03 半導体装置
JP2016085903A Active JP6246852B2 (ja) 2009-11-28 2016-04-22 半導体装置
JP2017049692A Expired - Fee Related JP6281005B2 (ja) 2009-11-28 2017-03-15 半導体装置の作製方法および液晶表示パネルの作製方法
JP2017057728A Withdrawn JP2017123491A (ja) 2009-11-28 2017-03-23 液晶表示パネルの作製方法
JP2017229896A Active JP6419933B2 (ja) 2009-11-28 2017-11-30 液晶表示パネルの作製方法
JP2018191888A Expired - Fee Related JP6689343B2 (ja) 2009-11-28 2018-10-10 半導体装置の作製方法
JP2019020346A Withdrawn JP2019071493A (ja) 2009-11-28 2019-02-07 トランジスタ
JP2020069046A Active JP7090117B2 (ja) 2009-11-28 2020-04-07 半導体装置
JP2022095188A Withdrawn JP2022111377A (ja) 2009-11-28 2022-06-13 半導体装置
JP2024042023A Active JP7713550B2 (ja) 2009-11-28 2024-03-18 半導体装置
JP2025118533A Pending JP2025137646A (ja) 2009-11-28 2025-07-14 半導体装置

Country Status (5)

Country Link
US (10) US8748881B2 (ja)
JP (13) JP5116830B2 (ja)
KR (9) KR101895080B1 (ja)
TW (11) TWI640096B (ja)
WO (1) WO2011065243A1 (ja)

Families Citing this family (156)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100043117A1 (en) * 2008-08-19 2010-02-25 Mary Elizabeth Hildebrandt Convertible Head And Neck Supporting Apparel
KR101671210B1 (ko) 2009-03-06 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2011001881A1 (en) * 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101396096B1 (ko) 2009-10-09 2014-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101499494B1 (ko) 2009-10-30 2015-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
CN102598282B (zh) 2009-11-06 2015-09-23 株式会社半导体能源研究所 半导体装置及其制造方法
KR102446585B1 (ko) 2009-11-27 2022-09-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101824124B1 (ko) 2009-11-28 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011065210A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
EP2504855A4 (en) 2009-11-28 2016-07-20 Semiconductor Energy Lab STACKED OXIDE MATERIAL, SEMICONDUCTOR ELEMENT AND METHOD FOR PRODUCING SEMICONDUCTOR ELEMENT
WO2011065243A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102648526B (zh) 2009-12-04 2015-08-05 株式会社半导体能源研究所 半导体器件及其制造方法
CN102648525B (zh) 2009-12-04 2016-05-04 株式会社半导体能源研究所 显示装置
CN102714180B (zh) * 2009-12-11 2015-03-25 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
US9057758B2 (en) * 2009-12-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for measuring current, method for inspecting semiconductor device, semiconductor device, and test element group
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN104867984B (zh) 2009-12-28 2018-11-06 株式会社半导体能源研究所 制造半导体装置的方法
WO2011108346A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor film and manufacturing method of transistor
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8685787B2 (en) 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8629496B2 (en) 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8809852B2 (en) 2010-11-30 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor element, semiconductor device, and method for manufacturing the same
TWI525818B (zh) 2010-11-30 2016-03-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
CN103262250B (zh) * 2010-12-08 2014-12-17 夏普株式会社 半导体装置和显示装置
US8912080B2 (en) 2011-01-12 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
US9082860B2 (en) * 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9478668B2 (en) 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8847233B2 (en) 2011-05-12 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film
US9412623B2 (en) * 2011-06-08 2016-08-09 Cbrite Inc. Metal oxide TFT with improved source/drain contacts and reliability
US8679905B2 (en) * 2011-06-08 2014-03-25 Cbrite Inc. Metal oxide TFT with improved source/drain contacts
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI595565B (zh) * 2011-06-17 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US8748886B2 (en) * 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2013011844A1 (en) 2011-07-15 2013-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US8802493B2 (en) * 2011-09-13 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor device
SG11201505099TA (en) * 2011-09-29 2015-08-28 Semiconductor Energy Lab Semiconductor device
SG11201505088UA (en) 2011-09-29 2015-08-28 Semiconductor Energy Lab Semiconductor device
KR20130046357A (ko) * 2011-10-27 2013-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10026847B2 (en) 2011-11-18 2018-07-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, method for manufacturing semiconductor element, and semiconductor device including semiconductor element
US8962386B2 (en) * 2011-11-25 2015-02-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102072244B1 (ko) * 2011-11-30 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI580047B (zh) * 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
JP5917385B2 (ja) * 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102097171B1 (ko) * 2012-01-20 2020-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI581431B (zh) 2012-01-26 2017-05-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9859114B2 (en) * 2012-02-08 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device with an oxygen-controlling insulating layer
JP6151530B2 (ja) * 2012-02-29 2017-06-21 株式会社半導体エネルギー研究所 イメージセンサ、カメラ、及び監視システム
US9553201B2 (en) * 2012-04-02 2017-01-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel, and manufacturing method of thin film transistor
US8999773B2 (en) * 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
KR102254731B1 (ko) * 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6059566B2 (ja) * 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9048323B2 (en) * 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6016455B2 (ja) * 2012-05-23 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
KR102071545B1 (ko) * 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014027263A (ja) * 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014042004A (ja) * 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
US9245958B2 (en) 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6220597B2 (ja) * 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
KR102171650B1 (ko) 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TW202431646A (zh) 2012-09-24 2024-08-01 日商半導體能源研究所股份有限公司 半導體裝置
WO2014046222A1 (en) 2012-09-24 2014-03-27 Semiconductor Energy Laboratory Co., Ltd. Display device
CN102856392B (zh) * 2012-10-09 2015-12-02 深圳市华星光电技术有限公司 薄膜晶体管主动装置及其制作方法
JP6246549B2 (ja) * 2012-10-17 2017-12-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6293229B2 (ja) * 2012-10-17 2018-03-14 株式会社半導体エネルギー研究所 半導体装置
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6283191B2 (ja) 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
WO2014061762A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6021586B2 (ja) * 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
WO2014065389A1 (en) 2012-10-25 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Central control system
TWI605593B (zh) * 2012-11-15 2017-11-11 半導體能源研究所股份有限公司 半導體裝置
JP6220641B2 (ja) * 2012-11-15 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
TWI600157B (zh) * 2012-11-16 2017-09-21 半導體能源研究所股份有限公司 半導體裝置
TWI582993B (zh) 2012-11-30 2017-05-11 半導體能源研究所股份有限公司 半導體裝置
US9349593B2 (en) * 2012-12-03 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2014103901A1 (en) * 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20250133999A (ko) 2012-12-28 2025-09-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6329762B2 (ja) * 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
US9076825B2 (en) * 2013-01-30 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
TWI473164B (zh) * 2013-02-22 2015-02-11 Ritedia Corp 介電材料及使用其之電晶體裝置
JP6141777B2 (ja) 2013-02-28 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9368636B2 (en) * 2013-04-01 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a plurality of oxide semiconductor layers
US20140306219A1 (en) * 2013-04-10 2014-10-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
US9882058B2 (en) * 2013-05-03 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102537022B1 (ko) 2013-05-20 2023-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE102014208859B4 (de) 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI664731B (zh) 2013-05-20 2019-07-01 半導體能源研究所股份有限公司 半導體裝置
JP6400336B2 (ja) 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
JP2015053477A (ja) 2013-08-05 2015-03-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
US9299855B2 (en) 2013-08-09 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dual gate insulating layers
KR102294507B1 (ko) * 2013-09-06 2021-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2015079946A (ja) * 2013-09-13 2015-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN105874524B (zh) * 2013-12-02 2019-05-28 株式会社半导体能源研究所 显示装置
US20150177311A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Methods and Systems for Evaluating IGZO with Respect to NBIS
US9722049B2 (en) 2013-12-23 2017-08-01 Intermolecular, Inc. Methods for forming crystalline IGZO with a seed layer
US9472678B2 (en) 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI658597B (zh) 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
KR20160132819A (ko) * 2014-03-18 2016-11-21 인텔 코포레이션 가요성 기판들을 갖는 반도체 어셈블리들
KR102332469B1 (ko) * 2014-03-28 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 반도체 장치
US9780226B2 (en) * 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI672804B (zh) * 2014-05-23 2019-09-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US20160005871A1 (en) * 2014-07-04 2016-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9705004B2 (en) 2014-08-01 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10032888B2 (en) 2014-08-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and electronic appliance having semiconductor device
WO2016083952A1 (en) 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
US20160181431A1 (en) * 2014-12-18 2016-06-23 Semiconductor Energy Laboratory Co., Ltd. Manufacturing Method of Crystalline Semiconductor Film and Semiconductor Device
US9818880B2 (en) * 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
DE112016001033T5 (de) * 2015-03-03 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben oder Anzeigevorrichtung mit derselben
WO2016139560A1 (en) 2015-03-03 2016-09-09 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device including the oxide semiconductor film, and display device including the semiconductor device
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US10008609B2 (en) * 2015-03-17 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
KR102546189B1 (ko) 2015-04-13 2023-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9837547B2 (en) * 2015-05-22 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide conductor and display device including the semiconductor device
US11024725B2 (en) 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
CN105185695A (zh) * 2015-08-21 2015-12-23 京东方科技集团股份有限公司 氧化物半导体薄膜的制备方法和薄膜晶体管的制备方法
US10868045B2 (en) * 2015-12-11 2020-12-15 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
JP2018032839A (ja) * 2015-12-11 2018-03-01 株式会社半導体エネルギー研究所 トランジスタ、回路、半導体装置、表示装置および電子機器
US10714633B2 (en) * 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US9576984B1 (en) * 2016-01-14 2017-02-21 Hon Hai Precision Industry Co., Ltd. Thin film transistor array panel and conducting structure
JP6985812B2 (ja) * 2016-05-04 2021-12-22 株式会社半導体エネルギー研究所 トランジスタの作製方法
JP7078354B2 (ja) * 2016-05-04 2022-05-31 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
TWI718208B (zh) 2016-06-30 2021-02-11 日商半導體能源研究所股份有限公司 顯示裝置及其工作方法以及電子裝置
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
JP6188900B2 (ja) * 2016-09-27 2017-08-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6302037B2 (ja) * 2016-12-09 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6345842B2 (ja) * 2017-05-02 2018-06-20 株式会社半導体エネルギー研究所 半導体装置
JP7258754B2 (ja) 2017-07-31 2023-04-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
KR102446301B1 (ko) * 2017-12-11 2022-09-23 엘지디스플레이 주식회사 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
TWI658587B (zh) * 2018-01-25 2019-05-01 友達光電股份有限公司 顯示裝置之薄膜電晶體及其形成方法
CN111819670B (zh) * 2018-03-06 2024-04-09 株式会社半导体能源研究所 叠层体及半导体装置
KR20250057083A (ko) * 2018-03-23 2025-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP7190729B2 (ja) 2018-08-31 2022-12-16 三国電子有限会社 キャリア注入量制御電極を有する有機エレクトロルミネセンス素子
JP7246681B2 (ja) 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
JP7475282B2 (ja) 2018-11-02 2024-04-26 株式会社半導体エネルギー研究所 半導体装置
GB201819570D0 (en) * 2018-11-30 2019-01-16 Univ Surrey Multiple-gate transistor
JP7124727B2 (ja) 2019-01-23 2022-08-24 いすゞ自動車株式会社 内燃機関の排気浄化装置、及び車両
US12176439B2 (en) * 2019-02-22 2024-12-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102674960B1 (ko) * 2019-05-30 2024-06-17 삼성전자주식회사 이미지 센서 및 이의 제조 방법
WO2020245925A1 (ja) * 2019-06-04 2020-12-10 堺ディスプレイプロダクト株式会社 薄膜トランジスタおよびその製造方法、ならびに表示装置
KR102698154B1 (ko) * 2019-12-31 2024-08-22 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
CN113506831A (zh) * 2021-06-21 2021-10-15 武汉大学 一种短沟道ZnO薄膜晶体管及其制备方法
KR102481855B1 (ko) * 2021-07-07 2022-12-27 고려대학교 산학협력단 피드백 전계효과 전자소자를 이용한 로직 인 메모리 인버터
US12426312B2 (en) 2021-07-27 2025-09-23 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (240)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2009102A (en) 1932-04-21 1935-07-23 Harry A Bern Pressure balancer
US2008102A (en) 1934-05-14 1935-07-16 Velsicol Corp Rubber plasticizer
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH04300292A (ja) * 1991-03-26 1992-10-23 Sumitomo Electric Ind Ltd 複合酸化物超電導薄膜の成膜方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3181692B2 (ja) 1992-06-26 2001-07-03 富士通株式会社 薄膜トランジスタ及びその製造方法
JP3128364B2 (ja) * 1992-11-13 2001-01-29 新日本製鐵株式会社 半導体装置及びその製造方法
IT1264381B1 (it) 1993-05-07 1996-09-23 M & G Ricerche Spa Articoli formati da resine poliestere
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
TW367564B (en) * 1995-09-25 1999-08-21 Toshiba Corp Forming method for polycrystalline silicon, thin film transistor containing the polycrystalline silicon and manufacturing method thereof, and the liquid crystal display containing the thin film transistor
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6238808B1 (en) * 1998-01-23 2001-05-29 Canon Kabushiki Kaisha Substrate with zinc oxide layer, method for producing zinc oxide layer, photovoltaic device, and method for producing photovoltaic device
JP3436487B2 (ja) 1998-05-18 2003-08-11 シャープ株式会社 アクティブマトリクス基板の製造方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000174282A (ja) * 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
JP2000294880A (ja) * 1999-04-07 2000-10-20 Fuji Electric Co Ltd Ｉｉｉ族窒化物半導体薄膜およびその製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4592209B2 (ja) * 2000-04-28 2010-12-01 株式会社豊田中央研究所 結晶配向バルクＺｎＯ系焼結体材料の製造方法およびそれにより製造された熱電変換デバイス
WO2002016679A1 (en) * 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Polycrystalline semiconductor material and method of manufacture thereof
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3992922B2 (ja) 2000-11-27 2007-10-17 シャープ株式会社 液晶表示装置用基板及びその製造方法及びそれを備えた液晶表示装置
JP2002252353A (ja) * 2001-02-26 2002-09-06 Hitachi Ltd 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100532080B1 (ko) * 2001-05-07 2005-11-30 엘지.필립스 엘시디 주식회사 비정질 인듐 틴 옥사이드 식각용액 및 이를 이용한 액정표시소자의 제조방법
JP3694737B2 (ja) 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
JP4920836B2 (ja) 2001-07-30 2012-04-18 シャープ株式会社 半導体素子
EP1425262B1 (en) * 2001-08-03 2014-01-08 The Gov. of USA, as represented by the Secretary, Dept. of Health and Human services, National Institutes of Health Acylthiols and compositions thereof as anti-HIV and anti-retroviral agents
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP2003085000A (ja) 2001-09-10 2003-03-20 Mitsubishi Electric Corp トレース情報生成装置およびその方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (fr) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
KR100415617B1 (ko) 2001-12-06 2004-01-24 엘지.필립스 엘시디 주식회사 에천트와 이를 이용한 금속배선 제조방법 및박막트랜지스터의 제조방법
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298062A (ja) * 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
WO2003089206A1 (fr) 2002-04-19 2003-10-30 Max Co., Ltd. Agrafeuse motorisee
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4519423B2 (ja) * 2003-05-30 2010-08-04 創世理工株式会社 半導体を用いた光デバイス
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7727366B2 (en) * 2003-10-22 2010-06-01 Nexx Systems, Inc. Balancing pressure to improve a fluid seal
JP2005217385A (ja) 2004-01-31 2005-08-11 National Institute For Materials Science 亜鉛含有金属酸化物半導体およびその製造方法
CN1918672B (zh) * 2004-03-09 2012-10-03 出光兴产株式会社 薄膜晶体管、薄膜晶体管基板、液晶显示装置、溅射靶、透明导电膜、透明电极及它们的制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
GB0409439D0 (en) 2004-04-28 2004-06-02 Koninkl Philips Electronics Nv Thin film transistor
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1810335B1 (en) * 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
WO2006051995A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100998527B1 (ko) * 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) * 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI481024B (zh) * 2005-01-28 2015-04-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US8330202B2 (en) * 2005-02-23 2012-12-11 Micron Technology, Inc. Germanium-silicon-carbide floating gates in memories
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006313776A (ja) * 2005-05-06 2006-11-16 Seiko Epson Corp 薄膜半導体装置、電子機器、および薄膜半導体装置の製造方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
EP1924334A4 (en) * 2005-09-13 2009-11-11 Rasirc METHOD FOR PRODUCING A HIGH-PURITY FLOW
JP5006598B2 (ja) * 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) * 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
US8263977B2 (en) 2005-12-02 2012-09-11 Idemitsu Kosan Co., Ltd. TFT substrate and TFT substrate manufacturing method
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
IL175107A (en) 2006-04-23 2010-12-30 Eliezer Krausz Seal profile for pipe coupling
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
WO2007142167A1 (en) 2006-06-02 2007-12-13 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101257811B1 (ko) * 2006-06-30 2013-04-29 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
US7906415B2 (en) * 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
US7491575B2 (en) * 2006-08-02 2009-02-17 Xerox Corporation Fabricating zinc oxide semiconductor using hydrolysis
JP4404881B2 (ja) 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
TWM307806U (en) * 2006-08-09 2007-03-11 Chuan-Chao Tseng Multi-media projector
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5145676B2 (ja) 2006-09-15 2013-02-20 凸版印刷株式会社 薄膜トランジスタおよびその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
KR101425635B1 (ko) * 2006-11-29 2014-08-06 삼성디스플레이 주식회사 산화물 박막 트랜지스터 기판의 제조 방법 및 산화물 박막트랜지스터 기판
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5105842B2 (ja) * 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR20080052107A (ko) * 2006-12-07 2008-06-11 엘지전자 주식회사 산화물 반도체층을 구비한 박막 트랜지스터
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
TWI478347B (zh) * 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
TWI487118B (zh) 2007-03-23 2015-06-01 Idemitsu Kosan Co Semiconductor device
JP5465825B2 (ja) 2007-03-26 2014-04-09 出光興産株式会社 半導体装置、半導体装置の製造方法及び表示装置
JP2008241978A (ja) 2007-03-27 2008-10-09 Seiko Epson Corp 電気光学装置及びその製造方法並びに電子機器
JP5320746B2 (ja) * 2007-03-28 2013-10-23 凸版印刷株式会社 薄膜トランジスタ
WO2008126492A1 (ja) * 2007-04-05 2008-10-23 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及び電界効果型トランジスタの製造方法
US8173487B2 (en) * 2007-04-06 2012-05-08 Sharp Kabushiki Kaisha Semiconductor element, method for manufacturing same, and electronic device including same
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
US20080268136A1 (en) * 2007-04-27 2008-10-30 Canon Kabushiki Kaisha Method of producing organic light emitting apparatus
JP2008293957A (ja) * 2007-04-27 2008-12-04 Canon Inc 有機発光装置の製造方法
JP5043499B2 (ja) 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5361249B2 (ja) * 2007-05-31 2013-12-04 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法
JP5303119B2 (ja) * 2007-06-05 2013-10-02 株式会社ジャパンディスプレイ 半導体装置
US7935964B2 (en) * 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
JP4836085B2 (ja) 2007-07-27 2011-12-14 独立行政法人産業技術総合研究所 スタンプ式製膜法
US7994508B2 (en) 2007-08-02 2011-08-09 Applied Materials, Inc. Thin film transistors using thin film semiconductor materials
KR100907400B1 (ko) * 2007-08-28 2009-07-10 삼성모바일디스플레이주식회사 박막 트랜지스터 및 이를 이용한 발광표시장치
JP4537434B2 (ja) * 2007-08-31 2010-09-01 株式会社日立製作所 酸化亜鉛薄膜、及びそれを用いた透明導電膜、及び表示素子
JPWO2009034953A1 (ja) 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
US8232598B2 (en) * 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US8044464B2 (en) 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8008627B2 (en) * 2007-09-21 2011-08-30 Fujifilm Corporation Radiation imaging element
US20090090915A1 (en) * 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
US8501585B2 (en) * 2007-10-10 2013-08-06 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5292805B2 (ja) 2007-12-26 2013-09-18 凸版印刷株式会社 薄膜トランジスタアレイ及びその製造方法
KR20090069806A (ko) * 2007-12-26 2009-07-01 삼성전자주식회사 표시 기판, 이를 포함하는 표시 장치 및 표시 기판의 제조방법
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
KR101425131B1 (ko) 2008-01-15 2014-07-31 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 장치
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
EP2086013B1 (en) 2008-02-01 2018-05-23 Samsung Electronics Co., Ltd. Oxide semiconductor transistor
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
KR101512818B1 (ko) * 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
KR101513601B1 (ko) 2008-03-07 2015-04-21 삼성전자주식회사 트랜지스터
JP4555358B2 (ja) * 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
JP5017161B2 (ja) 2008-03-27 2012-09-05 株式会社東芝 酸化物超電導体
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5416460B2 (ja) * 2008-04-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタおよび薄膜トランジスタの作製方法
JP5704790B2 (ja) 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100975204B1 (ko) * 2008-08-04 2010-08-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
KR101497425B1 (ko) * 2008-08-28 2015-03-03 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR101489652B1 (ko) * 2008-09-02 2015-02-06 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5258467B2 (ja) * 2008-09-11 2013-08-07 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) * 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) * 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI501401B (zh) * 2008-10-31 2015-09-21 Semiconductor Energy Lab 半導體裝置及其製造方法
KR20100062544A (ko) * 2008-12-02 2010-06-10 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
JP5538797B2 (ja) * 2008-12-12 2014-07-02 キヤノン株式会社 電界効果型トランジスタ及び表示装置
KR101609727B1 (ko) * 2008-12-17 2016-04-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
TWI501319B (zh) * 2008-12-26 2015-09-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101627728B1 (ko) * 2008-12-30 2016-06-08 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP5185838B2 (ja) * 2009-01-05 2013-04-17 カシオ計算機株式会社 薄膜トランジスタの製造方法
KR101034686B1 (ko) * 2009-01-12 2011-05-16 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
KR101048965B1 (ko) * 2009-01-22 2011-07-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP4752927B2 (ja) * 2009-02-09 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
WO2010110571A2 (en) * 2009-03-23 2010-09-30 Samsung Electronics Co., Ltd. Oxide semiconductor and thin film transistor including the same
JP5322787B2 (ja) * 2009-06-11 2013-10-23 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP2011071476A (ja) * 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
KR101519893B1 (ko) * 2009-09-16 2015-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
CN102549757A (zh) * 2009-09-30 2012-07-04 佳能株式会社 薄膜晶体管
KR101652790B1 (ko) * 2009-11-09 2016-08-31 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR102072118B1 (ko) * 2009-11-13 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비한 전자 기기
KR101638977B1 (ko) 2009-11-13 2016-07-12 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
WO2011065243A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011065210A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
EP2504855A4 (en) * 2009-11-28 2016-07-20 Semiconductor Energy Lab STACKED OXIDE MATERIAL, SEMICONDUCTOR ELEMENT AND METHOD FOR PRODUCING SEMICONDUCTOR ELEMENT
KR101824124B1 (ko) * 2009-11-28 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2011138934A (ja) * 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101623956B1 (ko) * 2010-01-15 2016-05-24 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR101636998B1 (ko) * 2010-02-12 2016-07-08 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
KR101104210B1 (ko) 2010-03-05 2012-01-10 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
TWI562285B (en) * 2010-08-06 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101874992B1 (ko) 2011-12-30 2018-07-06 삼성전기주식회사 부품 내장형 인쇄회로기판 및 이의 제조방법
KR102186148B1 (ko) 2014-02-28 2020-12-03 삼성전기주식회사 임베디드 기판 및 임베디드 기판의 제조 방법
NL2019471B1 (nl) * 2017-08-31 2019-03-11 Mci Mirror Controls Int Netherlands B V Verstelinrichting voor een luchtbeïnvloedingselement, werkwijze voor het verstellen van een luchtbeïnvloedingselement met een verstelinrichting, motorvoertuig voorzien van een luchtbeïnvloedingselement met een verstelinrichting

Also Published As

Publication number Publication date
TW201639171A (zh) 2016-11-01
JP7713550B2 (ja) 2025-07-25
US20140346501A1 (en) 2014-11-27
US20130082256A1 (en) 2013-04-04
TW201601321A (zh) 2016-01-01
TW201921690A (zh) 2019-06-01
KR101714831B1 (ko) 2017-03-09
KR20120103754A (ko) 2012-09-19
TW201138111A (en) 2011-11-01
TWI744959B (zh) 2021-11-01
US20240421231A1 (en) 2024-12-19
JP2018032878A (ja) 2018-03-01
KR20120103616A (ko) 2012-09-19
TWI527221B (zh) 2016-03-21
JP2017123491A (ja) 2017-07-13
US10263120B2 (en) 2019-04-16
JP2024075661A (ja) 2024-06-04
TWI557912B (zh) 2016-11-11
KR20220107336A (ko) 2022-08-02
JP6246852B2 (ja) 2017-12-13
KR101895080B1 (ko) 2018-10-04
JP2020115576A (ja) 2020-07-30
TW202312500A (zh) 2023-03-16
JP7090117B2 (ja) 2022-06-23
KR102426613B1 (ko) 2022-07-29
TW202207477A (zh) 2022-02-16
JP5926781B2 (ja) 2016-05-25
US20110127523A1 (en) 2011-06-02
KR20130051020A (ko) 2013-05-16
TWI882595B (zh) 2025-05-01
KR20210116711A (ko) 2021-09-27
JP2016154257A (ja) 2016-08-25
TWI785839B (zh) 2022-12-01
JP2019009471A (ja) 2019-01-17
TWI830500B (zh) 2024-01-21
JP2011135063A (ja) 2011-07-07
JP2019071493A (ja) 2019-05-09
US11710795B2 (en) 2023-07-25
US9214520B2 (en) 2015-12-15
JP2017126772A (ja) 2017-07-20
WO2011065243A1 (en) 2011-06-03
KR20130137053A (ko) 2013-12-13
TW202433765A (zh) 2024-08-16
JP6281005B2 (ja) 2018-02-14
US8779420B2 (en) 2014-07-15
US11133419B2 (en) 2021-09-28
KR20190100462A (ko) 2019-08-28
TW201735367A (zh) 2017-10-01
TWI698023B (zh) 2020-07-01
KR102667809B1 (ko) 2024-05-22
US8748881B2 (en) 2014-06-10
KR20180099934A (ko) 2018-09-05
TW201944603A (zh) 2019-11-16
JP2022111377A (ja) 2022-07-29
KR102304078B1 (ko) 2021-09-23
TWI677102B (zh) 2019-11-11
US9887298B2 (en) 2018-02-06
JP2025137646A (ja) 2025-09-19
US12080802B2 (en) 2024-09-03
TWI640096B (zh) 2018-11-01
US20190172952A1 (en) 2019-06-06
US10608118B2 (en) 2020-03-31
JP2015005773A (ja) 2015-01-08
JP6419933B2 (ja) 2018-11-07
JP6689343B2 (ja) 2020-04-28
TW202042401A (zh) 2020-11-16
TWI587522B (zh) 2017-06-11
US20230299207A1 (en) 2023-09-21
JP5612032B2 (ja) 2014-10-22
KR102089200B1 (ko) 2020-03-13
US20210202746A1 (en) 2021-07-01
US20200212222A1 (en) 2020-07-02
US20180166580A1 (en) 2018-06-14
TWI555211B (zh) 2016-10-21
TW201306265A (zh) 2013-02-01
JP2012248868A (ja) 2012-12-13
US20160163871A1 (en) 2016-06-09
KR20200124774A (ko) 2020-11-03
KR101329849B1 (ko) 2013-11-14
KR101396015B1 (ko) 2014-05-16

Similar Documents

Publication Publication Date Title
JP7713550B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120726

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120726

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20120726

TRDD Decision of grant or rejection written
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20121001

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121009

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121016

R150 Certificate of patent or registration of utility model

Ref document number: 5116830

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151026

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151026

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250