JP6246549B2 - 半導体装置の作製方法 - Google Patents

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を有する半導体装置に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電気機器は全て半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体を用いたトランジスタが特許文献１に開示されている。

特開２００６−１６５５２８号公報

酸化物半導体における酸素欠損はドナーとなることが知られており、トランジスタのチャネル形成領域に酸化物半導体を用いる場合は、酸素欠損の極力少ない酸化物半導体層を用いることが好ましい。

しかしながら、初期の酸化物半導体層の酸素欠損が少ない場合でも、様々な要因によって酸素欠損は増加しうる。酸化物半導体層中の酸素欠損が増加すると、例えば、トランジスタのノーマリーオン化、リーク電流の増大、ストレス印加によるしきい値電圧のシフトなど、電気特性の不良を引き起こす場合がある。

したがって、本発明の一態様は、酸化物半導体層中の酸素欠損の増加を抑制することができる構成の半導体装置を提供することを目的の一つとする。または、電気特性が良好な半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、新規な半導体装置を提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、酸素と結合し易い第１の材料からなる第１のソース電極および第１のドレイン電極と、酸素と結合しいくい第２の材料からなる第２のソース電極および第２のドレイン電極を有する半導体装置に関する。

本発明の一態様は、基板上に形成された酸化物半導体層と、酸化物半導体層に接する第１のソース電極層と、第１のソース電極層を覆うように形成され、酸化物半導体層に接する第２のソース電極層と、酸化物半導体層に接する第１のドレイン電極層と、第１のドレイン電極層を覆うように形成され、酸化物半導体層に接する第２のドレイン電極層と、酸化物半導体層、第２のソース電極層、第２のドレイン電極層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層と、を有することを特徴とする半導体装置である。

また、本発明の他の一態様は、基板上に形成された酸化物半導体層と、酸化物半導体層に接する第２のソース電極層と、第２のソース電極層上に形成された第１のソース電極層と、酸化物半導体層に接する第２のドレイン電極層と、第２のドレイン電極層上に形成された第１のドレイン電極層と、酸化物半導体層、第１のソース電極層、第２のソース電極層、第１のドレイン電極層、第２のドレイン電極層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層と、を有することを特徴とする半導体装置である。

上記酸化物半導体層は、基板側から第１の酸化物半導体層、第２の酸化物半導体層、第３の酸化物半導体層の順で積層された構造を有し、第１の酸化物半導体層および第３の酸化物半導体層は第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことが好ましい。

また、上記酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物半導体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が前記第２の酸化物半導体層よりも大きいことが好ましい。

また、上記酸化物半導体層は結晶質を含み、前記結晶質のｃ軸は、前記酸化物半導体層の表面の法線ベクトルに平行であることが好ましい。

また、本発明の他の一態様は、基板上に形成された第１の酸化物半導体層と、第１の酸化物半導体層に接する第１のソース電極層と、第１の酸化物半導体層に接する第１のドレイン電極層と、第１の酸化物半導体層、第１のソース電極層、第１のドレイン電極層上に形成された第２の酸化物半導体層と、第１のソース電極を覆うように重畳し、第１のソース電極および第２の酸化物半導体層のそれぞれと接する第２のソース電極と、第１のドレイン電極を覆うように重畳し、第１のドレイン電極および第２の酸化物半導体層のそれぞれと接する第２のドレイン電極と、第２の酸化物半導体層、第２のソース電極層、第２のドレイン電極層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層と、を有することを特徴とする半導体装置である。

上記第１の酸化物半導体層は、基板側から第３の酸化物半導体層、第４の酸化物半導体層の順で積層された構造であり、第２の酸化物半導体層および第３の酸化物半導体層は、第４の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことが好ましい。

また、上記第１の酸化物半導体層および第２の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第２の酸化物半導体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が第４の酸化物半導体層よりも大きいことが好ましい。

また、上記第１の酸化物半導体層は結晶質を含み、結晶質のｃ軸は、第１の酸化物半導体層の表面の法線ベクトルに平行であることが好ましい。

上記第１のソース電極層および第１のドレイン電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料であることが好ましい。

また、上記第２のソース電極層および第２のドレイン電極層は、窒化タンタル、窒化チタン、ルテニウム、またはこれらを主成分とする合金材料であることが好ましい。

上記ゲート電極層は、第１のソース電極および第１のドレイン電極と重畳しない位置に形成されていることが好ましい。

また、上記第１のソース電極層および第１のドレイン電極層の端部、階段状の形状を有していることが好ましい。

また、上記第１のソース電極層および第１のドレイン電極層の端部における格段の端面は、２０°以上８０°以下の角度で形成されていることが好ましい。

また、上記第１のソース電極層および第１のドレイン電極層の端部における下段上面と下段端面との間、下段上面と上段端面との間、および上段上面と上段端面との間には、第１のソース電極または第１のドレイン電極の膜厚の１０％以上１００％以下からなる曲率半径を有した曲面が形成されていることが好ましい。

本発明の一態様によって、酸化物半導体層中の酸素欠損の増加を抑制することができる構成の半導体装置を提供することができる。または、電気特性が良好な半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。または、新規な半導体装置を提供することができる。

トランジスタを説明する断面図および上面図。 酸化物半導体層のバンド構造を説明する図。 酸化物半導体層のバンド構造を説明する図。 酸化物半導体層のバンド構造を説明する図。 ＩＧＺＯ膜およびＷ膜の積層をＳＩＭＳ分析した結果を示す図。 トランジスタの拡大図。 トランジスタの拡大図。 トランジスタを説明する断面図および上面図。 トランジスタを説明する断面図および上面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 半導体装置の断面図および回路図。 半導体装置の回路図および斜視図。 半導体装置のブロック図。 半導体装置の断面図。 半導体装置のブロック図。 半導体装置を適用することができる電子機器を説明する図。 電極の作製方法を説明する図。 実施例試料の断面写真。 ＩＧＺＯ膜および窒化タンタル膜の積層をＳＩＭＳ分析した結果を示す図。 ＩＧＺＯ膜および窒化チタン膜の積層をＳＩＭＳ分析した結果を示す図。 ＩＧＺＯ膜と窒化タンタル膜の積層、およびＩＧＺＯ膜と窒化チタン膜の積層をＳＩＭＳ分析した結果を示す図。 実施例試料の断面写真。 トランジスタの拡大図。 トランジスタを説明する上面図、断面図、および酸化物半導体層のバンド構造を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。

なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ａから出力された信号がＢへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、又は塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。

なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。

図１（Ａ）、（Ｂ）は、本発明の一態様のトランジスタの断面図および上面図である。図１（Ａ）は、図１（Ｂ）に示す一点鎖線Ａ１−Ａ２の断面に相当する。なお、図１（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

図１（Ａ）、（Ｂ）に示すトランジスタ１００は、基板１１０上に形成された下地絶縁膜１２０と、該下地絶縁膜上に形成された酸化物半導体層１３０と、該酸化物半導体層上に形成された第１のソース電極層１４１、第１のドレイン電極層１５１と、該第１のソース電極および該第１のドレイン電極のそれぞれの上に形成された第２のソース電極層１４２、第２のドレイン電極層１５２と、該第２のソース電極、該第２のドレイン電極、および酸化物半導体層１３０上に形成されたゲート絶縁膜１６０と、該ゲート絶縁膜上に形成されたゲート電極層１７０と、該ゲート絶縁膜および該ゲート電極上に形成された酸化物絶縁層１８０を有する。なお、酸化物絶縁層１８０は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

基板１１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１００のゲート電極層１７０、第１のソース電極層１４１、第１のドレイン電極層１５１、第２のソース電極層１４２および第２のドレイン電極層１５２の少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。

下地絶縁膜１２０は、基板１１０からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができるため、酸素を含む絶縁膜であることが好ましく、過剰な酸素を含む絶縁膜がより好ましい。また、上述のように基板１１０が他のデバイスが形成された基板である場合、下地絶縁膜１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

酸化物半導体層１３０は、基板１１０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３が積層された構造を有している。ここで、第２の酸化物半導体層１３２には、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３よりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（バンドギャップ）を差し引いた値として求めることができる。

なお、本実施の形態では、酸化物半導体層１３０が三層の積層である場合について説明するが、酸化物半導体層１３０が一層、二層または四層以上であってもよい。一層の場合は、第２の酸化物半導体層１３２に相当する層を用いればよい。二層の場合は、基板１１０側に第２の酸化物半導体層１３２に相当する層を用い、ゲート絶縁膜１６０側に第１の酸化物半導体層１３１または第３の酸化物半導体層１３３に相当する層を用いればよい。四層以上である場合は、本実施の形態の説明と同じように第２の酸化物半導体層１３２が第１の酸化物半導体層１３１または第３の酸化物半導体層１３３に相当する層で挟まれる構造とすればよい。

第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含み、伝導帯下端のエネルギーが第２の酸化物半導体層１３２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。

このような構造において、ゲート電極層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体層１３２にチャネルが形成される。すなわち、第２の酸化物半導体層１３２とゲート絶縁膜１６０との間に第３の酸化物半導体層１３３が形成されていることよって、トランジスタのチャネルをゲート絶縁膜と接しない構造とすることができる。

また、第２の酸化物半導体層１３２を構成する金属元素を一種以上含んで第１の酸化物半導体層１３１が構成されるため、第２の酸化物半導体層１３２と第１の酸化物半導体層１３１の界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。したがって、第１の酸化物半導体層１３１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。

また、第２の酸化物半導体層１３２を構成する金属元素を一種以上含んで第３の酸化物半導体層１３３が構成されるため、第２の酸化物半導体層１３２と第３の酸化物半導体層１３３との界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体層１３３を設けることにより、トランジスタの電界効果移動度を高くすることができる。

第１の酸化物半導体層１３１および第３の酸化物半導体層１３３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体層１３２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２よりも酸素欠損が生じにくいということができる。

なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体層１３１をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、第２の酸化物半導体層１３２をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、第３の酸化物半導体層１３３をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第２の酸化物半導体層１３２において、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

また、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３のＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体層１３２のＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。

第１の酸化物半導体層１３１および第３の酸化物半導体層の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体層１３２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。

第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３には、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、第２の酸化物半導体層１３２にインジウムを含ませると、キャリア移動度が高くなるため好ましい。

なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。

また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素は、ドナー準位を形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは、酸化物半導体層中で不純物準位を形成する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３の層中や、それぞれの界面において不純物濃度を低減させることが有効である。

酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすればよい。

また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さく、例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流は、数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能となる。

なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域はゲート絶縁膜と接しないことが好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましい。

したがって、酸化物半導体層１３０を第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の積層構造とすることで、トランジスタのチャネルが形成される第２の酸化物半導体層１３２をゲート絶縁膜から離すことができ、高い電界効果移動度を有し、安定した電気特性のトランジスタを形成することができる。

次に、酸化物半導体層１３０のバンド構造を説明する。バンド構造の解析は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３に相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体層１３２に相当する層としてエネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体層１３０に相当する積層を作製して行っている。なお、便宜的に当該積層を酸化物半導体層１３０、当該積層を構成するそれぞれの層を第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３と称して説明する。

第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、第１の酸化物半導体層１３１と第２の酸化物半導体層１３２との界面近傍のエネルギーギャップは３ｅＶ、第３の酸化物半導体層１３３と第２の酸化物半導体層１３２との界面近傍のエネルギーギャップは３ｅＶとした。

図２（Ａ）は、酸化物半導体層１３０を第３の酸化物半導体層１３３からエッチングしつつ、各層の真空準位と価電子帯上端のエネルギー差を測定し、その値をプロットした図である。真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。

図２（Ｂ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）をプロットした図である。

そして、図２（Ｂ）を模式的に示したバンド構造の一部が、図３（Ａ）である。図３（Ａ）では、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３と接して、酸化シリコン膜を設けた場合について説明する。ここで、Ｅｖは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は第１の酸化物半導体層１３１の伝導帯下端のエネルギー、ＥｃＳ２は第２の酸化物半導体層１３２の伝導帯下端のエネルギー、ＥｃＳ３は第３の酸化物半導体層１３３の伝導帯下端のエネルギーを示す。また、トランジスタを構成する場合、ゲート電極はＥｃＩ２を有する酸化シリコン膜に接するものとする。

図３（Ａ）に示すように、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３において、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。

主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）構造）が形成されるように作製する。すなわち、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害するバリアを形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０^−４Ｐａ〜５×１０^−７Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。

なお、図３（Ａ）では、ＥｃＩ１とＥｃＩ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図３（Ｂ）のように示される。

例えば、ＥｃＩ１＝ＥｃＩ３である場合は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）、第２の酸化物半導体層１３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＩ１＞ＥｃＩ３である場合は、第１の酸化物半導体層１３１にＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、第２の酸化物半導体層１３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。

図２（Ａ）、（Ｂ）および図３（Ａ），（Ｂ）より、酸化物半導体層１３０における第２の酸化物半導体層１３２がウェル（井戸）となり、酸化物半導体層１３０を用いたトランジスタにおいて、チャネルが第２の酸化物半導体層１３２に形成されることがわかる。なお、酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。

なお、図４に示すように、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物半導体層１３１および第３の酸化物半導体層１３３があることにより、第２の酸化物半導体層１３２と当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、第２の酸化物半導体層１３２の電子が第１の酸化物半導体層１３１または第３の酸化物半導体層１３３を超えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

したがって、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ１とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすることで、トランジスタのしきい値電圧の変動が低減され、安定した電気特性を得ることができる。

なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３のいずれか一つ以上の層には、結晶が含まれることが好ましい。例えば、第１の酸化物半導体層１３１を非晶質とし、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３を結晶が含まれる層とする。チャネルが形成される第２の酸化物半導体層１３２が結晶を含むことにより、トランジスタに安定した電気特性を付与することができる。

特に、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３に含まれる結晶は、表面と略垂直な方向にｃ軸が配向した結晶であることが好ましい。

また、図１の構造のトランジスタにおいて、第３の酸化物半導体層１３３はソース電極およびドレイン電極に接しており、電流を効率良く取り出すにはエネルギーギャップが絶縁体のように大きくないこと、および膜厚が薄いことが好ましい。また、酸化物半導体層１３０にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁膜への拡散を防ぐために、第３の酸化物半導体層１３３は第２の酸化物半導体層１３２よりもＩｎを少なくする組成とすることが好ましい。

また、図２５（Ａ）のトランジスタの拡大図に示すように、酸化物半導体層１３０の端部に曲面を有する領域１３４を設けても良い。酸化物半導体層１３０をＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）で形成する場合、第２の酸化物半導体層１３２を構成するＭ（ＭＳ２）と領域１３４を構成するＭ（ＭＳ４）の量的関係は、ＭＳ４＞ＭＳ２であることが好ましい。より好ましくは、ＭＳ４は第１の酸化物半導体層１３１を構成するＭ（ＭＳ１）と同等とする。

酸化物半導体層１３０の端部における領域１３４は、ドライエッチング法にて第１の酸化物半導体層１３１の成分を再付着させる、所謂ラビットイヤーを利用して形成することができる。さらに酸化処理によりラビットイヤー形成時に付着するエッチングガス成分を除去し、Ｍ成分を酸化することで領域１３４の絶縁性を高めることができる。

図２６（Ａ）はトランジスタの上面図および酸化物半導体層１３０の断面図である。ゲート電極層１７０が重畳する酸化物半導体層１３０の端部１９０は、外的要因による不純物の混入や酸素欠損の発生などによりｎ型化しやすく、寄生チャネルとなることがある。特にエネルギーギャップの小さい第２の酸化物半導体層１３２ではｎ型化が顕著に起こりやすいため、第２の酸化物半導体層１３２を覆う領域１３４には寄生チャネルの発生を抑制する作用があるといえる。

第１の酸化物半導体層１３１と領域１３４の主成分が同一であるとき、第２の酸化物半導体層１３２の伝導帯下端のエネルギー（ＥｃＳ２）と領域１３４の伝導帯下端のエネルギー（ＥｃＳ４）の差分（ΔＥ）が大きいほど寄生チャネルの発生を抑える効果が高い。また、領域１３４の厚みは、第１の酸化物半導体層１３１または第３の酸化物半導体層１３３よりも厚いことが好ましく、厚いほど第２の酸化物半導体層１３２端部のｎ型化による寄生チャネルの発生を抑えることができる。

また、領域１３４は、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３と組成が近似することにより、酸化物半導体層のバンド構造の一部を示す図２６（Ｂ）のように伝導帯下端のエネルギーが連続的に変化する。すなわち、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３、および領域１３４は連続接合であるということができる。なお、図２６（Ｂ）に示すＤ１−Ｄ２は、図２６（Ａ）の酸化物半導体層１３０の断面図に示すＤ１−Ｄ２方向に相当し、図２６（Ｂ）に示すＥ１−Ｅ２は図２６（Ａ）に示すＥ１−Ｅ２方向に相当する。

第１のソース電極層１４１および第１のドレイン電極層１５１には、酸素と結合し易い導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることが特に好ましい。なお、酸素と結合し易い導電材料には、酸素が拡散し易い材料も含まれる。

酸素と結合し易い導電材料と酸化物半導体層を接触させると、酸化物半導体層中の酸素が、酸素と結合し易い導電材料側に拡散する現象が起こる。例えば、図５（Ａ）、（Ｂ）はスパッタ法でＩＧＺＯ膜およびタングステン膜の積層サンプルを形成し、酸素同位体（^１８Ｏ）の深さ方向のプロファイルを熱処理前後でＳＩＭＳ分析した結果である。なお、ＩＧＺＯ膜はＩｎ：Ｇａ：Ｚｎ＝１：１：１または１：３：２（原子数比）をスパッタターゲットとし、Ａｒ：Ｏ_２（^１８Ｏ）＝２：１（流量比）をスパッタガスとして用いてＤＣスパッタ法で形成している。また、タングステン膜は、金属Ｗをスパッタターゲットとし、Ａｒ１００％をスパッタガスとしてＤＣスパッタ法で形成した。なお、熱処理は、３００℃、３５０℃、４００℃、４５０℃の各１時間で行い、熱処理無しサンプルを含めて計５サンプルで比較を行った。図５に示すように、熱処理温度が高くなると酸化物半導体層中の酸素がタングステン膜側に拡散していることがわかる。

トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、酸化物半導体層のソース電極およびドレイン電極と接触した近傍の領域に酸素欠損が発生し、当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。

しかしながら、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合し易い導電材料を用いることは好ましくない。

したがって、本発明の一態様では、ソース電極およびドレイン電極を積層とし、チャネル長を定める第２のソース電極層１４２および第２のドレイン電極層１５２には、酸素と結合しにくい導電材料を用いる。当該導電材料としては、例えば、窒化タンタル、窒化タンタル、ルテニウムなどを用いることが好ましい。なお、酸素と結合しにくい導電材料には、酸素が拡散しにくい材料も含まれる。

なお、図１の構造のトランジスタにおいて、チャネル長とは、第２のソース電極層１４２と第２のドレイン電極層１５２の間隔のことをいう。

また、図１の構造のトランジスタにおいて、チャネルとは、第２のソース電極層１４２と第２のドレイン電極層１５２の間における第２の酸化物半導体層１３２のことをいう。

また、図１の構造のトランジスタにおいて、チャネル形成領域とは、第２のソース電極層１４２と第２のドレイン電極層１５２の間における第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３のことをいう。

上記酸素と結合しにくい導電材料を第２のソース電極層１４２および第２のドレイン電極層１５２に用いることによって、酸化物半導体層に形成されるチャネル形成領域に酸素欠損が形成されることを抑制することができ、チャネルのｎ型化を抑えることができる。したがって、チャネル長が極短いトランジスタであっても良好な電気特性を得ることができる。

なお、上記酸素と結合しにくい導電材料のみでソース電極およびドレイン電極を形成すると、酸化物半導体層１３０とのコンタクト抵抗が高くなりすぎることから、図１に示すように、第１のソース電極層１４１および第１のドレイン電極層１５１を酸化物半導体層１３０上に形成し、第１のソース電極層１４１および第１のドレイン電極層１５１を覆うように第２のソース電極層１４２および第２のドレイン電極層１５２を形成することが好ましい。

このとき、第１のソース電極層１４１および第１のドレイン電極層１５１と酸化物半導体層１３０との接触面積を大として酸素欠損生成によってｎ型化した領域によりコンタクト抵抗を下げ、第２のソース電極層１４２および第２のドレイン電極層１５２と酸化物半導体層１３０との接触面積は小とすることが好ましい。第２のソース電極層１４２および第２のドレイン電極層１５２と酸化物半導体層１３０とのコンタクト抵抗が大きいとトランジスタの電気特性を低下させる場合がある。

ただし、第２のソース電極層１４２および第２のドレイン電極層１５２に窒化タンタルや窒化チタンなどの窒化物を用いる場合はその限りではない。窒化物中の窒素が酸化物半導体層１３０との界面近傍に僅かに拡散し、酸化物半導体層１３０中で窒素がドナーとして作用してｎ型領域を形成し、コンタクト抵抗を低下させることができる。この場合、窒素がチャネル長方向にも拡散する場合があるため、図６（Ａ）に示すトランジスタの拡大図のようにチャネル形成領域において第３の酸化物半導体層１３３の一部を膜厚方向に除去してもよい。また、ここでの第３の酸化物半導体層１３３の一部の除去は、第２のソース電極層１４２および第２のドレイン電極層１５２形成時のオーバーエッチングによって行うこともできる。なお、第３の酸化物半導体層１３３は、第１のソース電極層１４１および第１のドレイン電極層１５１形成時のオーバーエッチングによってもその一部が除去される。したがって、第３の酸化物半導体層１３３には、複数の段差が形成されることがある。

ここで、第１のソース電極層１４１と第１のドレイン電極層１５１との間隔（Ｌ１）は、０．８μｍ以上、好ましくは１．０μｍ以上とする。Ｌ１が０．８μｍより小さいとチャネル形成領域において発生する酸素欠損の影響を排除できなくなり、トランジスタの電気特性が低下してしまう。

一方、第２のソース電極層１４２と第２のドレイン電極層１５２との間隔（Ｌ２）は、Ｌ１より小さい値とすることができ、例えば、３０ｎｍ以下としても良好なトランジスタの電気特性を得ることができる。

また、ゲート−ドレイン間およびゲート−ソース間の寄生容量を小さくするため、図６（Ａ）に示すように、第１のソース電極層１４１および第１のドレイン電極層１５１とゲート電極層１７０が重畳しない構造とすることが好ましい。ゲート電極層１７０の幅をＬ０とするとき、Ｌ１≧Ｌ０≧Ｌ２（Ｌ０はＬ２以上Ｌ１以下）とすることで、ゲート−ドレイン間およびゲート−ソース間の寄生容量を極力小さくすることができ、半導体装置の周波数特性を向上することができる。なお、良好なトランジスタの電気特性を得るには、Ｌ０−Ｌ２を２ｎｍ以上２０ｎｍ以下、Ｌ１−Ｌ２を２０ｎｍ以上１μｍ以下とすることが好ましい。

ただし、高い周波数特性を必要としない半導体装置においては、図６（Ｂ）に示すように、Ｌ０≧Ｌ１≧Ｌ２（Ｌ１はＬ２以上Ｌ０以下）としてもよい。このような構造では、ゲート電極形成時の工程の難易度を低減させることができる。

なお、図６（Ａ）、（Ｂ）に示した酸化物半導体層１３０と第１のソース電極層１４１または第１のドレイン電極層１５１との界面に介在する領域１３５は、酸化物半導体層１３０の一部であり、当該酸化物半導体層から一部の酸素が第１のソース電極層１４１または第１のドレイン電極層１５１に引き抜かれた領域である。すなわち、領域１３５は、酸素欠損を多く含むｎ型化された領域であり、当該領域はトランジスタのソースまたはドレインともいえる領域である。また、領域１３５には、第１のソース電極層１４１または第１のドレイン電極層１５１の材料（例えばタングステン）が拡散することもある。なお、領域１３５は、他の図面においては省いている。

また、第１のソース電極層１４１および第１のドレイン電極層１５１の端部は、図７（Ａ）、（Ｂ）に示す第１のソース電極層１４１の拡大図のように、階段状に複数の段を設けた形状であり、下段の端面は、酸化物半導体層１３０の上面を基準としてθ１の角度で形成されており、上段の端面は、下段上面を基準としてθ２の角度で形成されていることが好ましい。また、下段上面と下段端面の間にはＲ１の曲率半径を有する曲面を有し、上段上面と上段端面の間にはＲ３の曲率半径を有する曲面を有し、下段上面と上段端面の間にはＲ２の曲率半径を有する曲面で形成されていることが好ましい。なお、図７（Ａ）、（Ｂ）では明瞭化のためにハッチングを省いて図示してある。

なお、図７（Ａ）、（Ｂ）においては、第１のソース電極層１４１の端部に二つの段を設けた形状を例示しているが、段数は三つ以上であってもよい。第１のソース電極層１４１および第１のドレイン電極層１５１の膜厚が厚いほど、当該段数を増やすことが好ましい。また、第１のソース電極層１４１および第１のドレイン電極層１５１の膜厚を薄くできる場合は、当該段数は一つ、すなわちθ１、Ｒ１のみを有する形状であってもよい。

ここで、θ１およびθ２は、２０°以上８０°以下、好ましくは２５°以上７０°以下、さらに好ましくは３０°以上６０°以下とする。また、Ｒ１、Ｒ２、Ｒ３は、第１のソース電極層１４１または第１のドレイン電極層１５１の段が形成されていない領域の膜厚を基準として、当該膜厚の１０％以上１００％以下、好ましくは２０％以上７５％以下、さらに好ましくは３０％以上６０％以下とする。また、Ｒ２は、Ｒ１、Ｒ３のいずれか、または両方より大きいことが好ましい。

第１のソース電極層１４１および第１のドレイン電極層１５１を上記のような複数の段を設けた形状とすることで、それらの上方に形成される膜、具体的には、第２のソース電極層１４２、第２のドレイン電極層１５２、ゲート絶縁膜１６０などの被覆性が向上し、トランジスタの電気特性や長期信頼性を向上させることができる。

また、第２のソース電極層１４２または第２のドレイン電極層１５２の端面は、酸化物半導体層１３０の上面を基準としてθ３の角度で形成されている。θ３は、３０°以上８０°以下、好ましくは３５°以上７５°以下とする。このような角度にすることで、ゲート絶縁膜１６０などの被覆性が向上し、トランジスタの電気特性や長期信頼性を向上させることができる。

ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜１６０は上記材料の積層であってもよい。

ゲート電極層１７０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、ゲート電極層１７０は、上記材料の積層であってもよい。

酸化物絶縁層１８０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、酸化物絶縁層１８０は上記材料の積層であってもよい。

ここで、酸化物絶縁層１８０は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である膜とする。酸化物絶縁層１８０から放出される酸素はゲート絶縁膜１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、不本意に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。

また、上記過剰酸素を酸化物半導体層１３０のチャネル形成領域に拡散させる課程において、本発明の一態様における第１のソース電極層１４１を第２のソース電極層１４２が覆う構成、および第１のドレイン電極層１５１を第２のドレイン電極層１５２が覆う構成は重要である。第１のソース電極層１４１および第１のドレイン電極層１５１は例えば酸素と結合しやすいタングステン膜で形成するため、第１のソース電極層１４１および第１のドレイン電極層１５１がゲート絶縁膜１６０と接していると、上記過剰酸素のチャネル形成領域への供給が阻害されることがある。したがって、第１のソース電極層１４１を第２のソース電極層１４２が覆う構成、および第１のドレイン電極層１５１を第２のドレイン電極層１５２が覆う構成とし、酸化物絶縁層１８０中の過剰酸素を効率良くチャネル形成領域に供給する経路を確保する構成とすることが好ましい。

以上が本発明の一態様におけるトランジスタであり、当該トランジスタの構成は、酸化物半導体層中の酸素欠損の増加を抑制することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い半導体装置を提供することができる。

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であり、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であり、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジスタについて説明する。

図８（Ａ）、（Ｂ）は、本発明の一態様のトランジスタの断面図および上面図である。図８（Ａ）は、図８（Ｂ）に示す一点鎖線Ｂ１−Ｂ２の断面に相当する。なお、図８（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

図８（Ａ）、（Ｂ）に示すトランジスタ２００は、基板１１０上に形成された下地絶縁膜１２０、該下地絶縁膜上に形成された酸化物半導体層１３０、該酸化物半導体層上に形成された第２のソース電極層１４２、第２のドレイン電極層１５２、該第２のソース電極および該第２のドレイン電極のそれぞれの上に形成された第１のソース電極層１４１、第１のドレイン電極層１５１、該第１のソース電極、該第２のソース電極、該第１のドレイン電極、該第２のドレイン電極、および酸化物半導体層１３０上に形成されたゲート絶縁膜１６０、該ゲート絶縁膜上に形成されたゲート電極層１７０、該ゲート絶縁膜および該ゲート電極上に形成された酸化物絶縁層１８０を有する。なお、酸化物絶縁層１８０は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。

図１（Ａ）、（Ｂ）に示すトランジスタ１００と図８（Ａ）、（Ｂ）に示すトランジスタ２００とは、第１のソース電極層１４１と第２のソース電極層１４２との積層順序、および第１のドレイン電極層１５１と第２のドレイン電極との積層順序が異なり、その他の点では同じである。したがって、実施の形態１で説明したトランジスタ１００の変形例やトランジスタを構成する要素の材料をトランジスタ２００に適用することができる。

トランジスタ２００では、酸化物半導体層１３０と、第１のソース電極層１４１および第１のドレイン電極層１５１とが接していないことから、第１のソース電極層１４１および第１のドレイン電極層１５１が起因した酸化物半導体層１３０における酸素欠損の発生は起こらない。そのため、当該酸素欠損によってソースまたはドレインとして作用するｎ型領域は形成されない。

トランジスタ２００においては、第２のソース電極層１４２および第２のドレイン電極層１５２に実施の形態１で説明した導電性の窒化物（窒化タンタルまたは窒化チタン）を用いる。したがって、当該窒化物から酸化物半導体層１３０の界面近傍にドナーとなる窒素を拡散させることができ、窒素を拡散させた領域をソースまたはドレインとして作用させることができる。なお、窒素はチャネル長方向にも拡散することがあり、図示してあるようにチャネル形成領域の一部を取り除くことが好ましい。当該チャネル形成領域の一部は、第２のソース電極層１４２および第２のドレイン電極層１５２の形成時のエッチング工程によっても取り除くことができる。なお、窒素は酸化物半導体層１３０中に深く拡散させる必要はなく、界面近傍に拡散させるのみで十分にソースまたはドレインとして作用させることができる。

また、トランジスタ２００では、第１のソース電極層１４１および第１のドレイン電極層１５１が起因した酸化物半導体層１３０における酸素欠損の発生は起こらないことから、図６（Ａ）のＬ１に相当する距離をトランジスタ１００よりも短くすることができる。例えば、第２のソース電極層１４２の端面と第１のソース電極層１４１の端面、および第２のドレイン電極層１５２の端面と第１のドレイン電極層１５１の端面とを一致させてもよい。このようにすることで、ソース電極およびドレイン電極全体としての抵抗を低下させることができる。

上記本発明の一態様におけるトランジスタの構成は、酸化物半導体層中の酸素欠損の増加を抑制することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い半導体装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２で説明したトランジスタとは異なる構造のトランジスタについて説明する。

図９（Ａ）、（Ｂ）は、本発明の一態様のトランジスタの断面図および上面図である。図９（Ａ）は、図９（Ｂ）に示す一点鎖線Ｃ１−Ｃ２の断面に相当する。なお、図９（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

図９（Ａ）、（Ｂ）に示すトランジスタ３００は、基板１１０上に形成された下地絶縁膜１２０、該下地絶縁膜上に形成された第１の酸化物半導体層２３１、該第１の酸化物半導体層上に形成された第１のソース電極層１４１、第１のドレイン電極層１５１、該第１の酸化物半導体層、該第１のソース電極、および該第１のドレイン電極上に形成された第２の酸化物半導体層２３２、第１のソース電極層１４１を覆うように重畳し、該第１のソース電極および第２の酸化物半導体層２３２のそれぞれと接する第２のソース電極層１４２、第１のドレイン電極層１５１を覆うように重畳し、該第１のドレイン電極および第２の酸化物半導体層２３２のそれぞれと接する第２のドレイン電極層１５２、第２の酸化物半導体層２３２、第２のソース電極層１４２、第２のドレイン電極層１５２上に形成されたゲート絶縁膜１６０、該ゲート絶縁膜上に形成されたゲート電極層１７０、該ゲート絶縁膜および該ゲート電極上に形成された酸化物絶縁層１８０を有する。なお、酸化物絶縁層１８０は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。

第１の酸化物半導体層２３１は、基板１１０側から第３の酸化物半導体層２３３、第４の酸化物半導体層２３４の順で積層された構造であり、第３の酸化物半導体層２３３は、図１（Ａ）、（Ｂ）に示すトランジスタ１００の第１の酸化物半導体層１３１に相当し、第４の酸化物半導体層２３４は、トランジスタ１００の第２の酸化物半導体層１３２に相当する。また、第２の酸化物半導体層２３２は、トランジスタ１００の第３の酸化物半導体層１３３に相当する。

図１（Ａ）、（Ｂ）に示すトランジスタ１００と図８（Ａ）、（Ｂ）に示すトランジスタ３００とは、第２の酸化物半導体層２３２（トランジスタ１００では第３の酸化物半導体層１３３）が第１のソース電極層１４１上および第１のドレイン電極層１５１上に形成されている点が異なり、その他の点は同じである。したがって、実施の形態１で説明したトランジスタ１００の変形例の可能な構成やトランジスタを構成する要素の材料をトランジスタ３００に適用することができる。

トランジスタ３００では、チャネルが形成される第４の酸化物半導体層２３４（トランジスタ１００では第２の酸化物半導体層１３２）と第１のソース電極層１４１上および第１のドレイン電極層１５１が接しており、第４の酸化物半導体層２３４に高密度の酸素欠損が生成し、ｎ型領域が形成される。したがって、キャリアのパスに抵抗成分が少なく、効率良くキャリアを移動させることができる。

また、第２の酸化物半導体層２３２は、第１のソース電極層１４１上および第２のソース電極層１４２形成後に形成するため、該第１のソース電極および該第２のソース電極形成時の第２の酸化物半導体層２３２のオーバーエッチングが無い。したがって、チャネルが形成される第４の酸化物半導体層２３４をゲート絶縁膜１６０から十分離すことができ、界面からの不純物拡散の影響を抑える効果を大きくすることができる。

上記本発明の一態様におけるトランジスタの構成は、酸化物半導体層中の酸素欠損の増加を抑制することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い半導体装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、実施の形態１で説明した図１に示すトランジスタの作製方法について説明する。

基板１１０には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。

下地絶縁膜１２０は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも酸化物半導体層１３０と接する上層は酸化物半導体層１３０への酸素の供給源となりえる酸素を含む材料で形成することが好ましい。

なお、基板１１０の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡散の影響が無い場合は、下地絶縁膜１２０を設けない構成とすることができる。

次に、下地絶縁膜１２０上に第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜し、選択的にエッチングを行うことで酸化物半導体層１３０を形成する（図１０（Ａ）参照）。なお、エッチングの前に加熱工程を行ってもよい。

第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３には、実施の形態１で説明した材料を用いることができる。例えば、第１の酸化物半導体層１３１にＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体層１３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。

また、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３として用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。

また、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

ただし、実施の形態１に詳細を記したように、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２よりも電子親和力が大きくなるように材料を選択する。

なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタ法を用いることが好ましい。

第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３としてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の電子親和力が第２の酸化物半導体層１３２よりも大きくなるようにすればよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

また、第２の酸化物半導体層１３２は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３よりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の酸化物半導体層１３２にインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。

以下では、酸化物半導体膜の構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

スパッタ用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のモル数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、粉末の種類、およびその混合するモル数比は、作製するスパッタ用ターゲットによって適宜変更すればよい。

次に、第１の加熱処理を行うこがと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、第２の酸化物半導体層１３２の結晶性を高め、さらに下地絶縁膜１２０、第１の酸化物半導体層１３１、および第３の酸化物半導体層１３３から水素や水などの不純物を除去することができる。なお、酸化物半導体層１３０を形成するエッチングの前に第１の加熱工程を行ってもよい。

次に、酸化物半導体層１３０上に第１のソース電極層１４１および第１のドレイン電極層１５１となる第１の導電膜を形成する。第１の導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより１００ｎｍのタングステン膜を形成する。

次に、第１の導電膜を酸化物半導体層１３０上で分断するようにエッチングし、第１のソース電極層１４１および第１のドレイン電極層１５１を形成する（図１０（Ｂ）参照）。このとき、第１のソース電極層１４１および第１のドレイン電極層１５１の端部は図示するように階段状に形成する。当該端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチングの工程を交互に複数回行うことで形成することができる。

このとき、第１の導電膜のオーバーエッチングによって、図示したように酸化物半導体層１３０の一部がエッチングされた形状となる。ただし、第１の導電膜と酸化物半導体層１３０のエッチングの選択比が大きい場合は、酸化物半導体層１３０がほとんどエッチングされない形状となる。

次に、酸化物半導体層１３０、第１のソース電極層１４１および第１のドレイン電極層１５１上に、第２のソース電極層１４２および第２のドレイン電極層１５２となる第２の導電膜１５０を形成する。第２の導電膜としては、窒化タンタル、窒化チタン、ルテニウム、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより２０ｎｍの窒化タンタル膜を形成する。

次に、第２の導電膜１５０を酸化物半導体層１３０上で分断するようにエッチングし、第２のソース電極層１４２および第２のドレイン電極層１５２を形成する（図１０（Ｃ）参照）。このとき、図６（Ａ）に示す形状のように、酸化物半導体層１３０の一部がエッチングされた形状としてもよい。

なお、チャネル長（第２のソース電極層１４２と第２のドレイン電極層１５２との間）が極短いトランジスタを形成する場合は、図１２（Ａ）に示す上面図のように、まず、第１のソース電極層１４１および第１のドレイン電極層１５１を覆うような形状に第２の導電膜１５０をエッチングする。なお、第２の導電膜１５０は、酸化物半導体層１３０の近傍で第１のソース電極層１４１および第１のドレイン電極層１５１と重畳していればよい。

そして、図１２（Ｂ）に示す第２の導電膜１５０を分断する領域４００に対して、電子ビーム露光などの細線加工に適した方法を用いてレジストマスク加工を行い、エッチング工程によって領域４００をエッチングし、第２のソース電極層１４２および第２のドレイン電極層１５２を形成する。なお、当該レジストマスクとしては、ポジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上させることができる。このような方法を用いれば、チャネル長を３０ｎｍ以下とするトランジスタを形成することができる。

次に、第２の加熱処理を行うことが好ましい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体層１３０から、さらに水素や水などの不純物を除去することができる。

次に、酸化物半導体層１３０、第２のソース電極層１４２および第２のドレイン電極層１５２上にゲート絶縁膜１６０を形成する（図１１（Ａ）参照）。ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。なお、ゲート絶縁膜１６０は、上記材料の積層であってもよい。ゲート絶縁膜１６０は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。

次に、ゲート絶縁膜１６０上にゲート電極層１７０となる第３の導電膜を形成する（図１１（Ｂ）参照）。第３の導電膜としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。第３の導電膜は、スパッタ法などにより形成することができる。そして、チャネル形成領域と重畳するようにエッチングし、ゲート電極層１７０を形成する。

次に、ゲート電極層１７０上に酸化物絶縁層１８０を形成する（図１１（Ｃ）参照）。酸化物絶縁層１８０は、下地絶縁膜１２０と同様の材料、方法を用いて形成することができる。酸化物絶縁層１８０としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もしくは窒素を含む酸化物絶縁層を用いるとよい。酸化物絶縁層１８０は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いてで形成することができ、酸化物半導体層１３０に対し酸素を供給できるよう過剰に酸素を含む膜とすることが好ましい。

また、酸化物絶縁層１８０にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、酸化物絶縁層１８０から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。

次に、第３の加熱処理を行うことが好ましい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、下地絶縁膜１２０、ゲート絶縁膜１６０、酸化物絶縁層１８０から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠損を低減することができる。

以上の工程で、図１に示すトランジスタ１００を作製することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。

図１３（Ａ）に半導体装置の断面図、図１３（Ｂ）に半導体装置の回路図をそれぞれ示す。

図１３（Ａ）および図１３（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３２０２および容量素子３２０４を有している。なお、トランジスタ３２０２としては、実施の形態１乃至３で説明したトランジスタを用いることができ、本実施の形態では、実施の形態１の図１に示すトランジスタ１００を適用する例を示している。また、容量素子３２０４は、一方の電極をトランジスタ３２０２のゲート電極、他方の電極をトランジスタ３２０２のソース電極またはドレイン電極、誘電体をトランジスタ３２０２のゲート絶縁膜１６０と同じ材料を用いる構造とすることで、トランジスタ３２０２と同時に形成することができる。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図１３（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、結晶性シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。

基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１０６が設けられており、トランジスタ３２００を覆うように絶縁層３２２０が設けられている。なお、素子分離絶縁層３１０６は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。

例えば、結晶性シリコン基板を用いたトランジスタ３２００は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ３２０２および容量素子３２０４の形成前の処理として、トランジスタ３２００を覆う絶縁層３２２０にＣＭＰ処理を施して、絶縁層３２２０を平坦化すると同時にトランジスタ３２００のゲート電極層の上面を露出させる。

絶縁層３２２０上にはトランジスタ３２０２が設けられ、そのソース電極またはドレイン電極の一方は延在して、容量素子３２０４の一方の電極として作用する。

図１３（Ａ）に示すトランジスタ３２０２は、酸化物半導体層にチャネルが形成されるトップゲート型トランジスタである。トランジスタ３２０２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

また、トランジスタ３２０２と重畳するように絶縁層３２２０を介して電極３１５０が設けられている。当該電極に適切な電位を供給することで、トランジスタ３２０２のしきい値電圧を制御することができる。また、トランジスタ３２０２の長期信頼性を高めることができる。

図１３（Ａ）に示すように、トランジスタ３２００とトランジスタ３２０２は重畳するように形成することができるため、その占有面積を低減することができる。したがって、半導体装置の集積度を高めることができる。

次に、図１３（Ａ）に対応する回路構成の一例を図１３（Ｂ）に示す。

図１３（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３２００のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３２００のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ３２０２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３２０２のゲート電極層とは、電気的に接続されている。そして、トランジスタ３２００のゲート電極層と、トランジスタ３２０２のソース電極層またはドレイン電極層の一方は、容量素子３２０４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３２０４の電極の他方は電気的に接続されている。

図１３（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極層の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ３２０２がオン状態となる電位にして、トランジスタ３２０２をオン状態とする。これにより、第３の配線の電位が、トランジスタ３２００のゲート電極層、および容量素子３２０４に与えられる。すなわち、トランジスタ３２００のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ３２０２がオフ状態となる電位にして、トランジスタ３２０２をオフ状態とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷が保持される（保持）。

トランジスタ３２０２のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極層の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ３２００のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ_０とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線の電位を判別することで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態５に示した構成と異なる半導体装置の説明を行う。

図１４（Ａ）は、半導体装置の回路構成の一例を示し、図１４（Ｂ）は半導体装置の一例を示す概念図である。なお、当該半導体装置に含まれるトランジスタ４１６２としては、実施の形態１乃至３で説明したトランジスタを用いることができる。また、容量素子４２５４は、実施の形態５で説明した容量素子３２０４と同様に、トランジスタ４１６２の作製工程にて同時に作製することができる。

図１４（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ４１６２のソース電極とは電気的に接続され、ワード線ＷＬとトランジスタ４１６２のゲート電極とは電気的に接続され、トランジスタ４１６２のドレイン電極と容量素子４２５４の一方の端子とは電気的に接続されている。

次に、図１４（Ａ）に示す半導体装置（メモリセル４２５０）に、情報の書き込みおよび保持を行う場合について説明する。

まず、ワード線ＷＬの電位を、トランジスタ４１６２がオン状態となる電位として、トランジスタ４１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子４２５４の一方の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ４１６２がオフ状態となる電位として、トランジスタ４１６２をオフ状態とすることにより、容量素子４２５４の一方の端子の電位が保持される（保持）。

酸化物半導体を用いたトランジスタ４１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ４１６２をオフ状態とすることで、容量素子４２５４の第１の端子の電位（あるいは、容量素子４２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。

次に、情報の読み出しについて説明する。トランジスタ４１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子４２５４とが導通し、ビット線ＢＬと容量素子４２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子４２５４の第１の端子の電位（あるいは容量素子４２５４に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子４２５４の第１の端子の電位をＶ、容量素子４２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５０の状態として、容量素子４２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。

このように、図１４（Ａ）に示す半導体装置は、トランジスタ４１６２のオフ電流が極めて小さいという特徴から、容量素子４２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

次に、図１４（Ｂ）に示す半導体装置について、説明を行う。

図１４（Ｂ）に示す半導体装置は、上部に記憶回路として図１４（Ａ）に示したメモリセル４２５０を複数有するメモリセルアレイ４２５１（メモリセルアレイ４２５１ａおよび４２５１を有し、下部に、メモリセルアレイ４２５１を動作させるために必要な周辺回路４２５３を有する。なお、周辺回路４２５３は、メモリセルアレイ４２５１と電気的に接続されている。

図１４（Ｂ）に示した構成とすることにより、周辺回路４２５３をメモリセルアレイ４２５１の直下に設けることができるため半導体装置の小型化を図ることができる。

周辺回路４２５３に設けられるトランジスタは、トランジスタ４１６２とは異なる半導体材料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

なお、図１４（Ｂ）に示した半導体装置では、メモリセルアレイ４２５１がメモリセルアレイ４２５１ａとメモリセルアレイ４２５１ｂの積層である構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良いし、単層であってもよい。

トランジスタ４１６２は、酸化物半導体を用いて形成されており、実施の形態１乃至３で説明したトランジスタを用いることができる。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。

また、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。

（実施の形態７）
本実施の形態では、実施の形態１乃至４で説明したトランジスタを用いることのできる電子機器の例について説明する。

実施の形態１乃至３で説明したトランジスタは、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型またはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置等の医療機器、などが挙げられる。また、煙感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１５、図１６、図１７、および図１８に示す。

まず、警報装置の例として火災報知器の構成について説明する。なお、本明細書中において、火災報知器とは、火災の発生を急報する装置全般を示すものであり、例えば、住宅用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられる火災感知器なども火災報知器に含むものとする。

図１５に示す警報装置は、マイクロコンピュータ５００を少なくとも有する。ここで、マイクロコンピュータ５００は、警報装置の内部に設けられている。マイクロコンピュータ５００は、高電位電源線ＶＤＤと電気的に接続されたパワーゲートコントローラ５０３と、高電位電源線ＶＤＤおよびパワーゲートコントローラ５０３と電気的に接続されたパワーゲート５０４と、パワーゲート５０４と電気的に接続されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）５０５と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続された検出部５０９と、が設けられる。また、ＣＰＵ５０５には、揮発性記憶部５０６と不揮発性記憶部５０７と、が含まれる。

また、ＣＰＵ５０５は、インターフェース５０８を介してバスライン５０２と電気的に接続されている。インターフェース５０８もＣＰＵ５０５と同様にパワーゲート５０４と電気的に接続されている。インターフェース５０８のバス規格としては、例えば、Ｉ^２Ｃバスなどを用いることができる。また、本実施の形態に示す警報装置には、インターフェース５０８を介してパワーゲート５０４と電気的に接続される発光素子５３０が設けられる。

発光素子５３０は指向性の強い光を放出するものが好ましく、例えば、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などを用いることができる。

パワーゲートコントローラ５０３はタイマーを有し、当該タイマーに従ってパワーゲート５０４を制御する。パワーゲート５０４は、パワーゲートコントローラ５０３の制御に従って、ＣＰＵ５０５、検出部５０９およびインターフェース５０８に高電位電源線ＶＤＤから供給される電源を供給または遮断する。ここで、パワーゲート５０４としては、例えば、トランジスタなどのスイッチング素子を用いることができる。

このようなパワーゲートコントローラ５０３およびパワーゲート５０４を用いることにより、光量を測定する期間に検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を行い、測定期間の合間には検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を遮断することができる。このように警報装置を動作させることにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができる。

また、パワーゲート５０４としてトランジスタを用いる場合、不揮発性記憶部５０７に用いられる、極めてオフ電流の低いトランジスタ、例えば、酸化物半導体を用いたトランジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲート５０４で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができる。

本実施の形態に示す警報装置に直流電源５０１を設け、直流電源５０１から高電位電源線ＶＤＤに電源を供給しても良い。直流電源５０１の高電位側の電極は、高電位電源線ＶＤＤと電気的に接続され、直流電源５０１の低電位側の電極は、低電位電源線ＶＳＳと電気的に接続される。低電位電源線ＶＳＳはマイクロコンピュータ５００に電気的に接続される。ここで、高電位電源線ＶＤＤは、高電位Ｈが与えられている。また、低電位電源線ＶＳＳは、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。

直流電源５０１として電池を用いる場合は、例えば、高電位電源線ＶＤＤと電気的に接続された電極と、低電位電源線ＶＳＳに電気的に接続された電極と、当該電池を保持することができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、本実施の形態に示す警報装置は、必ずしも直流電源５０１を設ける必要はなく、例えば、当該警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としても良い。

また、上記電池として、二次電池、例えば、リチウムイオン二次電池（リチウムイオン蓄電池、リチウムイオン電池、またはリチウムイオンバッテリーとも呼ぶ。）を用いることもできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。

検出部５０９は、異常に係る物理量を計測して計測値をＣＰＵ５０５に送信する。異常に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置では、火災に係る物理量を計測する。故に、検出部５０９には、火災に係る物理量として光量を計測し、煙の存在を感知する。

検出部５０９は、パワーゲート５０４と電気的に接続された光センサ５１１と、パワーゲート５０４と電気的に接続されたアンプ５１２と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続されたＡＤコンバータ５１３と、を有する。発光素子５３０、および検出部５０９に設けられた光センサ５１１、アンプ５１２並びにＡＤコンバータ５１３は、パワーゲート５０４が検出部５０９に電源を供給したときに動作する。

図１６に警報装置の断面の一部を示す。当該警報装置は、ｐ型の半導体基板６０１に形成された素子分離領域６０３と、ゲート絶縁膜６０７、ゲート電極層６０９、ｎ型の不純物領域６１１ａ、ｎ型の不純物領域６１１ｂ、絶縁膜６１５および絶縁膜６１７を有するｎ型のトランジスタ７１９とが形成されている。ｎ型のトランジスタ７１９は、単結晶シリコンなど、酸化物半導体とは異なる半導体を用いて形成されるため、十分な高速動作が可能となる。これにより、高速アクセスが可能なＣＰＵの揮発性記憶部を形成することができる。

絶縁膜６１５および絶縁膜６１７の一部を選択的にエッチングした開口部には、コンタクトプラグ６１９ａおよびコンタクトプラグ６１９ｂが形成され、絶縁膜６１７、コンタクトプラグ６１９ａおよびコンタクトプラグ６１９ｂ上に溝部を有する絶縁膜６２１が設けられている。

絶縁膜６２１の溝部に配線６２３ａおよび配線６２３ｂが形成されており、絶縁膜６２１、配線６２３ａおよび配線６２３ｂ上には、スパッタリング法またはＣＶＤ法等によって形成された絶縁膜６２０が設けられている。また、当該絶縁膜上に溝部を有する絶縁膜６２２が形成されている。

絶縁膜６２２の溝部には、第２のトランジスタ７１７のバックゲート電極として機能する電極６２４が形成されている。このような電極６２４を設けることにより、第２のトランジスタ７１７のしきい値電圧の制御を行うことができる。

絶縁膜６２２および電極６２４上には、スパッタリング法またはＣＶＤ法等により形成された絶縁膜６２５が設けられており、絶縁膜６２５上には、第２のトランジスタ７１７と、光電変換素子７１４が設けられている。

第２のトランジスタ７１７は、第１の酸化物半導体層６０６ａ、第２の酸化物半導体層６０６ｂおよび第３の酸化物半導体層６０６ｃと、第１の酸化物半導体層６０６ａ、第２の酸化物半導体層６０６ｂおよび第３の酸化物半導体層６０６ｃに接する第１のソース電極層６１６ａおよび第１のドレイン電極層６１６ｂと、第１のソース電極層６１６ａおよび第１のドレイン電極層６１６ｂの上部に接する第２のソース電極層６１６ｃおよび第２のドレイン電極層６１６ｄと、ゲート絶縁膜６１２と、ゲート電極６０４と、酸化物絶縁層６１８を含む。また、光電変換素子７１４と第２のトランジスタ７１７を覆う絶縁膜６４５が設けられ、絶縁膜６４５上に第２のドレイン電極層６１６ｄに接して配線６４９を有する。配線６４９は、第２のトランジスタ７１７のドレイン電極とｎ型のトランジスタ７１９のゲート電極層６０９とを電気的に接続するノードとして機能する。

ここで、第２のトランジスタ７１７には、実施の形態１乃至３で説明したトランジスタを用いることができ、第１の酸化物半導体層６０６ａ、第２の酸化物半導体層６０６ｂおよび第３の酸化物半導体層６０６ｃのそれぞれは、実施の形態１で説明した第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３に相当する。また、第１のソース電極層６１６ａおよび第１のドレイン電極層６１６ｂのそれぞれは、実施の形態１で説明した第１のソース電極層１４１および第１のドレイン電極層１５１に相当する。また、第２のソース電極層６１６ｃおよび第２のドレイン電極層６１６ｄのそれぞれは、実施の形態１で説明した第２のソース電極層１４２および第２のドレイン電極層１５２に相当する。

光センサ５１１は、光電変換素子７１４と、容量素子と、第１のトランジスタと、第２のトランジスタ７１７と、第３のトランジスタと、ｎ型のトランジスタ７１９と、を含む。ここで光電変換素子７１４としては、例えば、フォトダイオードなどを用いることができる。

光電変換素子７１４の端子の一方は、低電位電源線ＶＳＳと電気的に接続され、端子の他方は、第２のトランジスタ７１７の第１のソース電極層６１６ａもしくは第１のドレイン電極層６１６ｂの一方、および／または第２のソース電極層６１６ｃもしくは第２のドレイン電極層６１６ｄの一方に電気的に接続される。

第２のトランジスタ７１７のゲート電極６０４には、電荷蓄積制御信号Ｔｘが与えられ、第１のソース電極層６１６ａもしくは第１のドレイン電極層６１６ｂの他方、および／または第２のソース電極層６１６ｃもしくは第２のドレイン電極層６１６ｄの他方は、容量素子の一対の電極の一方、第１のトランジスタのソース電極およびドレイン電極の一方、およびｎ型のトランジスタ７１９のゲート電極と電気的に接続される（以下、当該ノードをノードＦＤと呼ぶ場合がある）。

容量素子の一対の電極の他方は、低電位電源線ＶＳＳと電気的に接続される。第１のトランジスタのゲート電極は、リセット信号Ｒｅｓが与えられ、ソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。

ｎ型のトランジスタ７１９のソース電極およびドレイン電極の一方は、第３のトランジスタのソース電極およびドレイン電極の一方と、アンプ５１２と電気的に接続される。また、ｎ型のトランジスタ７１９のソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。第３のトランジスタのゲート電極は、バイアス信号Ｂｉａｓが与えられ、ソース電極およびドレイン電極の他方は、低電位電源線ＶＳＳと電気的に接続される。

なお、容量素子は必ずしも設ける必要はなく、例えば、ｎ型のトランジスタ７１９などの寄生容量が十分大きい場合、容量素子を設けない構成としても良い。

また、第１のトランジスタおよび第２のトランジスタ７１７には、極めてオフ電流の低いトランジスタを用いることが好ましい。また、極めてオフ電流の低いトランジスタとしては、酸化物半導体を含むトランジスタを用いることが好ましい。このような構成とすることによりノードＦＤの電位を長時間保持することが可能となる。

また、図１６に示す構成は、第２のトランジスタ７１７と電気的に接続して、絶縁膜６２５上に光電変換素子７１４が設けられている。

光電変換素子７１４は、絶縁膜６２５上に設けられた半導体膜６６０と、半導体膜６６０上に接して設けられた第１のソース電極層６１６ａ、電極６１６ｅと、を有する。第１のソース電極層６１６ａは第２のトランジスタ７１７のソース電極またはドレイン電極として機能する電極であり、光電変換素子７１４と第２のトランジスタ７１７とを電気的に接続している。

半導体膜６６０、第１のソース電極層６１６ａおよび電極６１６ｅ上には、ゲート絶縁膜６１２、酸化物絶縁層６１８および絶縁膜６４５が設けられている。また、絶縁膜６４５上に配線６５６が設けられており、ゲート絶縁膜６１２、酸化物絶縁層６１８および絶縁膜６４５に設けられた開口を介して電極６１６ｅと接する。

電極６１６ｅは、第１のソース電極層６１６ａおよび第１のドレイン電極層６１６ｂと、配線６５６は、配線６４９と同様の工程で作成することができる。

半導体膜６６０としては、光電変換を行うことができる半導体膜を設ければよく、例えば、シリコンやゲルマニウムなどを用いることができる。半導体膜６６０にシリコンを用いた場合は、可視光を検知する光センサとして機能する。また、シリコンとゲルマニウムでは吸収できる電磁波の波長が異なるため、半導体膜６６０にゲルマニウムを用いる構成とすると、赤外線を中心に検知するセンサとして用いることができる。

以上のように、マイクロコンピュータ５００に、光センサ５１１を含む検出部５０９を内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することができる。なお、光センサまたは光電変換素子の位置に自由度が必要な場合は、光センサまたは光電変換素子を外付けとして、マイクロコンピュータ５００に電気的に接続すればよい。

上述したＩＣチップを含む警報装置には、先の実施の形態に示したトランジスタを用いた複数の回路を組み合わせ、それらを１つのＩＣチップに搭載したＣＰＵ５０５が用いられる。

図１７は、実施の形態１乃至３で説明したトランジスタを少なくとも一部に用いたＣＰＵの具体的な構成を示すブロック図である。

図１７（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１７（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図１７（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。

図１７（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

電源停止に関しては、図１７（Ｂ）または図１７（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１７（Ｂ）および図１７（Ｃ）の回路の説明を行う。

図１７（Ｂ）および図１７（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、先の実施の形態で示したトランジスタを含む記憶回路の構成の一例を示す。

図１７（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、先の実施の形態に記載されているトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図１７（Ｂ）では、スイッチング素子１１４１として、先の実施の形態で示したトランジスタを用いており、当該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図１７（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、図１７（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。

また、図１７（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。

図１８（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。

図１８（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１８（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化が図れる。

図１８（Ａ）において、電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１８（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。

図１８（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。先の実施の形態に示したトランジスタを表示部８００２および当該表示部を動作するための駆動回路に用いることが可能である。

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを備えていてもよい。ＣＰＵ８００４やメモリに、本発明の一態様のトランジスタを有するＣＰＵ、記憶装置を用いることができる。

図１８（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。

駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。

本実施例では、実施の形態１の図７に詳細を示した第１のソース電極層１４１および第１のドレイン電極層１５１に相当する電極の形状について、断面写真を用いて説明する。

まず、ガラス基板９１０上に下地膜９２０として膜厚３００ｎｍの酸化シリコン膜、３０ｎｍの酸化物半導体層９３０をＤＣスパッタ法で形成し、当該酸化物半導体層を加工して、図１９（Ａ）に示す構造を形成した。なお、本実施例に用いた酸化物半導体層９３０は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の単層とした。

次に、酸化物半導体層９３０上に膜厚１００ｎｍのタングステン膜９４０をＤＣスパッタ法で形成し、レジストマスク９９０ａを用いて第１のエッチングを行い、タングステン膜９４０に凹部を形成した。（図１９（Ｂ）参照）。なお、フォトリソグラフィの光源には、波長３６５ｎｍの光（ｉ線）を用いた。また、タングステン膜のエッチングは、高密度プラズマ源であるＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）を用いたドライエッチングにて行った。

第１のエッチングは、チャンバー内の圧力を０．６７Ｐａ、基板温度を４０℃とし、上部電極のコイルに３０００ＷのＲＦ（１３．５６ＭＨｚ）電力を印加し、基板側の電極に１４０Ｗの電力を印加して、１０秒間行った。また、エッチングガスには、ＣＦ_４：Ｃｌ_２：Ｏ_２＝１１：９：１１（流量比）の混合ガスを用いた。ここで、エッチング時にレジストマスク９９０ａが若干後退することから、タングステン膜９４０の凹部における壁面は斜面となり、壁面と上面との間には、曲面が形成される。

次いで、レジストマスク９９０ａを縮小して、レジストマスク９９０ｂとした。レジストマスク９９０ａの縮小には、第１のエッチングと同じチャンバー内にて圧力を３．０Ｐａとし、基板温度を４０℃とし、上部電極のコイルに２０００ＷのＲＦ電力を印加し、基板側の電極を０Ｗとして、Ｏ_２ガスを導入し、酸素プラズマによるアッシングを行った。アッシングの時間は１５秒とした。

その後、縮小したレジストマスク９９０ｂを用いて第２のエッチングを行い、階段状の端部を有する電極９４１、９４２を形成した（図１９（Ｃ）参照）。第２のエッチングは、第１のエッチングと同じ条件で、１５秒間行った。ここで、第１のエッチングと同様に、エッチング時にレジストマスク９９０ｂが若干後退することから、第２のエッチングにおいてもタングステン膜９４０の凹部に斜面および曲面が形成され、電極９４１、９４２の端部は階段状となる。

図２０（Ａ）、（Ｂ）は、電極端部を拡大した断面ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像である。ここで、実施の形態１の図７（Ａ）の説明で記した角度θ１およびθ２は、図２０（Ａ）に示すように、θ１＝５５°、θ２＝５９°であった。当該角度はエッチング方法を調整することにより、図７（Ａ）の説明で記した範囲で調整することができる。

また、実施の形態１の図７（Ｂ）の説明で記した曲率半径Ｒ１、Ｒ２およびＲ３は、図２０（Ｂ）に示すように、Ｒ１＝０．３Ｔ、Ｒ２＝０．６Ｔ、Ｒ３＝０．５Ｔであった。なお、Ｔは電極層（ここではタングステン膜９４０）の段差が形成されていない領域の膜厚であり、エッチング方法を調整することにより、図７（Ｂ）の説明で記した範囲で曲率半径Ｒ１、Ｒ２およびＲ３を調整することができる。

また、電極９４１上にはゲート絶縁膜に相当する２０ｎｍの酸化シリコン膜９５０が形成されている。当該酸化シリコン膜は図２０（Ａ）、（Ｂ）において、被覆性が非常に良好であることがわかる。

以上より、電極の端部をθ１、θ２、Ｒ１、Ｒ２およびＲ３を有する階段状に加工することで、当該電極の上部に設ける膜の被覆性が向上することが示された。当該電極をトランジスタのソース電極およびドレイン電極に用いることで、電気特性が良好で、長期信頼性の高いトランジスタを形成することができる。

なお、本実施例は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。

本実施例では、実施の形態１乃至３で説明したトランジスタを形成するための第２のソース電極および第２のドレイン電極に用いる酸素と結合しにくい導電膜に関する実験結果について説明する。

実施の形態１で説明したように、本発明の一態様のトランジスタにおける第２のソース電極および第２のドレイン電極に用いる酸素と結合しにくい導電膜には、代表的に窒化タンタル、窒化チタンなどの導電性窒化膜を用いることができる。当該導線性窒化膜は、酸素に対する遮蔽性が高く、酸化物半導体層と接触させ、加熱工程を経ても酸化物半導体層の外部に酸素をほとんど拡散させない。

図２１（Ａ）、（Ｂ）はスパッタ法でＩＧＺＯ膜および窒化タンタル膜の積層サンプルを形成し、酸素同位体（^１８Ｏ）の深さ方向のプロファイルを熱処理前後でＳＩＭＳ分析した結果である。なお、ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または１：３：２（原子数比）をスパッタターゲットとし、Ａｒ：Ｏ_２（^１８Ｏ）＝２：１（流量比）をスパッタガスとして用いてＤＣスパッタ法で形成した。また、窒化タンタル膜は、金属Ｔａをスパッタターゲットとし、Ａｒ：Ｎ_２＝５：１（流量比）をスパッタガスとして反応性スパッタ法（ＤＣスパッタ法）で形成した。なお、熱処理は、３００℃、３５０℃、４００℃、４５０℃の各１時間で行い、熱処理無しサンプルを含めて計５サンプルで比較を行った。

図２１（Ａ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ膜と窒化タンタル膜の積層サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化タンタル膜中への酸素拡散は確認されず、図５（Ａ）に示したタングステン膜とは異なった挙動を示した。また、図２１（Ｂ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ膜と窒化タンタル膜の積層サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化タンタル膜中への酸素拡散は確認されず、図５（Ｂ）に示したタングステン膜とは異なった挙動を示した。したがって、窒化タンタル膜は酸素と結合しにくい膜、または酸素が拡散しにくい膜ということができる。

図２２（Ａ）、（Ｂ）はスパッタ法でＩＧＺＯ膜および窒化チタン膜の積層サンプルを形成し、酸素同位体（^１８Ｏ）の深さ方向のプロファイルを熱処理前後でＳＩＭＳ分析した結果である。なお、ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または１：３：２（原子数比）をスパッタターゲットとし、Ａｒ：Ｏ_２（^１８Ｏ）＝２：１（流量比）をスパッタガスとして用いてＤＣスパッタ法で形成した。また、窒化チタン膜は、金属Ｔｉをスパッタターゲットとし、Ｎ_２１００％をスパッタガスとして反応性スパッタ法（ＤＣスパッタ法）で形成した。なお、熱処理は、３００℃、３５０℃、４００℃、４５０℃の各１時間で行い、熱処理無しサンプルを含めて計５サンプルで比較を行った。

図２２（Ａ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ膜と窒化チタン膜の積層サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化チタン膜中への酸素拡散は確認されず、図５（Ａ）に示したタングステン膜とは異なった挙動を示した。また、図２２（Ｂ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ膜と窒化チタン膜の積層サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化チタン膜中への酸素拡散は確認されず、図５（Ｂ）に示したタングステン膜とは異なった挙動を示した。したがって、窒化チタン膜は酸素と結合しにくい膜、または酸素が拡散しにくい膜ということができる。

また、図２３（Ａ）、（Ｂ）はスパッタ法でＩＧＺＯ膜上に窒化タンタル膜または窒化チタン膜を積層したサンプルを形成し、窒素の深さ方向のプロファイルを熱処理前後でＳＩＭＳ分析した結果である。なお、ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）をスパッタターゲットとし、Ａｒ：Ｏ_２＝２：１（流量比）をスパッタガスとして用いてＤＣスパッタ法で形成した。また、窒化タンタル膜および窒化チタン膜は、前述の作製方法で形成した。なお、熱処理は、４００℃の各１時間で行い、熱処理無しサンプルを含めて２サンプルで比較を行った。

図２３（Ａ）、（Ｂ）に示すように、いずれのサンプルもＩＧＺＯ膜中への窒素の拡散は確認されないことがわかった。したがって、ＩＧＺＯ膜中でドナーとなる窒素は、窒化タンタル膜および窒化チタン膜からＩＧＺＯ膜中に広く拡散することがないため、トランジスタのチャネル形成領域をｎ型化させにくいことがわかった。

以上により、窒化タンタル、窒化チタンなどの導電性窒化膜は、酸素と結合しにくい膜または酸素が拡散しにくい膜であり、当該導電性窒化膜中の窒素は、酸化物半導体層中に拡散しにくいことが示された。したがって、窒化タンタル、窒化チタンなどの導電性窒化膜は、実施の形態１乃至３で説明した本発明の一態様におけるトランジスタの第２のソース電極および第２のドレイン電極に用いる材料として相応しいことが示された。

なお、本実施例は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。

本実施例では、導電性窒化膜のエッチングに関する実験結果について説明する。

本発明の一態様のトランジスタにおいては、第２のソース電極および第２のドレイン電極に用いる導電性窒化膜をエッチングすることによりチャネルとなる領域を形成する、所謂チャネルエッチ型構造であるため、当該導電性窒化膜と酸化物半導体層のエッチングの選択比が高いほど好ましい。

まず、ガラス基板上に酸化物半導体層（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または１：３：２）の単層、窒化タンタルの単層、窒化チタンの単層をそれぞれ成膜したサンプルを形成し、エッチング条件による選択比を比較した結果を説明する。なお、それぞれのサンプルの成膜方法は実施例２を参照することができる。

窒化タンタルおよび窒化チタン等の導電性窒化膜は、塩素系ガス、フッ素系ガスおよび両者の混合ガスなどを用いたドライエッチング法でエッチングすることができる。本実施例では、高密度プラズマ源であるＩＣＰのドライエッチング装置を用いた。

まず、塩素系ガスを用いてエッチングを行った結果について説明する。表１は、窒化タンタル膜、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ膜（以下、ＩＧＺＯ（１１１）膜）、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ膜（以下、ＩＧＺＯ（１３２）膜）のそれぞれのサンプルのエッチングレートの比較である。エッチングは、チャンバー内の圧力を０．６７Ｐａ、基板温度を４０℃とし、上部電極のコイルに２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を印加し、基板側の電極に５０Ｗの電力を印加し、エッチングガスは塩素（Ｃｌ_２）のみで行った。

また、表２は、窒化チタン膜、ＩＧＺＯ（１１１）膜、ＩＧＺＯ（１３２）膜のそれぞれのサンプルのエッチングレートの比較である。エッチングは、チャンバー内の圧力を０．６７Ｐａ、基板温度を４０℃とし、上部電極のコイルに１０００ＷのＲＦ（１３．５６ＭＨｚ）電力を印加し、基板側の電極に５０Ｗの電力を印加し、エッチングガスはＣｌ_２：ＢＣｌ_３＝１：３（流量比）の混合ガスとして行った。

また、表３は、表１および表２より算出したそれぞれのサンプルのエッチングの選択比の比較である。窒化タンタル膜または窒化チタン膜のエッチングレートを基準（１）としたときのＩＧＺＯ（１１１）膜、ＩＧＺＯ（１３２）膜のエッチングレートを意味する。

上記結果より、窒化タンタルでは十分な選択比がとれているが、窒化チタンではやや選択比が不足であり、上述の成膜条件では、ＩＧＺＯ膜のオーバーエッチングが懸念される。

次に、フッ素系ガスを用いてエッチングを行った結果について説明する。表４は、窒化タンタル膜、窒化チタン膜、ＩＧＺＯ（１１１）膜、ＩＧＺＯ（１３２）膜のそれぞれのサンプルのエッチングレートの比較である。エッチングは、チャンバー内の圧力を０．６７Ｐａ、基板温度を４０℃とし、上部電極のコイルに２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を印加し、基板側の電極に５０Ｗの電力を印加し、エッチングガスは四フッ化炭素（ＣＦ_４）のみで行った。

また、表５は、表４より算出したそれぞれのサンプルのエッチングの選択比の比較である。窒化タンタル膜または窒化チタン膜のエッチングレートを基準（１）としたときのＩＧＺＯ（１１１）膜、ＩＧＺＯ（１３２）膜のエッチングレートを意味する。

フッ素系ガスでは塩素系ガスよりもエッチングの選択比が高くなる傾向が見られ、特に窒化チタン膜では塩素系ガスを用いた場合よりも大きく改善される。したがって、本発明の一態様のトランジスタの構成要素である第２のソース電極および第２のドレイン電極に窒化タンタルまたは窒化チタン膜などの導電性窒化膜を用いる場合は、フッ素系ガスを用いたドライエッチングで当該導電性窒化膜をエッチングすることが好ましいことが示された。

図２４（Ａ）、（Ｂ）は、図１に示すトランジスタ１００のゲート絶縁膜（ＧＩ）までを作製したサンプルの断面ＳＴＥＭ写真である。ただし、ＩＧＺＯ膜には、ＩＧＺＯ（１１１）膜の単層を用いている。また、ゲート絶縁膜の上部には、サンプル加工のための保護膜が形成されている。なお、図２４（Ａ）に示すサンプルは、第２のソース電極および第２のドレイン電極に窒化タンタル、図２４（Ｂ）に示すサンプルは、第２のソース電極および第２のドレイン電極に窒化チタンを用い、両者とも上述したフッ素系ガスでエッチングを行っている。なお、第１のソース電極および第１のドレイン電極は両者ともタングステンを用いている。

図２４（Ａ）、（Ｂ）に示すように、ＩＧＺＯ膜のオーバーエッチングはほとんどなく、トランジスタの構造においても窒化タンタル膜または窒化チタン膜とＩＧＺＯ膜とのエッチングの選択比が高くとれることが示されている。

また、図２４（Ａ）において、窒化タンタル膜の端部のテーパ角度は７３°、図２４（Ｂ）において、窒化チタン膜の端部のテーパ角度は４３°であり、当該角度はエッチング方法を調整することにより、実施の形態１の図７（Ａ）の説明で記したθ３の範囲で調整することができる。

なお、図２４（Ａ）、（Ｂ）に示すサンプルは、フォトリソグラフィ工程において、光源に波長３６５ｎｍの光（ｉ線）を用いて作製した。したがって、チャネル長に相当する窒化タンタルまたは窒化チタンの間隔は３００ｎｍ前後であるが、電子ビーム露光装置を用いることによって、３０ｎｍ以下の間隔に形成可能である。

以上より、本発明の一態様のトランジスタを形成できることが示された。したがって、電気特性が良好で、長期信頼性の高いトランジスタを提供することができる。

なお、本実施例は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。

１００ トランジスタ
１１０ 基板
１２０ 下地絶縁膜
１３０ 酸化物半導体層
１３１ 第１の酸化物半導体層
１３２ 第２の酸化物半導体層
１３３ 第３の酸化物半導体層
１３４ 領域
１３５ 領域
１４１ 第１のソース電極層
１４２ 第２のソース電極層
１５０ 導電膜
１５１ 第１のドレイン電極層
１５２ 第２のドレイン電極層
１６０ ゲート絶縁膜
１７０ ゲート電極層
１８０ 酸化物絶縁層
１９０ 端部
２００ トランジスタ
２３１ 第１の酸化物半導体層
２３２ 第２の酸化物半導体層
２３３ 第３の酸化物半導体層
２３４ 第４の酸化物半導体層
３００ トランジスタ
４００ 領域
５００ マイクロコンピュータ
５０１ 直流電源
５０２ バスライン
５０３ パワーゲートコントローラ
５０４ パワーゲート
５０５ ＣＰＵ
５０６ 揮発性記憶部
５０７ 不揮発性記憶部
５０８ インターフェース
５０９ 検出部
５１１ 光センサ
５１２ アンプ
５１３ ＡＤコンバータ
５３０ 発光素子
６０１ 半導体基板
６０３ 素子分離領域
６０４ ゲート電極
６０６ａ 第１の酸化物半導体層
６０６ｂ 第２の酸化物半導体層
６０６ｃ 第３の酸化物半導体層
６０７ ゲート絶縁膜
６０９ ゲート電極層
６１１ａ 不純物領域
６１１ｂ 不純物領域
６１２ ゲート絶縁膜
６１５ 絶縁膜
６１６ａ 第１のソース電極層
６１６ｂ 第１のドレイン電極層
６１６ｃ 第２のソース電極層
６１６ｄ 第２のドレイン電極層
６１６ｅ 電極
６１７ 絶縁膜
６１８ 酸化物絶縁層
６１９ａ コンタクトプラグ
６１９ｂ コンタクトプラグ
６２０ 絶縁膜
６２１ 絶縁膜
６２２ 絶縁膜
６２３ａ 配線
６２３ｂ 配線
６２４ 電極
６２５ 絶縁膜
６４５ 絶縁膜
６４９ 配線
６５６ 配線
６６０ 半導体膜
７１４ 光電変換素子
７１７ トランジスタ
７１９ トランジスタ
９１０ ガラス基板
９２０ 下地膜
９３０ 酸化物半導体層
９４０ タングステン膜
９５０ 酸化シリコン膜
９４１ 電極
９４２ 電極
９９０ａ レジストマスク
９９０ｂ レジストマスク
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３１０６ 素子分離絶縁層
３１５０ 電極
３２００ トランジスタ
３２０２ トランジスタ
３２０４ 容量素子
３２２０ 絶縁層
４１６２ トランジスタ
４２５０ メモリセル
４２５１ メモリセルアレイ
４２５１ａ メモリセルアレイ
４２５１ｂ メモリセルアレイ
４２５３ 周辺回路
４２５４ 容量素子
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ ＣＰＵ
８１００ 警報装置
８１０１ マイクロコンピュータ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (3)

1. 積層構造を有する酸化物半導体層を形成し、
   前記酸化物半導体層上に、第１のソース電極層及び第１のドレイン電極層を形成し、
   前記第１のソース電極層及び前記第１のドレイン電極層上に、導電膜を形成し、
   電子ビーム露光を用いて前記導電膜をエッチングして、第２のソース電極層及び第２のドレイン電極層を形成する半導体装置の作製方法であって、
   前記第１のソース電極層及び前記第１のドレイン電極層は、それぞれ、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、又はＷを有し、
   前記第２のソース電極層及び前記第２のドレイン電極層は、それぞれ、窒化タンタル、又はルテニウムを有し、
   前記第２のソース電極層の端部は、前記第１のソース電極層の端部を越えており、
   前記第２のソース電極層の端部は、前記酸化物半導体層と接する領域を有し、
   前記第２のドレイン電極層の端部は、前記第１のドレイン電極層の端部を越えており、
   前記第２のドレイン電極層の端部は、前記酸化物半導体層と接する領域を有することを特徴とする半導体装置の作製方法。
2. 積層構造を有する酸化物半導体層を形成し、
   前記酸化物半導体層上に、第１のソース電極層及び第１のドレイン電極層を形成し、
   前記第１のソース電極層及び前記第１のドレイン電極層上に、第１の導電膜を形成し、
   前記第１の導電膜をエッチングして、前記第１のソース電極層及び前記第１のドレイン電極層を覆う形状となる第２の導電膜を形成し、
   電子ビーム露光を用いて前記第２の導電膜をエッチングして、第２のソース電極層及び第２のドレイン電極層を形成する半導体装置の作製方法であって、
   前記第１のソース電極層及び前記第１のドレイン電極層は、それぞれ、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、又はＷを有し、
   前記第２のソース電極層及び前記第２のドレイン電極層は、それぞれ、窒化タンタル、又はルテニウムを有し、
   前記第２のソース電極層の端部は、前記第１のソース電極層の端部を越えており、
   前記第２のソース電極層の端部は、前記酸化物半導体層と接する領域を有し、
   前記第２のドレイン電極層の端部は、前記第１のドレイン電極層の端部を越えており、
   前記第２のドレイン電極層の端部は、前記酸化物半導体層と接する領域を有することを特徴とする半導体装置の作製方法。
3. 請求項１又は請求項２において、
   前記第１のソース電極層の端部及び前記第１のドレイン電極層の端部は、レジストマスクを後退させる工程とエッチングの工程とを行うことで、階段状に形成することを特徴とする半導体装置の作製方法。