JP7185677B2 - トランジスタ - Google Patents

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Description

本発明の一態様は、酸化物半導体を用いた半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として
挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジス
タ（ＴＦＴ）ともいう）を構成する技術が注目されている。当該トランジスタは集積回路
（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トラ
ンジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、そ
の他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および
亜鉛（Ｚｎ）を含む非晶質酸化物半導体を用いたトランジスタが特許文献１に開示されて
いる。
特開２００６－１６５５２８号公報
集積化回路の高密度化においてトランジスタの微細化は必須技術である。一方、トランジ
スタの微細化によって、トランジスタの電気特性が悪化することや、ばらつきが生じやす
くなることが知られている。すなわち、トランジスタの微細化によって集積化回路の歩留
まりは低下しやすくなる。
したがって、本発明の一態様は、微細化に伴い顕著となる電気特性の低下を抑制できる構
成の半導体装置を提供することを目的の一つとする。または、微細化に伴う歩留まりの低
下を抑えることのできる構造を有する半導体装置を提供することを目的の一つとする。ま
たは、集積度の高い半導体装置を提供することを目的の一つとする。または、オン電流の
悪化を低減した半導体装置を提供することを目的の一つとする。または、低消費電力の半
導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供す
ることを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置
を提供することを目的の一つとする。または、新規な半導体装置を提供することを目的の
一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、積層された酸化物半導体層を有する半導体装置に関する。
本発明の一態様は、絶縁表面上に第１の酸化物半導体層、第２の酸化物半導体層の順で形
成された積層と、当該積層の側面の一部、上面の一部、当該側面と対向する側面の一部を
覆うように形成された第３の酸化物半導体層と、を有し、第３の酸化物半導体層は、積層
と接する第１の層、および当該第１の層上の第２の層を有し、第１の層は微結晶層で形成
され、第２の層は第１の層の表面に対してｃ軸が垂直方向に配向する結晶層で形成されて
いることを特徴とする半導体装置である。
また、本発明の他の一態様は、絶縁表面上に第１の酸化物半導体層、第２の酸化物半導体
層の順で形成された積層と、当該積層の一部と接するソース電極層およびドレイン電極層
と、絶縁表面、積層、ソース電極層およびドレイン電極層のそれぞれの一部と接するよう
に形成された第３の酸化物半導体層と、第３の酸化物半導体層上に形成されたゲート絶縁
膜と、ゲート絶縁膜上に形成されたゲート電極層と、ソース電極層、ドレイン電極層、お
よびゲート電極層上に形成された絶縁層と、を有し、第３の酸化物半導体層は、積層と接
する第１の層、および当該第１の層上の第２の層を有し、第１の層は微結晶層で形成され
、第２の層は第１の層の表面に対してｃ軸が垂直方向に配向する結晶層で形成されている
ことを特徴とする半導体装置である。
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではないことを付記する。
上記第１の酸化物半導体層は、絶縁表面に対して垂直方向にｃ軸配向する結晶層を有し、
上記第２の酸化物半導体層は第１の酸化物半導体層の上面に対して垂直方向にｃ軸配向す
る結晶層を有することが好ましい。
また、上記積層と第３の酸化物半導体層が接する領域において、第２の酸化物半導体層の
表面は曲面を有していることが好ましい。
また、第１の酸化物半導体層および第３の酸化物半導体層は、第２の酸化物半導体層より
も伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことが
好ましい。
また、第１の酸化物半導体層乃至第３の酸化物半導体層は、Ｉｎ－Ｍ－Ｚｎ酸化物層（Ｍ
はＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物半
導体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が第２の酸化物半導体
層よりも大きいことが好ましい。
本発明の一態様を用いることにより、微細化に伴い顕著となる電気特性の低下を抑制でき
る構成の半導体装置を提供することができる。または、微細化に伴う歩留まりの低下を抑
えることのできる構造を有する半導体装置を提供することができる。または、集積度の高
い半導体装置を提供することができる。または、オン電流の悪化を低減した半導体装置を
提供することができる。または、低消費電力の半導体装置を提供することができる。また
は、信頼性の高い半導体装置を提供することができる。または、電源が遮断されてもデー
タが保持される半導体装置を提供することができる。または、新規な半導体装置を提供す
ることができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタの上面図および断面図。 トランジスタの断面図。 酸化物半導体層のバンド構造を説明する図。 酸化物半導体層の積層の一部における結晶構造を説明する図。 トランジスタの拡大断面図。 トランジスタの断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 半導体装置の断面図および回路図。 半導体装置の回路図。 半導体装置の回路図および断面図。 半導体装置の回路図。 半導体装置を適用することができる電子機器を説明する図。 酸化物半導体層の積層状態を観察するためのサンプルの断面図。 酸化物半導体層の断面ＴＥＭ写真。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、Ｘ
とＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、Ｘ
とＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例え
ば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがっ
て、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または
文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続
されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されてい
る場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路
を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり
、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むもの
とする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続され
ている、とのみ明示的に記載されている場合と同じであるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、およ
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、こ
れらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置
、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る
。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体
基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プ
ラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有
する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合
わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一
例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライ
ムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ
）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表さ
れるプラスチック、またはアクリル等の可撓性を有する合成樹脂などがある。貼り合わせ
フィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポ
リ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポ
リイミド、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、
またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、ま
たは形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造
することができる。このようなトランジスタによって回路を構成すると、回路の低消費電
力化、または回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成しても
よい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半
導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために
用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載
できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜
の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いるこ
とができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転
置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一
例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロフ
ァン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基
板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若し
くは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮
革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトラ
ンジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性
の付与、軽量化、または薄型化を図ることができる。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
図１（Ａ）、（Ｂ）、（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図で
ある。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ１－Ａ２の断面が図１（
Ｂ）に相当する。また、図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ａ３－Ａ４の断面図で
ある。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示して
いる。また、一点鎖線Ａ１－Ａ２方向をチャネル長方向、一点鎖線Ａ３－Ａ４方向をチャ
ネル幅方向と呼称する場合がある。
図１（Ａ）、（Ｂ）、（Ｃ）および図２に示すトランジスタ１００は、基板１１０上に形
成された下地絶縁膜１２０と、当該下地絶縁膜上に形成された、第１の酸化物半導体層１
３１、第２の酸化物半導体層１３２の順で形成された積層と、当該積層の一部と接するよ
うに形成されたソース電極層１４０およびドレイン電極層１５０と、下地絶縁膜１２０、
当該積層、ソース電極層１４０およびドレイン電極層１５０のそれぞれの一部と接する第
３の酸化物半導体層１３３と、当該第３の酸化物半導体層上に形成されたゲート絶縁膜１
６０、当該ゲート絶縁膜上に形成されたゲート電極層１７０と、ソース電極層１４０、ド
レイン電極層１５０およびゲート電極層１７０上に形成された絶縁層１８０を有する。
ここで、第１の酸化物半導体層１３１は下地絶縁膜１２０の表面に対して垂直方向にｃ軸
配向する結晶層を有し、第２の酸化物半導体層１３２は第１の酸化物半導体層１３１の上
面に対して垂直方向にｃ軸配向する結晶層を有することが好ましい。
また、第３の酸化物半導体層１３３は、上記積層と接する第１の層と、当該第１の層上の
第２の層を有するように形成される。当該第１の層は微結晶層であり、当該第２の層は当
該第１の層の表面に対してｃ軸が垂直方向に配向する結晶層で形成されている。
また、絶縁層１８０上に酸化物で形成された絶縁層１８５が形成されていてもよい。当該
絶縁層１８５は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよ
い。また、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸
化物半導体層１３３を総称して酸化物半導体層１３０と呼称する。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて
用いることができるものとする。
また、本発明の一態様のトランジスタは、酸化物半導体層（第１の酸化物半導体層１３１
および第２の酸化物半導体層１３２）と重なるソース電極層１４０またはドレイン電極層
１５０において、図１（Ａ）の上面図に示す酸化物半導体層の一端部からソース電極層１
４０またはドレイン電極層１５０の一端部までの距離（ΔＷ）を５０ｎｍ以下、好ましく
は２５ｎｍ以下とする。ΔＷを小さくすることで、下地絶縁膜１２０に含まれる酸素のソ
ース電極層１４０またはドレイン電極層１５０の構成材料である金属材料への拡散量を抑
えることができる。したがって、下地絶縁膜１２０に含まれる酸素、特に過剰に含まれて
いる酸素の不必要な放出を抑えることができ、酸化物半導体層に対して下地絶縁膜１２０
から効率よく酸素を供給することができる。
次に本発明の一態様のトランジスタ１００の構成要素について詳細を説明する。
基板１１０は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、トランジスタ１００のゲート電極層１７０、ソース電極
層１４０、およびドレイン電極層１５０の少なくとも一つは、上記の他のデバイスと電気
的に接続されていてもよい。
下地絶縁膜１２０は、基板１１０からの不純物の拡散を防止する役割を有するほか、酸化
物半導体層１３０に酸素を供給する役割を担うことができる。したがって、下地絶縁膜１
２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁
膜であることがより好ましい。また、上述のように基板１１０が他のデバイスが形成され
た基板である場合、下地絶縁膜１２０は、層間絶縁膜としての機能も有する。その場合は
、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
また、トランジスタ１００のチャネルが形成される領域において酸化物半導体層１３０は
、基板１１０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の
酸化物半導体層１３３が積層された構造を有している。また、図１（Ｃ）のチャネル幅方
向の断面図に示すように、チャネル形成領域において第３の酸化物半導体層１３３は、第
１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる積層の側面、上面
、当該側面と対向する側面を覆うように形成される。したがって、チャネル形成領域にお
いて第２の酸化物半導体層１３２は、第１の酸化物半導体層１３１および第３の酸化物半
導体層１３３で取り囲まれている構造となっている。
ここで、一例としては、第２の酸化物半導体層１３２には、第１の酸化物半導体層１３１
および第３の酸化物半導体層１３３よりも電子親和力（真空準位から伝導帯下端までのエ
ネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端との
エネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー
差（エネルギーギャップ）を差し引いた値として求めることができる。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体
層１３２を構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが第２の
酸化物半導体層１３２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶ
のいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範
囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極層１７０に電界を印加すると、酸化物半導体層１３
０のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体層１３２にチャネル
が形成される。すなわち、第２の酸化物半導体層１３２とゲート絶縁膜１６０との間に第
３の酸化物半導体層１３３が形成されていることよって、トランジスタのチャネルがゲー
ト絶縁膜と接しない構造となる。
また、第１の酸化物半導体層１３１は、第２の酸化物半導体層１３２を構成する金属元素
を一種以上含んで構成されるため、第２の酸化物半導体層１３２と下地絶縁膜１２０が接
した場合の界面と比較して、第２の酸化物半導体層１３２と第１の酸化物半導体層１３１
の界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため
、トランジスタのしきい値電圧が変動することがある。したがって、第１の酸化物半導体
層１３１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを
低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素
を一種以上含んで構成されるため、第２の酸化物半導体層１３２とゲート絶縁膜１６０が
接した場合の界面と比較して、第２の酸化物半導体層１３２と第３の酸化物半導体層１３
３との界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体層
１３３を設けることにより、トランジスタの電界効果移動度を高くすることができる。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３
３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ
、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ－Ｍ－Ｚｎ酸化物層であるとき、第１の酸
化物半導体層１３１および第３の酸化物半導体層１３３におけるＩｎまたはＺｎに対する
Ｍの原子数比は、第２の酸化物半導体層１３２のそれよりも高くすることが好ましい。具
体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以
上とする。ＭはＩｎまたはＺｎよりも酸素と強く結合するため、酸素欠損が酸化物半導体
層に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体層１３１および
第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２よりも酸素欠損が生じにく
いということができる。
なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体
層１３３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ
、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ－Ｍ－Ｚｎ酸化物層であるとき、第
１の酸化物半導体層１３１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸
化物半導体層１３２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半
導体層１３３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１お
よびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／
ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上
とする。このとき、第２の酸化物半導体層１３２において、ｙ２がｘ２以上であるとトラ
ンジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると
、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であるこ
とが好ましい。
なお、本明細書において酸化物半導体層の組成を説明する原子数比には、母材料の原子数
比を示す意味も含まれる。酸化物半導体材料をターゲットとしてスパッタ法で成膜を行っ
た場合、スパッタガス種やその比率、ターゲットの密度、および成膜条件によって、成膜
される酸化物半導体層の組成が母材料のターゲットとは異なってしまうことがある。した
がって、本明細書では酸化物半導体層の組成を説明する原子数比には、母材料の原子数比
を含めることとする。例えば、成膜方法にスパッタ法を用いた場合に、原子数比が１：１
：１のＩｎ－Ｇａ－Ｚｎ酸化物膜とは、原子数比が１：１：１のＩｎ－Ｇａ－Ｚｎ酸化物
材料をターゲットに用いて成膜したＩｎ－Ｇａ－Ｚｎ酸化物膜と言い換えることができる
。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３におけるＺｎおよびＯを
除いた場合のＩｎとＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが
５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａ
ｔｏｍｉｃ％以上とする。また、第２の酸化物半導体層１３２におけるＺｎおよびＯを除
いた場合のＩｎとＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７
５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔ
ｏｍｉｃ％未満とする。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の厚さは、１ｎｍ以上１
００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体層
１３２の厚さは、１ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さ
らに好ましくは３ｎｍ以上５０ｎｍ以下とする。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体
層１３３には、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いる
ことができる。特に、第２の酸化物半導体層１３２にインジウムを含ませると、キャリア
移動度が高くなるため好ましい。
したがって、酸化物半導体層１３０を第１の酸化物半導体層１３１、第２の酸化物半導体
層１３２、第３の酸化物半導体層１３３の積層構造とすることで、第２の酸化物半導体層
１３２にチャネルを形成することができ、高い電界効果移動度および安定した電気特性を
有したトランジスタを形成することができる。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３
３のバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、第１
の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の
組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって
、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１
３３は組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面
において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく
連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の
井戸構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合
中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。
仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの
連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
例えば、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３にはＩｎ：Ｇａ
：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：６：４または１：９：
６（原子数比）、第２の酸化物半導体層１３２にはＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：
５：６、または３：１：２（原子数比）などのＩｎ－Ｇａ－Ｚｎ酸化物などを用いること
ができる。
酸化物半導体層１３０における第２の酸化物半導体層１３２はウェル（井戸）となり、酸
化物半導体層１３０を用いたトランジスタにおいて、チャネルは第２の酸化物半導体層１
３２に形成される。なお、酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変
化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。また
、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３と、酸化シリコン
膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る
。第１の酸化物半導体層１３１および第３の酸化物半導体層１３３があることにより、第
２の酸化物半導体層１３２と当該トラップ準位とを遠ざけることができる。
ただし、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の伝導帯下端の
エネルギーと、第２の酸化物半導体層１３２の伝導帯下端のエネルギーとの差が小さい場
合、第２の酸化物半導体層１３２の電子が該エネルギー差を越えてトラップ準位に達する
ことがある。電子がトラップ準位に捕獲されることで、絶縁膜界面にマイナスの固定電荷
が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、トランジスタのしきい値電圧の変動を低減するには、第１の酸化物半導体層
１３１および第３の酸化物半導体層１３３の伝導帯下端のエネルギーと、第２の酸化物半
導体層１３２の伝導帯下端のエネルギーとの間に一定以上の差を設けることが必要となる
。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより
好ましい。
また、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半
導体層１３３には、ｃ軸に配向した結晶層が含まれることが好ましい。当該結晶層が含ま
れる膜を用いることでトランジスタに安定した電気特性を付与することができる。
なお、酸化物半導体層１３０にＩｎ－Ｇａ－Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶
縁膜への拡散を防ぐために、第３の酸化物半導体層１３３は第２の酸化物半導体層１３２
よりもＩｎが少ない組成とすることが好ましい。
本発明の一態様のトランジスタは、上述した埋め込みチャネルであることに加え、図２に
示すように第３の酸化物半導体層１３３が第１の酸化物半導体層１３１と第２の酸化物半
導体層１３２の積層および下地絶縁膜１２０に接する微結晶層１３３ａと、当該微結晶層
の表面に対してｃ軸が垂直方向に配向する結晶層１３３ｂを有する構成となっている。
当該構造における酸化物半導体層（図２のＢ１－Ｂ２方向に相当）のバンド構造の詳細を
図３に示す。ここで、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化
シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は第１の酸化物半導体層１３１の伝導帯
下端のエネルギー、ＥｃＳ２は第２の酸化物半導体層１３２の伝導帯下端のエネルギー、
ＥｃＳ３は第３の酸化物半導体層１３３の伝導帯下端のエネルギーである。
ＥｃＳ１－ＥｃＳ２間、およびＥｃＳ３－ＥｃＳ２間ではエネルギーが急激に変化するこ
となく、その変化の始めおよび終わりでは、徐々に傾きが変わるように変化する。
これは、第１の酸化物半導体層１３１と第２の酸化物半導体層１３２の界面、および第３
の酸化物半導体層１３３と第２の酸化物半導体層１３２の界面において、組成物が相互拡
散し、第１の酸化物半導体層１３１と第２の酸化物半導体層１３２との間の組成、または
第３の酸化物半導体層１３３と第２の酸化物半導体層１３２との間の組成となる領域を形
成するためである。
このため、図３に示すように、第２の酸化物半導体層１３２に形成されるチャネルは、第
３の酸化物半導体層１３３と第２の酸化物半導体層１３２との界面から膜の中心方向に少
し離れた位置と、第１の酸化物半導体層１３１と第２の酸化物半導体層１３２の界面から
膜の中心方向に少し離れた位置との間の領域１３２ｂに形成される。したがって、当該い
ずれかの界面に欠陥や不純物が存在していたとしても、キャリアのトラップや再結合を抑
えることができる。
また、第３の酸化物半導体層１３３において、第１の酸化物半導体層１３１と第２の酸化
物半導体層１３２の積層に接する領域は微結晶層１３３ａであり、当該微結晶層はその上
部に形成される結晶層１３３ｂよりも密度が小さいことなどから、第２の酸化物半導体層
１３２の組成物が第３の酸化物半導体層１３３側へ拡散しやすくなる。したがって、第３
の酸化物半導体層１３３と第２の酸化物半導体層１３２との間の組成となる領域が増加す
る。そのため、第２の酸化物半導体層１３２に形成されるチャネルは、第３の酸化物半導
体層１３３と第２の酸化物半導体層１３２との界面から膜の中心方向にさらに離れた位置
に形成され、上述した界面に欠陥や不純物がある場合の不具合をより効果的に抑えること
ができる。
また、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２がｃ軸に配向した結晶
層で形成されている場合、微結晶層１３３ａは当該結晶層よりも密度が小さいため、比較
的酸素を拡散しやすいといえる。したがって、微結晶層１３３ａをパスとして、下地絶縁
膜１２０からチャネルとなる第２の酸化物半導体層１３２に効率よく酸素供給をすること
ができ、酸素欠損に酸素を補填することができる。
また、第３の酸化物半導体層１３３における結晶層１３３ｂは、微結晶層１３３ａの表面
に対して垂直方向にｃ軸配向する。そのため、第２の酸化物半導体層１３２の表面を曲面
を有するように形成することでｃ軸配向した結晶で第２の酸化物半導体層１３２のチャネ
ル領域を密に覆うことができる。
図４（Ａ）はトランジスタのチャネル幅方向において、曲面を有するように形成された第
２の酸化物半導体層１３２、当該第２の酸化物半導体層を覆う微結晶層１３３ａ、当該微
結晶層上に形成される結晶層１３３ｂの積層の一部における結晶構造を模式化した断面図
である。ここで、第２の酸化物半導体層１３２は第１の酸化物半導体層１３１（図示せず
）の表面に対して垂直方向にｃ軸に配向した結晶層とする。
図示するように第２の酸化物半導体層１３２の表面を曲面を有するように形成することで
、微結晶層１３３ａを介して当該曲面の表面に対して垂直方向にｃ軸配向した密な結晶層
１３３ｂを有する第３の酸化物半導体層１３３を形成することができる。したがって、第
３の酸化物半導体層１３３による第２の酸化物半導体層１３２からの酸素脱離を抑える効
果、または下地絶縁膜１２０から放出される酸素を閉じ込める効果を高めることができ、
第２の酸化物半導体層１３２の酸素欠損に効率よく酸素補填を行うことができる。
なお、第２の酸化物半導体層１３２の表面を曲面を有するように形成しない場合は、図４
（Ｂ）に示すように第３の酸化物半導体層１３３において、第２の酸化物半導体層１３２
の上部に形成される結晶層１３３ｂと側部に形成される結晶層１３３ｂとが交わる領域に
結晶が疎の領域２３３が形成される。そのため、第２の酸化物半導体層１３２が有する酸
素、および下地絶縁膜１２０から第２の酸化物半導体層１３２に供給される酸素が領域２
３３を通じて放出されやすくなる。したがって、第２の酸化物半導体層１３２の酸素欠損
に効率よく酸素補填を行うことができなくなる。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するため
には、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真
性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度
が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満である
こと、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある
。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の
酸化物半導体層１３３の層中や、それぞれの界面において不純物濃度を低減させることが
好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導
体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を
１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが
好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸
化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５
×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以
下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していること
が好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、
酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有しているこ
とが好ましい。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物
半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないため
には、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域
において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とす
る部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または
、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満
、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔ
ｏｍｓ／ｃｍ３未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５
Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流
を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるた
め、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジ
スタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート
絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱
が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも
、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる
。
ソース電極層１４０およびドレイン電極層１５０には、酸素と結合し易い導電材料を用い
ることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いること
ができる。上記材料において、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較
的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結
合しやすい導電材料には、酸素が拡散しやすい材料も含まれる。
酸素と結合しやすい導電材料と酸化物半導体層を接触させると、酸化物半導体層中の酸素
が、酸素と結合しやすい導電材料側に拡散する現象が起こる。当該現象は、温度が高いほ
ど顕著に起こる。トランジスタの作製工程には加熱工程があることから、上記現象により
、酸化物半導体層のソース電極層またはドレイン電極層と接触した近傍の領域に酸素欠損
が発生し、膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ
型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとし
て作用させることができる。
上記ｎ型化した領域は、図５のトランジスタの拡大断面図（チャネル長方向の断面の一部
、ソース電極層１４０近傍）に示される。第１の酸化物半導体層１３１中および第２の酸
化物半導体層１３２中に点線で示される境界１３５は、真性半導体領域とｎ型半導体領域
の境界である。第１の酸化物半導体層１３１および第２の酸化物半導体層１３２において
、ソース電極層１４０に接触した近傍の領域がｎ型化した領域となる。なお、境界１３５
は模式的に示したものであり、実際には明瞭ではない場合がある。また、図５では、境界
１３５の一部が第２の酸化物半導体層１３２中で横方向に延びているように位置している
状態を示したが、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２のソー
ス電極層１４０と下地絶縁膜１２０で挟まれた領域の膜厚方向全体がｎ型化することもあ
る。
なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ
型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、
トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御がで
きない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成す
る場合は、ソース電極層およびドレイン電極層に酸素と結合しやすい導電材料を用いるこ
とが必ずしも好ましいとはいえない。
このような場合にはソース電極層１４０およびドレイン電極層１５０には、上述した材料
よりも酸素と結合しにくい導電材料を用いることもできる。当該導電材料としては、例え
ば、窒化タンタル、窒化チタン、金、白金、パラジウムまたはルテニウムを含む材料など
を用いることができる。なお、当該導電材料が第２の酸化物半導体層１３２と接触する場
合は、ソース電極層１４０およびドレイン電極層１５０を、当該導電材料と前述した酸素
と結合しやすい導電材料を積層する構成としてもよい。
ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび
酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜１６０は
上記材料の積層であってもよい。
ゲート電極層１７０には、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ
、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、当該ゲート電極層は、
上記材料の積層であってもよい。また、当該ゲート電極層には、窒素を含んだ導電膜を用
いてもよい。
ゲート絶縁膜１６０、およびゲート電極層１７０上には絶縁層１８０が形成されているこ
とが好ましい。当該絶縁層には、酸化アルミニウムを用いることが好ましい。酸化アルミ
ニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断
効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製
後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物
半導体層１３０への混入防止、酸化物半導体層１３０を構成する主成分材料である酸素の
酸化物半導体層からの放出防止、下地絶縁膜１２０からの酸素の不必要な放出防止の効果
を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸
素を酸化物半導体層中に拡散させることもできる。
また、絶縁層１８０上には絶縁層１８５が形成されていることが好ましい。当該絶縁層に
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８５は過剰酸素を有することが好ましい。過剰酸素を含む絶縁層とは、
加熱処理などによって酸素を放出することができる絶縁層をいう。例えば、表面温度が１
００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われる昇
温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔ
ｏｍｓ／ｃｍ３以上である膜とする。当該絶縁層から放出される酸素はゲート絶縁膜１６
０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることか
ら、チャネル形成領域に酸素欠損が形成された場合においても酸素を補填することができ
る。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅
の縮小に直接起因するオン電流の低下は著しい。
しかしながら、本発明の一態様のトランジスタでは、前述したように、第２の酸化物半導
体層１３２のチャネルが形成される領域を覆うように第３の酸化物半導体層１３３が形成
されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チ
ャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トラ
ンジスタの電界効果移動度を高くすることができる。
また、本発明の一態様のトランジスタは、図２のチャネル幅方向の断面図に示すような、
チャネル幅方向における第２の酸化物半導体層１３２の上面の長さ（ＷＴ）が当該酸化物
半導体層の膜厚と同じ程度にまで縮小された構造において、特に電気特性を向上させるこ
とができる。
例えば、図２に示すようなトランジスタにおいて、ＷＴが上記のように小さい場合、ゲー
ト電極層１７０から第２の酸化物半導体層１３２の側面に印加される電界は第２の酸化物
半導体層１３２の全体に及ぶため、第２の酸化物半導体層１３２の側面にも上面に形成さ
れるチャネルと同等のチャネルが形成される。
ＷＴが小さいトランジスタの場合、チャネル幅はＷＴとチャネル幅方向における第２の酸
化物半導体層１３２の側面の長さ（ＷＳ１、ＷＳ２）の和（ＷＴ＋ＷＳ１＋ＷＳ２）と定
義することができ、当該トランジスタには当該チャネル幅に応じたオン電流が流れる。ま
た、ＷＴが極めて小さい場合は第２の酸化物半導体層１３２全体に電流が流れるようにな
る。
すなわち、本発明の一態様を用いたＷＴが小さいトランジスタでは、キャリアの散乱を抑
える効果とチャネル幅を拡大する効果を併せ持つことから、従来のトランジスタよりもオ
ン電流を高くすることができる。
なお、ＷＳ１＝ＷＳ２＝ＷＳとするとき、トランジスタのオン電流を効率よく向上させる
には０．３ＷＳ≦ＷＴ≦３ＷＳ（ＷＴは０．３ＷＳ以上３ＷＳ以下）とする。また、好ま
しくはＷＴ／ＷＳ＝０．５以上１．５以下とし、より好ましくはＷＴ／ＷＳ＝０．７以上
１．３以下とする。ＷＴ／ＷＳ＞３の場合は、Ｓ値やオフ電流が増加することがある。
したがって、本発明の一態様のトランジスタは、トランジスタが微細化された場合におい
ても十分に高いオン電流を得ることができる。
また、本発明の一態様のトランジスタは、第２の酸化物半導体層１３２を第１の酸化物半
導体層１３１上に形成することで界面準位を形成しにくくする効果や、第２の酸化物半導
体層１３２を三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効
果などを併せて有する。そのため、第２の酸化物半導体層１３２は第１の酸化物半導体層
１３１と第３の酸化物半導体層１３３で取り囲まれた構造となり、上述したトランジスタ
のオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値を小さくすることができる。
したがって、Ｉｃｕｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、半導体装
置の消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化す
ることから、半導体装置の長期信頼性を向上させることができる。
また、本発明の一態様のトランジスタは、図６に示すように、酸化物半導体層１３０と基
板１１０との間に導電膜１７２を備えていてもよい。当該導電膜を第２のゲート電極とし
て用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。オ
ン電流を増加させるには、例えば、ゲート電極層１７０と導電膜１７２を同電位とし、デ
ュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うに
は、ゲート電極層１７０とは異なる定電位を導電膜１７２に供給すればよい。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した図１に示すトランジスタ１００の作製方法に
ついて、図７および図８を用いて説明する。
基板１１０には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いる
ことができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が
設けられたものを用いてもよい。
下地絶縁膜１２０は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、
酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
および酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミ
ニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用い
て形成することができる。また、上記材料の積層であってもよく、少なくとも酸化物半導
体層１３０と接する上層は酸化物半導体層１３０への酸素の供給源となりえる過剰な酸素
を含む材料で形成することが好ましい。
また、下地絶縁膜１２０にイオン注入法、イオンドーピング法、プラズマイマージョンイ
オンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することに
よって、下地絶縁膜１２０から酸化物半導体層１３０への酸素の供給をさらに容易にする
ことができる。
なお、基板１１０の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡
散の影響が無い場合は、下地絶縁膜１２０を設けない構成とすることができる。
次に、下地絶縁膜１２０上に第１の酸化物半導体層１３１となる第１の酸化物半導体膜３
３１および第２の酸化物半導体層１３２となる第２の酸化物半導体膜３３２をスパッタリ
ング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜する（図７（Ａ）参
照）。
次に、第１の酸化物半導体膜３３１および第２の酸化物半導体膜３３２を選択的にエッチ
ングすることで第１の酸化物半導体層１３１および第２の酸化物半導体層１３２を形成す
る（図７（Ｂ）参照）。このとき、図示するように下地絶縁膜１２０を若干過度にエッチ
ングしてもよい。下地絶縁膜１２０を過度にエッチングすることで、後に形成するゲート
電極で第２の酸化物半導体層１３２を覆いやすくすることができる。また、トランジスタ
のチャネル幅方向における断面においては、第２の酸化物半導体層１３２の上面から側面
にかけて曲率を有するような形状とする。
なお、第１の酸化物半導体膜３３１および第２の酸化物半導体膜３３２を選択的にエッチ
ングする際に、フォトレジストのみでなく金属膜等のハードマスクを用いてもよい。また
、当該金属膜上に有機樹脂を形成してもよい。例えば、当該金属膜として、５ｎｍ程度の
タングステン膜などを用いることができる。
また、上記エッチングの方法としては、第１の酸化物半導体膜３３１および第２の酸化物
半導体膜３３２のエッチングレートの差が小さいドライエッチング法を用いることが好ま
しい。
第１の酸化物半導体層１３１および第２の酸化物半導体層１３２の積層において連続接合
を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えば
スパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが好まし
い。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可
能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排
気（５×１０－７Ｐａ以上１×１０－４Ｐａ以下程度まで）できること、かつ、成膜され
る基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、
ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分
や水分等を含む気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは
、露点が－４０℃以下、好ましくは－８０℃以下、より好ましくは－１００℃以下にまで
高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な限
り防ぐことができる。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および後の工程で形成され
る第３の酸化物半導体層１３３には、実施の形態１で説明した材料を用いることができる
。例えば、第１の酸化物半導体層１３１にＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：３：４、
１：３：３または１：３：２［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物、第２の酸化物半導
体層１３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１、または５：５：６［原子数比］のＩｎ－Ｇ
ａ－Ｚｎ酸化物、第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：３
：４、１：３：３または１：３：２［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物を用いること
ができる。
また、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物
半導体層１３３として用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ
）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが
好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすた
め、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ－Ｚｎ酸化物
、Ｓｎ－Ｚｎ酸化物、Ａｌ－Ｚｎ酸化物、Ｚｎ－Ｍｇ酸化物、Ｓｎ－Ｍｇ酸化物、Ｉｎ－
Ｍｇ酸化物、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ａｌ－Ｚｎ酸化物、Ｉ
ｎ－Ｓｎ－Ｚｎ酸化物、Ｓｎ－Ｇａ－Ｚｎ酸化物、Ａｌ－Ｇａ－Ｚｎ酸化物、Ｓｎ－Ａｌ
－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ｚｎ酸化物、Ｉｎ－Ｌａ－Ｚｎ酸化物、Ｉｎ－Ｃｅ－Ｚｎ酸
化物、Ｉｎ－Ｐｒ－Ｚｎ酸化物、Ｉｎ－Ｎｄ－Ｚｎ酸化物、Ｉｎ－Ｓｍ－Ｚｎ酸化物、Ｉ
ｎ－Ｅｕ－Ｚｎ酸化物、Ｉｎ－Ｇｄ－Ｚｎ酸化物、Ｉｎ－Ｔｂ－Ｚｎ酸化物、Ｉｎ－Ｄｙ
－Ｚｎ酸化物、Ｉｎ－Ｈｏ－Ｚｎ酸化物、Ｉｎ－Ｅｒ－Ｚｎ酸化物、Ｉｎ－Ｔｍ－Ｚｎ酸
化物、Ｉｎ－Ｙｂ－Ｚｎ酸化物、Ｉｎ－Ｌｕ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ酸化
物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ａｌ
－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ酸化物を用いる
ことができる。
なお、ここで、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていても
よい。また、本明細書においては、Ｉｎ－Ｇａ－Ｚｎ酸化物で構成した膜をＩＧＺＯ膜と
も呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの
金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且
つ、ｎは整数）で表記される材料を用いてもよい。
ただし、実施の形態１に詳細を記したように、第１の酸化物半導体層１３１および第３の
酸化物半導体層１３３は、第２の酸化物半導体層１３２よりも電子親和力が小さくなるよ
うに材料を選択する。
なお、酸化物半導体層の成膜には、スパッタ法を用いることが好ましい。スパッタ法とし
ては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３
３としてＩｎ－Ｇａ－Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：
Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝５：５：６、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：３：３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：
３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：
Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：
１：２のいずれかの材料を用い、第１の酸化物半導体層１３１および第３の酸化物半導体
層１３３の電子親和力が第２の酸化物半導体層１３２よりも小さくなるようにすればよい
。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ－Ａ）２＋（ｂ－Ｂ）２＋
（ｃ－Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
また、第２の酸化物半導体層１３２は、第１の酸化物半導体層１３１および第３の酸化物
半導体層１３３よりもインジウムの含有量を多くするとよい。酸化物半導体では主として
重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、よ
り多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同
等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の酸化物
半導体層１３２にインジウムの含有量が多い酸化物を用いることで、高い移動度のトラン
ジスタを実現することができる。
以下では、酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で
配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ－ＯＳ膜について説明する。
ＣＡＡＣ－ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ
－ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方
体内に収まる大きさの場合も含まれる。
ＣＡＡＣ－ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ－ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ－ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ－ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜
のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ－ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ－ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状
に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ－ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ－ＯＳ膜
の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳ膜の被形
成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ－ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ－ＯＳ膜
の結晶部が、ＣＡＡＣ－ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ－ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ－ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
また、ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体膜を、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ－ＯＳ膜は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ－ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ－ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。
）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に
対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ
以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポ
ットが観測される。また、ｎｃ－ＯＳ膜に対しナノビーム電子線回折を行うと、円を描く
ように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ－ＯＳ膜に対
しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合
がある。
ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ－ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ－Ｏ
Ｓ膜は、ＣＡＡＣ－ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ－ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ－ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、
スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突す
ると、スパッタ用ターゲットに含まれる結晶領域がａ－ｂ面から劈開し、ａ－ｂ面に平行
な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場
合、当該平板状またはペレット状のスパッタ粒子は帯電しているためプラズマ中で凝集せ
ず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ－ＯＳ膜を成膜することができる。
第２の酸化物半導体層１３２がＩｎ－Ｍ－Ｚｎ酸化物層（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、
Ｃｅ、またはＮｄ）の場合、第２の酸化物半導体層１３２を成膜するために用いるスパッ
タ用ターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ａ１：ｂ１：ｃ１とす
ると、ａ１／ｂ１は、１／３以上６以下、さらには１以上６以下であって、ｃ１／ｂ１は
、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｃ１／ｂ１を
１以上６以下とすることで、第２の酸化物半導体層１３２としてＣＡＡＣ－ＯＳ膜が形成
されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝
１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝５：５：６等がある。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３がＩｎ－Ｍ－Ｚｎ酸化物
層（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第１の酸化物半導体層１
３１および第３の酸化物半導体層１３３を成膜するために用いるスパッタ用ターゲットに
おいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ａ２：ｂ２：ｃ２とすると、ａ２／ｂ２
＜ａ１／ｂ１であって、ｃ２／ｂ２は、１／３以上６以下、さらには１以上６以下である
ことが好ましい。なお、ｃ２／ｂ２を１以上６以下とすることで、第１の酸化物半導体層
１３１および第３の酸化物半導体層１３３としてＣＡＡＣ－ＯＳ膜が形成されやすくなる
。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉ
ｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６
等がある。
第２の酸化物半導体層１３２の形成後に、第１の加熱処理を行ってもよい。第１の加熱処
理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活
性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。
また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素
を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理に
よって、第２の酸化物半導体層１３２の結晶性を高め、さらに下地絶縁膜１２０、第１の
酸化物半導体層１３１から水素や水などの不純物を除去することができる。なお、第２の
酸化物半導体層１３２を形成するエッチングの前に第１の加熱工程を行ってもよい。
次に、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２上にソース電極層
１４０およびドレイン電極層１５０となる第１の導電膜を形成する。第１の導電膜として
は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を
用いることができる。例えば、スパッタ法などにより１００ｎｍのチタン膜を形成する。
または、ＣＶＤ法によりタングステン膜を形成してもよい。
次に、第１の導電膜を第２の酸化物半導体層１３２上で分断するようにエッチングし、ソ
ース電極層１４０およびドレイン電極層１５０を形成する（図７（Ｃ）参照）。このとき
、第１の導電膜の過度のエッチングによって、第２の酸化物半導体層１３２の一部がエッ
チングされた形状となってもよい。
次に、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、ソース電極層１４０
およびドレイン電極層１５０上に、第３の酸化物半導体層１３３となる第３の酸化物半導
体膜３３３を形成する。このとき、第３の酸化物半導体膜３３３の第２の酸化物半導体層
１３２との界面近傍は微結晶層とし、当該微結晶層上はｃ軸配向した結晶層とする。
なお、第３の酸化物半導体膜３３３の形成後に第２の加熱処理を行ってもよい。第２の加
熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、第
３の酸化物半導体膜３３３から水素や水などの不純物を除去することができる。また、第
１の酸化物半導体層１３１および第２の酸化物半導体層１３２から、さらに水素や水など
の不純物を除去することができる。
次に、第３の酸化物半導体膜３３３上にゲート絶縁膜１６０となる絶縁膜３６０を形成す
る。絶縁膜３６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化
シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イ
ットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸
化タンタルなどを用いることができる。なお、絶縁膜３６０は、上記材料の積層であって
もよい。絶縁膜３６０は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法な
どを用いて形成することができる。
次に、絶縁膜３６０上にゲート電極層１７０となる第２の導電膜３７０を形成する（図８
（Ａ）参照）。第２の導電膜３７０としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ
、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いるこ
とができる。第２の導電膜３７０は、スパッタ法やＣＶＤ法などにより形成することがで
きる。また、第２の導電膜３７０としては、窒素を含んだ導電膜を用いてもよく、上記材
料を含む導電膜と窒素を含んだ導電膜の積層を用いてもよい。
次に、ゲート電極層１７０を形成するためのレジストマスクを用いて、第２の導電膜３７
０を選択的にエッチングし、ゲート電極層１７０を形成する。
続いて、上記レジストマスクまたはゲート電極層１７０をマスクとして絶縁膜３６０を選
択的にエッチングし、ゲート絶縁膜１６０を形成する。
続いて、上記レジストマスクまたはゲート電極層１７０をマスクとして第３の酸化物半導
体膜３３３をエッチングし、第３の酸化物半導体層１３３を形成する（図８（Ｂ）参照）
。
上記、第２の導電膜３７０、絶縁膜３６０、および第３の酸化物半導体膜３３３のエッチ
ングは各層毎に行ってもよいし、連続で行ってもよい。また、エッチング方法はドライエ
ッチング、ウエットエッチングのどちらを用いてもよく、各層毎に適切なエッチング方法
を選択してもよい。
次に、ソース電極層１４０、ドレイン電極層１５０、およびゲート電極層１７０上に絶縁
層１８０および絶縁層１８５を形成する（図８（Ｃ）参照）。絶縁層１８０および絶縁層
１８５は、下地絶縁膜１２０と同様の材料、方法を用いて形成することができる。なお、
絶縁層１８０には酸化アルミニウムを用いることが特に好ましい。
また、絶縁層１８０にイオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによっ
て、絶縁層１８０から酸化物半導体層１３０への酸素の供給をさらに容易にすることがで
きる。
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件
で行うことができる。第３の加熱処理により、下地絶縁膜１２０、ゲート絶縁膜１６０、
絶縁層１８０から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠損を低
減することができる。
以上の工程で、図１に示すトランジスタ１００を作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態３）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装
置）の一例を、図面を用いて説明する。
図９（Ａ）に半導体装置の断面図、図９（Ｂ）に半導体装置の回路図をそれぞれ示す。
図９（Ａ）および図９（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトラ
ンジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３３００、およ
び容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態１
で説明したトランジスタ１００を用いることができる。
また、容量素子３４００は、一方の電極をトランジスタ３３００のソース電極層またはド
レイン電極層、他方の電極をトランジスタ３３００のゲート電極層、誘電体をトランジス
タ３３００のゲート絶縁膜１６０および第３の酸化物半導体層１３３と同じ材料を用いる
構造とすることで、トランジスタ３３００と同時に形成することができる。
ここで、第１の半導体材料と第２の半導体材料は異なるエネルギーギャップを持つ材料と
することが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリ
コンなど）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることが
できる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方
で、酸化物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷
保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報
を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる
他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成
をここで示すものに限定する必要はない。
図９（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、結晶性シリコンなど
）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように
設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上
に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。
なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、
便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トラ
ンジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層
やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との
記載には、ソース領域が含まれうる。
基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１００が設けら
れており、トランジスタ３２００を覆うように絶縁層３１５０が設けられている。なお、
素子分離絶縁層３１００は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉ
ｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの
素子分離技術を用いて形成することができる。
例えば、結晶性シリコン基板を用いた場合、トランジスタ３２００は高速動作が可能とな
る。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報
の読み出しを高速に行うことができる。
絶縁層３１５０上にはトランジスタ３３００が設けられ、そのソース電極層またはドレイ
ン電極層と電気的に接続する配線は、容量素子３４００の一方の電極として作用する。ま
た、当該配線は、トランジスタ３２００のゲート電極層と電気的に接続される。
図９（Ａ）に示すトランジスタ３３００は、酸化物半導体層にチャネルが形成されるトッ
プゲート型トランジスタである。トランジスタ３３００は、オフ電流が小さいため、これ
を用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレ
ッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶
装置とすることが可能となるため、消費電力を十分に低減することができる。
また、トランジスタ３３００と重畳するように絶縁層３１５０を介して電極３２５０が設
けられている。当該電極を第２のゲート電極として適切な電位を供給することで、トラン
ジスタ３３００のしきい値電圧を制御することができる。また、トランジスタ３３００の
長期信頼性を高めることができる。また、当該電極をトランジスタ３３００のゲート電極
と同電位として動作させることでオン電流を増加させることができる。なお、電極３２５
０を設けない構成とすることもできる。
図９（Ａ）に示すように、トランジスタ３２００を形成する基板上にトランジスタ３３０
０および容量素子３４００を形成することができるため、半導体装置の集積度を高めるこ
とができる。
図９（Ａ）に対応する回路構成の一例を図９（Ｂ）に示す。
図９（Ｂ）において、第１の配線３００１はトランジスタ３２００のソース電極層と電気
的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極層と電気的に
接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極層また
はドレイン電極層の一方と電気的に接続され、第４の配線３００４はトランジスタ３３０
０のゲート電極層と電気的に接続されている。そして、トランジスタ３２００のゲート電
極層、およびトランジスタ３３００のソース電極層またはドレイン電極層の他方は、容量
素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００
の電極の他方と電気的に接続されている。なお、電極３２５０に相当する要素は図示して
いない。
図９（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極層の電位が保持可
能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極層、お
よび容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極層に
は、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える
電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるもの
とする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる
電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００
のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電
極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジス
タ３２００のゲート電極層に保持された電荷量に応じて、第２の配線３００２は異なる電
位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２０
０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖ
ｔｈ＿Ｈは、トランジスタ３２００のゲート電極層にＬｏｗレベル電荷が与えられている
場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしき
い値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３０
０５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶ
ｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極層に与え
られた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられて
いた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジス
タ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の
配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ
状態」のままである。このため、第２の配線３００２の電位を判別することで、保持され
ている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿
Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極層の状態に
かかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌ
より大きい電位を第５の配線３００５に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が生じにくい。すなわち、開示する発明に係る半導体装
置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼
性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書
き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体
装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態４）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について
、実施の形態３に示した構成と異なる半導体装置の説明を行う。
図１０は、半導体装置の回路構成の一例である。当該半導体装置において、第１の配線４
５００とトランジスタ４３００のソース電極層とは電気的に接続され、第２の配線４６０
０とトランジスタ４３００のゲート電極層とは電気的に接続され、トランジスタ４３００
のドレイン電極層と容量素子４４００の第１の端子とは電気的に接続されている。なお、
当該半導体装置に含まれるトランジスタ４３００としては、実施の形態１で説明したトラ
ンジスタ１００を用いることができる。なお、第１の配線４５００はビット線、第２の配
線４６００はワード線としての機能を有することができる。
当該半導体装置（メモリセル４２５０）は、図９に示すトランジスタ３３００および容量
素子３４００と同様の接続形態とすることができる。したがって、容量素子４４００は、
実施の形態３で説明した容量素子３４００と同様に、トランジスタ４３００の作製工程に
て同時に作製することができる。
次に、図１０に示す半導体装置（メモリセル４２５０）に、情報の書き込みおよび保持を
行う場合について説明する。
まず、第２の配線４６００にトランジスタ４３００がオン状態となる電位を供給し、トラ
ンジスタ４３００をオン状態とする。これにより、第１の配線４５００の電位が、容量素
子４４００の第１の端子に与えられる（書き込み）。その後、第２の配線４６００の電位
を、トランジスタ４３００がオフ状態となる電位として、トランジスタ４３００をオフ状
態とすることにより、容量素子４４００の第１の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ４３００は、オフ電流が極めて小さいという特徴を有
している。このため、トランジスタ４３００をオフ状態とすることで、容量素子４４００
の第１の端子の電位（あるいは、容量素子４４００に蓄積された電荷）を極めて長時間に
わたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ４３００がオン状態となると、浮
遊状態である第１の配線４５００と容量素子４４００とが導通し、第１の配線４５００と
容量素子４４００の間で電荷が再分配される。その結果、第１の配線４５００の電位が変
化する。第１の配線４５００の電位の変化量は、容量素子４４００の第１の端子の電位（
あるいは容量素子４４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子４４００の第１の端子の電位をＶ、容量素子４４００の容量をＣ、第１
の配線４５００が有する容量成分をＣＢ、電荷が再分配される前の第１の配線４５００の
電位をＶＢ０とすると、電荷が再分配された後の第１の配線４５００の電位は、（ＣＢ×
ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５０の状態として
、容量素子４４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合の第１の配線４５００の電位（＝（ＣＢ×ＶＢ０＋Ｃ
×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第１の配線４５００の電位
（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第１の配線４５００の電位を所定の電位と比較することで、情報を読み出すこと
ができる。
このように、図１０に示す半導体装置（メモリセル４２５０）は、トランジスタ４３００
のオフ電流が極めて小さいという特徴から、容量素子４４００に蓄積された電荷は長時間
にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、
リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減
することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を
保持することが可能である。
図１０に示したメモリセル４２５０は、メモリセル４２５０を駆動させるための駆動回路
が形成された基板を積層することが好ましい。メモリセル４２５０と駆動回路を積層する
ことで、半導体装置の小型化を図ることができる。なお、積層するメモリセル４２５０お
よび駆動回路の数は限定しない。
駆動回路に含まれるトランジスタは、トランジスタ４３００とは異なる半導体材料を用い
ることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリ
コン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好ま
しい。このような半導体材料を用いたトランジスタは、酸化物半導体を用いたトランジス
タよりも高速動作が可能であり、メモリセル４２５０の駆動回路の構成に用いることが適
している。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体
装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態５）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図面
を参照して説明する。
図１１（Ａ）に半導体装置の回路図を、図１１（Ｃ）、（Ｄ）に半導体装置の断面図をそ
れぞれ示す。図１１（Ｃ）、（Ｄ）はそれぞれ、左側にトランジスタ２１００のチャネル
長方向の断面図を示し、右側にチャネル幅方向の断面図を示している。また回路図には、
酸化物半導体が適用されたトランジスタであることを明示するために、「ＯＳ」の記載を
付している。
図１１（Ｃ）、（Ｄ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジス
タ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有する。こ
こでは、第２の半導体材料を用いたトランジスタ２１００として、実施の形態１で例示し
たトランジスタ１００を適用した例について説明する。
ここで、第１の半導体材料と第２の半導体材料は異なるエネルギーギャップを持つ材料と
することが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリ
コン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など
）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。
酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が
容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
ここでは、トランジスタ２２００がｐチャネル型のトランジスタであるものとして説明す
るが、ｎチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでもな
い。また、酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる他は、
半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここ
で示すものに限定する必要はない。
図１１（Ａ）、（Ｃ）、（Ｄ）に示す構成は、ｐチャネル型のトランジスタとｎチャネル
型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続した、いわゆるＣＭＯ
Ｓ回路の構成例について示している。
本発明の一態様の酸化物半導体が適用されたトランジスタは、オン電流が高められている
ため、回路の高速動作が可能となる。
図１１（Ｃ）に示す構成では、トランジスタ２２００の上部に、絶縁層２２０１を介して
トランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２
１００の間には複数の配線２２０２が設けられている。また各種絶縁層に埋め込まれた複
数のプラグ２２０３により、上部と下部にそれぞれ設けられた配線や電極が電気的に接続
されている。また、トランジスタ２１００を覆う絶縁層２２０４と、絶縁層２２０４上に
配線２２０５と、トランジスタの一対の電極と同一の導電膜を加工して形成された配線２
２０６と、が設けられている。
このように、２つのトランジスタを積層することにより、回路の占有面積が低減され、よ
り高密度に複数の回路を配置することができる。
図１１（Ｃ）では、トランジスタ２１００のソースまたはドレインの一方と、トランジス
タ２２００のソースまたはドレインの一方が配線２２０２やプラグ２２０３によって電気
的に接続されている。また、トランジスタ２１００のゲートは、配線２２０５、配線２２
０６、プラグ２２０３および配線２２０２などを経由して、トランジスタ２２００のゲー
トと電気的に接続されている。
図１１（Ｄ）に示す構成では、トランジスタ２１００のゲート絶縁膜にプラグ２２０３を
埋め込むための開口部が設けられ、トランジスタ２１００のゲートとプラグ２２０３とが
接する構成となっている。このような構成とすることで回路の集積化が容易であるのに加
え、図１１（Ｃ）に示す構成と比較して経由する配線やプラグの数や長さを低減できるた
め、回路をより高速に動作させることができる。
ここで、図１１（Ｃ）、（Ｄ）に示す構成において、トランジスタ２１００やトランジス
タ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができ
る。例えば図１１（Ｂ）に示すように、それぞれのトランジスタのソースとドレインを接
続した回路構成とすることにより、いわゆるアナログスイッチとして機能させることがで
きる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態６）
本実施の形態では、本発明の一態様のトランジスタを用いた対象物の情報を読み取るイメ
ージセンサ機能を有する半導体装置について説明する。
図１２に、イメージセンサ機能を有する半導体装置の等価回路の一例を示す。
フォトダイオード６１０は、一方の電極がフォトダイオードリセット信号線６６１に、他
方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０
は、ソースまたはドレインの一方がフォトセンサ基準信号線６７２に、ソースまたはドレ
インの他方がトランジスタ６５０のソースまたはドレインの一方に電気的に接続されてい
る。トランジスタ６５０は、ゲートがゲート信号線６６２に、ソースまたはドレインの他
方がフォトセンサ出力信号線６７１に電気的に接続されている。
フォトダイオード６１０には、例えば、ｐ型の導電型を有する半導体層と、高抵抗な（ｉ
型の導電型を有する）半導体層と、ｎ型の導電型を有する半導体層を積層するｐｉｎ型の
フォトダイオードを適用することができる。
フォトダイオード６１０に入射する光を検出することによって、被検出物の情報を読み取
ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用い
ることもできる。
なお、トランジスタ６４０およびトランジスタ６５０には、実施の形態１に示した、酸化
物半導体にチャネルが形成されるトランジスタ１００を用いることができる。図１２では
、トランジスタ６４０およびトランジスタ６５０が、酸化物半導体を含むことを明確に判
明できるよう、トランジスタの記号に「ＯＳ」と付記している。トランジスタ６４０およ
びトランジスタ６５０は、オン電流が高く、電気的特性変動が抑制された電気的に安定な
トランジスタである。該トランジスタを含むことで、図１２で示すイメージセンサ機能を
有する半導体装置として信頼性の高い半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態７）
実施の形態１および２で説明したトランジスタは、表示装置、記憶装置、ＣＰＵ、ＤＳＰ
（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ－ＩＤ（Ｒａｄ
ｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、インバータ、イメージセ
ンサなどの半導体装置に応用することができる。本実施の形態では、上記半導体装置を有
する電子機器の例について説明する。
上記半導体装置を有する電子機器としては、テレビ、モニタ等の表示装置、照明装置、パ
ーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレー
ヤ、ラジオ、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話
、トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻
訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ
、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディ
ショナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵
庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線
診断装置等の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、
防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、
エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられ
る。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推
進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば
、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラ
グインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、
電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、
小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機
や惑星探査機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図１３に示す。
図１３（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み
込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力
することが可能である。本発明の一態様のトランジスタを有する記憶装置は、表示部８０
０２を動作するための駆動回路に用いることが可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを
備えていてもよい。ＣＰＵ８００４やメモリに、本発明の一態様のトランジスタを有する
ＣＰＵ、記憶装置を用いることができる。
図１３（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出部
８１０２と、マイクロコンピュータ８１０１を用いた電子機器の一例である。マイクロコ
ンピュータ８１０１は、本発明の一態様のトランジスタを有する記憶装置、ＣＰＵを含む
。
また、図１３（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディシ
ョナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電子
機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰ
Ｕ８２０３等を有する。図１３（Ａ）においては、ＣＰＵ８２０３が、室内機８２００に
設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられてい
てもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けら
れていてもよい。本発明の一態様のトランジスタをエアコンディショナーのＣＰＵに用い
ることによって省電力化を図ることができる。
また、図１３（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジ
スタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、電気冷凍冷蔵
庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０
４等を有する。図１３（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられて
いる。本発明の一態様のトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用い
ることによって省電力化が図れる。
図１３（Ｂ）、（Ｃ）には、電子機器の一例である電気自動車の例を示す。電気自動車９
７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９７
０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示し
ないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。本発明の
一態様のトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図
れる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、
を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情
報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる
負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０２
は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギ
ーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図
示していないが、直流を交流に変換するインバータも内蔵される。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
本実施例では、実施の形態１で説明した酸化物半導体層の積層状態を観察した結果につい
て詳細を説明する。
図１４は本実施例で用いたサンプルの構造を示す断面図である。当該サンプルは、基板４
１０上の下地絶縁膜４２０、当該下地絶縁膜上の第１の酸化物半導体層４３１および第２
の酸化物半導体層４３２からなる積層、および当該積層上に形成された第３の酸化物半導
体層４３３を有する。なお、第１の酸化物半導体層４３１、第２の酸化物半導体層４３２
、および第３の酸化物半導体層４３３は、実施の形態１で示した第１の酸化物半導体層１
３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３にそれぞれ相当
する。
次に、図１４に示すサンプルの作製方法を説明する。
まず、基板４１０としてシリコンウェハを用い、当該シリコンウェハを熱酸化することに
より下地絶縁膜４２０となるシリコン酸化膜を形成した。
次に、下地絶縁膜４２０上にＩｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）の第１のＩｎ－
Ｇａ－Ｚｎ酸化物膜、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の第２のＩｎ－Ｇａ－
Ｚｎ酸化物膜をスパッタ法により連続成膜した。なお、第１のＩｎ－Ｇａ－Ｚｎ酸化物膜
および第２のＩｎ－Ｇａ－Ｚｎ酸化物膜の膜厚は、それぞれ２０ｎｍ、１５ｎｍとした。
第１のＩｎ－Ｇａ－Ｚｎ酸化物膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４（原子数
比）のφ８インチＩｎ－Ｇａ－Ｚｎ酸化物をターゲットとし、スパッタガスをアルゴン：
酸素＝２：１（流量比）、成膜圧力を０．４Ｐａ、投入電力を０．５ｋＷ（ＤＣ）、ター
ゲット－基板間距離を６０ｍｍ、基板温度２００℃とした。
また、第２のＩｎ－Ｇａ－Ｚｎ酸化物膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（
原子数比）のφ８インチＩｎ－Ｇａ－Ｚｎ酸化物をターゲットとし、スパッタガスをアル
ゴン：酸素＝２：１（流量比）、成膜圧力を０．４Ｐａ、投入電力を０．５ｋＷ（ＤＣ）
、ターゲット－基板間距離を６０ｍｍ、基板温度３００℃とした。
次に、第１のＩｎ－Ｇａ－Ｚｎ酸化物膜および第２のＩｎ－Ｇａ－Ｚｎ酸化物膜を４５０
℃、窒素雰囲気で１時間の熱処理を行い、さらに４５０℃、酸素雰囲気で１時間の熱処理
を行った。
次に、第２のＩｎ－Ｇａ－Ｚｎ酸化物膜上に５ｎｍのタングステン膜および２０ｎｍの有
機樹脂を形成し、電子ビーム露光でレジストマスクを形成した。
そして、当該レジストマスクをマスクとして、有機樹脂およびタングステン膜を選択的に
エッチングした。エッチング方法は誘導結合方式のドライエッチング装置を用い、２段階
でエッチングを行った。
１段階目のエッチングには、エッチングガスを１００％の四フッ化炭素、圧力を０．６７
Ｐａ、投入電力を２０００Ｗ、バイアス電力を５０Ｗ、基板温度を－１０℃、エッチング
時間を１２秒の条件を用いた。また、２段階目のエッチングには、エッチングガスを四フ
ッ化炭素：酸素＝３：２（流量比）、圧力を２．０Ｐａ、投入電力を１０００Ｗ、基板バ
イアス電力を２５Ｗ、基板温度を－１０℃、エッチング時間を８秒の条件を用いた。
次に、有機樹脂およびタングステン膜をマスクとして、第１のＩｎ－Ｇａ－Ｚｎ酸化物膜
および第２のＩｎ－Ｇａ－Ｚｎ酸化物膜を選択的にエッチングし、第１の酸化物半導体層
４３１および第２の酸化物半導体層４３２の積層を形成した。エッチングには誘導結合方
式のドライエッチング装置を用い、エッチングガスをメタン：アルゴン＝１：２（流量比
）、圧力を１．０Ｐａ、投入電力を６００Ｗ、基板バイアス電力を１００Ｗ、基板温度を
７０℃、エッチング時間を８２秒の条件を用いた。
次に、有機樹脂およびタングステン膜のエッチングを行った。エッチングには誘導結合方
式のドライエッチング装置を用い、エッチングガスを四フッ化炭素：酸素＝３：２（流量
比）、圧力を２．０Ｐａ、投入電力を１０００Ｗ、基板バイアス電力を２５Ｗ、基板温度
を－１０℃、エッチング時間を６秒の条件を用いた。
そして、第１の酸化物半導体層４３１および第２の酸化物半導体層４３２の積層上に１０
ｎｍの第３の酸化物半導体層４３３をスパッタ法を用いて形成した。
第３の酸化物半導体層４３３の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）
のφ８インチＩｎ－Ｇａ－Ｚｎ酸化物をターゲットとし、スパッタガスをアルゴン：酸素
＝２：１（流量比）、成膜圧力を０．４Ｐａ、投入電力を０．５ｋＷ（ＤＣ）、ターゲッ
ト－基板間距離を６０ｍｍ、基板温度２００℃とした。
図１４において点線で囲まれた領域の断面ＴＥＭ写真を図１５（Ａ）に示す。第１の酸化
物半導体層４３１の下地絶縁膜４２０側における数ｎｍの領域では結晶格子が確認されな
いが、その上部では格子縞が確認された。また、第２の酸化物半導体層４３２では、第１
の酸化物半導体層４３１と同様の格子縞が確認された。すなわち、第１の酸化物半導体層
４３１の大部分および第２の酸化物半導体層４３２の全体は結晶層であり、格子縞の向き
から、成膜面に対して垂直方向にｃ軸配向しているＣＡＡＣ－ＯＳ膜であることがわかっ
た。
また、第３の酸化物半導体層４３３の第１の酸化物半導体層４３１または第２の酸化物半
導体層４３２側における数ｎｍの領域では結晶格子が確認されないが、その上部では格子
縞が確認された。すなわち、第３の酸化物半導体層４３３は微結晶層４３３ａと結晶層４
３３ｂであることが確認できた。
結晶層４３３ｂにみられる格子縞は、第２の酸化物半導体層４３２の上部と、第１の酸化
物半導体層４３１または第２の酸化物半導体層４３２の側部ではその向きが異なっており
、成膜面に対して垂直方向にｃ軸配向しているＣＡＡＣ－ＯＳ膜であることがわかった。
また、図１５（Ａ）の点線枠の拡大図である図１５（Ｂ）で明らかであるように、第２の
酸化物半導体層４３２の端部の曲面を有する領域上には、微結晶層４３３ａを介して当該
曲面に対して垂直方向にｃ軸配向する結晶層４３３ｂの格子縞が確認された。
以上の本実施例の結果により、本発明の一態様である酸化物半導体層の積層構成を作製で
きることが確認された。
なお、本実施例は、本明細書で示す実施の形態と適宜組み合わせることができる。
１００ トランジスタ
１１０ 基板
１２０ 下地絶縁膜
１３０ 酸化物半導体層
１３１ 第１の酸化物半導体層
１３２ 第２の酸化物半導体層
１３２ｂ 領域
１３３ 第３の酸化物半導体層
１３３ａ 微結晶層
１３３ｂ 結晶層
１３５ 境界
１４０ ソース電極層
１５０ ドレイン電極層
１６０ ゲート絶縁膜
１７０ ゲート電極層
１７２ 導電膜
１８０ 絶縁層
１８５ 絶縁層
２３３ 領域
３３１ 第１の酸化物半導体膜
３３２ 第２の酸化物半導体膜
３３３ 第３の酸化物半導体膜
３６０ 絶縁膜
３７０ 第２の導電膜
４１０ 基板
４２０ 下地絶縁膜
４３１ 第１の酸化物半導体層
４３２ 第２の酸化物半導体層
４３３ 第３の酸化物半導体層
４３３ａ 微結晶層
４３３ｂ 結晶層
６１０ フォトダイオード
６４０ トランジスタ
６５０ トランジスタ
６６１ フォトダイオードリセット信号線
６６２ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁層
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁層
２２０５ 配線
２２０６ 配線
３０００ 基板
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３１００ 素子分離絶縁層
３１５０ 絶縁層
３２００ トランジスタ
３２５０ 電極
３３００ トランジスタ
３４００ 容量素子
４２５０ メモリセル
４３００ トランジスタ
４４００ 容量素子
４５００ 配線
４６００ 配線
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ ＣＰＵ
８１００ 警報装置
８１０１ マイクロコンピュータ
８１０２ 検出部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (5)

  1. チャネル領域に酸化物半導体膜を有し、
    前記チャネル領域のチャネル幅方向の断面視において、前記酸化物半導体膜の上辺の長さをＷｔとし、前記酸化物半導体膜の高さをＷｓとするとき、０．３Ｗｓ≦Ｗｔ≦３Ｗｓを満たすトランジスタであって、
    前記酸化物半導体膜と接する領域を有するソース電極層又はドレイン電極層は、ルテニウムを含む材料を有し、
    前記ソース電極層又は前記ドレイン電極層は、更に、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗを含むトランジスタ。
  2. チャネル領域に酸化物半導体膜を有し、
    前記チャネル領域のチャネル幅方向の断面視において、前記酸化物半導体膜の上辺の長さをＷｔとし、前記酸化物半導体膜の高さをＷｓとするとき、０．５Ｗｓ≦Ｗｔ≦１．５Ｗｓを満たし、
    前記酸化物半導体膜と接する領域を有するソース電極層又はドレイン電極層は、ルテニウムを含む材料を有し、
    前記ソース電極層又は前記ドレイン電極層は、更に、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗを含むトランジスタ。
  3. チャネル領域に酸化物半導体膜を有し、
    前記チャネル領域のチャネル幅方向の断面視において、前記酸化物半導体膜の上辺の長さをＷｔとし、前記酸化物半導体膜の高さをＷｓとするとき、０．７Ｗｓ≦Ｗｔ≦１．３Ｗｓを満たし、
    前記酸化物半導体膜と接する領域を有するソース電極層又はドレイン電極層は、ルテニウムを含む材料を有し、
    前記ソース電極層又は前記ドレイン電極層は、更に、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗを含むトランジスタ。
  4. 請求項１乃至請求項３のいずれか一において、
    前記ソース電極層又は前記ドレイン電極層の前記酸化物半導体膜と接する領域のチャネル幅方向の断面視において、前記ソース電極層又は前記ドレイン電極層の端部から前記酸化物半導体膜と接する領域までの長さは、５０ｎｍ以下であるトランジスタ。
  5. 請求項１乃至請求項３のいずれか一において、
    前記ソース電極層又は前記ドレイン電極層の前記酸化物半導体膜と接する領域のチャネル幅方向の断面視において、前記ソース電極層又は前記ドレイン電極層の端部から前記酸化物半導体膜と接する領域までの長さは、２５ｎｍ以下であるトランジスタ。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
US9853053B2 (en) 2012-09-10 2017-12-26 3B Technologies, Inc. Three dimension integrated circuits employing thin film transistors
US9368636B2 (en) * 2013-04-01 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a plurality of oxide semiconductor layers
KR20200038333A (ko) 2013-05-20 2020-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI664731B (zh) * 2013-05-20 2019-07-01 半導體能源研究所股份有限公司 半導體裝置
JP6374221B2 (ja) 2013-06-05 2018-08-15 株式会社半導体エネルギー研究所 半導体装置
KR102282108B1 (ko) 2013-06-13 2021-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
DE112014005486B4 (de) * 2013-12-02 2024-08-22 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
JP6444714B2 (ja) 2013-12-20 2018-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6488124B2 (ja) 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
WO2015132697A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI656631B (zh) * 2014-03-28 2019-04-11 日商半導體能源研究所股份有限公司 攝像裝置
US10043913B2 (en) 2014-04-30 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device, display device, module, and electronic device
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
US9991393B2 (en) * 2014-10-16 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
KR20230058538A (ko) 2014-11-28 2023-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 모듈, 및 전자 기기
JP6647846B2 (ja) 2014-12-08 2020-02-14 株式会社半導体エネルギー研究所 半導体装置
WO2016099580A2 (en) 2014-12-23 2016-06-23 Lupino James John Three dimensional integrated circuits employing thin film transistors
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN107210227B (zh) * 2015-02-06 2021-03-16 株式会社半导体能源研究所 半导体装置及其制造方法
JP6674269B2 (ja) * 2015-02-09 2020-04-01 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP2016154225A (ja) * 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US10403646B2 (en) * 2015-02-20 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10147823B2 (en) 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9842938B2 (en) * 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102549926B1 (ko) 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
CN105097548A (zh) * 2015-06-23 2015-11-25 京东方科技集团股份有限公司 氧化物薄膜晶体管、阵列基板及各自制备方法、显示装置
JP6986831B2 (ja) 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10199388B2 (en) * 2015-08-27 2019-02-05 Applied Mateerials, Inc. VNAND tensile thick TEOS oxide
US10714633B2 (en) * 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
KR102320483B1 (ko) * 2016-04-08 2021-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
WO2018051208A1 (en) * 2016-09-14 2018-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
TWI778959B (zh) * 2017-03-03 2022-10-01 日商半導體能源硏究所股份有限公司 半導體裝置及半導體裝置的製造方法
US11257959B2 (en) 2017-12-06 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
WO2019145819A1 (ja) * 2018-01-25 2019-08-01 株式会社半導体エネルギー研究所 半導体装置
US11437416B2 (en) * 2019-09-10 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Pixel device layout to reduce pixel noise
CN113745344B (zh) 2021-08-25 2024-01-02 深圳市华星光电半导体显示技术有限公司 薄膜晶体管阵列基板及其制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080054346A1 (en) 2006-09-01 2008-03-06 Kabushiki Kaisha Toshiba Semiconductor device
JP2009224357A (ja) 2008-03-13 2009-10-01 Rohm Co Ltd ＺｎＯ系トランジスタ
JP2009266938A (ja) 2008-04-23 2009-11-12 Rohm Co Ltd 半導体素子
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
US20120146053A1 (en) 2010-12-08 2012-06-14 Saitoh Masumi Semiconductor device and method of manufacturing the same
JP2012191131A (ja) 2011-03-14 2012-10-04 Fujifilm Corp 電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法
JP2012256838A (ja) 2011-02-02 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013021313A (ja) 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び半導体装置

Family Cites Families (182)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US20050199969A1 (en) 2002-03-29 2005-09-15 Chiaki Kobayashi Pressure sensor
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP2006100600A (ja) 2004-09-29 2006-04-13 Toshiba Corp 半導体装置およびその製造方法
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP4626410B2 (ja) * 2005-06-06 2011-02-09 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5006598B2 (ja) * 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7906415B2 (en) 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5345359B2 (ja) 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR101490148B1 (ko) * 2008-09-19 2015-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102386236B (zh) 2008-10-24 2016-02-10 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
KR101631454B1 (ko) * 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
TWI487104B (zh) * 2008-11-07 2015-06-01 Semiconductor Energy Lab 半導體裝置和其製造方法
TWI613489B (zh) * 2008-12-03 2018-02-01 半導體能源研究所股份有限公司 液晶顯示裝置
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5620179B2 (ja) 2009-07-27 2014-11-05 株式会社神戸製鋼所 配線構造およびその製造方法、並びに配線構造を備えた表示装置
KR102111264B1 (ko) * 2009-09-16 2020-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
KR102484475B1 (ko) * 2009-11-06 2023-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011055660A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101945306B1 (ko) 2009-11-28 2019-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법
KR101329849B1 (ko) 2009-11-28 2013-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
KR101035357B1 (ko) * 2009-12-15 2011-05-20 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
KR101097322B1 (ko) * 2009-12-15 2011-12-23 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
KR101883802B1 (ko) 2009-12-28 2018-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
CN105810752B (zh) 2010-04-02 2019-11-19 株式会社半导体能源研究所 半导体装置
KR102436902B1 (ko) 2010-04-02 2022-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI615920B (zh) 2010-08-06 2018-02-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5727892B2 (ja) * 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US8728860B2 (en) * 2010-09-03 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8835917B2 (en) * 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
KR101932576B1 (ko) * 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8558960B2 (en) * 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US8916866B2 (en) 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101973212B1 (ko) * 2010-11-05 2019-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI562379B (en) * 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
CN105336791B (zh) 2010-12-03 2018-10-26 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
KR101680768B1 (ko) 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
JP2012151453A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
WO2012090974A1 (en) * 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5897910B2 (ja) * 2011-01-20 2016-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2012178493A (ja) 2011-02-28 2012-09-13 Hitachi Ltd 半導体装置の製造方法および半導体装置
WO2012121265A1 (en) * 2011-03-10 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Memory device and method for manufacturing the same
US9478668B2 (en) * 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US9006803B2 (en) * 2011-04-22 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20130007426A (ko) 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8748886B2 (en) * 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP4982620B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
US8772130B2 (en) 2011-08-23 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
CN103022012B (zh) * 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
KR102108572B1 (ko) * 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20130087784A1 (en) * 2011-10-05 2013-04-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102067051B1 (ko) * 2011-10-24 2020-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2013106337A (ja) 2011-11-17 2013-05-30 Sharp Corp 画像符号化方法、画像復号方法、並びにそれらの装置及びプログラム
TWI621183B (zh) * 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9099560B2 (en) * 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI642193B (zh) * 2012-01-26 2018-11-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP5981157B2 (ja) * 2012-02-09 2016-08-31 株式会社半導体エネルギー研究所 半導体装置
US8901556B2 (en) * 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP6128906B2 (ja) * 2012-04-13 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
US9006024B2 (en) * 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN104380473B (zh) 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
WO2013179922A1 (en) * 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9929276B2 (en) * 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN104584229B (zh) 2012-08-10 2018-05-15 株式会社半导体能源研究所 半导体装置及其制造方法
TWI595659B (zh) 2012-09-14 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6329762B2 (ja) 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
TWI620324B (zh) 2013-04-12 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
KR102537022B1 (ko) 2013-05-20 2023-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9449853B2 (en) 2013-09-04 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising electron trap layer

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080054346A1 (en) 2006-09-01 2008-03-06 Kabushiki Kaisha Toshiba Semiconductor device
JP2008060440A (ja) 2006-09-01 2008-03-13 Toshiba Corp 半導体装置
JP2009224357A (ja) 2008-03-13 2009-10-01 Rohm Co Ltd ＺｎＯ系トランジスタ
JP2009266938A (ja) 2008-04-23 2009-11-12 Rohm Co Ltd 半導体素子
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
US20120146053A1 (en) 2010-12-08 2012-06-14 Saitoh Masumi Semiconductor device and method of manufacturing the same
JP2012124296A (ja) 2010-12-08 2012-06-28 Toshiba Corp 半導体装置およびその製造方法
JP2012256838A (ja) 2011-02-02 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012191131A (ja) 2011-03-14 2012-10-04 Fujifilm Corp 電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法
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