KR101319326B1 - 박막 트랜지스터 어레이 기판 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터의 특성 저하를 방지할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 어레이 기판은 알칼리 금속 및 알칼리 토금속 중 적어도 어느 하나가 포함된 하부 기판과; 상기 하부 기판 상에서 서로 교차되는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터와; 상기 박막 트랜지스터와 접속된 화소 전극과; 상기 하부 기판 위에서 상기 게이트 라인을 덮도록 형성되며 상기 게이트 라인 및 데이터 라인을 절연시키는 게이트 절연막을 구비하고, 상기 게이트 절연막은 서로 계면을 이루는 다수의 절연 층들로 구성되는 것을 특징으로 한다.
Description
도 1은 종래의 박막 트랜지스터 어레이 기판을 나타내는 단면도.
도 2는 본 발명에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 3은 도 2에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 4는 절연 층들 사이의 계면에 알칼리 금속 또는 알칼리 토금속 물질이 트랩되는 상태를 나타내는 도면.
도 5a 내지 도 5e는 도 3에 도시된 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 단면도.
도 6은 각각의 절연 층들이 산소에 의해 표면처리됨을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 활성층 16, 116 : 제1 컨택홀
18, 118 : 화소전극 20, 120 : 스토리지 캐패시터
22, 122 : 스토리지 전극 24, 124 : 제2 컨택홀
42, 142 : 하부기판 44, 144 : 게이트 절연막
48, 148 : 오믹접촉층 49, 149 : 반도체 패턴
185 : 알칼리 금속 또는 알칼리 토금속 금속물질
본 발명은 액정표시장치에 관한 것으로, 특히 박막 트랜지스터의 특성 저하를 방지할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정표시패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 컬러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
도 1은 종래의 박막 트랜지스터 어레이 기판를 나타내는 단면도이다.
도 1에서는 박막 트랜지스터, 화소전극, 스토리지 캐패시터를 중심으로 나타 내었다.
도 1에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)과, 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)를 포함한다.
박막 트랜지스터(6)는 게이트 라인(102)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부(15)를 더 포함한다. 활성층(14) 위에는 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. 이하, 활성층(14) 및 오믹접촉층(48)을 반도체 패턴(49)이라 명명한다.
박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다.
화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
이러한, 구성을 가지는 박막 트랜지스터 어레이 기판은 많은 박막 패턴들을 포함하게 됨으로써 공정이 복잡하고 비용이 증가되는 문제가 있다. 이에 따라, 생산비용을 절감하기 위한 각고의 연구가 지속적으로 이루어지고 있다.
이러한, 취지에서 박막 트랜지스터 어레이 기판에 이용되는 기판으로는 일반 유기기판보다는 소다라임으로 이루어지는 유기기판이 이용되고 있다.
소다 라임(soda lime)으로 형성된 하부기판(42)은 일반적인 이산화규소(SiO2) 즉, 규산 이외에 나트륨(Na) 등의 알칼리 금속 또는 알칼리 토금속물질이 다수 포함된다. 나트륨(Na) 등의 알칼리 금속 또는 알칼리 토금속물질은 유리질 물질의 용융점을 낮추기 때문에 유기기판의 생산단가를 낮추는 역할을 한다. 그 결 과, 알칼리 금속 또는 알칼리 토금속물질이 포함된 유리기판을 이용하여 박막 트랜지스터 어레이 기판을 형성하고 있다.
그러나, 알칼리 또는 알칼리 토금속물질들은 박막 트랜지스터 어레이 기판의 열처리 공정 또는 백라이트 광에 의해 쉽게 확산하게 된다. 이에 따라, 알칼리 금속 또는 알칼리 토금속물질들은 박막 트랜지스터(6)의 반도체 패턴(49)으로 확산하게 된다. 이에 따라, 반도체 패턴(49)에 형성되는 채널(15) 특성이 저하됨으로써 박막 트랜지스터의 스위칭 기능이 저하되는 등 박막 트랜지스터의 신뢰성이 저하되는 문제가 발생 된다.
따라서, 본 발명의 목적은 박막 트랜지스터의 특성 저하를 방지할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 알칼리 금속 및 알칼리 토금속 중 적어도 어느 하나가 포함된 하부 기판과; 상기 하부 기판 상에서 서로 교차되는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터와; 상기 박막 트랜지스터와 접속된 화소 전극과; 상기 하부 기판 위에서 상기 게이트 라인을 덮도록 형성되며 상기 게이트 라인 및 데이터 라인을 절연시키는 게이트 절연막을 구 비하고, 상기 게이트 절연막은 서로 계면을 이루는 다수의 절연 층들로 구성된다.
상기 하부 기판은 소다 라임으로 이루어진다.
상기 절연 층들 사이의 계면은 상기 하부 기판에서의 알칼리 금속 또는 알칼리 토금속 물질이 상기 박막 트랜지스터로 확산되는 것을 차단한다.
상기 박막 트랜지스터 방향으로 확산되는 알칼리 금속 또는 알칼리 토금속 물질은 상기 계면에서 트랩(trap) 된다.
상기 게이트 절연막을 이루는 다수의 절연 층들은 산화 실리콘(SiOx) 및 질화 실리콘(SiNx) 중 어느 하나의 물질로 이루어진다.
상기 박막 트랜지스터는, 상기 게이트 라인과 접속된 게이트 전극; 상기 데이터 라인과 접속된 소스전극 및 상기 소스전극과 마주보는 드레인 전극과; 상기 소스 전극 및 드레인 전극 아래에 형성되며 상기 소스전극과 드레인 전극 사이에 채널을 형성하는 반도체 패턴을 구비하고, 상기 절연 층들 사이의 계면은 상기 알칼리 금속 또는 알칼리 토금속 물질이 상기 반도체 패턴의 채널로 확산되는 것을 차단한다.
본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 알칼리 금속 및 알칼리 토금속 중 적어도 어느 하나를 포함하는 하부 기판 위에 게이트 전극, 게이트 전극과 접속된 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와; 서로 계면을 이루는 다수의 절연 층들로 구성되는 게이트 절연막을 형성하는 단계와; 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인 및 게이트 라인의 교차영역에 위치하는 박막 트랜지스터를 형성하는 단계와; 상기 박막 트랜지스터의 드 레인 전극을 노출시키는 접촉홀을 가지는 보호막을 형성하는 단계와; 상기 접촉홀을 통해 상기 드레인 전극과 접촉되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 서로 계면을 이루는 다수의 절연 층들로 구성되는 게이트 절연막은 단일의 절연 층을 형성하는 단계 및 산소를 이용하여 상기 절연 층을 표면처리 하는 단계가 복수 회 반복하여 실시됨에 따라 형성되는 것을 특징으로 한다.
상기 산소를 이용하여 상기 절연 층을 표면처리 하는 단계는 상기 절연 층이 형성된 후 대기 중에 방치하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 2 내지 도 6를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 3은 도 2에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 2 및 도 3에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 다층의 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)과, 화소전극(118)과 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)를 포함한다.
하부기판(142)으로는 소다 라임으로 형성되거나 알칼리 금속 또는 알칼리 토금속물질을 포함한다.
소다 라임의 경우 대략적으로 표 1과 같은 조성을 갖는다.
| S1O2 | B2O3 | Al2O3 | CaO | MgO | NaO2 |
| 72.6% | 0.8% | 1.7% | 4.6% | 3.6% | 15.2% |
소다 라임의 경우에도 위의 표 1과 같이 알칼리 금속 또는 알칼리 토금속 물질을 다수 함유하고 있다. 알칼리 금속 또는 알칼리 토금속 물질은 규산의 용융점을 낮추는 역할을 한다. 따라서, 소다 라임으로 하부기판(142)을 형성하거나 알칼리 금속 또는 알칼리 토금속물질을 함유하여 하부기판(142)을 형성하게 되면 생산비용을 줄일 수 있다.
박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(116)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되고 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 구비한다. 활성층(114)은 스토리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 중첩되게 형성되고 소스 전극(110)과 드레인 전극(112) 사이의 채널부(115)를 더 포함한다. 활성층(114) 위에는 스토리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(148)이 더 형성된다. 이하, 활성층(114) 및 오믹접촉층(148)을 반도체 패턴(149)이라 명명한다.
박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소전압 신호가 화소 전극(118)에 충전되어 유지 되게 한다.
화소 전극(118)은 보호막(150)을 관통하는 제1 컨택홀(116)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 전단 게이트라인(102)과, 그 게이트라인(102)과 게이트 절연막(144), 활성층(114) 및 오믹접촉층(148)을 사이에 두고 중첩되는 스토리지 전극(122)과, 그 스토리지 전극(122)과 보호막(150)을 사이에 두고 중첩됨과 아울러 그 보호막(150)에 형성된 제2 컨택홀(124)을 경유하여 접속된 화소전극(122)으로 구성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
이러한 구성을 가지는 본원발명에서의 게이트 절연막(144)은 다층으로 구성됨으로써 박막 트랜지스터(106)는 하부 기판(142)에서의 알칼리 금속 또는 알칼리 토금속으로부터 보호될 수 있게 된다.
이를 도 3의 A영역을 확대한 도 4를 참조하여 좀더 상세히 설명하면 다음과 같다.
도 4에서는 게이트 절연막(144)이 3개의 층으로 구성된 경우를 일예로 나타내었다. 도 4에서의 게이트 절연막(144)은 하부기판(142) 위에 제1 절연층(144a), 제2 절연층(144b) 및 제3 절연층(144c)이 순차적으로 적층된 구조를 갖는다.
제1 내지 제3 절연층(144a,144b,144c)은 모두 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질로 형성된다. 제1, 제2 및 제3 절연층(144a,144b,144c) 사이에는 결합 상태가 불완전한 계면이 존재하게 된다. 같은 물질이 적층 되더라도 층과 층사이의 계면이 형성되면 두 층 사이에 화학적인 결합이 이루어지지 않게 된다.
위의 제1 내지 제3 절연층(144a,144b,144c)은 연속적으로 형성되는 것이 아니라 단일의 층이 형성된 후 대기 중의 산소(O2)에 의해 표면처리된다. 이에 따라, 각각의 절연 층들 사이는 화학적인 결합이 불완전해지게 됨에 따라 계면이 형성될 수 있게 된다. 이에 따라, 도 4에 도시된 바와 같이 하부기판(142)에서의 알칼리 금속 또는 알칼리 토금속 물질(185)이 계면들을 투과하지 못하고 계면에서 트랩(trap) 되게 됨으로써 박막 트랜지스터(106)가 알칼리 금속 또는 알칼리 토금속 물질(185)로부터 보호될 수 있게 된다. 그 결과, 박막 트랜지스터의 특성 저하를 방지할 수 있게 된다.
이하, 도 5a 내지 6을 참조하여 본 발명에 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 설명한다.
도 5a를 참조하면, 하부기판(142) 상에 게이트 패턴들이 형성된다.
하부 기판(142)은 소다 라임으로 형성되거나 알칼리 금속 또는 알칼리 토금속을 포함하는 유리기판이 이용된다.
하부기판(142) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(102), 게이트전극(108)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 5b를 참조하면, 게이트 패턴들이 형성된 하부기판(142) 상에 다층의 게이트 절연막(144)이 형성된다. 게이트 절연막(144)을 이루는 각각의 절연 층들은 증착 챔버 내에서 증착 공정이 실시된 후 대기 중에 방치되게 된다.
즉, 도 6에 도시된 바와 같이 게이트 패턴들이 형성된 하부기판(142) 상에 제1 절연층(144a)이 형성된 후 대기 중에 소정시간 방치된다. 이때, 반응성이 좋은 산소(O2)와 제1 절연층(144a)의 표면 사이에 화학반응이 일어나게 됨으로써 제1 절연층(144a)의 표면이 산화처리된다. 이후, 또 다른 제2 절연층(144b)을 증착하게 되더라도 제1 절연층(144a)의 표면과 잘 결합하지 않게 됨으로써 제1 절연층(144a)과 제2 절연층(144b) 사이에 계면에 형성되게 된다. 이와 같은 과정을 반복하게 됨에 따라 다층의 절연 층들로 구성되는 게이트 절연막(144)을 형성할 수 있게 되고 절연층과 절연층 사이에 계면을 형성할 수 있게 된다.
여기서, 절연물질로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
도 5c를 참조하면, 다층의 게이트 절연막(144) 위에 활성층(114), 오믹접촉 층(148), 그리고 소스/드레인 패턴들이 순차적으로 형성된다.
다층의 게이트 절연막(144) 상에 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(110), 그 소스 전극(110)과 일체화된 드레인 전극(112), 스토리지 전극(122)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(148)과 활성층(114)이 형성된다. 이에 따라, 활성층(114) 및 오믹접촉층(148)을 포함하는 반도체 패턴(149)이 형성된다.
그리고, 채널부(115)에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(148)이 식각된다. 이에 따라, 채널부(115)의 활성층(114)이 노출되어 소스 전극(110)과 드레인 전극(112)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 5d를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 제1 및 제2 콘택홀들(116, 124)을 포함하는 보호막(150)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착방법으로 보호막(150)이 전면 형성된다. 보호막(150)은 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 및 제2 컨택홀들(116, 124)이 형성된다. 제1 컨택홀(116)은 보호막(150)을 관통하여 드레인 전극(112)이 노출되게 형성되고, 제2 컨택홀(124)은 보호막(150)을 관통하여 스토리지 전극(122)이 노출되게 형성된다.
보호막(150)의 재료로는 게이트 절연막(194)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 5e를 참조하면, 보호막(150) 상에 투명전극 패턴들이 형성된다.
보호막(150) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(118)은 제1 컨택홀(116)을 통해 드레인 전극(112)과 전기적으로 접속됨과 아울러 제2 컨택홀(124)을 통해 이전단 게이트라인(102)과 중첩되는 스토리지 전극(22)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 다수의 절연 층들로 이루어는 게이트 절연막을 형성하고 각각의 절연층 사이에 계면을 형성한다. 각각의 절연 층들 사이에 계면은 하부기판에서의 알칼리 금속 또는 알칼리 토금속 물질이 박막 트랜지스터의 채널로 확산하는 것을 차단하는 역할을 한다. 그 결과, 박막 트랜지스터의 채널이 알칼리 금속 또는 알칼리 토금속 물질로부터 보호될 수 있게 됨으로써 박막 트랜지스터의 특성 저하를 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의해 정하여져야만 할 것이다.
Claims (13)
- 알칼리 금속 및 알칼리 토금속 중 적어도 어느 하나가 포함된 하부 기판과;상기 하부 기판 상에서 서로 교차되는 게이트 라인 및 데이터 라인과;상기 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터와;상기 박막 트랜지스터와 접속된 화소 전극과;상기 하부 기판 위에서 상기 게이트 라인을 덮도록 형성되며 상기 게이트 라인 및 데이터 라인을 절연시키는 게이트 절연막을 구비하고,상기 게이트 절연막은 순차적으로 적층된 다수의 절연 층들로 구성되며;인접한 절연층들간의 계면이 산화된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 하부 기판은 소다 라임으로 이루어진 것을 특징으로 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 절연 층들 사이의 계면은 상기 하부 기판에서의 알칼리 금속 또는 알칼리 토금속 물질이 상기 박막 트랜지스터로 확산되는 것을 차단하는 것을 특징으로 박막 트랜지스터 어레이 기판.
- 제 3 항에 있어서,상기 박막 트랜지스터 방향으로 확산되는 알칼리 금속 또는 알칼리 토금속 물질은 상기 계면에서 트랩(trap) 되는 것을 특징으로 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 게이트 절연막을 이루는 다수의 절연 층들은 산화 실리콘(SiOx) 및 질화 실리콘(SiNx) 중 어느 하나의 물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 박막 트랜지스터는,상기 게이트 라인과 접속된 게이트 전극;상기 데이터 라인과 접속된 소스전극 및 상기 소스전극과 마주보는 드레인 전극과;상기 소스 전극 및 드레인 전극 아래에 형성되며 상기 소스전극과 드레인 전극 사이에 채널을 형성하는 반도체 패턴을 구비하고,상기 절연 층들 사이의 계면은 상기 알칼리 금속 또는 알칼리 토금속 물질이 상기 반도체 패턴의 채널로 확산되는 것을 차단하는 것을 특징으로 박막 트랜지스터 어레이 기판.
- 알칼리 금속 및 알칼리 토금속 중 적어도 어느 하나를 포함하는 하부 기판 위에 게이트 전극, 게이트 전극과 접속된 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와;다수의 절연 층들을 순차적으로 적층하여 게이트 절연막을 형성하는 단계와;상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인 및 게이트 라인의 교차영역에 위치하는 박막 트랜지스터를 형성하는 단계와;상기 박막 트랜지스터의 드레인 전극을 노출시키는 접촉홀을 가지는 보호막을 형성하는 단계와;상기 접촉홀을 통해 상기 드레인 전극과 접촉되는 화소 전극을 형성하는 단계를 포함하며;인접한 절연층들간의 계면이 산화된 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 게이트 절연막을 형성하는 단계에서는, 단일의 절연 층을 형성하는 단계 및 산소를 이용하여 상기 절연 층을 표면처리 하는 단계가 복수 회 반복하여 실시됨을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 산소를 이용하여 상기 절연 층을 표면처리 하는 단계는상기 절연 층이 형성된 후 대기 중에 방치하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 하부기판은 소다 라임으로 이루어진 것을 특징으로 박막 트랜지스터 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 절연 층들 사이의 계면은 상기 하부 기판에서의 알칼리 금속 또는 알칼리 토금속 물질이 상기 박막 트랜지스터로 확산되는 것을 차단하는 것을 특징으로 박막 트랜지스터 어레이 기판의 제조방법.
- 제 10 항에 있어서,상기 박막 트랜지스터 방향으로 확산되는 알칼리 금속 또는 알칼리 토금속 물질은 상기 계면에서 트랩되는 것을 특징으로 박막 트랜지스터 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 게이트 절연막을 이루는 다수의 절연 층들은 산화 실리콘(SiOx) 및 질 화 실리콘(SiNx) 중 어느 하나의 물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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