TWI478352B - 顯示裝置及其之製造方法 - Google Patents

顯示裝置及其之製造方法 Download PDF

Info

Publication number
TWI478352B
TWI478352B TW100107582A TW100107582A TWI478352B TW I478352 B TWI478352 B TW I478352B TW 100107582 A TW100107582 A TW 100107582A TW 100107582 A TW100107582 A TW 100107582A TW I478352 B TWI478352 B TW I478352B
Authority
TW
Taiwan
Prior art keywords
layer
electrode
display device
gate
capacitor
Prior art date
Application number
TW100107582A
Other languages
English (en)
Other versions
TW201138120A (en
Inventor
Hyun-Young Kim
Joo-Sun Yoon
Jin-Yup Kim
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of TW201138120A publication Critical patent/TW201138120A/zh
Application granted granted Critical
Publication of TWI478352B publication Critical patent/TWI478352B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

顯示裝置及其之製造方法
本發明有關一種顯示裝置、例如液晶顯示裝置與有機發光顯示裝置，以及此顯示裝置之製造方法。
本發明之實施例有關一種顯示裝置及其製造方法。更詳細而言，本發明之實施例有關一種顯示裝置，其可以執行平面影像、例如液晶顯示裝置與有機發光顯示裝置，以及此顯示裝置之製造方法。
本發明之實施例提供一顯示裝置，其改善孔徑比與電容；以及此顯示裝置之製造方法。
此顯示裝置技術特徵之一方面包括一薄膜電晶體，其包括：一主動層；一閘極電極；一源極電極，其電性連接至該主動層；一汲極電極，其電性連接至該主動層，以及一閘極絕緣材料，其形成於該主動層與該閘極電極之間，該閘極絕緣材料包含一第一層、一第二層、以及一第三層，其中此第二層厚度為第一層厚度之大 約0.1至大約1.5倍之間，且此第三層厚度為第二層厚度之大約2至大約12倍之間。
此第三層與第二層間之蝕刻選擇度為大約1：20至大約1：8之間，且此第二層與第一層間之蝕刻選擇度為大約1：20至大約1：8之間。
此第一層與第二層可以由彼此不同材料所形成，且第二層對於一蝕刻劑之反應快於第一層對於此蝕刻劑之反應。
此第二層與第三層可以由彼此不同材料所形成，且第三層對於一蝕刻劑之反應快於第二層對於此蝕刻劑之反應。
此第三層與第一層可以各包括矽氮化物，且此第二層可以包括矽氧化物。
源極電極與汲極電極中之至少一者可以接觸第二層。
源極電極與汲極電極中之至少一者可以接觸第一層。
此主動層與第三層可以具有相同的側蝕刻表面。
此主動層、第三層、以及第二層可以具有相同的側蝕刻表面。
此顯示裝置可以更包括一電容器，其包含：一第一電極、一第二電極、以及設置於此第一電極與第二電極間之介電材料。
此第一電極與閘極電極可以由相同材料與相同製程來形成。
此第二電極、源極電極、以及汲極電極可以由相同材料與相同製程來形成。
閘極絕緣材料之第一層與第二層可以延伸至電容器以提供介電 材料。
此介電材料可以僅包括一層，且閘極絕緣材料之第一層可以延伸至電容器以提供介電材料。
閘極絕緣材料之第一層、第二層、第三層、以及主動層可以延伸至電容器以提供介電材料。
此電容器可以更包含：一第一透明導電層，其連接第一電極；以及一第二透明導電層，其連接第二電極。
此顯示裝置技術特徵之另一方面包括：設置在一基板上之一薄膜電晶體，與設置在一基板上之電容器。此薄膜電晶體包括：一主動層；一閘極電極：一源極電極，其電性連接至該主動層；一汲極電極，其電性連接至該主動層；以及一閘極絕緣材料，其形成於該主動層與該閘極電極之間，該閘極絕緣材料包含第一層、第二層、以及第三層。電容器包括：第一電極；第二電極；以及設置在第一電極與第二電極間之介電材料，該介電材料包括較閘極絕緣材料為少之層。
此介電材料可以包括主動層與第三層。
此介電材料可以包括主動層、第三層、以及第二層。
第二層厚度為第一層厚度之大約0.1至大約1.5倍之間，且此第三層厚度為第二層厚度之大約2至大約12倍之間。
此等所附圖式與說明書說明某些典範實施例。
100‧‧‧像素單元
110‧‧‧像素
120‧‧‧第一基板
121‧‧‧閘極電極
122a、122a’‧‧‧第一絕緣層
122b、122b’‧‧‧第二絕緣層
122c、122c’‧‧‧第三絕緣層
123、123’‧‧‧第一電極
124a、124a’‧‧‧主動層
124b、124b’‧‧‧電阻接觸層
126‧‧‧源極電極
128‧‧‧汲極電極
129、129’‧‧‧第二電極
130‧‧‧第一透明導電層
132‧‧‧第二透明導電層
150‧‧‧第二基板
152‧‧‧共同電極
160‧‧‧液晶層
200‧‧‧閘極驅動器
300‧‧‧資料驅動器
400‧‧‧儲存信號產生器
500‧‧‧時序控制器
1221‧‧‧像素電極
1222a、1222a’‧‧‧閘極絕緣材料
1222b、1222b’‧‧‧介電材料
D1-Dm‧‧‧資料線
G1-Gn‧‧‧閘極線
S1-Sn‧‧‧儲存線
C‧‧‧電容器
CS1-CS3‧‧‧控制信號
DATA‧‧‧資料信號
Px‧‧‧像素
Tr1-Tr5‧‧‧薄膜電晶體
CK1‧‧‧第一時脈信號
CK2‧‧‧升壓信號
CK1B‧‧‧第二時脈信號
Cst‧‧‧儲存電容器
OP‧‧‧輸出端子
IP‧‧‧輸入端子
VSS‧‧‧低位準電源
VDD‧‧‧高位準電源
T1-T3‧‧‧厚度
TFT‧‧‧薄膜電晶體
圖1為說明顯示裝置之一實施例之方塊圖；圖2為圖1中所示像素之等效電路圖之實施例；圖3為圖1中所示儲存信號產生器之實施例之電路圖；圖4為顯示裝置實施例之橫截面圖；圖5為顯示裝置另一實施例之橫截面圖；圖6為顯示裝置另一實施例之橫截面圖；圖7為顯示裝置另一實施例之橫截面圖；圖8為顯示裝置另一實施例之橫截面圖；圖9A至9D為橫截面圖，其說明在圖4中所示顯示裝置製造方法之實施例；圖10A至10D為橫截面圖，其說明在圖5中所示顯示裝置製造方法之實施例；圖11A至11F為橫截面圖，其說明在圖6中所示顯示裝置製造方法之實施例；以及圖12A至12F為橫截面圖，其說明在圖7中所示顯示裝置製造方法之實施例。
在以下詳細說明中，僅藉由說明以描述某些典範實施例。熟習此技術人士瞭解，此所說明之實施例可以各種方式修正而不會偏離本發明之精神與範圍。因此，此等說明與圖式之性質被認為是說明而非限制。此外，當指一元件是在另一元件“上”(on)時，此元件可以直接在另一元件上，或間接在另一元件上，而在其間設置一或更多個中介元件。當指一元件“連接”至另一元件時，此元件可以直接連接至另一元件，或間接連接至另一元件，而在 其間設置一或更多個中介元件。在以下，相同參考號碼通常指相同元件。
顯示裝置之實施例
圖1為說明顯示裝置之一實施例之方塊圖。圖2為圖1中所示像素之等效電路圖之實施例。
參考圖1，此顯示裝置之實施例包括：複數個信號線；一像素單元100；一閘極驅動器200；一資料驅動器300；一儲存信號產生器400；以及一時序控制器500。
此等信號線可以包括：資料線D1-Dm；閘極線G1-Gn；以及儲存線S1-Sn。像素單元100可以包括複數個像素110(PX)。閘極驅動器200提供一閘極信號至各此等閘極線G1-Gn。儲存信號產生器400提供一儲存信號至各此等儲存線S1-Sn。時序控制器500控制閘極驅動器200、資料驅動器300、以及儲存信號產生器400。
時序控制器500提供控制信號CS1、CS2、以及CS3以控制閘極驅動器200、資料驅動器300、以及儲存信號產生器400；且時序控制器500亦提供資料信號DATA至資料驅動器300。
參考圖2，此像素單元100包括：第一基板120與第二基板150，此等基板彼此面對；以及一液晶層160，其設置在第一與第二基板120與150之間。可以將資料線D1-Dm；閘極線G1-Gn；以及儲存線S1-Sn設置在第一基板上。
閘極線G1-Gn傳送閘極信號。儲存線S1-Sn與閘極線G1-Gn交替設置且傳送儲存信號。資料線D1-Dm傳送資料電壓。
參考圖1，可以將閘極線G1-Gn與儲存線S1-Sn配置於第一方向中；可以將資料線D1-Dm配置於與第一方向相交之第二方向中。
各此等像素110可以與資料線D1-Dm、閘極線G1-Gn、以及儲存線S1-Sn連接。可以將像素110配置成矩陣。
參考圖1，例如，像素Px可以與第i個閘極線Gi以及第j個資料線Dj連接，且可以包括：一薄膜電晶體TFT，其連接至閘極線Gi與資料線Dj；一液晶電容器Clc，連接至薄膜電晶體TFT；以及一儲存電容器Cst，其連接至薄膜電晶體TFT與第i個儲存線Si。
參考圖2，薄膜電晶體TFT之閘極電極可以連接至閘極線Gi，其源極電極可以連接至資料線Dj，以及其汲極電極可以連接至液晶電容器Clc與儲存電容器Cst。
此液晶電容器Clc可以包括：第一基板120之像素電極1221；第二基板150之共同電極152；以及液晶層160。可以將像素電極1221與共同電極152各使用作為液晶電容器Clc之下電極與上電極。此設置在像素電極1221與共同電極152間之液晶層160可以被使用作為液晶電容器Clc之介電材料。
像素電極1221可以與薄膜電晶體TFT連接。共同電極152可以設置在第二基板150之前表面上。可以將共同電壓Vcom(未圖式)提供給共同電極152。在一些實施例中，此共同電壓Vcom可以為具有預定大小之DC電壓。
在一些實施例中，共同電極152可以設置在第一基板120上。在 此等實施例中，像素電極1221與共同電極152至少之一可以具有線性或桿形狀。
儲存電容器Cst可以包括：第一電極；面向第一電極之第二電極；以及設置在第一電極與第二電極之間之介電材料。在一些實施例中，此第一電極或第二電極可以為儲存線S1-Sn。在其他實施例中，此第一電極或第二電極可以與儲存線S1-Sn電性連接。
閘極驅動器200依序提供此由閘極導通電壓Von(未圖式)與閘極切斷電壓Voff(未圖式)所組合形成之閘極信號給：連接至閘極驅動器200之閘極線G1-Gn。
儲存信號產生器400可以靠近閘極驅動器200而設置。儲存信號產生器400產生高位準或低位準儲存信號，以響應來自閘極驅動器200之閘極信號，且將此信號提供給配置於像素單元100中之儲存線。
圖3為圖1中所示儲存信號產生器之實施例之電路圖。
參考圖3，輸入端子IP與第i+1個閘極線Gi+1連接，且接收閘極信號以產生第i個儲存信號。此外，輸出端子OP與第i個儲存線Si連接，且輸出第i個儲存信號。
儲存信號產生器400接收第一與第二時脈信號CK1、CK1B、以及升壓信號CK2，此等信號與來自時序控制器500之控制信號CS3有關。此外，儲存信號產生器400接收來自時序控制器500或顯示裝置外之高位準電源VDD之功率以及低位準電源VSS之功率。儲存信號產生器400之一實施例可以包括五個薄膜電晶體Tr1、Tr2、Tr3、Tr4、Tr5，以及兩個電容器C1與C2。
第一薄膜電晶體Tr1之閘極電極、源極電極、以及汲極電極與輸入端子以及升壓信號CK2連接，且可以與輸出端子OP連接。第二與第三薄膜電晶體Tr2與Tr3之閘極電極可以各與輸入端子IP、以及第一與第二時脈信號CK1與CK1B連接。第二與第三薄膜電晶體Tr2與Tr3之源極電極可以各與第一與第二時脈信號CK1與CK1B連接。第四與第五薄膜電晶體Tr4與Tr5之閘極電極可以與第二與第三薄膜電晶體Tr2與Tr3之汲極電極連接。第四與第五薄膜電晶體Tr4與Tr5之源極電極可以與VSS與VDD連接。第四與第五薄膜電晶體Tr4與Tr5之汲極電極可以與輸出端子OP連接。第一與第二電容器C1與C2可以連接於第四與第五薄膜電晶體Tr4與Tr5之閘極電極以及VSS與VDD之間。
如同於圖1至3之實施例中所顯示，此顯示裝置包括：在各像素中以及在儲存信號產生器中之薄膜電晶體與電容器。
此如同以上說明在像素中所提供電容器可以操作為儲存電容器Cst。此儲存電容器通常具有小電容，將資料信號保持穩定且執行高解析度。
可以增加儲存電容器Cst之面積，以增加儲存電容器之電容。然而，當增加儲存電容器之面積時，其孔徑比會縮小。以替代方式，可以藉由減少在儲存電容器Cst此等電極間之介電材料之厚度，以增加儲存電容器Cst之電容。然而，薄膜電晶體TFT之閘極絕緣材料厚度會減少，以致於在閘極電極、源極電極、以及汲極電極間之寄生電容會增加，且會減少驅動特徵。
此顯示裝置之實施例可以藉由使得形成薄膜電晶體TFT區域中之 閘極介電材料之厚度、與形成此儲存電容器Cst介電材料之厚度彼此不同，而改善儲存電容器Cst之電容，而同時增加薄膜電晶體TFT之絕緣效應。
可以藉由相同製程在第一基板120上形成：定位於像素單元100與儲存信號產生器400中之薄膜電晶體TFT與儲存電容器Stare。因此，不僅在像素單元100，而且在其周邊電路區域(包括儲存信號產生器400)提供薄膜電晶體TFT與儲存電容器Cst。
在以下所說明實施例中，為了方便說明起見，僅說明形成薄膜電晶體TFT與儲存電容器Cst之第一基板120之區域。周邊電路區域會顯示相同特徵。
圖4為顯示裝置實施例之橫截面圖。參考圖4，此顯示裝置之一實施例包括：一第一基板120；設置於第一區域中之一薄膜電晶體TFT；以及設置於第二區域中之一電容器C，此兩者均在第一基板120上。
薄膜電晶體TFT包括：一閘極電極121，其形成於第一基板120上；一閘極絕緣材料1222a，其形成於閘極電極121上；一主動層124a，其形成於閘極絕緣材料1222a上；以及一源極電極126與汲極電極128，其形成於主動層124a上。在一些實施例中，電阻接觸層124b可以設置在源極電極與汲極電極126與128、以及主動層124a之間。
閘極電極121與閘極線(未圖示)電性連接，閘極電極121經由閘極線接收閘極信號。
閘極絕緣材料1222a藉由在閘極電極121上依序堆疊第一至第三 絕緣層122a、122b、以及122c而形成。
此第三絕緣層122c與此第二絕緣層122b可以包括具有不同蝕刻選擇度之絕緣材料。在一實施例中，在第三絕緣層122c之蝕刻過程中，此第二絕緣層122b可以被使用作為抗蝕刻層。因此，在第三絕緣層122c之蝕刻過程中，其可以保護在第二絕緣層122b下之組件，且足夠地蝕刻第三絕緣層122c。
在一實施例中，第一與第三絕緣層122a與122c可以包括矽氮化物SiNx，且第二絕緣層122b可以包括矽氧化物。在此組態中，此第二絕緣層122b與第三絕緣層122c之蝕刻選擇度各為大約1：20與大約1：8，此為相當的高。因此，在第三絕緣層122c之蝕刻過程中，此第二絕緣層122b可以足夠地作用作為抗蝕刻層。
通常，矽氧化物之崩潰電壓(BV，單位：MV/cm)大於矽氮化物之擊穿電壓，其代表絕緣特徵之值。此外，矽氧化物具有較矽氮化物為佳之表面粗糙度或表面均勻度。然而，難以達成厚的矽氧化物，且矽氧化物之介電常數低於矽氮化物之介電常數。此外，由於矽氮化物之薄膜藉由使用包括氫之矽烷(SiH4)氣體形成，其表面粗糙度或表面均勻度低於矽氧化物薄膜之表面粗糙度或表面均勻度。
在閘極電極121上形成閘極絕緣材料1222a，且將閘極電極121與源極電極126與汲極電極128電性連接。在一實施例中，因為閘極絕緣材料1222a具有包含矽氧化物之第二絕緣層122b，而可以確保足夠之絕緣特徵。
以第二絕緣層122b厚度T2對第一絕緣層122a厚度T1之比T2/T1小 於大約0.1，此第二絕緣層122b之厚度T2相當薄，以致於可以降低藉由化學氣相沉積所形成第二絕緣層122b之厚度均勻度，以及此層之崩潰電壓特徵。在另一方面，以第二絕緣層122b厚度T2對包含矽氧化物之第一絕緣層122a厚度T1之比T2/T1大於大約1.5，此第一絕緣層122a之厚度T1相當厚，以致於難以藉由使用氮化物以足夠地增加電容。
以第三絕緣層122c厚度T3對第二絕緣層122b厚度T2之比T3/T2小於大約2，此包含矽氧化物第二絕緣層122b之厚度T2相當薄，以致於無法確保所想要之崩潰電壓特徵。在另一方面，以第三絕緣層122c厚度T3對第二絕緣層122b厚度T2之比T3/T2大於大約12，此第三絕緣層122c厚度T3相當厚，此對於施加至薄膜電晶體TFT閘極電極121電壓之敏感度降低，且非常難以有效地覆蓋在第二絕緣層122b與第三絕緣層122c之間形成源極電極126與汲極電極128之步階(step)。
在一些實施例中，以第二絕緣層122b厚度T2對第一絕緣層122a厚度T1之比T2/T1小於大約0.1至大約1.5，且第三絕緣層122c厚度T3對第二絕緣層122b厚度T2之比T3/T2可以為大約2至大約12。
在一實施例中，以第一絕緣層122a、第二絕緣層122b、以及第三絕緣層122c之厚度T1、T2、以及T3可以各為大約400Å、大約400Å、以及大約2000Å。在另一實施例中，第一絕緣層122a之厚度T1可以在大約800Å與大約1000Å之間，第二絕緣層122b之厚度T2與第三絕緣層122c之厚度T3可以各為大約200Å與大約2000Å。
仍然參考圖4，此主動層124a可以具有在源極電極126與汲極電極128間之通道區域。電阻接觸層124b可以設置在主動層124a與源極電極126之間，以及主動層124a與汲極電極128之間。電阻接觸層降低由主動層124a所產生之接觸電阻，此主動層124a可以包括非晶矽，且藉由源極電極126與汲極電極128，其可以包括金屬。在一些實施例中，此主動層124a可以包括非晶矽(a-Si)而未以掺雜物掺雜。在一些實施例中，此電阻接觸層124b可以包括以N-型或P-型掺雜物掺雜之非晶矽。當將閘極信號供應至閘極電極121與汲極電極128時，此主動層124a將預定電壓供應至源極電極126。
閘極電極121以一預定距離對應主動層124a之通道區域。如同於圖4中顯示，以源極與汲極電極126與128中之至少一者直接接觸在主動層124a外之第二絕緣層122b，此源極電極126與汲極電極128以及閘極電極121間之距離隨著主動層124a與電阻接觸層124b之厚度減少一樣地多。因此，此源極電極126與汲極電極128以及閘極電極121間之寄生電容與距離成反比而會增加。在一些實施例中，由於所使用第一絕緣層122a與第二絕緣層122b具有相當大的介電常數，此寄生電容之增加會相當的大。
以源極與汲極電極126與128中之至少一者接觸第二絕緣層122b，此源極與汲極電極126與128所包括步階應至少為主動層124a與電阻接觸層124b之厚度一樣的厚，以致於可以由源極與汲極電極126與128之分開或源極與汲極電極126與128之副產品產生短路。
在一些實施例中，可以藉由將源極與汲極電極126與128僅設置在主動層124a之上、即在主動層124a與電阻接觸層124b重疊之區 域上，而避免在源極電極126與汲極電極128以及閘極電極121之間寄生電容增加。
在此等實施例中，此第一至第三絕緣層122a、122b、122c、主動層124a、以及電阻接觸層124b設置在閘極電極121源極電極126以及汲極電極128之間。此等實施例可以藉由閘極電極121與源極電極126以及汲極電極128，以減少對寄生電容之影響。在其他實施例中，可以去除此以源極與汲極電極126與128覆蓋步階所造成之問題。
在一些實施例中，可以藉由實質上相同過程，在周邊電路區域例如儲存信號產生器中，形成相同薄膜電晶體與電容器。
在此第二區域中所形成之電容器C中，此第一電極123與第二電極129彼此重疊，而以介電材料1222b設置於其間。
此第一電極123可以包括與薄膜電晶體TFT閘極電極121實質上相同材料。此第一電極123可以設置在與薄膜電晶體TFT之閘極電極121相同之層上。在一些實施例中，可以藉由相同沉積過程，在包括至少一或更多層之基本結構上沉積第一電極123與閘極電極121，且將其圖案化。
此第二電極129可以包括與薄膜電晶體TFT之源極與汲極電極126與128相同材料。此第二電極129可以設置在與薄膜電晶體TFT之源極與汲極電極126與128相同之層上。此第二電極129可以與薄膜電晶體TFT之汲極電極128電性連接。
以此在像素中所提供以儲存電容器Cst所執行電容器C，此第一電極123可以與儲存線(未圖示)形成為一體，此儲存線與與閘極 線(未圖示)平行地配置於第一方向中。在其他實施例中，電容器C可以與儲存線電性連接。因此，此提供給儲存線之儲存信號被供應至第一電極123。對於液晶裝置實施例，可以將共同電壓經由儲存線提供給第一電極123。對於有機發光顯示裝置實施例，可以不使用共同電壓。
在一實施例中，電容器C之介電材料1222b可以具有：堆疊之第一絕緣層122a與第二絕緣層122b。將薄膜電晶體TFT之閘極絕緣材料1222a之第三絕緣層122c去除，以形成電容器C。
由於第一絕緣層122a與第二絕緣層122b各包括矽氮化物與矽氧化物，介電材料1222b具有由矽氮化物與矽氧化物所堆疊之結構。
在此種實施例中，當第二絕緣層122b厚度T2對第一絕緣層122a厚度T1之比T2/T1小於大約0.1時，此第二絕緣層122b之厚度T2相當薄，以致於可以降低藉由化學氣相沉積所形成第二絕緣層122b之厚度均勻度，且此矽氧化物之厚度薄，以致於無法有效地防止在第一電極123與第二電極129之間所產生之靜電。在另一方面，當第二絕緣層122b厚度T2對包含矽氧化物之第一絕緣層122a厚度T1之比T2/T1大於大約1.5時，此第一絕緣層122a之厚度T1相當厚，以致於難以藉由使用氮化物以足夠地增加電容。
在一些實施例中，以第二絕緣層122b厚度T2對第一絕緣層122a厚度T1之比T2/T1可以為大約0.1至大約1.5。在一實施例中，以第一絕緣層122a與第二絕緣層122b之厚度T1與T2可以各為大約400Å。在另一實施例中，第一絕緣層122a之厚度T1可以在大約 800Å至大約1000Å之間，第二絕緣層122b之厚度T2可以為大約200Å。
一些實施例可以藉由去除第三絕緣層122c、其佔據在第二區域中所形成預定厚度閘極絕緣材料1222a，以執行電容器C之介電材料1222b，以減少在第一電極123與第二電極129間之距離與電容器之電容。
因此，當由在像素中所提供儲存電容器Cst執行此電容器C時，可以所增加之電容，以減少第一與第二電極123與129之面積，以致於可以確保儲存電容器之電容，而同時達成高孔徑比。
在圖4中所形成之實施例中，此形成薄膜電晶體TFT之第一區域與形成電容器C之第二區域，以第三絕緣層122c之厚度d步進，如同於圖4中所示，因為在第二區域中將第三絕緣層122c去除，以致於可以增加電容器之電容，同時增加薄膜電晶體之絕緣效應。
圖5為顯示裝置另一實施例之橫截面圖。在圖5中所顯示實施例與在圖4中所顯示實施例實質上相同，所不同者為此介電材料包括一第一絕緣層122a’，其包含形成電容器C之第二區域中之矽氮化物。因此，相同組件以相同參考號碼表示，且不重複其詳細說明。
參考圖5，顯示裝置包括：第一基板120；形成於第一基板120上第一區域中之薄膜電晶體TFT；以及形成於第一基板120上第二區域中之電容器C。
在此實施例中，薄膜電晶體TFT之結構與在圖4中所示實施例者實質上相同。在此電容器C中，第一與第二電極123與129彼此相 對，而以介電材料122a’設置於其間。
此介電材料122a’包括一單一層，即此第一絕緣層122a’。與薄膜電晶體TFT之閘極絕緣材料1222a’相較，此電容器C是以第二與第三絕緣層122b’與122c’被去除而執行。在一實施例中，此介電材料122a’之厚度可以為大約800Å至1000Å。在另一實施例中，此介電材料之厚度可以為大約200Å。
在一些實施例中，第一與第二電極123與129間之距離可以藉由執行電容器之介電材料122a’而縮短，此介電材料之矽氮化物具有高介電常數。因此，可以增加電容器之電容。
當此電容器由在像素中所提供儲存電容器Cst所執行時，可以所增加之電容，以減少第一與第二電極123與129之面積，以致於可以確保儲存電容器之電容，而同時達成高孔徑比。
根據在圖5中所顯示之實施例，在第一區域形成薄膜電晶體TFT，在第二區域形成電容器C，此電容器是將第二區域中第二與第三絕緣層122b’與122c’去除而形成。因此，如同於圖5中顯示，此結構所具有步階是以第二與第三絕緣層122b’與122c’之厚度而實施。因此，可以改善電容器之電容，同時增加薄膜電晶體TFT之絕緣效應。
圖6為顯示裝置另一實施例之橫截面圖。在圖6中所顯示實施例與在圖4中所顯示實施例實質上相同，所不同者為此透明導電電極各與第一電極123’以及第二電極129’電性連接，且形成於此形成電容器之第二區域中。因此，相同組件由相同參考號碼表示，且不重複其詳細說明。
如同於圖6中顯示，形成此第一與第二透明導電層130與132，其與第一與第二電極123’與129’電性連接。
此第一與第二電極123’與129’包括不透明金屬。因此，顯示裝置之透射區域縮小，且孔徑比會減少。為了防止孔徑比減少，在圖6中所顯示之實施例中，藉由以下方式而增加電容：將第一與第二電極123’與129’之面積最小化，且增加與各第一以及第二電極123’與129’電性連接至第一與第二透明導電層130與132之面積。
此等第一與第二透明導電層130與132可以包含透明導電材料，例如銦錫氧化物(ITO)、錫氧化物(TO)、銦鋅氧化物(IZO)、以及銦錫鋅氧化物(ITZO)。
如同於圖6中所示，可以實現第一與第二透明導電層130與132，而將第一以及第二電極123’與129’終端之上部份部份地重疊。在其他實施例中，可以實現第一與第二透明導電層130與132，以完全覆蓋第一以及第二電極123’與129’。在其他實施例中，可以在各像素之透射區域中形成第一與第二透明導電層130與132，且第一與第二電極123’與129’可以設置在第一與第二透明導電層130與132上。
圖7為顯示裝置另一實施例之橫截面圖。
在圖7中所顯示實施例與在圖5中所顯示實施例實質上相同，所不同者為，此與第一電極123’以及第二電極129’電性連接之透明導電層130與132是形成於用於形成電容器之第二區域中。因此，相同組件以相同參考號碼表示，且不重複其詳細說明。
如同於圖7中顯示，形成第一與第二透明導電層130與132，其與電容器之第一電極123’與第二電極129’電性連接。
與圖6之實施例相較，圖7之實施例具有第一絕緣層122a’之單一結構，其中藉由矽氮化物實現在第一與第二電極123’與129’間形成介電材料，且此額外形成第一與第二透明導電層130與132之目的與圖6中實施例者相同。
圖8為顯示裝置另一實施例之橫截面圖。
在圖8中所顯示實施例與在圖4中所顯示實施例實質上相同，所不同者為，介電材料1222b’是由五層實現，閘極絕緣材料1222a是由下列層所實現：第一至第三絕緣層122a、122b、以及122c，主動層124a，以及電阻接觸層124b。因此，相同組件以相同參考號碼表示，且不重複其詳細說明。
在圖8之實施例中，此形成電容器C之第二區域中，第一電極123與第二電極129彼此重疊，且介電材料1222b’設置於此兩者之間。
此介電材料1222b’如同以上說明，更包括在閘極絕緣材料1222a上之主動層124a與電阻接觸層124b，而可與薄膜電晶體TFT之閘極絕緣材料1222a相比較。
顯示裝置之製造方法之實施例
圖9至圖12為橫截面圖，其說明顯示裝置之製造方法之實施例。
圖9A至9D為橫截面圖，其說明在圖4中所示顯示裝置之製造方法之實施例。
參考圖9A，閘極電極121是形成於此形成薄膜電晶體TFT之第一基板120上之第一區域中。此外，第一電極123形成於第二區域中，此第二區域靠近形成電容器C之第一區域。
閘極電極121與第一電極123可以包括導電材料。導電材料可以例如為金屬，像是鉻、鋁、鉭、鉬、鈦、鎢、銅、以及銀等，以及此等金屬之合金。閘極電極121與第一電極123可以形成於一單一層中。在其他實施例中，閘極電極121與第一電極123可以包括具有不同物理性質之兩個或更多層。
此包含導電材料之導電層藉由濺鍍與沉積例如物理與化學氣相沉積而形成於第一基板120上。然後，藉由圖案化例如微影術在導電層上形成閘極電極121與第一電極123。
參考圖9B，在形成閘極電極121與第一電極123之第一基板120上依序形成閘極絕緣材料1222a、非晶矽層124a’、以及以掺雜物掺雜之非晶矽層124b’。
在一些實施例中，閘極電極1222a可以包括第一至第三絕緣層122a、122b、以及122c。此第一至第三絕緣層122a至122c可以包括矽氮化物。第二絕緣層122b形成介於第一與第三絕緣層122a至122c之間，而可以包括矽氧化物。
在一些實施例中，第二絕緣層122b厚度T2對第一絕緣層122a厚度T1之比T2/T1可以為大約0.1至大約1.5，以及第三絕緣層122c厚度T3對第二絕緣層122b厚度T2之比T3/T2可以為大約2至大約12。如同以上說明，此厚度比可以考慮BV特徵、靜電特徵、厚度均勻特徵、以及電容而決定。
參考圖9C，可以將在第一區域中所形成之非晶矽層124a’與經掺雜非晶矽層124b’藉由圖案化例如微影術改變成主動層124a與電阻接觸層124b。
當將非晶矽層124a’與經掺雜非晶矽層124b’圖案化時，可以將在第二區域中所形成之第三絕緣層122c去除。在一些實施例中，此包括於閘極電極1222a中之第三絕緣層122c可以被去除。在一些實施例中，此包括於閘極電極1222a中之第三絕緣層122c可以具有一側面蝕刻表面，其與主動層124a實質上相同。在其他實施例中，此表面可以藉由特定蝕刻而去除。
在一些實施例中，第三絕緣層122c與第二絕緣層122b可以包括具有不同蝕刻選擇度之絕緣層。在一實施例中，第三絕緣層122c與第二絕緣層122b可以各包括矽氮化物與矽氧化物。
以此等具有不同蝕刻選擇度之第二絕緣層122b與第三絕緣層122c，當將在第二區域中所形成之第三絕緣層122c去除時，第二絕緣層122b可以使用為抗蝕刻層。
在一實施例中，此包括矽氮化物之第二絕緣層122b與包括矽氧化物之第三絕緣層122c之蝕刻選擇度各為大約1：20與大約1：8，此為相當的高。因此，在第二絕緣層122b之蝕刻過程中，此第三絕緣層122c可以足夠地使用作為抗蝕刻層。
參考圖9D，此接觸電阻接觸層124b之源極與汲極電極126與128形成於第一區域之主動層124a與電阻接觸層124b上。此第二電極129形成於在第二區域中重疊第一電極123之第二絕緣層122b上。源極電極126、汲極電極128、以及第二電極129可以藉由濺鍍與 沉積例如化學氣相沉積而形成。
當源極電極126、汲極電極128、以及第二電極129包含金屬例如鉬(Mo)與鎢化鉬(MoW)時，可以藉由濺鍍形成導電層。然後，可以藉由將導電層圖案化以形成源極電極126、汲極電極128、以及第二電極129。在此過程中，此在源極電極126與汲極電極128間之電阻接觸層124b被曝露而可以去除，以致於將主動層124a曝露。
在一些實施例中，源極電極126與汲極電極128之一或兩者可以接觸第二絕緣層122b。在其他實施例中，源極電極126與汲極電極128可以僅形成於主動層124a上。在此種實施例中，第一至第三絕緣層122a、122b、以及122c、主動層124a、以及電阻接觸層124b設置於閘極電極121與源極電極126以及汲極電極128之間，因此，可以將由於閘極電極121與源極電極126以及汲極電極128之寄生電容效應最小化。
在一些實施例中，介電材料1222b藉由在第二區域中僅包括第二絕緣層122b與第一絕緣層122a而實現電容器，以致於可以縮短在第一電極123與第二電極129間之距離，以及因此可以增加電容器之電容。所以，可以增加此包含介電電容器C之電容器C之電容。因此，當以所增加電容以縮小第一與第二電極123與129之面積時，可以確保儲存電容器之電容，同時可達成高孔徑比。
根據在圖9中所顯示實施例，第三絕緣層122c從第二區域去除。因此，如同於圖9D中顯示，第一區域與第二區域可以步階如同第三絕緣層122c之厚度d。因此，可以改善電容器之電容，同時增 加薄膜電晶體之絕緣效應。
圖10A至10D為橫截面圖，其說明在圖5中所顯示裝置製造方法之實施例。
在圖10中所顯示實施例與在圖9中所顯示實施例實質上相同，所不同者為，不僅將第三絕緣層、而且亦將第二絕緣層從此形成電容器之第二區域去除，以致於在第一與第二電極間所形成之介電材料僅包括第一絕緣層。因此，相同組件以相同參考號碼表示，且不重複其詳細說明。
圖10B說明與圖10A相同過程。閘極電極121形成於此第一基板120上之第一區域中，而薄膜電晶體TFT亦形成與此區域中。此外，第一電極123形成於第二區域中，其靠近此形成電容器C之第一區域。
參考10B圖，在包含閘極電極121與第一電極123之第一基板120上依序形成第一絕緣層122a’、第二絕緣層122b’、第一三緣層122c’、非晶矽層124a’、以及經掺雜非晶矽層124b’。第一絕緣層122a’、第二絕緣層122b’、以及第一三緣層122c’之厚度比如同參考圖9說明。
參考圖10C，可以將在第一區域中所形成之非晶矽層124a’與經掺雜非晶矽層124b’藉由圖案化例如微影術改變成主動層124a與電阻接觸層124b。可以在圖案化中將在第二區域中所形成之第二絕緣層122b’與第三緣層122c’去除。在一些實施例中，此包括於閘極絕緣材料1222a’中之第二絕緣層122b’與第三緣層122c’具有一側蝕刻表面，其與主動層124a實質上相同。在其他 實施例中，亦可藉由特定蝕刻以去除於第二區域中所形成之第二絕緣層122b’與第三緣層122c’。
此第二絕緣層122b’與第一絕緣層122a’可以包括具有不同蝕刻選擇度之絕緣材料。在一實施例中，此第二絕緣層122b’與第一絕緣層122a’各可以包括矽氧化物與矽氮化物。
此包含矽氧化物之第二絕緣層122b’與包含矽氮化物之第一絕緣層122a’之蝕刻選擇比率各為大約1：20與大約1：8，此為相當的高。因此，當去除設置在第二區域中之第二絕緣層122b’時，第一絕緣層122a’可以
作為抗蝕刻層。因此，可以足夠地去除第二絕緣層122b’，且有效地保護在第一絕緣層122a’下之組件。
參考圖10D，此接觸電阻接觸層124b之源極電極126與汲極電極128可以形成於用於形成主動層124a之第一區域中。此第二電極129形成於第一絕緣層122a’上，而與在第二區域中之第一電極123重疊。
如同於圖10D之實施例中顯示，源極電極126與汲極電極128中之至少一者可以接觸第一絕緣層122a’。在其他實施例中，源極電極126與汲極電極128可以僅設置在主動層124a上。在此等實施例中，可以減少寄生電容。
圖11A至11F為橫截面圖，其說明在圖6中所示顯示裝置製造方法之實施例。
在圖11中所顯示實施例與在圖9中所顯示實施例實質上相同，所 不同者為，此與第一電極以及第二電極電性連接之透明導電電極是形成於用於形成電容器之第二區域中。因此，相同組件以相同參考號碼表示，且不重複其詳細說明。
在圖11A、11B、以及11C中所說明之過程與在圖9A、9B、9C、以及9D中所說明之過程實質上相同。然而，在圖11之實施例中進一步形成：第一透明導電層130，其與第一電極123’電性連接；以及第二透明導電層132，其與第二電極129’電性連接。
在圖6中所示顯示裝置之實施例可以藉由減少顯示裝置之透明區域，以防止孔徑比縮小，此為當第一與第二電極123’與129’由不透明金屬實現時所造成之缺點。
增加圖11B與11F之過程，可以將第一與第二電極123’與129’之面積最小化。亦可以藉由增加各與第一與第二電極123’與129’連接之第一與第二透明導電層130與132之面積，以防止孔徑比縮小，而同時確保電容。
在一些實施例中，此包括於第一與第二透明導電層130與132中之透明導電材料可以包括：銦錫氧化物(ITO)、錫氧化物(TO)、銦鋅氧化物(IZO)、以及銦錫鋅氧化物(ITZO)。
在一些實施例中，第一與第二透明導電層130與132各部份地重疊第一與第二電極123’與129’之終端上部份。
在其他實施例中，可以實現第一與第二透明導電層130與132，以完全覆蓋第一與第二電極121’與129’，或第一與第二透明電極130與132
可以形成於各像素之透射區域上，以及第一與第二電極123’與129’可以形成於透明導電層上之一區域中。
圖12A至12F為橫截面圖，其說明在圖7中所示顯示裝置製造方法之實施例。
在圖12中所顯示實施例與在圖10中所顯示實施例不同，這是因為其在第二區域中形成之電容器，進一步形成與第一與第二電極電性連接之透明導電電極。因此，相同組件以相同參考號碼表示，且不重複其詳細說明。
在圖12A、12C、12C、12D、以及12E中所說明之過程與在圖10A、10B、10C、以及10D所說明之過程實質上相同。
圖12之實施例更包括：形成第一透明導電層130，其與形成於第二區域中之第一電極123’電性連接(如同參考圖11B所說明)；以及形成第二透明導電層132，其與第二電極129’電性連接(如同參考圖11F所說明)
藉由增加圖12B與12F之過程可以將第一與第二電極123’與129’之面積最小化，同時藉由增加各與第一與第二電極123’與129’連接之第一與第二透明導電層130與132之面積，以防止孔徑比減小，而同時確保電容。
雖然，以上參考某些典範實施例以說明本發明，應瞭解本發明並不受限於所揭示之實施例。相反的，其用意在於包含在所附申請專利範圍與其等同物之精神與範圍中之各種修正與等同配置。
120‧‧‧第一基板
121‧‧‧閘極電極
122a‧‧‧第一絕緣層
122b‧‧‧第二絕緣層
122c‧‧‧第三絕緣層
123‧‧‧第一電極
124a‧‧‧主動層
124b‧‧‧電阻接觸層
128‧‧‧汲極電極
129‧‧‧第二電極
1222a‧‧‧閘極絕緣材料
1222b‧‧‧介電材料
TFT‧‧‧薄膜電晶體
C‧‧‧電容器

Claims (17)

  1. 一種顯示裝置，其包括薄膜電晶體，其包含：一主動層；一閘極電極：一源極電極，其電性連接至該主動層；一汲極電極，其電性連接至該主動層；以及一閘極絕緣材料，其形成於該主動層與該閘極電極之間，其中該閘極絕緣材料包含一第一層、一第二層、以及一第三層，其中該第二層厚度為該第一層厚度之大約0.1至大約1.5倍之間，以及其中該第三層厚度為該第二層厚度之大約2至大約12倍之間，該第一層與該第二層由彼此不同材料所形成，以致於該第二層對於一蝕刻劑之反應快於該第一層對於該蝕刻劑之反應，該第二層與該第三層由彼此不同材料所形成，以致於該第三層對於一其他蝕刻劑之反應快於該第二層對於該其他蝕刻劑之反應。
  2. 如申請專利範圍第1項之顯示裝置，其中該第三層與該第二層間之蝕刻選擇度為大約1：20至大約1：8之間，以及該第二層與該第一層間之蝕刻選擇度為大約1：20至大約1：8之間。
  3. 如申請專利範圍第2項之顯示裝置，其中該第三層與該第一層各包含矽氮化物，以及該第二層包含矽氧化物。
  4. 如申請專利範圍第1項之顯示裝置，其中 該源極電極與該汲極電極中之至少任一者接觸該第二層。
  5. 如申請專利範圍第1項之顯示裝置，其中該源極電極與該汲極電極中之至少任一者接觸該第一層。
  6. 如申請專利範圍第1項之顯示裝置，其中該主動層與該第三層具有相同的側蝕刻表面。
  7. 如申請專利範圍第1項之顯示裝置，其中該主動層、該第三層、以及該第二層具有相同的側蝕刻表面。
  8. 如申請專利範圍第1項之顯示裝置，更包括一電容器，該電容器包含：一第一電極；一第二電極；以及一介電材料，其設置於該第一電極與該第二電極之間。
  9. 如申請專利範圍第8項之顯示裝置，其中該第一電極與該閘極電極是由相同材料且以相同製程來形成。
  10. 如申請專利範圍第8項之顯示裝置，其中該第二電極、該源極電極以及該汲極電極是由相同材料且以相同製程來形成。
  11. 如申請專利範圍第8項之顯示裝置，其中該閘極絕緣材料之該第一層與該第二層延伸至該電容器以提供該介電材料。
  12. 如申請專利範圍第8項之顯示裝置，其中該介電材料僅包括一層，以及其中該閘極絕緣材料之該第一層延伸至該電容器，以提供該介電材料。
  13. 如申請專利範圍第8項之顯示裝置，其中該閘極絕緣材料之該第一層、該第二層以及該第三層，以及該主 動層延伸至該電容器，以提供該介電材料。
  14. 如申請專利範圍第8項之顯示裝置，其中該電容器更包含：一第一透明導電層，其連接該第一電極；以及一第二透明導電層，其連接該第二電極。
  15. 一種顯示裝置，包括：設置在一基板上之一薄膜電晶體；以及設置在該基板上之一電容器；其中，該薄膜電晶體包括：一主動層，一閘極電極，一源極電極，其電性連接至該主動層，一汲極電極，其電性連接至該主動層，以及一閘極絕緣材料，其形成於該主動層與該閘極電極之間，其中該閘極絕緣材料包含一第一層、一第二層、以及一第三層；其中該電容器包括：一第一電極，一第二電極，以及一介電材料，設置在該第一電極與該第二電極之間，其中該介電材料包括較閘極絕緣材料為少之層數，其中該第二層厚度為該第一層厚度之大約0.1至大約1.5倍之間，且其中該第三層厚度為該第二層厚度之大約2至大約12倍之間，該第一層與該第二層由彼此不同材料所形成，以致於該第二層對於一蝕刻劑之反應快於該第一層對於該蝕刻劑之反應，該第二層與該第三層由彼此不同材料所形成，以致於該第三層對 於一其他蝕刻劑之反應快於該第二層對於該其他蝕刻劑之反應。
  16. 如申請專利範圍第15項之顯示裝置，其中該介電材料包括該主動層與該第三層。
  17. 如申請專利範圍第15項之顯示裝置，其中該介電材料包括：該主動層、該第三層以及該第二層。
TW100107582A 2010-04-16 2011-03-07 顯示裝置及其之製造方法 TWI478352B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20100035248A KR101113354B1 (ko) 2010-04-16 2010-04-16 표시 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
TW201138120A TW201138120A (en) 2011-11-01
TWI478352B true TWI478352B (zh) 2015-03-21

Family

ID=44779202

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100107582A TWI478352B (zh) 2010-04-16 2011-03-07 顯示裝置及其之製造方法

Country Status (5)

Country Link
US (1) US8988640B2 (zh)
JP (1) JP5266285B2 (zh)
KR (1) KR101113354B1 (zh)
CN (1) CN102222699B (zh)
TW (1) TWI478352B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014032983A (ja) * 2012-08-01 2014-02-20 Sony Corp 半導体装置、表示装置および電子機器
TWI498220B (zh) * 2012-10-31 2015-09-01 Au Optronics Corp 顯示面板及其製造方法
KR20140090019A (ko) * 2013-01-08 2014-07-16 삼성디스플레이 주식회사 표시 장치
KR102000738B1 (ko) * 2013-01-28 2019-07-23 삼성디스플레이 주식회사 정전기 방지 회로 및 이를 포함하는 표시 장치
CN104576651A (zh) * 2013-10-16 2015-04-29 昆山国显光电有限公司 一种阵列基板及其制备方法
CN104733491B (zh) * 2013-12-20 2017-12-15 昆山国显光电有限公司 一种有机发光显示装置及其制备方法
KR102227085B1 (ko) * 2014-03-05 2021-03-12 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치
CN104218094B (zh) * 2014-08-28 2016-11-23 京东方科技集团股份有限公司 一种薄膜晶体管、显示基板及显示装置
CN107863297A (zh) * 2016-09-22 2018-03-30 中华映管股份有限公司 薄膜晶体管及其制造方法
CN108493216B (zh) * 2018-03-21 2021-04-27 福建华佳彩有限公司 一种tft阵列基板、显示装置及tft阵列基板的制备方法
KR20200042161A (ko) * 2018-10-15 2020-04-23 엘지디스플레이 주식회사 디스플레이 패널 및 디스플레이 장치
CN109713019A (zh) * 2019-01-17 2019-05-03 深圳市华星光电技术有限公司 Oled显示面板及其制作方法
KR102181003B1 (ko) * 2020-02-07 2020-11-20 삼성디스플레이 주식회사 정전기 방지 회로 및 이를 포함하는 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060273316A1 (en) * 2005-06-01 2006-12-07 Samsung Electronics Co., Ltd. Array substrate having enhanced aperture ratio, method of manufacturing the same and display apparatus having the same
US20080017862A1 (en) * 2006-07-20 2008-01-24 Samsung Electronics Co., Ltd. Array substrate, display device having the same and method of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0456168A (ja) * 1990-06-21 1992-02-24 Stanley Electric Co Ltd 薄膜トランジスタおよびその製造方法
JP3537854B2 (ja) * 1992-12-29 2004-06-14 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタの製造方法
KR0124976B1 (ko) 1994-06-22 1997-12-01 김광호 개구율 향상을 위한 액정표시장치 및 그 제조방법
JP2005064032A (ja) * 2003-08-12 2005-03-10 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
KR20060114757A (ko) * 2005-05-02 2006-11-08 삼성전자주식회사 박막 트랜지스터 기판
KR20070102776A (ko) 2006-04-17 2007-10-22 삼성전자주식회사 표시 기판 및 이의 제조 방법
JP2007294709A (ja) * 2006-04-26 2007-11-08 Epson Imaging Devices Corp 電気光学装置、電子機器、および電気光学装置の製造方法
KR20070109192A (ko) * 2006-05-10 2007-11-15 삼성전자주식회사 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 장치
KR101257811B1 (ko) 2006-06-30 2013-04-29 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
KR101264789B1 (ko) 2006-06-30 2013-05-15 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이 기판과 그 제조방법
KR101319326B1 (ko) 2007-01-17 2013-10-16 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그의 제조방법
KR20080095956A (ko) 2007-04-26 2008-10-30 서대식 투명 channel 층을 이용한 고개구율 LCD 화소 구조
US8786793B2 (en) * 2007-07-27 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR101529575B1 (ko) * 2008-09-10 2015-06-29 삼성전자주식회사 트랜지스터, 이를 포함하는 인버터 및 이들의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060273316A1 (en) * 2005-06-01 2006-12-07 Samsung Electronics Co., Ltd. Array substrate having enhanced aperture ratio, method of manufacturing the same and display apparatus having the same
US20080017862A1 (en) * 2006-07-20 2008-01-24 Samsung Electronics Co., Ltd. Array substrate, display device having the same and method of manufacturing the same

Also Published As

Publication number Publication date
JP5266285B2 (ja) 2013-08-21
KR101113354B1 (ko) 2012-02-29
CN102222699B (zh) 2013-12-25
KR20110115746A (ko) 2011-10-24
JP2011228610A (ja) 2011-11-10
TW201138120A (en) 2011-11-01
CN102222699A (zh) 2011-10-19
US20110255044A1 (en) 2011-10-20
US8988640B2 (en) 2015-03-24

Similar Documents

Publication Publication Date Title
TWI478352B (zh) 顯示裝置及其之製造方法
US8785257B2 (en) Array substrate for display device
US9142780B2 (en) Display device and method for manufacturing the same
US9230951B2 (en) Antistatic device of display device and method of manufacturing the same
JP7370375B2 (ja) 表示装置及び半導体装置
KR101353269B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
JP5063933B2 (ja) 薄膜トランジスタアレイ基板
US9632382B2 (en) Array substrate comprising a barrier layer pattern and the method for manufacturing the same, and liquid crystal display device
TWI487120B (zh) 薄膜電晶體基板與其所組成之顯示裝置
WO2018180617A1 (ja) アクティブマトリクス基板、液晶表示装置および有機ｅｌ表示装置
US20170373102A1 (en) Array substrate and manufacturing method thereof, display panel and display device
US11721704B2 (en) Active matrix substrate
KR20170080047A (ko) 산화물 박막 트랜지스터와 그를 포함하는 표시 장치 및 그 제조방법
US20160181290A1 (en) Thin film transistor and fabricating method thereof, and display device
US20080073686A1 (en) Thin-Film Transistor Array and Method for Manufacturing the Same
US20210183899A1 (en) Active matrix substrate and method for manufacturing same
KR102044199B1 (ko) 액정 디스플레이 장치와 이의 제조 방법
JP2007142411A (ja) 薄膜トランジスタ表示板及びその製造方法
US20220181356A1 (en) Active matrix substrate and method for manufacturing same
JP6446204B2 (ja) 表示装置
KR101084261B1 (ko) 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법들
US11817459B2 (en) Active matrix substrate and manufacturing method thereof
US11644729B2 (en) Active matrix substrate and liquid crystal display device
JP2910646B2 (ja) 薄膜トランジスタアレイとその製造方法
CN110596975A (zh) 有源矩阵基板及其制造方法