KR20070102776A - 표시 기판 및 이의 제조 방법 - Google Patents

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KR20070102776A
KR20070102776A KR1020060034388A KR20060034388A KR20070102776A KR 20070102776 A KR20070102776 A KR 20070102776A KR 1020060034388 A KR1020060034388 A KR 1020060034388A KR 20060034388 A KR20060034388 A KR 20060034388A KR 20070102776 A KR20070102776 A KR 20070102776A
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유춘기
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Abstract

고개구율 구조를 갖는 표시 기판 및 이의 제조방법이 개시된다. 표시 기판은 베이스 기판 상에 제1 방향으로 형성된 게이트 배선, 게이트 배선에서 분기되어 형성된 게이트 전극 및 제1 캐패시터 전극을 포함하는 게이트 패턴, 게이트 패턴 상에 형성된 제1 게이트 절연막, 제1 게이트 절연막 상에 형성되어 제1 캐패시터 전극 상의 제1 게이트 절연막을 노출하는 홀을 포함하는 제2 게이트 절연막, 제2 게이트 절연막 상에 형성되고, 제1 방향과 수직한 제2 방향으로 형성된 소스 배선, 소스 배선에서 분기되어 형성된 소스 전극, 소스 전극과 이격되어 형성된 드레인 전극 및 홀과 대응하여 형성된 제2 캐패시터 전극을 포함하는 소스 패턴 및 소스 패턴 상에 형성되고, 드레인 전극과 전기적으로 연결된 화소 전극을 포함한다. 이에 따라, 표시 기판의 고해상도 및 고휘도를 실현할 수 있으며 제조 공정의 단순화 및 신뢰성을 향상시킬 수 있다.
제1 게이트 절연막, 제2 게이트 절연막, 산화 실리콘막, 질화 실리콘막

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THEREOF}
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1 의 I-I’라인을 따라 절단한 단면도이다.
도 3 내지 도 8은 도 1에 도시된 표시 기판을 제조하는 방법을 설명하기 위한 공정도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 표시 기판 110 : 베이스 기판
STE1 : 제1 캐패시터 전극 126 :게이트 단부 패턴
132 : 제1 게이트 절연막 134 : 제2 게이트 절연막
134a : 제1 홀 132a : 제2 홀
134b : 제3 홀 162 : 소스 금속 패턴
164 : 소스 단부 패턴 STE2 : 제2 캐패시터 전극
TFT : 스위칭 소자 PE : 화소 전극
GP : 게이트 패드 DP : 소스 패드
TE1 : 제1 패드 패턴 TE2 : 제2 패드 패턴
CNT1, CNT2, CNT3 : 제1, 제2, 제3 콘택홀
본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 고해상도 및 고휘도를 실현할 수 있는 구조를 갖는 표시 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 표시 패널은 스위칭 소자를 포함하는 어레이 기판, 상기 어레이 기판과 대향하는 컬러필터 기판 및 상기 어레이 기판 및 컬러필터 기판 사이에 개재되어 형성되는 액정층을 포함한다.
최근 모바일 폰의 기술이 캠코더, 카메라, MP3 플레이어 등을 포함하는 복합화 기술로 진화하고, 컨텐츠가 다양화 및 고급화되면서 디스플레이도 높은 해상도를 가지면서 고휘도를 요구한다. 특히, 소형 디스플레이에서는 높은 해상도이면서 높은 휘도를 가지도록 백라이트의 휘도를 높이는 방법이 일반적이다. 그러나 이는 휴대용 디스플레이의 약점인 소비전력을 증가시키는 단점으로 작용한다.
따라서 소비전력을 증가시키지 않으면서 휘도를 향상시키는 방법으로 개구율을 증가시키는 방법을 이용할 수 있다. 즉, 표시 패널의 개구율을 증가시킴으로써 백라이트 휘도 개선 효과를 그대로 유지할 수 있다. 상기 표시 패널에서 개구율을 증가시키기 위해서는 선폭의 감소 및 고개구율 구조의 설계 등으로 고개율을 실현할 수 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 고개구율 구조를 갖는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 베이스 기판 상에 제1 방향으로 형성된 게이트 배선, 상기 게이트 배선에서 분기되어 형성된 게이트 전극 및 제1 캐패시터 전극을 포함하는 게이트 패턴, 상기 게이트 패턴 상에 형성된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 형성되어 상기 제1 캐패시터 전극 상의 제1 게이트 절연막을 노출하는 홀을 포함하는 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 형성되고, 상기 제1 방향과 수직한 제2 방향으로 형성된 소스 배선, 상기 소스 배선에서 분기되어 형성된 소스 전극, 상기 소스 전극과 이격되어 형성된 드레인 전극 및 상기 홀과 대응하여 형성된 제2 캐패시터 전극을 포함하는 소스 패턴 및 상기 소스 패턴 상에 형성되고, 상기 드레인 전극과 전기적으로 연결된 화소 전극을 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 상에 게이트 배선, 스위칭 소자의 게이트 전극 및 제1 캐패시터 전극을 포함하는 게이트 패턴을 형성하는 단계, 상기 제1 캐패시터 전극을 포함하는 베이스 기판에 제1 게이트 절연막 및 제2 게이트 절연막을 순차적으로 형성하는 단계, 상기 제1 캐패시터 전극 상의 상기 제2 게이트 절연막을 제거하여 상기 제1 게이트 절연막을 노출시키는 단계, 상기 노출된 제2 게이트 절연막을 포함 하는 베이스 기판 상에 상기 스위칭 소자의 소스 전극, 드레인 전극 및 상기 홀에 대응하는 제2 캐패시터 전극을 포함하는 소스 패턴을 형성하는 단계 및 상기 스위칭 소자와 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함한다.
이러한 표시 기판 및 이의 제조 방법에 따르면, 표시 기판의 고해상도 및 고휘도를 실현할 수 있으며 제조 공정의 단순화 및 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이고, 도 2는 도 1 의 I-I’라인을 따라 절단한 단면도이다.
표시 기판은 베이스 기판(110), 게이트 패턴(GL, G, 126, SL), 제1 게이트 절연막(132), 제2 게이트 절연막(134), 소스 패턴(DL, S, D, 162, 164, STE2) 및 투명 전극층(TE1, TE2, PE)을 포함한다.
상기 게이트 패턴은 베이스 기판(110) 상에 형성되고, 게이트 배선(GL), 게이트 전극(G), 게이트 단부 패턴(126), 스토리지 배선(SL) 및 제1 캐패시터 전극(STE1)을 포함한다. 상기 게이트 패턴은 예를 들면, 베이스 기판(110) 상에 형성된 저저항 금속층인 알루미늄층(122) 및 제1 몰리브덴층(124)이 순차적으로 적층된 구조를 갖는다.
게이트 배선(GL)은 베이스 기판(110) 상에 제1 방향으로 연장되어 형성되고, 상기 제1 방향과 수직한 제2 방향으로 복수개가 배열되어 형성된다. 게이트 전극(G)은 게이트 배선(GL)으로부터 분기되어 형성되고, 게이트 단부 패턴(126)은 게 이트 배선(GL)의 일단에, 게이트 배선(GL)의 너비보다 넓게 형성되어 게이트 패드(GP)를 구성한다.
스토리지 배선(SL)은 별도의 캐패시터 전극을 형성하는 독립 배선 방식과 게이트 배선(GL)의 일부가 캐패시터 전극으로 동작하게 하는 캐패시터-온-게이트(Capacitor-on-gate) 방식으로 형성할 수 있다.
본 발명의 실시예에 따른 스토리지 배선(SL)은 독립 배선 방식으로 게이트 배선(GL)의 연장 방향인 상기 제1 방향으로 게이트 배선(GL)과 평행하게 형성된다. 스토리지 배선(SL)의 일부는 스토리지 배선(SL)의 너비보다 넓게 형성되어 제1 캐패시터 전극(STE1)을 형성한다.
제1 게이트 절연막(132) 및 제2 게이트 절연막(134)은 상기 게이트 패턴 상에 순차적으로 적층되어 형성된다. 제1 게이트 절연막(132)은 예를 들어, 산화 실리콘(SiOx)으로 이루어진 산화 실리콘막이다. 제2 게이트 절연막(134)은 예를 들어, 질화 실리콘(SiNx)으로 이루어진 질화 실리콘막이다.
제1 게이트 절연막(132)의 두께는 제2 게이트 절연막(134)의 두께보다 얇게 형성되는 것이 바람직하다. 예를 들어, 제2 게이트 절연막(134)을 대략 4000Å으로 형성할 때, 제1 게이트 절연막(132)은 대략 700Å으로 형성할 수 있다.
제1 게이트 절연막(132)은 상기 게이트 패턴을 포함하는 베이스 기판(110)의 전면에 형성되고, 게이트 단부 패턴(126)을 노출시키는 제2 홀을 포함한다. 제2 게이트 절연막(134)은 제1 게이트 절연막(132) 상에 형성되고, 상기 제2 홀과 대응되는 제1 홀 및 제1 캐패시터 전극(STE1)의 일부를 노출시키는 제3 홀을 포함한다. 상기 제1 홀, 제2 홀 및 제3 홀의 형성 위치 및 형성 방법에 대해서는 도 4 및 도 5를 참조하여 상세히 후술하도록 한다.
상기 소스 패턴은 소스 배선(DL), 소스 전극(S), 드레인 전극(D), 소스 금속 패턴(162), 소스 단부 패턴(164) 및 제2 캐패시터 전극(STE2)을 포함한다.
소스 배선(DL)은 게이트 배선(GL)의 연장 방향인 상기 제1 방향으로 복수개 가 배열되고, 상기 제1 방향과 수직한 상기 제2 방향으로 연장되어 형성된다. 소스 전극(S)은 소스 배선(DL)으로부터 분기되어 형성되며, 드레인 전극(D)은 소스 전극(S)과 소정간격 이격되어 형성된다.
제2 캐패시터 전극(STE2)은 제1 캐패시터 전극(STE1) 상에 형성되어, 제1 캐패시터 전극(STE1)과 함께 스토리지 캐패시터를 형성한다. 소스 단부 패턴(164)은 소스 배선(DL)의 일단에 소스 배선(DL)의 너비보다 넓게 형성되어 소스 패드(DP)를 구성한다.
소스 금속 패턴(162)은 게이트 단부 패턴(126) 상에 형성되어 게이트 단부 패턴(126)과 접촉하고, 게이트 단부 패턴(126)보다 넓게 형성되어 게이트 패드(GP)를 구성한다. 소스 금속 패턴(162)은 게이트 단부 패턴(126)의 알루미늄층(122) 상에 형성된 몰리브덴층(124)과 함께 이중으로 알루미늄층(122)을 보호한다.
또한, 소스 금속 패턴(162)이 게이트 단부 패턴(126) 상에 형성됨으로써 게이트 패드(GP)와 소스 패드(DP) 사이 또는 게이트 패드(GP) 및 제2 캐패시터 전극(STE2)과의 단차를 최소화하여 표시 기판의 제조 공정의 신뢰성을 향상시킬 수 있다.
복수의 게이트 배선(GL)과 복수의 소스 배선(DL)이 교차하여 복수의 화소부(P)를 형성하고, 각 화소부(P)에는 스위칭 소자(TFT), 상기 스토리지 캐패시터 및 화소 전극(PE)이 형성된다.
스위칭 소자(TFT)는 게이트 전극(G), 소스 전극(s) 및 드레인 전극(D)을 포함하고, 소스 전극(S) 및 드레인 전극(D)의 하부의 제2 게이트 절연막(134) 상에는 반도체층(142) 및 오믹 콘택층(144)이 순차적으로 적층되어 위치한다.
상기 소스 패턴을 포함하는 베이스 기판(110)에는 베이스 기판(110) 상에 형성된 소자들을 보호하기 위한 패시베이션층(170) 및 유기 절연막(180)이 더 형성될 수 있다. 패시베이션층(170) 및 유기 절연막(180)은 소스 금속 패턴(162)을 노출시키는 제1 콘택홀(CNT1), 소스 단부 패턴(164)을 노출시키는 제2 콘택홀(CNT2) 및 제2 캐패시터 전극(STE2)을 노출시키는 제3 콘택홀(CNT3)을 포함한다.
상기 스토리지 캐패시터는 제1 캐패시터 전극(STE1) 및 제2 캐패시터 전극(STE2)을 포함한다. 제1 캐패시터 전극(STE1) 및 제2 캐패시터 전극(STE2) 사이에 형성된 제1 게이트 절연막(132)에 전기용량이 충전됨으로써, 데이터 입력이 끝난 후에 주변의 전압이 변할 때에 화소 전극(PE)에 인가된 화소 전압이 변하는 것을 방지해준다. 상기 전기용량은 제1 캐패시터 전극(STE1) 및 제2 캐패시터 전극(STE2) 간의 거리에 반비례한다.
이에 따라, 상기 제1 캐패시터 전극(STE1) 및 제2 캐패시터 전극(STE2) 간의 거리에 해당하는 제1 게이트 절연막(132)의 두께는 얇을수록 상기 스토리지 캐패시터에 충전되는 상기 전기용량이 증가한다. 제2 캐패시터 전극(STE2)은 제2 캐패시 터 전극(STE2)을 노출시키는 제3 콘택홀(CNT3)을 통해 화소 전극(PE)과 접촉하고, 스위칭 소자(TFT)와 화소 전극(PE)이 전기적으로 연결된다.
게이트 배선(GL)의 일단부에 형성된 게이트 패드(GP)는 게이트 단부 패턴(126), 소스 금속 패턴(162) 및 제1 패드 패턴(TE1)을 포함한다. 소스 금속 패턴(162)과 제1 패드 패턴(TE1)이 접촉하여, 게이트 단부 패턴(126)과 제1 패드 패턴(TE1)이 전기적으로 연결된다. 소스 배선(DL)의 일단부에 형성된 소스 패드(DP)는 소스 단부 패턴(164) 및 소스 단부 패턴(164)과 전기적으로 연결되는 제2 패드 패턴(TE2)을 포함한다.
도 3 내지 도 8은 도 1에 도시된 표시 기판을 제조하는 방법을 설명하기 위한 공정도들이다.
도 3을 참조하면, 베이스 기판(110) 상에 게이트 금속층(미도시)을 형성한다. 베이스 기판(110)은 광이 투과될 수 있는 투명한 물질로 이루어진다. 예를 들어, 베이스 기판(110)은 유리로 이루어진다.
상기 게이트 금속층은 예를 들면, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타튬, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있으며, 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다. 상기 게이트 금속층은 스퍼터링 공정에 의해 베이스 기판(110) 상에 증착한다.
본 발명의 실시예에 따른 상기 게이트 금속층은 저저항 금속층인 알루미늄층(122) 및 알루미늄층(122)의 부식을 방지하기 위한 몰리브덴층(124)이 순차적으로 적층된 이중층 구조로 형성된다.
이어서, 상기 게이트 금속층을 제1 마스크(미도시)에 의해 사진 식각 공정을 통해 게이트 패턴으로 패터닝한다. 상기 게이트 패턴은 게이트 배선(GL), 게이트 전극(G), 게이트 단부 패턴, 스토리지 배선(SL) 및 제1 캐패시터 전극(STE1)을 포함한다.
상기 게이트 패턴을 포함하는 베이스 기판(110) 상에 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 방법을 이용하여 제1 게이트 절연막(132), 제2 게이트 절연막(134) 및 반도체층(142) 및 오믹 콘택층(144)을 포함하는 활성층을 순차적으로 적층한다.
제1 게이트 절연막(132)은 예를 들어, 산화 실리콘(SiOx)으로 이루어진 산화 실리콘막으로 형성되고, 제2 게이트 절연막(134)은 예를 들어, 질화 실리콘(SiNx)으로 이루어진 질화 실리콘막으로 형성된다. 반도체층(142)은 예를 들어, 비정질 실리콘(amorphous Silicon: a-Si)으로 이루어진다. 오믹 콘택층(144)은 예를 들어, n형 불순물이 고농도로 도핑된 비정질 실리콘(n+ a-Si)으로 이루어진다.
도 4를 참조하면, 상기 활성층을 제2 마스크(미도시)를 이용하여 사진 식각 공정을 통해 패터닝한다. 상기 활성층은 게이트 전극(G) 상에 대응되어 형성된다. 반도체층(142) 및 오믹 콘택층(144)은 예를 들어, 염화수소(HCl) 가스, 염소(Cl2) 가스 등의 염소 계열 가스 및 플루오르화 황(SF6) 가스등의 혼합 가스를 이용하여 건식 식각하여 패터닝할 수 있다.
이어서, 제1 캐패시터 전극(STE1) 및 게이트 단부 패턴(126) 상의 제1 게이트 절연막(132) 및 제2 게이트 절연막(134)을 제거하여 제1 홀(134a) 및 제2 홀(132a)을 형성한다.
제2 게이트 절연막(132) 상에 포토레지스트층(미도시)을 형성하고, 제3 마스크(미도시)를 이용하여 상기 포토레지스트층을 사진 식각 공정을 통해 패터닝한다. 구체적으로, 상기 포토레지스트층을 제1 패턴(152a) 및 제2 패턴(152b)을 포함하는 포토레지스트 패턴(152)으로 패터닝한다.
제1 패턴(152a)은 게이트 단부 패턴(126)상에 형성되고, 게이트 단부 패턴(126) 상의 제2 게이트 절연층(134)을 노출시킨다. 제2 패턴(152b)은 제1 캐패시터 전극(STE2)상에 형성되고, 소정의 두께를 가지도록 형성된다. 포토레지스트 패턴(152)을 마스크로 이용하고, 제1 식각 가스를 이용하여 게이트 단부 패턴(126) 상의 제2 게이트 절연막(134)을 제거하여 제1 홀(134a)을 형성한다.
제1 홀(134a)을 통해 노출된 제1 게이트 절연막(132)을 제거하여 제2 홀(132a)을 형성한다. 제1 홀(134a) 및 제2 홀(132a)을 통해 게이트 단부 패턴(126)이 노출된다.
도 5 및 도 6을 참조하면, 포토레지스트 패턴(152)을 제2 패턴(152b)의 두께만큼 제거하여 제1 캐패시터 전극(STE1) 상의 제2 게이트 절연막(134)을 노출시킨다.(154) 상기 노출된 제2 게이트 절연막(134)을 제2 식각 가스를 이용하여 제거하여 제3 홀(134b)을 형성한다. 제3 홀(134b)을 통해 제1 캐패시터 전극(STE1) 상의 제1 게이트 절연막(132)이 노출된다.
상기 제2 식각 가스는 산화 실리콘으로 형성된 막이 질화 실리콘으로 형성된 막보다 상기 제2 식각 가스에 대한 저항이 크도록 형성한다. 즉, 상기 제2 식각 가 스는 제1 게이트 절연막(132)과 제2 게이트 절연막(134) 중에서 제2 게이트 절연막(134)만을 선택적으로 제거할 수도 있도록 형성된다. 제1 게이트 절연막(132)과 제2 게이트 절연막(134)과의 식각 선택비는 12:1이상 높게 형성하는 것이 바람직하다.
한편, 제2 패턴(152b)을 형성하는 마스크의 디자인을 변경하여, 제2 패턴(152b)의 두께를 제1 게이트 절연막(132)의 두께 및 제2 게이트 절연막(134)의 두께의 합과 동일하게 형성할 수 있다.
상기 제1 식각 가스를 포토레지스트 패턴(152, 152a, 152b), 제1 게이트 절연막(132) 및 제2 게이트 절연막(134)을 식각할 수 있는 가스로 형성하여 게이트 단부 패턴(126) 상의 제1 및 제2 게이트 절연막(132, 134)을 제거함과 동시에 제2 패턴(152b)을 제거할 수 있다. 이어서, 상기 제2 식각 가스를 이용하여 제1 캐패시터 전극(STE1) 상의 제2 게이트 절연막(134)을 제거하여 제1 게이트 절연막(132)을 노출시킬 수 있다.
기존의 단일막, 예를 들어 질화 실리콘막으로 게이트 절연막을 형성하고, 상기 게이트 절연막을 완전히 제거하지 않고 소정의 두께로 제거된 후에 식각을 멈추는 건식 식각을 하는 공정은 표시 기판의 면적이 커질수록 식각 공정의 진행 도중에 상기 식각 공정을 멈추는 것이 어려운 문제점이 있다.
즉, 플라즈마 균일성(Plasma uniformity) 문제로 인하여 식각량이 표시 기판 별 및 표시 기판 내 셀(cell)간의 산포가 매우 커져서 구동 조건을 조정하는데에 있어서 어려운 문제가 발생한다. 특히, 질화 실리콘막의 건식 식각 속도도 다른 물질과 달리 비교적 빠른 편이므로 식각 두께의 조절은 더욱 어렵다.
상기 식각 두께의 조절에 실패할 경우 스토리지 배선에서 쇼트가 유발되어서 표시 기판의 전기적 특성의 불량률이 큰 문제점이 있다. 따라서 게이트 절연막을 상기 산화 실리콘 및 질화 실리콘과 같은 이중 구조로 구성할 경우에는 상기 두 물질간의 선택비는 12:1 이상으로 높게 형성되기 때문에 식각 두께의 조절이 가능하다.
즉, 제1 게이트 절연막(132) 및 제2 게이트 절연막(134)을 산화 실리콘 및 질화 실리콘막으로 형성하는 경우, 상기 스토리지 캐패시터 상의 제2 게이트 절연막(134)은 제거하고, 제1 게이트 절연막(132)의 두께는 균일하게 유지할 수 있어 상기 스토리지 캐패시터의 특성 분포의 균일성을 충분히 확보할 수 있는 이점이 있다.
도 7을 참조하면, 제1, 제2 및 제3 홀(134a, 132a, 134b)이 형성된 제1 및 제2 게이트 절연막(132, 134)을 포함하는 베이스 기판(110)의 전면에 소스 금속층(미도시)을 형성하고, 제4 마스크(미도시)를 이용하여 사진 식각 공정을 통해 소스 패턴을 형성한다.
상기 소스 패턴은 소스 배선(DL), 소스 전극(S), 드레인 전극(D), 소스 단부 패턴(164), 소스 금속 패턴(162) 및 제2 캐패시터 전극(STE2)을 포함한다. 본 발명의 실시예에 따른 상기 소스 금속층은 몰리브덴으로 형성된 단일막 구조로 형성한다.
소스 전극(S) 및 드레인 전극(D)은 오믹 콘택층(144) 상에 형성되고, 드레인 전극(D)의 일단부와 연결된 제2 캐패시터 전극(STE2)은 제3 홀(134b)을 포함하는 제2 게이트 절연막(134) 상에 형성되어, 제1 게이트 절연막(132)과 접촉한다.
제2 게이트 절연막(134)을 제거하여 제2 게이트 절연막(134)의 두께보다 얇게 형성된 제1 게이트 절연막(132)으로 스토리지 캐패시터를 형성함으로써, 제1 캐패시터 전극(STE1) 및 제2 캐패시터 전극(STE2) 사이의 거리를 감소시킬 수 있다. 이에 따라, 상기 스토리지 캐패시터의 면적을 감소시켜 개구율을 향상시키는 구조에 있어서, 고개구율을 실현함과 동시에 상기 스토리지 캐패시터의 전기 용량을 확보할 수 있다.
소스 단부 패턴(164)은 소스 배선(DL)의 일단부에 형성되고, 소스 금속 패턴(162)은 제1 및 제2 홀(134a, 132a)을 포함하는 제1 및 제2 게이트 절연막(132, 134) 상에 형성되어, 게이트 단부 패턴(126)과 접촉한다.
소스 전극(S) 및 소스 전극(S)과 이격되어 형성된 드레인 전극(D)을 마스크로 하여 상기 이격부에 의해 노출되는 오믹 콘택층(144)을 제거하여 반도체층(142)이 노출되는 채널부(CH)를 포함하는 스위칭 소자(TFT)를 형성한다.
도 8을 참조하면, 채널부(CH)를 포함하는 스위칭 소자(TFT)를 포함하는 베이스 기판(110)의 전면에 패시베이션층(170)을 형성한다. 패시베이션층(170)은 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 형성할 수 있으며, 플라즈마 화학 기상 증착 방법(PECVD)을 이용하여 형성할 수 있다.
패시베이션층(170) 상에 유기 절연막(180)을 더 형성할 수 있고, 패시베이션층(170) 및 유기 절연막(180)은 제5 마스크(미도시)에 의해 패터닝된다. 패시베이 션층(170)을 패터닝하는 마스크 및 유기 절연막(180)을 패터닝하는 마스크를 각각 사용할 수도 있으나, 공정의 단순화를 위해서 패시베이션층(170) 및 유기 절연막(180)을 동시에 패터닝할 수 있는 상기 제5 마스크를 사용하는 것이 바람직하다.
상기 제5 마스크에 의해 패시베이션층(170) 및 유기 절연막(180)의 일부를 제거하여 소스 금속 패턴을 노출시키는 제1 콘택홀(CNT1) 및 소스 단부 패턴을 노출시키는 제2 콘택홀(CNT2)을 형성한다.
상기 제5 마스크에 의해 제2 캐패시터 전극(STE2)을 노출시키는 제3 콘택홀(CNT3)을 형성한다. 이와 달리, 제3 콘택홀(CNT3)은 드레인 전극(D)의 일부를 노출시키도록 형성될 수도 있다.
제1, 제2 및 제3 콘택홀(CNT1, CNT2, CNT3)이 형성된 패시베이션층(170) 및 유기 절연층(180)을 포함하는 베이스 기판(110) 전면에 투명 전극층(미도시)을 형성한다. 상기 투명 전극층은 투명하면서도 도전성이 있는 물질로 형성된다. 상기 투명 전극층은 예를 들어, 산화 주석 인듐(Indium Tin Oxide, ITO), 산화 아연 인듐(Indium Zinc Oxide, IZO) 및 아몰퍼스 산화 주석 인듐(amorphous Indium Zinc Oxide, a-ITO)등으로 형성된다.
이어서, 제6 마스크(미도시)를 이용한 사진 식각 공정으로 상기 투명 전극층을 패터닝하여 제1 패드 패턴(TE1), 제2 패드 패턴(TE2) 및 화소 전극(PE)을 형성한다. 제1 패드 패턴(TE1)은 제1 콘택홀(CNT1)을 통해 소스 금속 패턴(162)과 접촉하여 게이트 단부 패턴(126)과 전기적으로 연결된다.
제2 패드 패턴(TE2)은 제2 콘택홀(CNT2)을 통해 소스 단부 패턴(164)과 접촉 하여 전기적으로 연결된다. 화소 전극(PE)은 제3 콘택홀(CNT3)을 통해 제2 캐패시터 전극(STE2)과 접촉하고 스위칭 소자(TFT)와 전기적으로 연결된다.
이와 같은 표시 기판 및 이의 제조 방법에 따르면, 게이트 패턴 상에 제1 게이트 절연막 및 제2 게이트 절연막을 형성하고, 상기 제1 게이트 절연막의 두께를 상기 제2 게이트 절연막의 두께보다 얇게 형성한다. 상기 제1 및 제2 게이트 절연막을 형성하여 전체적으로 절연층의 두께가 두꺼워짐으로써, 스위칭 소자의 절연효과를 상승시킬 수 있다. 상기 제1 게이트 절연막의 두께를 얇게 형성함으로써, 두께에 반비례하는 전기용량의 값을 크게 할 수 있으므로, 상기 제1 및 제2 캐패시터 전극의 면적을 줄여 고개구율을 실현할 수 있다.
또한, 상기 제1 및 제2 게이트 절연막의 식각 선택비가 12:1 이상으로 높게 하여 게이트 패드 및 스토리지 캐패시터가 형성되는 제조 공정의 신뢰성을 향상시킬 수 있다. 상기 제1 및 제2 게이트 절연막의 식각 선택비를 이용하여 게이트 패드 및 스토리지 캐패시터의 제조 공정을 단순화할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 베이스 기판 상에 제1 방향으로 형성된 게이트 배선, 상기 게이트 배선에서 분기되어 형성된 게이트 전극 및 제1 캐패시터 전극을 포함하는 게이트 패턴;
    상기 게이트 패턴 상에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성되어 상기 제1 캐패시터 전극 상의 제1 게이트 절연막을 노출하는 홀을 포함하는 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 형성되고, 상기 제1 방향과 수직한 제2 방향으로 형성된 소스 배선, 상기 소스 배선에서 분기되어 형성된 소스 전극, 상기 소스 전극과 이격되어 형성된 드레인 전극 및 상기 홀과 대응하여 형성된 제2 캐패시터 전극을 포함하는 소스 패턴; 및
    상기 소스 패턴 상에 형성되고, 상기 드레인 전극과 전기적으로 연결된 화소 전극을 포함하는 것을 특징으로 하는 표시 기판.
  2. 제1항에 있어서, 상기 제1 게이트 절연막은 산화 실리콘(SiOx)으로 이루어지고, 상기 제2 게이트 절연막은 질화 실리콘(SiNx)으로 이루어진 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 제1 게이트 절연막의 두께는 700Å 이하인 것을 특징으로 하는 표시 기판.
  4. 베이스 기판 상에 게이트 배선, 스위칭 소자의 게이트 전극 및 제1 캐패시터 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 제1 캐패시터 전극을 포함하는 베이스 기판에 제1 게이트 절연막 및 제2 게이트 절연막을 순차적으로 형성하는 단계;
    상기 제1 캐패시터 전극 상의 상기 제2 게이트 절연막을 제거하여 상기 제1 게이트 절연막을 노출시키는 단계;
    상기 노출된 제2 게이트 절연막을 포함하는 베이스 기판 상에 소스 배선, 상기 스위칭 소자의 소스 전극, 드레인 전극 및 상기 홀에 대응하는 제2 캐패시터 전극을 포함하는 소스 패턴을 형성하는 단계; 및
    상기 스위칭 소자와 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  5. 제4항에 있어서, 상기 게이트 패턴을 형성하는 단계는
    상기 게이트 배선의 일단에 게이트 단부 패턴을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  6. 제5항에 있어서, 상기 제1 게이트 절연막을 노출시키는 단계는
    상기 제2 게이트 절연막 상에 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층을 패터닝하여 상기 게이트 단부 패턴 상에 상기 제2 게 이트 절연막을 노출시키고, 상기 제1 캐패시터 전극 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여 상기 게이트 단부 패턴 상의 상기 제1 및 제2 게이트 절연막을 식각하여 상기 게이트 단부 패턴을 노출시키는 단계; 및
    상기 포토레지스트 패턴을 이용하여 상기 제1 캐패시터 전극 상에 노출된 제2 게이트 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  7. 제6항에 있어서, 상기 화소 전극과 동일층으로 형성되고, 상기 게이트 단부 패턴과 전기적으로 연결되는 패드 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
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