CN101162710A - 薄膜晶体管基底的制造方法 - Google Patents

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Abstract

本发明公开了一种薄膜晶体管(TFT)基底的制造方法,该方法包括:在基底上形成栅极绝缘膜和有源层;在有源层上形成包括第一金属层、第二金属层和第三金属层的数据金属层;在数据金属层上形成第一光致抗蚀剂图案;通过利用第一光致抗蚀剂图案对第三金属层进行干蚀刻;通过利用第一光致抗蚀剂图案对第二金属层和第一金属层同时进行干蚀刻;通过利用第一光致抗蚀剂图案对有源层进行干蚀刻;对第一光致抗蚀剂图案进行蚀刻以形成第二光致抗蚀剂图案,其中,通过第二光致抗蚀剂图案来去除沟道区;通过利用第二光致抗蚀剂图案对数据金属层的沟道区进行干蚀刻来形成源电极和漏电极。

Description

薄膜晶体管基底的制造方法
技术领域
本发明涉及一种薄膜晶体管(TFT)基底的制造方法。更具体地讲,本发明涉及一种能够简化TFT基底的制造工艺的TFT基底的制造方法。
背景技术
通常,液晶显示(LCD)装置包括TFT基底、滤色器基底和液晶层。TFT基底包括TFT和像素电极。滤色器基底包括滤色器和共电极。液晶层置于薄的TFT基底与滤色器基底之间。
通过利用掩模的光刻工艺来实现TFT基底的制造工艺。近来,为了简化制造工艺,已经开发了仅利用四个掩模的四掩模板工艺(four mask sheetprocess)。
对于利用四掩模板工艺来对数据金属层进行蚀刻来说,实施用于形成数据线的第一蚀刻阶段和用于蚀刻沟道区的第二蚀刻阶段。
由于在传统的四掩模板工艺中,将湿蚀刻工艺应用于第一和第二蚀刻阶段,所以为了减少工艺的分散(dispersion)和沟道宽度的增加,线的宽度变得较大。
为了解决上述问题,已开发了第一蚀刻阶段利用湿蚀刻工艺且第二蚀刻阶段利用干蚀刻工艺的制造工艺。然而,在制造工艺中既利用干蚀刻工艺又利用湿蚀刻工艺使制造工艺变得复杂,且增加了制造时间。
发明内容
本发明提供了一种TFT基底的制造方法,其中,所述方法仅利用干蚀刻工艺并可简化制造工艺。
在示例性实施例中,TFT基底的制造方法包括:在基底上顺序地形成栅极绝缘膜和有源层,其中,所述基底具有栅极布线,栅极布线包括栅极线和栅电极,栅电极与形成在基底上的栅极线连接;在有源层上形成数据金属层,所述数据金属层包括第一金属层、第二金属层和第三金属层,第一金属层、第二金属层和第三金属层顺序地设置;在数据金属层上形成第一光致抗蚀剂图案,第一光致抗蚀剂图案在沟道区处的厚度小于在相邻区域处的厚度;通过利用第一光致抗蚀剂图案对第三金属层进行干蚀刻;通过利用第一光致抗蚀剂图案对第二金属层和第一金属层同时进行干蚀刻,以形成数据线;通过利用第一光致抗蚀剂图案对有源层进行干蚀刻;去除第一光致抗蚀剂图案的一部分以形成第二光致抗蚀剂图案,通过第二光致抗蚀剂图案来去除沟道区;通过利用第二光致抗蚀剂图案对数据金属层的沟道区进行干蚀刻来形成源电极和漏电极,其中,源电极与数据线连接,漏电极与源电极分开。
第一金属层可包含钼,第二金属层可包含铝,第三金属层可包含钼。
通过利用第一光致抗蚀剂图案,可采用三氯化硼(BCl3)和氯气(Cl2)对第一金属层和第二金属层同时进行蚀刻。三氯化硼(BCl3)和氯气(Cl2)可按照从大约1∶1至大约1∶5的比例进行混合。
通过利用第二光致抗蚀剂图案对数据金属层的沟道区进行干蚀刻的步骤可通过如下的步骤来实施:通过利用第二光致抗蚀剂图案对第三金属层进行干蚀刻;通过利用第二光致抗蚀剂图案对第二金属层和第一金属层同时进行干蚀刻。
在形成源电极和漏电极之后,通过利用第二光致抗蚀剂图案去除沟道区中的欧姆接触层,从而可形成TFT。
可在具有形成在基底上的TFT的基底上形成保护膜。可在保护膜上形成电连接到漏电极的像素电极。
在另一示例性实施例中,一种TFT基底的制造方法包括:在基底上顺序地形成栅极绝缘膜和有源层,其中,所述基底具有栅极布线,栅极布线包括栅极线和栅电极,栅电极与形成在基底上的栅极线连接;在有源层上形成数据金属层,所述数据金属层包括第一金属层、第二金属层和第三金属层,第一金属层、第二金属层和第三金属层顺序地设置;在数据金属层上形成光致抗蚀剂图案,光致抗蚀剂图案在沟道区处的厚度小于在相邻区域处的厚度;通过利用光致抗蚀剂图案对第三金属层进行干蚀刻;通过利用光致抗蚀剂图案对第二金属层进行干蚀刻;通过利用光致抗蚀剂图案对有源层和第一金属层同时进行干蚀刻,以形成数据线;通过利用光致抗蚀剂图案对数据金属层的沟道区进行干蚀刻来形成源电极和漏电极,其中,源电极与数据线连接,漏电极与源电极分开。
第一金属层可包含钼,第二金属层可包含铝,第三金属层可包含钼。
通过利用光致抗蚀剂图案,可采用六氟化硫(SF6)气体和氯气(Cl2)对第一金属层和有源层同时进行蚀刻。六氟化硫(SF6)和氯气(Cl2)可按照从大约1∶5至大约1∶7的比例进行混合。
在又一示例性实施例中,一种TFT基底的制造方法包括:在基底上顺序地形成栅极绝缘膜和有源层,其中,所述基底具有栅极布线,栅极布线包括栅极线和栅电极,栅电极与形成在基底上的栅极线连接;在有源层上形成数据金属层,所述数据金属层包括顺序地设置的第一金属层、第二金属层和第三金属层;在数据金属层上形成光致抗蚀剂图案,光致抗蚀剂图案在沟道区处的厚度小于在相邻区域处的厚度;通过利用光致抗蚀剂图案对第三金属层进行干蚀刻;通过利用光致抗蚀剂图案对第二金属层进行干蚀刻;通过利用光致抗蚀剂图案对第一金属层进行干蚀刻;通过利用光致抗蚀剂图案对有源层进行干蚀刻,其中,对第三金属层、第二金属层、第一金属层和有源层进行干蚀刻的干蚀刻工艺中的至少两个干蚀刻工艺是同时执行的。该方法不包括湿蚀刻工艺。
根据上文,利用干蚀刻工艺实现形成数据线的第一蚀刻步骤和形成沟道的第二蚀刻步骤。结果,由湿蚀刻工艺导致的问题得到了解决,且制造工艺可以得到简化。
附图说明
参照以下结合附图进行考虑的详细描述,本发明的上述和其它方面、特征和优点将变得容易明白,在附图中:
图1是示出了根据本发明的示例性实施例制造的示例性薄膜晶体管(TFT)基底的一部分的平面图;
图2至图11是沿着图1中的线I-I′截取的示出了图1中的示例性TFT基底的示例性制造工艺的剖视图;
图12至图15是示出了根据本发明的其它示例性实施例的对用于数据线的金属层进行的示例性蚀刻工艺的剖视图。
具体实施方式
在下文中,参照附图更充分地描述了本发明,本发明的实施例示出在附图中。然而,本发明可以以多种不同的形式来实施,且不应被理解为局限于在此提出的实施例。相反,提供这些实施例使得本公开将是彻底和完全的,且将把本发明的范围充分地传达给本领域的技术人员。在附图中,为了清晰起见,会夸大层和区域的尺寸和相对尺寸。
应该理解的是,当元件或层被称作“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时,该元件或层可以直接在另一元件或层上、直接连接或直接结合到另一元件或层,或者可以存在中间元件或中间层。相反,当元件或层被称作“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时,不存在中间元件或中间层。相同的标号始终表示相同的元件。如在这里使用的,术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
应该理解的是,尽管在这里可使用术语第一、第二、第三等来描述不同的元件、组件、区域、层和/或部分,但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此,在不脱离本发明的教导的情况下,下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
为了方便描述,在这里可使用空间相对术语,如“在...之下”、“在...下方”、“下面的”、“在...上方”、“上面的”等,用来描述在图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是,空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如,如果在附图中的装置被翻转,则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因而,示例性术语“在...下方”可包括“在...上方”和“在...下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位),并对在这里使用的空间相对描述符做出相应的解释。
这里使用的术语仅为了描述特定实施例的目的,而不意图限制本发明。如这里所使用的,除非上下文另外明确指出,否则单数形式也意图包括复数形式。还应理解的是,当在本说明书中使用术语“包含”和/或“包括”时,说明存在所述特征、整体、步骤、操作、元件和/或组件,但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为本发明的理想实施例(和中间结构)的示意图的剖视图来描述本发明的实施例。这样,预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此,本发明的实施例不应该被理解为局限于在此示出的区域的特定形状,而将包括例如由制造导致的形状偏差。例如,示出为矩形的注入区域在其边缘将通常具有圆形或弯曲的特征和/或注入浓度的梯度,而不是从注入区域到非注入区域的二元变化。同样,通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此,在图中示出的区域实际上是示意性的,它们的形状并不意图示出装置的区域的实际形状,也不意图限制本发明的范围。
除非另有定义,否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的一名普通技术人员所通常理解的意思相同的意思。还将理解的是,除非这里明确定义,否则术语(例如在通用的字典中定义的那些术语)应该被解释为具有与相关领域的环境中它们的意思一致的意思,而不将理想地或者过于正式地解释它们的意思。
在下文中,将参照附图详细地解释本发明。
图1是示出了根据本发明的示例性实施例制造的示例性薄膜晶体管(TFT)基底的一部分的平面图。图2至图11是沿着图1中的线I-I′截取的示出了图1中的示例性TFT基底的示例性制造工艺的剖视图。
参照图1和图2,在于基底110上形成栅极金属层之后,通过利用第一曝光掩模的光刻工艺对栅极金属层进行图案化,从而形成栅极布线120,其中,栅极布线120包括栅极线122和连接到栅极线122的栅电极124。例如,可通过溅射方法在基底110上形成栅极金属层。
例如,基底110包括诸如玻璃基底的透明绝缘基底。
例如,栅极布线120包含铝(Al)、钼(Mo)、铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、铜(Cu)、银(Ag)和它们的合金中的至少一种。例如,栅极布线120可包括具有彼此不同的物理性质的两个或两个以上金属层。栅极布线120可具有铝(Al)层和钼(Mo)层彼此叠置的Al/Mo双层结构,以形成低电阻。虽然已在上文描述了栅极布线120的示例性实施例,但是栅极布线120的可选的示例性实施例可以包含其它材料。
参照图1,栅极线122可沿着基本水平的方向(诸如第一方向)延伸。栅电极124连接到栅极线122。栅电极124形成TFT的栅端。TFT是开关器件,并设置在每个像素P处。
参照图3,在包括形成在基底上的栅极布线120的基底110上顺序地形成栅极绝缘膜130和有源层140。可通过等离子体增强化学气相沉积(PECVD)法来形成栅极绝缘膜130和有源层140。
栅极绝缘膜130保护栅极布线120不受数据金属层150等的影响,并使栅极布线120与数据金属层150等绝缘,其中,数据金属层150将形成在栅极绝缘膜130上。例如,栅极绝缘膜130包含氮化硅(SiNx)和氧化硅(SiOx)。可通过化学气相沉积(CVD)工艺来形成栅极绝缘膜130,使得栅极绝缘膜130具有一定的厚度。
有源层140包括沟道层142和欧姆接触层144。例如,沟道层142可包含非晶硅(a-Si)。例如,欧姆接触层144可包含掺杂有高浓度(density)的n掺杂剂的非晶硅(在下文中称为n+a-Si)。
然后,在有源层140上形成数据金属层150,其中,数据金属层150包括顺序设置的第一金属层151、第二金属层152和第三金属层153。例如,第一金属层151包含钼(Mo),第二金属层152包含铝(Al),第三金属层153包含钼(Mo)。因此,数据金属层150包括Mo/Al/Mo三层结构,以形成低电阻。通过诸如溅射方法的方法在有源层140上形成数据金属层150。
参照图4,在于数据金属层150上形成光致抗蚀剂膜之后,通过利用第二曝光掩模(诸如缝隙掩模或半色调掩模)的光刻工艺对光致抗蚀剂膜进行图案化,以形成第一光致抗蚀剂图案160。第一光致抗蚀剂图案160可包括通过显影溶液去除曝光区域的正型光致抗蚀剂。
第一光致抗蚀剂图案160在沟道区处的厚度与第一光致抗蚀剂图案160的与沟道区相邻的部分的厚度相比较薄。例如,对应于沟道区的第一光致抗蚀剂图案160的厚度可在大约5000埃()至大约800的范围内。
参照图5,通过利用第一光致抗蚀剂图案160作为蚀刻掩模,对作为数据金属层150的最上层的第三金属层153进行干蚀刻。
可主要采用六氟化硫(SF6)和氯气(Cl2)对包含钼(Mo)的第三金属层153进行干蚀刻。在示例性实施例中,六氟化硫(SF6)和氯气(Cl2)按照从大约1∶0.5至大约1∶1.5的比例混合。
参照图1和图6,通过利用第一光致抗蚀剂图案160作为蚀刻掩模,对第二金属层152和第一金属层151同时进行干蚀刻。
主要采用三氯化硼(BCl3)和氯气(Cl2)作为蚀刻气体,对包含铝(Al)的第二金属层152和包含钼(Mo)的第一金属层151进行干蚀刻。在示例性实施例中,三氯化硼(BCl3)和氯气(Cl2)按照从大约1∶1至大约1∶5的比例混合。当气体混合物中三氯化硼(BCl3)的比例较低时,仅会干蚀刻包含铝(Al)的第二金属层152。然而,当气体混合物中三氯化硼(BCl3)的比例增大时,包含铝(Al)的第二金属层152和包含钼(Mo)的第一金属层151可同时被干蚀刻。
如果分别对第三金属层153、第二金属层152和第一金属层151进行干蚀刻,那么由于残留地设置在沟道区处的光致抗蚀剂的无效,所以在干蚀刻工艺过程中会使有源层140在沟道区处产生穿孔(perforated)。因此,通过同时对第二金属层152和第一金属层151进行干蚀刻,可以简化制造工艺并增加工艺的余量(margin)。另外,可以防止或显著减少沟道区的穿孔。
在通过利用第一光致抗蚀剂图案160的干蚀刻对第一金属层151、第二金属层152和第三金属层153完成干蚀刻之后,用于数据线155和源/漏的金属图案156保留。参照图1,数据线155可沿着与栅极线122基本垂直的方向(诸如第二方向)延伸。
参照图7,通过利用第一光致抗蚀剂图案160作为蚀刻掩模,对有源层140进行干蚀刻。
通过利用同一第一光致抗蚀剂图案160对数据金属层150和有源层140进行蚀刻,使剩余的有源层140的外形和用于数据线155和源/漏的金属图案156的外形基本一致。
参照图8,通过利用氧等离子体的灰化工艺,对第一光致抗蚀剂图案160蚀刻预定的厚度,以形成第二光致抗蚀剂图案162,第二光致抗蚀剂图案162包括与沟道区对应的开口部分。结果,与沟道区对应的用于源/漏的金属图案156被暴露。
参照图1和图9,通过利用第二光致抗蚀剂图案162作为蚀刻掩模,对用于源/漏的金属图案156的沟道区进行干蚀刻。
利用第二光致抗蚀剂图案162的干蚀刻工艺可以与如上所述的利用第一光致抗蚀剂图案160的干蚀刻工艺基本相同。例如,在利用第二光致抗蚀剂图案162的干蚀刻工艺中,可首先对第三金属层153进行干蚀刻,然后可对第二金属层152和第一金属层151同时进行干蚀刻。在可选的示例性实施例中,在利用第二光致抗蚀剂图案162的干蚀刻工艺中,可以分别对第三金属层153、第二金属层152和第一金属层151进行干蚀刻。
当通过利用第二光致抗蚀剂图案162的干蚀刻工艺完成对用于源/漏的金属图案156的沟道区的蚀刻时,形成源电极157和漏电极158。源电极157连接到数据线155以限定TFT的源端。漏电极158与源电极157分开以限定TFT的漏端。
接下来,通过利用第二光致抗蚀剂图案162作为蚀刻掩模,对沟道区的欧姆接触层144进行蚀刻。因此,在漏电极158与源电极157之间沟道层142被暴露,并形成TFT的沟道159。
如上所述,通过对所有的第一金属层151、第二金属层152和第三金属层153进行干蚀刻,可以解决在湿蚀刻中诸如线的宽度增大的问题,并可以简化制造工艺。
继而,去除残留在数据线155、源电极157和漏电极158上的第二光致抗蚀剂图案162。例如,可以通过利用剥离溶液(strip solution)的剥离工艺(strip process)来去除第二光致抗蚀剂图案162。从而,完成TFT的制造。
参照图1和图10,在包括形成在基底上的TFT的基底110上形成保护膜170。保护膜170保护TFT和数据线155。保护膜170包含诸如氧化硅(SiOx)或氮化硅(SiNx)的绝缘材料,从而保护膜170使TFT和数据线155与可以在保护膜170上随后形成的导电层绝缘。可以通过CVD工艺来形成保护膜170,且保护膜170具有在大约500至大约2000的范围内的厚度。
接下来,通过利用第三曝光掩模的光刻工艺对保护膜170进行图案化,从而形成暴露漏电极158的一部分的接触孔172。
参照图1和图11,在于保护膜170上形成透明导电膜(未示出)之后,通过利用第四曝光掩模的光刻工艺对透明导电膜进行图案化,以在像素P的每个中形成像素电极180。
像素电极180通过接触孔172与漏电极158电连接,其中,接触孔172穿过保护膜170形成。例如,像素电极180可包含氧化铟锌(IZO)或氧化铟锡(ITO)。
同时,在形成像素电极180之前,可在保护膜170上形成有机绝缘膜(未示出)以进行平坦化。
图12至图15是示出了根据本发明的其它示例性实施例的对用于数据线的金属层进行的示例性蚀刻工艺的剖视图。在形成用于数据线的金属层之前的工艺与图2至图4中所示的工艺基本相同。因此,将省略关于上述工艺的任何进一步的解释。
参照图12,通过利用光致抗蚀剂图案160对第三金属层153进行干蚀刻,其中,光致抗蚀剂图案160在沟道区处的厚度与光致抗蚀剂图案160的与其它区域(诸如与沟道区相邻地设置的区域)对应的部分的厚度相比较薄。
例如,采用氟(F)系气体和氯气(Cl2)作为蚀刻气体,对包含钼(Mo)的第三金属层153进行干蚀刻。例如,六氟化硫(SF6)气体用作氟(F)系气体。在示例性实施例中,六氟化硫(SF6)和氯气(Cl2)按照从大约1∶0.5至大约1∶1.5的比例混合。
参照图13,通过利用光致抗蚀剂图案160作为蚀刻掩模,对第二金属层152进行干蚀刻。
主要采用三氯化硼(BCl3)和氯气(Cl2)作为蚀刻气体,对包含铝(Al)的第二金属层152进行干蚀刻。在示例性实施例中,为了仅对第二金属层152进行蚀刻,三氯化硼(BCl3)和氯气(Cl2)按照从大约1∶8至大约1∶12的比例混合。
参照图14,通过利用光致抗蚀剂图案160作为蚀刻掩模,对第一金属层151和有源层140同时进行干蚀刻。
例如,采用氟(F)系气体和氯气(Cl2)作为蚀刻气体,对包含钼(Mo)的第一金属层151及包含a-Si和n+a-Si的有源层140同时进行干蚀刻。例如,六氟化硫(SF6)气体用作氟(F)系气体。在示例性实施例中,六氟化硫(SF6)和氯气(Cl2)按照从大约1∶5至大约1∶7的比例混合。如果气体混合物中氯气(Cl2)的比例较低,则仅会干蚀刻包含钼(Mo)的第一金属层151。然而,当气体混合物中氯气(Cl2)的比例增大时,第一金属层151和有源层140可同时被干蚀刻。
如上所述,通过同时对有源层140和第一金属层151进行干蚀刻,可以简化制造工艺,增大工艺的余量。结果,可以防止或显著减少沟道区处的穿孔。
同时,当同时对第一金属层151和有源层140进行干蚀刻时,光致抗蚀剂图案160的与沟道区对应的区域被开口,从而第三金属层153在沟道区处同时被蚀刻。
为了防止光致抗蚀剂残留在沟道区上的情况,可另外执行灰化工艺,以完全去除沟道区处残留的光致抗蚀剂。
参照图15,通过利用光致抗蚀剂图案160作为蚀刻掩模,对与沟道区对应的第一金属层151和第二金属层152进行干蚀刻。
对与沟道区对应的第一金属层151和第二金属层152进行干蚀刻的干蚀刻工艺与图9中的干蚀刻工艺基本相同。例如,通过一个干蚀刻工艺同时对第一金属层151和第二金属层152进行干蚀刻。在可选的示例性实施例中,可以分别对第一金属层151和第二金属层152进行干蚀刻。
然后,当对沟道区的欧姆接触层144进行蚀刻时,沟道层142的在源电极157与漏电极158之间的部分被暴露,以形成TFT的沟道。
在上述工艺之后的制造工艺与图10和图11中的工艺基本相同。因此,将省略任何进一步的解释。
根据上面的描述,通过对具有用于低电阻的Mo/Al/Mo三层结构的数据金属层进行干蚀刻,可以解决在湿蚀刻过程中发生的诸如线的宽度增大的问题,且可以简化制造工艺。
此外,通过同时对铝层和下钼层进行干蚀刻或者同时对下钼层和有源层进行干蚀刻,可以简化制造工艺,并增加工艺的余量。结果,防止或显著减少沟道区的穿孔。
尽管已经描述了本发明的一些示例性实施例,但是应该理解,本发明不应该局限于这些示例性实施例,相反,在所要求保护的本发明的精神和范围内,本领域一名普通技术人员可以做出各种变化和修改。

Claims (20)

1.一种薄膜晶体管基底的制造方法,所述方法包括:
在基底上顺序地形成栅极绝缘膜和有源层,其中,基底具有栅极布线,栅极布线包括栅极线和栅电极,栅电极与形成在基底上的栅极线连接;
在有源层上形成数据金属层,数据金属层包括顺序地设置的第一金属层、第二金属层和第三金属层;
在数据金属层上形成第一光致抗蚀剂图案,第一光致抗蚀剂图案在沟道区处的厚度小于在相邻区域处的厚度;
通过利用第一光致抗蚀剂图案对第三金属层进行干蚀刻;
通过利用第一光致抗蚀剂图案对第二金属层和第一金属层同时进行干蚀刻,以形成数据线;
通过利用第一光致抗蚀剂图案对有源层进行干蚀刻;
去除第一光致抗蚀剂图案的一部分以形成第二光致抗蚀剂图案,通过第二光致抗蚀剂图案来去除沟道区;
通过利用第二光致抗蚀剂图案对数据金属层的沟道区进行干蚀刻来形成源电极和漏电极,其中,源电极与数据线连接,漏电极与源电极分开。
2.如权利要求1所述的方法,其中,第一金属层包含钼,第二金属层包含铝,第三金属层包含钼。
3.如权利要求2所述的方法,其中,通过利用第一光致抗蚀剂图案,采用三氯化硼和氯气对第二金属层和第一金属层同时进行蚀刻。
4.如权利要求3所述的方法,其中,三氯化硼和氯气按照从1∶1至1∶5的比例进行混合。
5.如权利要求1所述的方法,其中,通过利用第二光致抗蚀剂图案对数据金属层的沟道区进行干蚀刻的步骤包括:
通过利用第二光致抗蚀剂图案对第三金属层进行干蚀刻;
通过利用第二光致抗蚀剂图案对第二金属层和第一金属层同时进行干蚀刻。
6.如权利要求1所述的方法,其中,有源层包括沟道层和欧姆接触层,其中,沟道层具有非晶硅,欧姆接触层具有掺杂有离子的非晶硅,
所述方法还包括在形成源电极和漏电极之后,通过利用第二光致抗蚀剂图案去除沟道区中的欧姆接触层,从而形成薄膜晶体管。
7.如权利要求6所述的方法,还包括:
在具有形成在基底上的薄膜晶体管的基底上形成保护膜;
在保护膜上形成电连接到漏电极的像素电极。
8.一种薄膜晶体管基底的制造方法,所述方法包括:
在基底上顺序地形成栅极绝缘膜和有源层,其中,基底具有栅极布线,栅极布线包括栅极线和栅电极,栅电极与形成在基底上的栅极线连接;
在有源层上形成数据金属层,数据金属层包括顺序地设置的第一金属层、第二金属层和第三金属层;
在数据金属层上形成光致抗蚀剂图案,光致抗蚀剂图案在沟道区处的厚度小于在相邻区域处的厚度;
通过利用光致抗蚀剂图案对第三金属层进行干蚀刻;
通过利用光致抗蚀剂图案对第二金属层进行干蚀刻;
通过利用光致抗蚀剂图案对第一金属层和有源层同时进行干蚀刻,以形成数据线;
通过利用光致抗蚀剂图案对数据金属层的沟道区进行干蚀刻来形成源电极和漏电极,其中,源电极与数据线连接,漏电极与源电极分开。
9.如权利要求8所述的方法,其中,第一金属层包含钼,第二金属层包含铝,第三金属层包含钼。
10.如权利要求9所述的方法,其中,通过利用光致抗蚀剂图案,采用氟系气体和氯气对第一金属层和有源层同时进行蚀刻。
11.如权利要求10所述的方法,其中,氟系气体包括六氟化硫气体。
12.如权利要求11所述的方法,其中,六氟化硫和氯气按照从1∶5至1∶7的比例进行混合。
13.如权利要求8所述的方法,其中,在通过利用光致抗蚀剂图案对第一金属层和有源层同时进行干蚀刻的工艺中,第三金属层在与沟道区对应的区域中同时被蚀刻。
14.如权利要求8所述的方法,其中,有源层包括沟道层和欧姆接触层,其中,沟道层具有非晶硅,欧姆接触层具有掺杂有离子的非晶硅,
所述方法还包括在形成源电极和漏电极之后,通过利用光致抗蚀剂图案去除沟道区中的欧姆接触层,从而形成薄膜晶体管。
15.如权利要求14所述的方法,其中,还包括:
在具有薄膜晶体管的基底上形成保护膜;
在保护膜上形成电连接到漏电极的像素电极。
16.一种薄膜晶体管基底的制造方法,所述方法包括:
在基底上顺序地形成栅极绝缘膜和有源层,其中,基底具有栅极布线,栅极布线包括栅极线和栅电极,栅电极与形成在基底上的栅极线连接;
在有源层上形成数据金属层,数据金属层包括顺序地设置的第一金属层、第二金属层和第三金属层;
在数据金属层上形成光致抗蚀剂图案,光致抗蚀剂图案在沟道区处的厚度小于在相邻区域处的厚度;
通过利用光致抗蚀剂图案对第三金属层进行干蚀刻;
通过利用光致抗蚀剂图案对第二金属层进行干蚀刻;
通过利用光致抗蚀剂图案对第一金属层进行干蚀刻;
通过利用光致抗蚀剂图案对有源层进行干蚀刻,
其中,通过利用光致抗蚀剂图案对第三金属层、第二金属层、第一金属层和有源层进行干蚀刻的干蚀刻工艺中的至少两个干蚀刻工艺是同时执行的。
17.如权利要求16所述的方法,其中,所述方法不包括湿蚀刻工艺。
18.如权利要求16所述的方法,其中,第一金属层包含钼,第二金属层包含铝,第三金属层包含钼。
19.如权利要求16所述的方法,其中,同时执行对第二金属层的干蚀刻和对第一金属层的干蚀刻。
20.如权利要求16所述的方法,其中,同时执行对第一金属层的干蚀刻和对有源层的干蚀刻。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194891A (zh) * 2010-03-19 2011-09-21 三星移动显示器株式会社 晶体管基底及其制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070038610A (ko) * 2005-10-06 2007-04-11 삼성전자주식회사 표시 장치의 수리 장치 및 수리 방법
US8791001B2 (en) * 2008-09-08 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. N2 based plasma treatment and ash for HK metal gate protection
US8163620B2 (en) * 2010-04-21 2012-04-24 Institute of Microelectronics, Chinese Academy of Sciences Method for etching Mo-based metal gate stack with aluminium nitride barrier
US8329518B1 (en) * 2011-08-11 2012-12-11 Shenzhen China Star Optoelectronics Technology Co., Ltd. Methods for manufacturing thin film transistor array substrate and display panel
KR102245497B1 (ko) * 2014-08-08 2021-04-29 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472329B1 (en) * 1999-08-16 2002-10-29 Applied Komatsu Technology, Inc. Etching aluminum over refractory metal with successive plasmas
JP4683688B2 (ja) 2000-03-16 2011-05-18 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
TW490857B (en) 2001-02-05 2002-06-11 Samsung Electronics Co Ltd Thin film transistor array substrate for liquid crystal display and method of fabricating same
JP4603190B2 (ja) 2001-04-16 2010-12-22 株式会社日立製作所 液晶表示装置
JP4920140B2 (ja) * 2001-05-18 2012-04-18 ゲットナー・ファンデーション・エルエルシー 液晶表示装置及びその製造方法
JP4050503B2 (ja) * 2001-11-29 2008-02-20 株式会社日立製作所 表示装置
JP4221314B2 (ja) * 2004-02-10 2009-02-12 Nec液晶テクノロジー株式会社 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法
KR101090252B1 (ko) * 2004-09-24 2011-12-06 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
KR101136026B1 (ko) * 2004-09-24 2012-04-18 주식회사 동진쎄미켐 포토레지스트용 박리제 및 상기 박리제를 이용한 박막트랜지스터 표시판의 제조 방법
KR20060081470A (ko) * 2005-01-07 2006-07-13 삼성전자주식회사 박막트랜지스터 기판과 그 제조방법
KR20060089526A (ko) * 2005-02-04 2006-08-09 삼성전자주식회사 박막 트랜지스터 표시판과 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194891A (zh) * 2010-03-19 2011-09-21 三星移动显示器株式会社 晶体管基底及其制造方法
CN102194891B (zh) * 2010-03-19 2015-04-29 三星显示有限公司 晶体管基底及其制造方法

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