CN109904176B - 阵列基板及制作方法、显示面板 - Google Patents

阵列基板及制作方法、显示面板 Download PDF

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Abstract

本发明涉及显示技术领域,提出一种阵列基板及制作方法、显示面板,该阵列基板包括用于形成晶体管的有源层和栅极层,阵列基板还包括:绝缘层和电极层。绝缘层设置于所述栅极层的上方;电极层设置于所述绝缘层的上方,包括多个功能区;其中,所述绝缘层位于所述功能区位置具有预设深度的开槽。本公开提供的阵列基板制作方法通过在绝缘层设置开槽的方式能够控制不同功能区与有源层或栅极层之间的电容的大小。

Description

阵列基板及制作方法、显示面板
技术领域
本发明涉及显示技术领域,尤其涉及一种阵列基板及制作方法、显示面板。
背景技术
阵列基板一般包括有用于形成晶体管的有源层和栅极层,栅极层上设置有与其绝缘的电极层。电极层包括多个功能区,每个功能区具有不同的功能。例如,电极层可以包括第一功能区、第二功能区以及其他功能区,该第一功能区与有源层形成的电容可以减小显示串扰问题;第二功能区可以与栅极层形成储蓄电容;其他功能区具有其他特定的功能。
相关技术中,该阵列基板的制作方法一般是在栅极层上形成绝缘层,并在该绝缘层上形成电极层。由于电极层中的其他功能区与有源层形成的寄生电容会影响显示效果,相关技术中通常会设置厚度较大的绝缘层以减小其他功能区与有源层之间的寄生电容。
然而,较大厚度的绝缘层会减小第一功能区与有源层之间的电容,从而降低第一功能区改善显示串扰的效果。
需要说明的是,在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解,因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于提供一种阵列基板及制作方法、显示面板。该阵列基板可以解决相关技术中,较大厚度的绝缘层会降低第一功能区改善显示串扰效果的技术问题。
本发明的其他特性和优点将通过下面的详细描述变得显然,或部分地通过本发明的实践而习得。
根据本发明的一个方面,提供一种阵列基板,包括用于形成晶体管的有源层和栅极层,述阵列基板还包括:绝缘层和电极层。绝缘层设置于所述栅极层的上方;电极层设置于所述绝缘层的上方,包括多个功能区;其中,所述绝缘层位于所述功能区位置具有预设深度的开槽。
本发明的一种示例性实施例中,多个所述功能区包括第一功能区;其中,所述绝缘层位于所述第一功能区位置具有第一预设深度的开槽,以使所述第一功能区与所述有源层之间具有第一预设大小的电容。
本发明的一种示例性实施例中,多个所述功能区还包括第二功能区,所述绝缘层位于所述第二功能区位置具有第二预设深度的开槽,以使所述第二功能区与所述栅极层之间具有第二预设大小的电容。
本发明的一种示例性实施例中,多个所述功能区还包括其他功能区。
根据本发明的一个方面,提供一种阵列基板制作方法,所述阵列基板包括用于形成晶体管的有源层和栅极层,所述栅极层上方设置有与其绝缘的电极层,所述电极层包括多个功能区,所述方法包括:
在所述栅极层上形成绝缘材料层;
对所述绝缘材料层进行刻蚀以在所述功能区所在位置形成预设深度的开槽;
在所述绝缘材料层上形成所述电极层。
本发明的一种示例性实施例中,多个所述功能区包括第一功能区,对所述绝缘材料层进行刻蚀以在所述功能区所在位置形成预设深度的开槽,包括:
对所述绝缘材料层进行刻蚀以在所述第一功能区所在位置形成第一预设深度的开槽,以使所述第一功能区与所述有源层之间具有第一预设大小的电容。
本发明的一种示例性实施例中,多个所述功能区还包括第二功能区,对所述绝缘材料层进行刻蚀以在所述功能区所在位置形成预设深度的开槽,包括:
对所述绝缘材料层进行刻蚀以在所述第二功能区所在位置形成第二预设深度的开槽,以使所述第二功能区与所述有源层之间具有第二预设大小的电容。
本发明的一种示例性实施例中,对所述绝缘材料层进行刻蚀以在所述第一功能区位置形成第一预设深度的开槽,包括:
在所述绝缘材料层上形成光刻胶层;
利用曝光、显影、刻蚀工艺在所述绝缘材料层上形成第一预设深度的所述开槽。
本发明的一种示例性实施例中,在所述绝缘材料层上形成所述电极层,包括:
在所述绝缘材料层上形成电极材料层;
利用构图工艺将所述电极材料层形成所述电极层。
根据本发明的一个方面,提供一种显示面板,该显示面板包括上述的阵列基板。
本发明提供一种阵列基板及制作方法、显示面板。该阵列基板包括用于形成晶体管的有源层和栅极层,述阵列基板还包括:绝缘层和电极层。绝缘层设置于所述栅极层的上方;电极层设置于所述绝缘层的上方,包括多个功能区;其中,所述绝缘层位于所述功能区位置具有预设深度的开槽。一方面,本公开提供的阵列基板通过在绝缘层设置开槽的方式在功能区形成预设深度的开槽,从而控制不同功能区与有源层或栅极层之间的电容的大小;另一方面,该阵列基板制作方法不会影响电极层中第一功能区以外区域的特性。
应当理解的是,以上的一般描述和后文的细节描述仅是示例性和解释性的,并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分,示出了符合本发明的实施例,并与说明书一起用于解释本发明的原理。显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为相关技术中阵列基板的结构示意图;
图2为本公开阵列基板一种示例性实施例的结构示意图;
图3为本公开阵列基板另一种示例性实施例的结构示意图;
图4为本公开阵列基板另一种示例性实施例的结构示意图;
图5为本公开阵列基板制作方法一种示例性实施例的流程图;
图6-9为本公开阵列基板制作方法一种示例性实施例中制作流程的结构示意图;
图10-12为本公开阵列基板制作方法另一种示例性实施例中制作流程的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而,示例实施例能够以多种形式实施,且不应被理解为限于在此阐述的范例;相反,提供这些实施例使得本发明将更加全面和完整,并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构,因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语,例如“上”“下”来描述图标的一个组件对于另一组件的相对关系,但是这些术语用于本说明书中仅出于方便,例如根据附图中所述的示例的方向。能理解的是,如果将图标的装置翻转使其上下颠倒,则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语,例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时,有可能是指某结构一体形成于其它结构上,或指某结构“直接”设置在其它结构上,或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等;用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
如图1所示,为相关技术中阵列基板的结构示意图,该阵列基板包括基板11、设置于基板11上的缓冲层12、设置于缓冲层12上的有源层13,设置于有源层13上的第一绝缘层14、设置于第一绝缘层14上的栅极层15、设置于栅极层15上的第二绝缘层16以及设置第二绝缘层16上的电极层,该电极层可以包括第一功能区171、第二功能区172以及其他功能区173。其中,该第一功能区171与有源层形成的电容可以减小显示串扰问题;第二功能区172可以与栅极层形成储蓄电容;其他功能区173具有其他特定的功能。由于电极层中的其他功能区173与有源层13形成的寄生电容会影响显示效果,相关技术中通常会设置厚度较大的第二绝缘层16以减小其他功能区173与有源层13之间的寄生电容。然而,较大厚度的第二绝缘层16会减小第一功能区171与有源层13之间的电容,从而降低第一功能区171改善显示串扰的效果。同时,较大厚度的第二绝缘层16也会减小第二功能区172与栅极层之间储蓄电容的电容。
基于此,本示例性实施例提供一种阵列基板,如图2所示,为本公开阵列基板一种示例性实施例的结构示意图。该阵列基板包括基板2、设置于基板2上的缓冲层3、设置于缓冲层3上的有源层4,设置于有源层4上的第一绝缘层5、设置于第一绝缘层5上的栅极层6,其中栅极层6和有源层4用于形成晶体管。阵列基板还包括:第二绝缘层7和电极层。第二绝缘层7设置于所述栅极层6的上方;电极层设置于所述第二绝缘层7的上方,电极层包括第一功能区81、第二功能区82以及其他功能区83;其中,所述绝缘层位于所述第一功能区位置具有第一预设深度的开槽,以使所述第一功能区与所述有源层之间具有第一预设大小的电容。第一功能区81与有源层之间的电容可以用于减小显示串扰,第二功能区82可以与栅极层形成储蓄电容,其他功能区可以包括电极层上第一功能区和第二功能区以外的所有功能区。
本示例性实施例提供一种阵列基板。该阵列基板包括用于形成晶体管的有源层和栅极层,述阵列基板还包括:第二绝缘层和电极层。第二绝缘层设置于所述栅极层的上方;电极层设置于所述第二绝缘层的上方,包括多个功能区;其中,所述第二绝缘层位于所述功能区位置具有预设深度的开槽。一方面,本公开提供的阵列基板能够通过在第二绝缘层设置开槽的方式控制第一功能区与有源层之间绝缘层的厚度,从而控制第一功能区与有源层之间的电容的大小,显然,本示例性实施例提供的阵列基板制作方法可以减小第一功能区与有源层之间第二绝缘层的厚度,从而增加第一功能区与有源层之间的电容进而减小显示串扰;另一方面,该阵列基板制作方法不会影响电极层中第一功能区以外区域的特性。
如图3所示,为本公开阵列基板另一种示例性实施例的结构示意图。该阵列基板包括基板2、设置于基板2上的缓冲层3、设置于缓冲层3上的有源层4,设置于有源层4上的第一绝缘层5、设置于第一绝缘层5上的栅极层6,其中栅极层6和有源层4用于形成晶体管。阵列基板还包括:第二绝缘层7和电极层。第二绝缘层7设置于所述栅极层6的上方;电极层设置于所述第二绝缘层7的上方,电极层包括第一功能区81、第二功能区82以及其他功能区83;其中,所述绝缘层位于所述第二功能区82位置具有第二预设深度的开槽,以使所述第二功能区与所述栅极层之间具有第二预设大小的电容。该设置可以控制第二功能区与所述栅极层之间形成储蓄电容的大小。
如图4所示,为本公开阵列基板另一种示例性实施例的结构示意图。该阵列基板包括基板2、设置于基板2上的缓冲层3、设置于缓冲层3上的有源层4,设置于有源层4上的第一绝缘层5、设置于第一绝缘层5上的栅极层6,其中栅极层6和有源层4用于形成晶体管。阵列基板还包括:第二绝缘层7和电极层。第二绝缘层7设置于所述栅极层6的上方;电极层设置于所述第二绝缘层7的上方,电极层包括第一功能区81、第二功能区82以及其他功能区83;其中,所述绝缘层位于所述第一功能区位置具有第一预设深度的开槽,以使所述第一功能区与所述有源层之间具有第一预设大小的电容;所述绝缘层位于所述第二功能区82位置具有第二预设深度的开槽,以使所述第二功能区与所述栅极层之间具有第二预设大小的电容。该设置可以在控制第二功能区与所述栅极层之间形成储蓄电容的大小的同时,增加第一功能区与有源层之间的电容进而减小显示串扰。
本示例性实施例还提供一种阵列基板制作方法,如图5所述,为本公开阵列基板制作方法一种示例性实施例的流程图。所述阵列基板包括用于形成晶体管的有源层和栅极层,所述栅极层上方设置有与其绝缘的电极层,所述电极层包括第一功能区,所述方法包括:
步骤S1:在所述栅极层上形成绝缘材料层;
步骤S2:对所述绝缘材料层进行刻蚀以在所述第一功能区所在位置形成第一预设深度的开槽;
步骤S3:在所述绝缘材料层上形成所述电极层,以使所述第一功能区与所述有源层之间具有第一预设大小的电容。
本示例性实施例提供一种阵列基板制作方法,所述方法包括:在所述栅极层上形成绝缘材料层;对所述绝缘材料层进行刻蚀以在所述第一功能区所在位置形成第一预设深度的开槽;在所述绝缘材料层上形成所述电极层,以使所述第一功能区与所述有源层之间具有第一预设大小的电容。一方面,本公开提供的阵列基板制作方法能够通过在绝缘层设置开槽的方式控制第一功能区与有源层之间绝缘层的厚度,从而控制第一功能区与有源层之间的电容的大小,显然,本示例性实施例提供的阵列基板制作方法可以减小第一功能区与有源层之间绝缘层的厚度,从而增加第一功能区与有源层之间的电容进而减小显示串扰;另一方面,该阵列基板制作方法不会影响电极层中第一功能区以外区域的特性。
如图6-9所示,为本公开阵列基板制作方法一种示例性实施例中制作流程的结构示意图。该阵列基板可以包括基板2、设置于基板2上的缓冲层3、设置于缓冲层3上的有源层4,设置于有源层4上的第一绝缘层5、设置于第一绝缘层5上的栅极层6,其中栅极层6和有源层4用于形成晶体管。电极层可以包括第一功能区81、第二功能区82以及其他功能区83,第一功能区81与有源层之间的电容可以用于减小显示串扰,第二功能区82可以与栅极层形成储蓄电容,其他功能区可以包括电极层上第一功能区和第二功能区以外的所有功能区。应该理解的是,在其他示例性实施例中,有源层以下的结构还可以有其他的结构可供选择,这些都属于本公开的保护范围。
如图7所示,首先,本示例性实施例提供的阵列基板制作方法可以在栅极层6上形成第二绝缘层7。其中,可以利用蒸镀、涂覆等工艺在所述栅极层上形成绝缘材料层。
如图8所示,然后,本示例性实施例提供的阵列基板制作方法可以对所述绝缘材料层进行刻蚀以在所述第一功能区81所在位置形成第一预设深度的开槽71。其中,形成第一预设深度的开槽可以包括:在所述绝缘材料层上形成光刻胶层;利用曝光、显影、刻蚀工艺在所述绝缘材料层上形成第一预设深度的所述开槽71。
如图9所示,最后,本示例性实施例提供的阵列基板制作方法可以在所述绝缘材料层上形成所述电极层,以使所述第一功能区81与所述有源层4之间具有第一预设大小的电容。其中,在所述绝缘材料层上形成所述电极层可以包括:在所述绝缘材料层上形成电极材料层;利用构图工艺将所述电极材料层形成所述电极层。显然,本示例性实施例提供的列阵基板制作方法可以减小第一功能区81与有源层4之间绝缘层的厚度,从而增加第一功能区与有源层之间的电容,进而减小显示串扰。
应该理解的是,在其他示例性实施例中,第一功能区还可以具有其他的功能。电极层还可以仅仅包括第一功能区81,或者电极层还可以包括第一功能区以及其他部分功能区。本示例性实施例还可以通过上述制作方法单独在第二绝缘层的第二功能区位置形成第二预设深度的开槽。
本示例性实施例中,如图10-12所示,为本公开阵列基板制作方法另一种示例性实施例中制作流程的结构示意图,其中,图10为图9的俯视图。电极层可以包括第一功能区81、第二功能区82以及其他功能区83。第一功能区81可以与有源层之间的电容可以用于减小显示串扰,第二功能区82可以与栅极层6形成储蓄电容,其他功能区可以包括电极层上第一功能区和第二功能区以外的所有功能区。
如图10、11所示,本示例性实施例提供的阵列基板制作方法还可以包括:对所述绝缘材料层进行刻蚀以在所述第二功能区所在位置形成第二预设深度的开槽72,以使所述第二功能区与所述栅极层之间具有第二预设大小的电容。其中,第一预设深度和第二预设深度可以相等也可以不相等。形成开槽72和形成开槽71可以通过一次刻蚀形成也可以通过两次刻蚀形成。本示例性实施例可以通过半色调掩膜曝光技术通过一次刻蚀形成深度不相同的开槽72和开槽71。
如图11所示,为阵列基板形成电极层后的结构示意图。第二功能区82与第一功能区81可以通过一次构图工艺形成。应该理解的是,在其他示例性实施例中,电极层还可以仅仅包括第一功能区81和第二功能区82。
本示例性实施例还提供一种显示面板,该显示面板包括上述的阵列基板。
本示例性实施例提供的显示面板与上述阵列基板具有相同的技术特征和工作原理,上述内容已经做出详细说明此处不再赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后,将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化,这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的,本公开的真正范围和精神由权利要求指出。
应当理解的是,本公开并不局限于上面已经描述并在附图中示出的精确结构,并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (9)

1.一种阵列基板,包括用于形成晶体管的有源层和栅极层,其特征在于,所述阵列基板还包括:
第一绝缘层,设于所述有源层的一侧,所述栅极层设在所述第一绝缘层背离所述有源层的一侧;
第二绝缘层,设置于所述栅极层背离所述第一绝缘层的一侧;
电极层,设置于所述第二绝缘层的上方,包括多个功能区;
其中,所述第二绝缘层位于所述功能区位置具有预设深度的开槽,且所述开槽预设深度小于所述绝缘层的厚度;所述功能区靠近所述第二绝缘层的表面与所述第一绝缘层靠近所述第二绝缘层的表面之间具有间隙;
所述多个功能区包括第一功能区、第二功能区和其他功能区;所述第一功能区、所述第二功能区和所述其他功能区通过一次构图工艺形成;并且,所述第一功能区在基板上的正投影与所述有源层在基板上的正投影重叠;所述第二功能区在基板上的正投影与所述栅极在基板上的正投影重叠;所述其他功能区在基板上的正投影与所述有源层在基板上的正投影重叠。
2.根据权利要求1所述的阵列基板,其特征在于,所述绝缘层位于所述第一功能区位置具有第一预设深度的开槽,以使所述第一功能区与所述有源层之间具有第一预设大小的电容。
3.根据权利要求1所述的阵列基板,其特征在于,所述绝缘层位于所述第二功能区位置具有第二预设深度的开槽,以使所述第二功能区与所述栅极层之间具有第二预设大小的电容。
4.一种阵列基板制作方法,所述阵列基板包括用于形成晶体管的有源层和栅极层,所述栅极层上方设置有与其绝缘的电极层,所述电极层包括多个功能区,其特征在于,所述方法包括:
在所述有源层上设置第一绝缘材料层;
在所述第一绝缘材料层上设置所述栅极层;
在所述栅极层上形成第二绝缘材料层;
对所述第二绝缘材料层进行刻蚀以在所述功能区所在位置形成预设深度的开槽,且所述开槽预设深度小于所述第二绝缘材料层的厚度;所述功能区靠近所述第二绝缘层的表面与所述第一绝缘层靠近所述第二绝缘层的表面之间具有间隙;
在所述第二绝缘材料层上形成所述电极层,所述多个功能区包括第一功能区、第二功能区和其他功能区;所述第一功能区、所述第二功能区和所述其他功能区通过一次构图工艺形成;并且,所述第一功能区在基板上的正投影与所述有源层在基板上的正投影重叠;所述第二功能区在基板上的正投影与所述栅极在基板上的正投影重叠;所述其他功能区在基板上的正投影与所述有源层在基板上的正投影重叠。
5.根据权利要求4所述的阵列基板制作方法,其特征在于,对所述绝缘材料层进行刻蚀以在所述功能区所在位置形成预设深度的开槽,包括:
对所述绝缘材料层进行刻蚀以在所述第一功能区所在位置形成第一预设深度的开槽,以使所述第一功能区与所述有源层之间具有第一预设大小的电容。
6.根据权利要求4所述的阵列基板制作方法,其特征在于,对所述绝缘材料层进行刻蚀以在所述功能区所在位置形成预设深度的开槽,包括:
对所述绝缘材料层进行刻蚀以在所述第二功能区所在位置形成第二预设深度的开槽,以使所述第二功能区与所述有源层之间具有第二预设大小的电容。
7.根据权利要求5所述的阵列基板制作方法,其特征在于,对所述第二绝缘材料层进行刻蚀以在所述第一功能区所在位置形成第一预设深度的开槽,包括:
在所述第二绝缘材料层上形成光刻胶层;
利用曝光、显影、刻蚀工艺在所述绝缘材料层上形成第一预设深度的所述开槽。
8.根据权利要求4所述的阵列基板制作方法,其特征在于,在所述第二绝缘材料层上形成所述电极层,包括:
在所述第二绝缘材料层上形成电极材料层;
利用构图工艺将所述电极材料层形成所述电极层。
9.一种显示面板,其特征在于,包括权利要求6-8任一项所述的阵列基板。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080060534A (ko) * 2006-12-27 2008-07-02 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
CN105552083A (zh) * 2014-10-27 2016-05-04 三星显示有限公司 薄膜晶体管阵列基板和有机发光显示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100426031B1 (ko) * 2001-12-29 2004-04-03 엘지.필립스 엘시디 주식회사 능동행렬 유기전기발광소자 및 그의 제조 방법
JP2012174862A (ja) * 2011-02-21 2012-09-10 Canon Inc 半導体装置およびそれを用いた発光装置
KR102280265B1 (ko) * 2014-10-06 2021-07-22 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치
CN106847828B (zh) * 2017-02-09 2021-01-26 京东方科技集团股份有限公司 低温多晶硅阵列基板及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080060534A (ko) * 2006-12-27 2008-07-02 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
CN105552083A (zh) * 2014-10-27 2016-05-04 三星显示有限公司 薄膜晶体管阵列基板和有机发光显示装置

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