JP6867752B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に係り、より詳しくは表示パネルの外郭領域の不良防止のための表示装置に関する。

表示装置の表示領域には、複数の信号線と、複数の信号線に接続された複数の画素が配置される。複数の信号線はスキャン信号を伝達するスキャン線と、データ信号を伝達するデータ線と、駆動電圧（ＥＬＶＤＤ）を伝達する駆動電圧線を含む。スキャン線は略行方向と平行に形成され、データ線と駆動電圧線は列方向と略平行に形成される。

複数のスキャン線と複数のデータ線は表示領域外側の非表示領域でスキャン駆動回路およびデータ駆動回路とそれぞれ接続されスキャン信号とデータ信号をそれぞれ受信する。具体的に、非表示領域には複数のデータ駆動回路の出力端子と電気的に接続された複数のデータパッド部が行方向に沿って配列され、それぞれのデータパッド部に対してデータファンアウト部が提供されていて複数のデータパッド部と複数のデータ線を接続する。

それぞれのデータパッド部は電圧信号を伝達するためのダミーパッドを最外郭に備える。複数の駆動電圧線は複数のデータファンアウト部と絶縁を維持しながらこれらを横切る電圧配線と接続され、ダミーパッドと電圧配線の間にこれらを接続する複数の電圧印加線が配置される。

このような一般的な表示装置は画素アレイの内部領域と外郭領域の画素別パターン密度が互いに異なり、露光工程（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）で視覚的影響範囲（Ｏｐｔｉｃａｌ Ｉｎｆｌｕｅｎｃｅ Ｒａｎｇｅ）内のパターンが露光現象に影響を与えることによって該当領域内のパターン密度が変化する。また、画素アレイパターン密度が非均一になりながらターゲッティングするパターンの臨界寸法（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）偏差も非均一になる問題点が発生する。

韓国特許公開第10−2007−0028629号

本発明が目的とする技術的課題は、表示装置のピクセルアレイの内部と外郭のパターン密度が互いに異なることによって発生する斑現象または外郭ピクセル部配線の断線問題を解決して画面均一度を向上させることができる表示装置を提供することである。

このような課題を解決するために本発明による有機発光表示装置は、表示領域に形成された複数の信号線と、前記表示領域で前記複数の信号線に接続され左右対称とする一対の画素が行列（ｍａｔｒｉｘ）形態に配列される複数の画素を含む画素アレイと、非表示領域に配置され前記複数の信号線に電気的に接続されたスキャン駆動回路およびデータ駆動回路と、前記非表示領域に形成され、前記画素アレイの外郭に沿って前記画素アレイと隣接した位置に形成される単一または二つ以上の配線から構成されるダミーパターンを含む。

本発明の実施形態による前記ダミーパターンは、前記非表示領域内の前記画素アレイの縁に位置した第１画素から所定距離離隔した位置で前記第１画素のパターンに平行に形成してもよい。
この時、前記ダミーパターンが位置する前記所定距離は、隣接する二対の画素で互いに隣接する画素パターン間の間隔と同一であってもよい。

また、前記ダミーパターンの厚さは、隣接する二対の画素で互いに隣接する画素パターンの厚さと同一であってもよい。
本発明の実施形態による前記ダミーパターンは、前記画素アレイおよび前記スキャン駆動回路の間の外郭領域に形成される第１ダミーパターンおよび前記画素アレイおよび前記データ駆動回路の間の外郭領域に形成される第２ダミーパターンを含んでもよい。

この時、前記第１ダミーパターンおよび前記第２ダミーパターンは、同一層（ｌａｙｅｒ）に形成されるか、または互いに異なる層に形成されブリッジ（ｂｒｉｄｇｅ）形態に電気的に接続されてもよい。
そして、前記第１ダミーパターンおよび前記第２ダミーパターンは前記有機発光表示装置を構成するアクティブ層、ゲート層、データ金属層のうちのいずれか一つに形成されてもよい。

一方、本発明の実施形態による前記ダミーパターンを構成する配線の両端部を接地配線または電源配線（ＥＬＶＤＤ、ＥＬＶＳＳ）に接続して静電気遮蔽（ｓｈｉｅｌｄｉｎｇ）回路として用いてもよい。または、前記ダミーパターンを構成する配線に静電気ダイオード回路を接続してもよい。

以上のように本発明の実施形態によれば、画素アレイの外郭領域にダミーパターンを形成することによって表示装置のピクセルアレイの内部と外郭のパターン密度を均一にし、斑現象または外郭ピクセル部配線の断線問題を解決して、画面均一度を向上させることができる。

本発明の実施形態による表示装置の構成図である。 一般的な表示装置の部分拡大図であって、本発明の実施形態と比較するためのものである。 本発明の一実施形態による表示装置の部分拡大図である。 本発明の他の実施形態による表示装置の部分拡大図である。 本発明の他の実施形態による表示装置のダミーパターンが形成された一例を示す図である。 本発明の他の実施形態による表示装置のダミーパターンが形成された一例を示す図である。 本発明の他の実施形態による表示装置のダミーパターンが形成された一例を示す図である。 本発明の他の実施形態による表示装置のダミーパターンが形成された他の例を示す図である。

添付した図面を参照して本発明の実施形態について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳しく説明する。しかし、本発明は様々な形態に実現することができ、ここで説明する実施形態に限定されない。

図面において様々な層および領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似の部分については同一図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるという時、これは他の部分の“直上”にある場合だけでなく、その中間にまた他の部分がある場合も含む。反対に、ある部分が他の部分の“直上”にあるという時は中間に他の部分がないことを意味する。

以下、本発明の実施形態による薄膜トランジスタ表示板およびその製造方法について図面を参照して詳細に説明する。
明細書全体においてある部分がある構成要素を“含む”という時、これは特に反対になる記載がない限り、他の構成要素をさらに含むことができるのを意味する。図面に示された各構成の大きさおよび厚さなどは説明の便宜のために任意に示したものであるので、本発明は図示したところで限定されない。

図１は、本発明の実施形態による表示装置の構成図である。
図１に示すように、本発明の実施形態による表示装置は、例えば有機発光表示装置であり、表示領域ＤＡと、表示領域ＤＡ外側の非表示領域を含む。表示領域ＤＡには、複数の信号線と、複数の信号線に接続されている複数の画素ＰＸが形成される。複数の画素は略行列（ｍａｔｒｉｘ）の形態に配列されていてもよい。複数の画素ＰＸの配置を以下で‘画素アレイ'と称する。

複数の信号線は、スキャン信号を伝達するスキャン線１０１と、データ信号を伝達するデータ線１０２と、駆動電圧（ＥＬＶＤＤ）を伝達する駆動電圧線１０３とを含む。スキャン線１０１は略行方向と平行に形成され、データ線１０２と駆動電圧線１０３は略列方向と平行に形成される。

画素アレイを構成する各画素は、図示されていないが、スイッチング薄膜トランジスタ、駆動薄膜トランジスタ、キャパシタおよび有機発光ダイオード（ＯＬＥＤ）を含み、必要によって別途の薄膜トランジスタとキャパシタが追加されてもよい。また、各画素は隣接の画素間に左右対称にするように構成してもよいが、画素構造はこれに限定されない。

非表示領域は、画素領域を基準に横方向および縦方向によって区分される第１領域Ａ１０と第２領域Ａ２０を含む。
第１領域Ａ１０は画素領域の外郭側に横方向に位置する非表示領域であって、第１領域Ａ１０にはデータ駆動回路（図示せず）の出力端子と電気的に接続されるデータパッド部１１０が形成される。データ駆動回路はチップオンフィルム（ｃｈｉｐ ｏｎ ｆｉｌｍ）のような別途の半導体チップパッケージに実装されるか、第１領域Ａ１０の上に直接実装されてもよい。データパッド部１１０は、複数のデータパッド１１１および複数のデータ線１０２を含む。

複数のデータパッド１１１と複数のデータ線１０２の間にこれらを接続するデータファンアウト部１２０が形成される。データファンアウト部１２０はデータ駆動回路（図示せず）から出力されたアナログのデータ信号を複数のデータ線１０２に伝達する役割を果たす。データファンアウト部１２０は、複数のデータパッド１１１と接して直線に形成される直線部１２１と、複数のデータ線１０２と接して斜線に形成される斜線部１２２とを含んでもよい。

第１領域Ａ１０でデータパッド部１１０とデータファンアウト部１２０は複数個で備えられる。即ち、複数のデータパッド部１１０と複数のデータファンアウト部１２０が行方向に沿って配列される。そして、複数のデータファンアウト部１２０の上にこれらを横切る電圧配線１３０が形成される。電圧配線１３０は単一配線であって行方向と平行に形成され、複数の駆動電圧線１０３と接続される。

各データパッド部１１０と電圧配線１３０の間にこれらを接続する電圧印加線１３１が形成される。電圧配線１３０と電圧印加線１３１は図示されていない絶縁層によって複数のデータファンアウト部１２０と絶縁される。電圧印加線１３１はデータ駆動回路から出力された駆動電圧（ＥＬＶＤＤ）信号を電圧配線１３０と複数の駆動電圧線１０３に伝達する役割を果たす。

第２領域Ａ２０は画素領域の外郭側に縦方向に位置する非表示領域であって、第２領域Ａ２０にはスキャン駆動回路（図示せず）の出力端子と電気的に接続されるスキャンパッド部１４０が形成される。スキャン駆動回路は、チップオンフィルムのような別途の半導体チップパッケージに実装されるか、第２領域Ａ２０の上に直接実装してもよい。複数のスキャン線１０１はスキャンパッド部１４０に拡張されてスキャンパッド部１４０と接続され、スキャン駆動回路から出力されたスキャン信号を受信する。

図１ではスキャンパッド部１４０が表示領域ＤＡの左側と接する第２領域Ａ２０に形成される場合を例として挙げて示したが、スキャンパッド部１４０は第１領域Ａ１０に形成されてもよい。他方、非表示領域は表示領域ＤＡの右側と接する第３領域を追加的に含んでもよく、スキャンパッド部１４０は第２領域Ａ２０と第３領域の両方共に形成してもよい。

そして、非表示領域である第１領域Ａ１０および第２領域Ａ２０のうちの少なくとも一領域には画素アレイの最外郭パターンに隣接したダミーパターンのダミー配線（以下、‘ダミーパターン’と称する）１５０、１５１を形成する。ダミーパターン１５０、１５１は単一パターンまたは二つ以上の複数のパターンで構成してもよく、画素アレイの最外郭パターンと一定の距離を維持しながら平行に形成してもよい。

また、ダミーパターンは、図示されていないが、第１領域Ａ１０および第２領域Ａ２０に同時に形成されブリッジ配線接続方式を用いて互いに接続してもよい。また、ダミーパターンの配線を接地配線（ＧＲＯＵＮＤ）または駆動電圧（ＥＬＶＤＤ、ＥＬＶＳＳ）に接続して静電気遮蔽（ｓｈｉｅｌｄｉｎｇ）回路として用いることができる。

以下、図２乃至図４を参照してより具体的な表示装置の構成について詳述する。
図２は、一般的な表示装置の部分拡大図であって、本発明の実施形態と比較するためのものである。

図２に示すように、一般的な表示装置の画素アレイのうちの第１画素Ｂ_１の外郭側パターンの厚さｄ_１と第２画素Ｂ_２または第３画素Ｂ_３で第１画素Ｂ_１の外郭側パターンに対称するパターンの厚さｄ_２、ｄ_３間の偏差が大きく発生する。例えば、図２に例示されたピクセルアレイを参照すれば、第２画素Ｂ_２または第３画素Ｂ_３で外郭側面に形成されたパターンの厚さｄ_２、ｄ_３が１．７μｍである時、第１画素Ｂ_１で外郭側面に対応する位置に形成されるパターンの厚さｄ_１は１．１μｍであって０．６μｍ程度減少し３５％程度の誤差値を有するのを確認することができる。

この時、図２に例示された画素のパターンは、例えば、有機発光表示装置の半導体層であってもよい。

図２に例示されているような一般的な有機発光表示装置では、画素アレイの内部領域と外郭領域の画素部のパターン密度が互いに異なり、露光工程（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）で視覚的影響範囲（Ｏｐｔｉｃａｌ Ｉｎｆｌｕｅｎｃｅ Ｒａｎｇｅ）内のパターンが露光現象に影響を与えることによって該当領域内のパターン密度が変化する。画素アレイパターン密度が非均一になることによりターゲッティングするパターンの臨界寸法（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）偏差も非均一になる。

したがって、画素アレイの外郭領域に略３０μｍ以上の空間にダミー画素を追加的に配置することが画素アレイの内部とパターン密度を同一にするのに効果的であり、パターン間臨界寸法偏差を最少化する方法になり得る。

これを解決するための方案の一例として、画素アレイの外郭領域に複数のサブ画素でダミー画素を設計する方式が提案されたが、表示領域ＤＡでの臨界寸法偏差は防止することはできるが非表示領域の面積が増加する短所を招いた。例えば、画素アレイの外郭領域で約３０μｍ以上の空間にダミー画素を追加形成する場合、画素アレイ内部のパターン密度を均一にすることに効果的であるが、中小型ＯＬＥＤ製品では現在ダミー画素設計をしないダミー画素が存在すると、非表示領域が増加するか駆動回路設計空間が減少して高解像度製品設計に制約を伴うようになる。

したがって、本発明では、画素アレイが形成される表示領域ＤＡの外郭側面にダミーパターンを形成して表示領域の画素アレイのパターン密度が均一になる方式を提案する。
図３は、本発明の一実施形態による有機発光表示装置の部分拡大図である。
図３の（ａ）に示された有機発光表示装置において複数の信号線および複数の画素が形成された表示領域ＤＡの一部と非表示領域一部を含む外郭領域Ｂを拡大してみれば、図３の（ｂ）のようなパターニング構造を確認することができる。

図３の（ｂ）に示すように、表示領域ＤＡに形成された画素アレイは、隣接する第１画素Ｂ_１および第２画素Ｂ_２が左右対称となる形態に形成される。また、図示されていないが、表示領域ＤＡには第２画素Ｂ_２に隣接する第３画素Ｂ_３および第４画素Ｂ_４が左右対称となる形態に形成され、左右対称となる同一パターンの画素アレイが反復的に形成される。即ち、隣接する二つの画素が一対の画素アレイを構成し、複数の対が反復的に羅列する形態に表示領域ＤＡ内に形成される。

この時、説明の便宜のために、第１画素Ｂ_１は表示領域ＤＡの縁に位置した複数の画素のうちのいずれか一つを意味すると仮定する。
そして、画素アレイが形成される表示領域ＤＡの外郭領域である非表示領域にダミーパターンＢ_ｉを形成する。

ダミーパターンＢ_ｉは単一パターンであって、非表示領域の第２領域Ａ２０内の第１画素Ｂ_１から所定距離Ｄ’だけ離隔した位置で第１画素Ｂ_１の最外郭パターンに平行に縦方向に形成される。
この時、所定距離Ｄ’は、ダミーパターンが隣接した画素アレイ対（例えば、第１画素および第２画素）と縦方向に隣接する次の画素アレイ対（例えば、第３画素および第４画素）が成す基準線によって第２画素Ｂ_２および第３画素Ｂ_３間基準線を含む配線間隔Ｄと同一に構成する。

また、ダミーパターン配線の厚さｄ_ｉも前記画素間基準線を基準に第２画素Ｂ_２または第３画素Ｂ_３の配線厚さｄ_２、ｄ_３と同一に構成してもよい。場合によっては、パターン密度効果を勘案してダミーパターン配線部位を安定的にパターニングするためにダミーパターン配線の厚さｄ_ｉを第２画素Ｂ_２または第３画素Ｂ_３の配線厚さｄ_２、ｄ_３よりさらに厚く設計することができる。

このように、非表示領域である第２領域Ａ２０に縦方向に形成されたダミーパターンＢ_ｉによって第１画素Ｂ_１の外郭領域側に形成されるパターンの厚さｄ_１は第２画素Ｂ_２または第３画素Ｂ_３で対応位置に形成されたパターンの厚さｄ_２、ｄ_３と比較して一定範囲の誤差を有するのを確認することができる。

例えば、図３の（ｂ）に例示されたピクセルアレイを参照すれば、第２画素Ｂ_２または第３画素Ｂ_３で外郭側面に形成されたパターンの厚さｄ_２、ｄ_３が１．７μｍである時、第１画素Ｂ_１で外郭側面に対応する位置に形成されるパターンの厚さｄ_１は１．６５μｍであって０．０５μｍ程度減少し３％以内の誤差値を有する。露光工程時、画素アレイパターン間の最も隣接した一番目の隣接パターンの存在に最大影響を受けるので、最も隣接したパターンのパターン密度によってダミーパターンを形成することのみによってもパターンの臨界寸法偏差を減少させることができる。

図４は、本発明の他の実施形態による有機発光表示装置の部分拡大図である。
図４の（ａ）に例示された表示領域ＤＡに形成された画素アレイは、図４の（ｂ）に示されているように、隣接する第１画素Ｂ_１および第２画素Ｂ_２が左右対称となる形態に形成され、図示されてはいないが、第２画素Ｂ_２に隣接する第３画素Ｂ_３および第４画素Ｂ_４が左右対称となる形態に形成される。このように左右対称となる同一パターンの画素が反復的に形成されて画素アレイを構成する。

表示領域ＤＡに隣接する非表示領域の中の第２領域Ａ２０に本発明の他の実施形態による複数のダミーパターンＢ_ｊが形成されてもよい。複数のダミーパターンＢ_ｊを構成するそれぞれのダミーパターンは、第１画素Ｂ_１の外郭領域に位置するパターンに平行に配置されてもよい。

複数のダミーパターンＢ_ｊの中の第１画素Ｂ_１に近いダミーパターンＢ_ｊ１は第１画素Ｂ_１から所定距離Ｄ’だけ離隔した位置に形成され、前記所定距離Ｄ’は画素アレイ基準線を含む第２画素Ｂ_２および第３画素Ｂ_３間の間隔Ｄと同一に構成してもよい。そして、複数のダミーパターンＢ_ｊを構成するダミーパターン間の間隔も前記所定距離Ｄ’と同一範疇で実現することができる。

同様に、ダミーパターン配線の太さ（Ｗ'）も第２画素Ｂ_２または第３画素Ｂ_３の配線太さＷと同一に構成するか、またはパターン密度効果を勘案して第２画素Ｂ_２または第３画素Ｂ_３の配線太さＷよりさらに厚く設計してもよい。

このような複数のダミーパターンＢ_ｊによって第１画素Ｂ_１の外郭領域側に形成されるパターンの厚さｄ_１は第２画素Ｂ_２または第３画素Ｂ_３で対応位置に形成されたパターンの厚さｄ_２、ｄ_３と比較して一定範囲の誤差を有するのを確認することができる。
例えば、図４に例示されたピクセルアレイを参照すれば、第２画素Ｂ_２または第３画素Ｂ_３で外郭側面に形成されたパターンの厚さｄ_２、ｄ_３が１．７μｍである時、第１画素Ｂ_１で外郭側面に対応する位置に形成されるパターンの厚さｄ_１は１．６３μｍであって０．０７μｍ程度減少し４％以内の誤差値を有する。

したがって、本発明の実施形態で表示領域ＤＡの外郭に画素アレイパターンによってダミーパターンを形成することによって、表示領域ＤＡの内部および外郭領域のパターン臨界寸法偏差が非均一になる程度を減少させることができる。また、前記図２に例示された一般的な有機発光表示装置と比較してパターン密度均一化のために非表示領域に複数のダミー画素を追加形成することによって非表示領域が増加するのを減少させることができる。

図５乃至図７は、本発明の他の実施形態による有機発光表示装置のダミーパターンが形成された一例を示す図である。
図５に示すように、本発明の他の実施形態による有機発光表示装置において画素アレイの外郭領域のアクティブ層（ＡＣＴ ｌａｙｅｒ）に画素アレイと隣接した縦方向のダミーパターン１５０を追加する。アクティブ層でのダミーパターンの一例としてアクティブ追加配線が挙げられる。

図示されてはいないが、縦方向のダミーパターンは、画素アレイが形成された表示領域ＤＡと非表示領域に形成される駆動回路の間で画素アレイの中の最外郭に位置した第１画素に隣接した位置に形成される。

図６に示すように、有機発光表示装置の画素アレイの外郭領域のゲート層（ＧＡＴ ｌａｙｅｒ）に画素アレイと隣接した横方向のダミーパターン１５１を追加する。ゲート層でのダミーパターンの一例としてゲート追加配線が挙げられる。

即ち、本発明の他の実施形態によれば、アクティブ追加配線またはゲート追加配線のように有機発光表示装置で必要な層ごとに配線形態のダミーパターンを追加して画素アレイパターンの臨界寸法偏差補正効果を向上させることができる。また、図５には示さなかったが、層別ダミーパターンは単一配線または複数の配線で構成してもよい。

図７に示すように、画素アレイが形成された表示領域ＤＡの外郭で縦方向および横方向に形成されるダミーパターン１５０、１５１を単一層で接続して画素アレイの外郭を囲むように実現することができる。例えば、アクティブ追加配線およびゲート追加配線を単一層で接続して画素アレイの外郭全面に沿って縦方向および横方向のダミーパターン１５０、１５１が囲む形態に形成してもよい。この時、アクティブ追加配線およびゲート追加配線が重畳される領域Ｔｒを、トランジスタを用いて形成することができる。

図７に示されているように、画素アレイの外郭全面に沿って囲んだ形態に形成されるダミーパターンは、縦方向のダミーパターン１５０は画素アレイ領域外部およびスキャンパッド部１４０内部の間に形成される。反面、横方向のダミーパターン１５１は画素アレイ領域外部およびデータ回路部１１０／データファンアウト部１２０の内部の間に形成される。

図８は、本発明の他の実施形態による有機発光表示装置のダミーパターンが形成された他の例を示す図である。
図８に示すように、画素アレイの外郭領域で縦方向のダミーパターン１５０および横方向のダミーパターン１５１がオーバーラップされる領域をブリッジ（ｂｒｉｄｇｅ）形態に構成し画素アレイの外郭全面に沿ってダミーパターンが囲んだ形態を実現することができる。

具体的に、アクティブ追加配線を点線（ｄｏｔｔｅｄ ｌｉｎｅ）形態の配線で構成し、アクティブ追加配線に形成された接触孔（ｃｏｎｔａｃｔ ｈｏｌｅ：ＣＮＴ）１５２およびデータ金属素子１５３を用いて互いに異なる層のダミーパターン１５０、１５１が電気的に接続することができる。例えば、ダミーパターンが形成される層としては、アクティブ層、ゲート層、データ金属層などが実施形態として挙げられる。

このようにブリッジ形態に画素アレイ領域の外郭を囲んだ形態に形成されたダミーパターンの両端部を接地配線または電源配線（ＥＬＶＤＤ、ＥＬＶＳＳ）に接続して静電気遮蔽（ｓｈｉｅｌｄｉｎｇ）回路として用いることができる。例えば、ダミーパターンの配線をＥＬＶＤＤ電源に接続する場合、画素ユニットごとに反復的に接続してＥＬＶＤＤ電源メッシュ（ｍｅｓｈ）構成に役立つので、ＥＬＶＤＤ配線抵抗減少および電源電圧均一効果を得ることができる。

また、前記図７のように一般配線接続形成によるダミーパターンは配線間の接続部分でトランジスタが形成されても、配線ノードの両端部をグラウンドに結んで電流移動の影響を減少させることによって、静電気防止機能が得られる。

また、図示されてはいないが、ダミーパターンを構成する配線に静電気ダイオード回路を接続して前記ダミーパターンを静電気防止回路の一部として用いることができる。
一方、本発明の他の実施形態によって追加配線設計時、略１〜１．５μｍ程度の薄い配線パターンで構成するが、様々な配線組み合わせも可能である。マスクではパターニングされるが、露光工程後にはパターンが残らないスキャッタリングバー（ｓｃａｔｔｅｒｉｎｇ ｂａｒ）形態に設計して、光学的密度を補償しパターンの臨界寸法偏差を補正する方法が挙げられる。

または、本発明の他の実施形態によれば、画素アレイ外郭のダミーパターンと別途に画素アレイの外郭領域に点線または単純四角形などの反復されたパターンで追加のダミーパターンを構成することができる。

以上で本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されるものではなく、次の請求範囲で定義している本発明の基本概念を用いた当業者の色々な変形および改良形態も本発明の権利範囲に属する。

１０１ スキャン線
１０２ データ線
１０３ 駆動電圧線
１１０ データパッド部
１１１ データパッド
１２０ データファンアウト部
１３０ 電圧配線
１３１ 電圧印加線
１４０ スキャンパッド部
１５０、１５１ ダミーパターン

Claims (10)

1. 表示領域に形成された複数の信号線と、
   前記表示領域で前記複数の信号線に接続され、第１の方向と前記第１の方向に交差する第２の方向に配列される複数の画素を含む画素アレイと、
   非表示領域に配置され前記複数の信号線に電気的に接続されたスキャン駆動回路およびデータ駆動回路と、
   前記非表示領域に形成され、前記画素アレイの外郭に沿って前記画素アレイと隣接した位置に形成される単一または二つ以上の配線から構成され、前記画素アレイの外郭を囲む形態を有するダミーパターンと、
   前記画素アレイの縁に位置し、半導体層に位置する第１画素パターンを有する第１画素と、
   前記第１の方向に沿って前記第１画素に隣接する第２画素であって、前記第１画素と前記第２画素との境界線に対して前記第１画素パターンと対称に設けられ、前記半導体層に位置する第２画素パターンを有する第２画素と、
   前記第１の方向に沿って前記第２画素に隣接する第３画素であって、前記第２画素と前記第３画素との境界線に対して前記第２画素パターンと対称に設けられ、前記半導体層に位置する第３画素パターンを有する第３画素と、
   前記第１の方向に沿って前記第３画素に隣接する第４画素であって、前記第３画素と前記第４画素との境界線に対して前記第３画素パターンと対称に設けられ、前記半導体層に位置する第４画素パターンを有する第４画素と、を含み、
   前記ダミーパターンは、
   前記第１画素パターンから所定距離離隔した位置で前記第１画素パターンに平行に形成され、前記半導体層に位置する第１部分を含み、
   前記ダミーパターンの前記第１部分の線幅方向の厚さは、前記第１画素パターンの線幅方向の厚さ、前記第２画素パターンの線幅方向の厚さ、前記第３画素パターンの線幅方向の厚さ、及び、前記第４画素パターンの線幅方向の厚さと同一であることを特徴とする表示装置。
2. 表示領域に形成された複数の信号線と、
   前記表示領域で前記複数の信号線に接続され、第１の方向と前記第１の方向に交差する第２の方向に配列される複数の画素を含む画素アレイと、
   非表示領域に配置され前記複数の信号線に電気的に接続されたスキャン駆動回路およびデータ駆動回路と、
   前記非表示領域に形成され、前記画素アレイの外郭に沿って前記画素アレイと隣接した位置に形成される単一または二つ以上の配線から構成され、前記画素アレイの外郭を囲む形態を有するダミーパターンと、
   前記画素アレイの縁に位置し、半導体層に位置する第１画素パターンを有する第１画素と、
   前記第１の方向に沿って前記第１画素に隣接する第２画素であって、前記第１画素と前記第２画素との境界線に対して前記第１画素パターンと対称に設けられ、前記半導体層に位置する第２画素パターンを有する第２画素と、
   前記第１の方向に沿って前記第２画素に隣接する第３画素であって、前記第２画素と前記第３画素との境界線に対して前記第２画素パターンと対称に設けられ、前記半導体層に位置する第３画素パターンを有する第３画素と、
   前記第１の方向に沿って前記第３画素に隣接する第４画素であって、前記第３画素と前記第４画素との境界線に対して前記第３画素パターンと対称に設けられ、前記半導体層に位置する第４画素パターンを有する第４画素と、を含み、
   前記ダミーパターンは、
   前記第１画素パターンから所定距離離隔した位置で前記第１画素パターンに平行に形成され、前記半導体層に位置する第１部分を含み、
   前記ダミーパターンの前記第１部分が位置する前記所定距離は、前記第２画素パターンと、前記第３画素パターンとの間の間隔と同一であることを特徴とする表示装置。
3. 前記ダミーパターンの前記第１部分の線幅方向の厚さは、前記第１画素パターンの線幅方向の厚さ、前記第２画素パターンの線幅方向の厚さ、前記第３画素パターンの線幅方向の厚さ、及び、前記第４画素パターンの線幅方向の厚さと同一であることを特徴とする請求項２に記載の表示装置。
4. 前記ダミーパターンに含まれる前記第１部分は、前記画素アレイおよび前記スキャン駆動回路の間の外郭領域に形成される第１ダミーパターンおよび前記画素アレイおよび前記データ駆動回路の間の外郭領域に形成される第２ダミーパターンを含むことを特徴とする請求項１または請求項２に記載の表示装置。
5. 前記第１ダミーパターンおよび前記第２ダミーパターンは同一層（ｌａｙｅｒ）に形成されることを特徴とする請求項４に記載の表示装置。
6. 前記第１ダミーパターンおよび前記第２ダミーパターンは互いに異なる層に形成されブリッジ（ｂｒｉｄｇｅ）形態に電気的に接続されることを特徴とする請求項４に記載の表示装置。
7. 前記半導体層に対応するアクティブ層、ゲート層、およびデータ金属層を有し、
   前記第１ダミーパターンまたは前記第２ダミーパターンの何れか一方は前記アクティブ層に形成され、他方は前記ゲート層、または前記データ金属層に形成されることを特徴とする請求項６に記載の表示装置。
8. 前記ダミーパターンを構成する配線の両端部を接地配線または電源配線（ＥＬＶＤＤ、ＥＬＶＳＳ）に接続して静電気遮蔽（ｓｈｉｅｌｄｉｎｇ）回路として用いることを特徴とする請求項１または請求項２に記載の表示装置。
9. 前記ダミーパターンを構成する配線に静電気ダイオード回路を接続することを特徴とする請求項１または請求項２に記載の表示装置。
10. 前記ダミーパターンが位置する前記所定距離は、前記第２画素パターンと、前記第３画素パターンとの間の間隔と同一であることを特徴とする請求項１に記載の表示装置。

Images