KR20200087370A - 디스플레이 장치 - Google Patents

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KR20200087370A
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이민성
이승민
이정규
조승환
박경순
이자은
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 디스플레이영역, 상기 디스플레이영역 외측에 위치하는 주변영역, 및 상기 주변영역 내에 위치하는 패드영역을 포함하는 기판; 상기 디스플레이 영역에 위치한 복수의 데이터선; 및 상기 디스플레이 영역에 위치하고, 상기 복수의 데이터선과 연결되어 상기 패드영역에서부터 데이터 신호를 상기 복수의 데이터선으로 전달하는 복수의 연결배선들;을 포함하고, 상기 복수의 연결배선들 각각은, 상기 연결배선의 연장 방향과 수직한 방향으로 상기 연결배선으로부터 돌출된 복수의 브랜치들을 포함하는 디스플레이 장치를 개시한다.

Description

디스플레이 장치{Display device}
본 발명의 실시예들은 디스플레이 장치에 관한 것이다.
각종 전기적 신호정보를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 평판 디스플레이 장치가 소개되고 있다. 또한, 최근에는 디스플레이 장치의 전면에 물리적 버튼 등이 제거되어 디스플레이 장치의 데드 영역이 감소하고, 디스플레이 영역의 면적이 확대되고 있는 추세이다.
본 발명의 실시예들은, 데드 영역이 감소한 디스플레이 장치를 제공한다.
본 발명의 일 측면에 따른 디스플레이 장치는, 디스플레이영역, 상기 디스플레이영역 외측에 위치하는 주변영역, 및 상기 주변영역 내에 위치하는 패드영역을 포함하는 기판; 상기 디스플레이 영역에 위치한 복수의 데이터선; 및 상기 디스플레이 영역에 위치하고, 상기 복수의 데이터선과 연결되어 상기 패드영역에서부터 데이터 신호를 상기 복수의 데이터선으로 전달하는 복수의 연결배선들;을 포함하고, 상기 복수의 연결배선들 각각은, 상기 연결배선의 연장 방향과 수직한 방향으로 상기 연결배선으로부터 돌출된 복수의 브랜치들을 포함할 수 있다.
본 실시예에 있어서, 상기 복수의 연결배선들은 서로 나란하게 배열되고, 상기 복수의 연결배선들 중 서로 인접한 두 개의 연결배선들로부터 서로를 향해 돌출된 한 쌍의 브랜치들은 동일선 상에 위치하고, 상기 한 쌍의 브랜치들의 단부들은 서로 이격될 수 있다.
본 실시예에 있어서, 상기 디스플레이 장치는, 상기 연결배선의 연장 방향과 동일한 방향으로 상기 단부들과 중첩하는 커버패턴을 더 포함하고, 상기 커버패턴은 상기 연결배선의 연장 방향과 동일한 방향으로 상기 단부들과 이격되고, 상기 연결배선과 동일한 층에 위치할 수 있다.
본 실시예에 있어서, 상기 디스플레이 장치는, 상기 인접한 두 개의 연결배선들 사이에 위치하는 더미 패턴을 더 포함하고, 상기 더미 패턴은 상기 연결배선과 동일한 층에 위치할 수 있다.
본 실시예에 있어서, 상기 커버패턴은 상기 더미 패턴과 연결될 수 있다.
본 실시예에 있어서, 상기 복수의 연결배선들 각각은, 상기 연결배선의 연장 방향과 나란한 방향으로 서로 이격된 복수의 절편들과 상기 복수의 절편들을 전기적으로 연결하는 복수의 브릿지들을 포함할 수 있다.
본 실시예에 있어서, 상기 복수의 브랜치들은 상기 복수의 절편들로부터 돌출되고, 상기 디스플레이 장치는, 상기 한 쌍의 브랜치들의 단부들과 수직한 방향으로 중첩하는 더미 브릿지를 더 포함할 수 있다.
본 실시예에 있어서, 상기 더미 브릿지와 상기 한 쌍의 제1 브랜치들의 단부들 사이에는 절연층이 위치할 수 있다.
본 실시예에 있어서, 상기 디스플레이영역은, 상기 복수의 연결배선들이 제1 방향과 나란한 방향으로 연장된 제1 영역, 상기 제1 방향과 수직한 방향인 제2 방향과 나란한 방향으로 상기 복수의 연결배선들이 연장된 제2 영역 및 상기 제1 영역과 상기 제2 영역을 제외한 나머지 영역인 제3 영역을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 영역에서, 상기 복수의 연결배선들 중 서로 인접한 두 개의 연결배선들과, 상기 인접한 두 개의 연결배선들로부터 서로를 향해 연장된 상기 브랜치들은 제1 단위 패턴들을 구획하고, 상기 제2 영역에서, 상기 복수의 연결배선들 중 서로 인접한 두 개의 연결배선들과, 상기 인접한 두 개의 연결배선들로부터 서로를 향해 연장된 상기 브랜치들은 상기 제1 단위 패턴들과 동일한 면적을 가지는 제2 단위 패턴들을 구획하며, 상기 제3 영역은 상기 제1 단위 패턴들 또는 상기 제2 단위 패턴들을 포함하고, 상기 제3 영역에 포함된 상기 제1 단위 패턴들 또는 상기 제2 단위 패턴들은 플로팅 상태일 수 있다.
본 발명의 다른 측면에 따른 디스플레이 장치는, 디스플레이영역, 상기 디스플레이영역 외측에 위치하는 주변영역, 및 상기 주변영역 내에 위치하는 패드영역을 포함하는 기판; 상기 디스플레이영역 내에 위치한 복수의 데이터선; 및 상기 디스플레이영역 내에 위치하고, 상기 복수의 데이터선과 연결되어 상기 패드영역에서 공급된 데이터 신호를 상기 복수의 데이터선으로 전달하는 복수의 연결배선들;을 포함하고, 상기 디스플레이영역은, 상기 복수의 연결배선들이 제1 방향과 나란한 방향으로 연장된 제1 영역과, 상기 제1 방향과 수직한 방향인 제2 방향과 나란한 방향으로 상기 복수의 연결배선들이 연장된 제2 영역을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 영역에서, 상기 복수의 연결배선들 각각은, 상기 연결배선으로부터 상기 제2 방향과 나란한 방향으로 연장된 복수의 제1 브랜치들을 포함하고, 상기 제2 영역에서, 상기 복수의 연결배선들 각각은, 상기 연결배선으로부터 상기 제1 방향과 나란한 방향으로 연장된 복수의 제2 브랜치들을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 영역에서, 상기 복수의 연결배선들 중 서로 인접한 두 개의 연결배선들로부터 서로를 향해 연장된 상기 제1 브랜치들은 동일선상에 위치하고, 상기 제2 영역에서, 상기 복수의 연결배선들 중 서로 인접한 두 개의 연결배선들로부터 서로를 향해 연장된 상기 제2 브랜치들은 동일선상에 위치할 수 있다.
본 실시예에 있어서, 상기 제1 영역에서, 상기 인접한 두 개의 연결배선들과, 상기 인접한 두 개의 연결배선들로부터 서로를 향해 연장된 상기 제1 브랜치들은 제1 단위 패턴들을 구획하고, 상기 제2 영역에서, 상기 인접한 두 개의 연결배선들과, 상기 인접한 두 개의 연결배선들로부터 서로를 향해 연장된 상기 제2 브랜치들은 제2 단위 패턴들을 구획하며, 상기 제1 단위 패턴들과 상기 제2 단위 패턴들 각각의 면적은 동일할 수 있다.
본 실시예에 있어서, 상기 디스플레이 영역은, 상기 제1 영역과 상기 제2 영역을 제외한 나머지 영역인 제3 영역을 더 포함하고, 상기 제3 영역은 상기 제1 단위 패턴들 또는 상기 제2 단위 패턴들을 포함하고, 상기 제3 영역에 포함된 상기 제1 단위 패턴들 또는 상기 제2 단위 패턴들은 플로팅 상태일 수 있다.
본 실시예에 있어서, 상기 제1 영역은, 서로를 향해 연장된 상기 제1 브랜치들의 단부들과 상기 제1 방향으로 중첩하는 제1 커버패턴을 더 포함하고, 상기 제2 영역은, 서로를 향해 돌출된 상기 제2 브랜치들의 단부들과 상기 제2 방향으로 중첩하는 제2 커버패턴을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 영역에서, 상기 복수의 연결배선들 각각은, 상기 제1 방향으로 서로 이격된 복수의 제1 절편들과 상기 복수의 제1 절편들을 전기적으로 연결하는 복수의 브릿지들을 포함할 수 있다.
본 실시예에 있어서, 상기 복수의 제1 브랜치들은 상기 복수의 제1 절편들로부터 돌출되고, 상기 디스플레이 장치는, 서로를 향해 연장된 상기 제1 브랜치들의 단부들과 수직한 방향으로 중첩하는 더미 브릿지를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2 영역에서, 상기 복수의 연결배선들 각각은, 상기 제2 방향으로 서로 이격된 복수의 제2 절편들과, 상기 복수의 제2 절편들을 전기적으로 연결하는 복수의 브릿지들을 포함할 수 있다.
본 실시예에 있어서, 상기 복수의 제2 브랜치들은 상기 복수의 제2 절편들로부터 돌출되고, 상기 디스플레이 장치는, 서로를 향해 연장된 상기 제2 브랜치들의 단부들과 수직한 방향으로 중첩하는 더미 브릿지를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 의하면, 데이터 신호를 데이터선에 전달하기 위한 연결배선이 디스플레이영역 내에 배치됨에 따라, 디스플레이 장치의 데드 영역이 감소할 수 있다. 또한, 디스플레이영역 전체에 걸쳐 반사특성을 동일 또는 유사하게 함으로써, 연결배선이 배치된 영역이 구별되어 시인되는 현상을 방지할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 예를 개략적으로 도시한 평면도이다.
도 2는 도 1의 A 부분의 일 예를 개략적으로 도시한 평면도이다.
도 3은 도 1의 B 부분의 일 예를 개략적으로 도시한 평면도이다.
도 4는 도 1의 A 부분의 다른 예를 개략적으로 도시한 평면도이다.
도 5는 도 1의 B 부분의 다른 예를 개략적으로 도시한 평면도이다.
도 6은 도 1의 A 부분의 또 다른 예를 개략적으로 도시한 평면도이다.
도 7은 도 1의 B 부분의 또 다른 예를 개략적으로 도시한 평면도이다.
도 8은 도 1의 디스플레이 장치의 일 화소의 등가 회로도이다.
도 9는 도 1의 디스플레이 장치가 포함하는 화소에 배치된 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다.
도 10 내지 도 14는 도 9의 복수개의 박막트랜지스터들 및 커패시터 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다.
도 15는 도 1의 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 예를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(10)는 이미지가 표시되는 디스플레이영역(AA)과, 디스플레이영역(AA) 외측에 위치하는 주변영역(PA)을 갖는다. 이는 기판(100)이 그러한 디스플레이영역(AA) 및 주변영역(PA)을 갖는 것으로 이해될 수도 있다.
디스플레이영역(AA)에는 복수의 화소(PX)들과 복수의 화소(PX)들로 전기적인 신호를 인가할 수 있는 배선들이 위치할 수 있다.
복수의 화소(PX)들 각각은, 발광소자와 발광소자를 구동하기 위한 회로부를 포함할 수 있다. 일 예로, 발광소자는 유기발광소자일 수 있으며, 회로부는 복수의 트랜지스터들과 커패시터 등을 포함할 수 있다.
복수의 화소(PX)들로 전기적인 신호를 인가할 수 있는 배선들은, 복수의 스캔선(SL)들, 복수의 데이터선(DL)들 등을 포함할 수 있다. 복수의 스캔선(SL)들은, 일 예로 복수의 행으로 배열되어 스캔신호를 화소(PX)들에 전달하고, 복수의 데이터선(DL)들은, 일 예로 복수의 열로 배열되어 데이터신호를 화소(PX)들에 전달할 수 있으며, 복수의 화소(PX)들은 복수의 스캔선(SL)들과 복수의 데이터선(DL)들의 교차부에 위치할 수 있다.
또한, 디스플레이영역(AA)에는 패드영역(PADA)으로부터 공급되는 전기적 신호를 화소(PX)들과 연결된 배선들에 전달하기 위한 연결배선(200)들이 위치할 수 있다. 예를 들어, 연결배선(200)들은 데이터선(DL)들과 연결되어 패드영역(PADA)으로부터 공급되는 데이터 신호를 데이터선(DL)들에 전달할 수 있다.
한편, 패드영역(PADA)의 길이보다 패드영역(PADA)에 인접한 디스플레이영역(AA)의 일측변의 길이가 더 길기 때문에, 연결배선(200)들은 패드영역(PADA)에 대응하는 위치에서 디스플레이영역(AA)의 일측변에 대응하도록 넓게 확산되어야 한다. 이를 위해, 연결배선(200)들은, 도 1에 도시된 바와 같이, 제1 방향(X)으로 연장된 후, 제1 방향(X)과 수직한 방향인 제2 방향(Y)과 나란한 방향으로 절곡되어 디스플레이영역(AA)의 가장자리를 향해 연장된 다음, 다시 제1 방향(X)과 나란한 방향으로 절곡되어 -X방향으로 연장될 수 있다. 이에 의해, 디스플레이영역(AA)의 일측변의 중앙부에서 공급되는 데이터 신호는 디스플레이영역(AA)의 일측변의 끝단부에서 데이터선(DL)에 전달될 수 있다. 따라서, 종래 팬아웃 배선들이 주변영역(PA)에 위치하던 것에 비해 주변영역(PA)의 면적이 감소할 수 있으므로, 디스플레이 장치(10)의 데드영역이 축소될 수 있다.
한편, 디스플레이영역(AA)은 연결배선(200)들의 연장방향에 따라 복수의 영역들로 구획될 수 있다. 예를 들어, 디스플레이영역(AA)은 연결배선(200)들이 제1 방향(X)과 나란한 방향으로 연장된 영역인 제1 영역(S1), 연결배선(200)들이 제2 방향(Y)과 나란한 방향으로 연장된 제2 영역(S2), 및 제1 영역(S1)과 제2 영역(S2)을 제외한 나머지 제3 영역(S3)을 포함할 수 있다. 제3 영역(S3)은, 연결배선(200)들이 위치하지 않는 영역일 수 있다.
제1 영역(S1)과 제2 영역(S2)은 각각 복수 개 일 수 있으며, 각각 삼각형 형상을 가질 수 있다. 구체적으로, 연결배선(200)들 간의 단락을 방지하기 위해, 중앙의 제1 영역(S1)의 가운데에서 제1 방향(X)으로 연장되는 연결배선(200)의 연장길이는, 제1 영역(S1)의 가장자리에서 제1 방향(X)으로 연장되는 연결배선(200)의 연장길이 보다 길며, 이에 의해 전체적인 제1 영역(S1)의 형상은 삼각형이 될 수 있다. 또한, 중앙의 제1 영역(S1)으로부터 연결배선(200)들은 제2 방향(Y)과 나란한 방향으로 절곡되어 연장되므로, 중앙의 제1 영역(S1)의 양측에 위치하는 제2 영역(S2)들의 형상은 각각 역삼각형일 수 있고, 제2 영역(S2)들로부터 연결배선(200)들은 -X방향으로 다시 절곡되어 연장되므로, 제2 영역(S2)들의 외측에 위치한 제1 영역(S1)들은 삼각형 형상을 가질 수 있다.
이와 같은 제1 영역(S1)과 제2 영역(S2)에서는 연결배선(200)의 연장방향이 다르므로, 제1 영역(S1)과 제2 영역(S2)에서의 반사특성이 상이할 수 있으며, 그 결과 제1 영역(S1)과 제2 영역(S2)이 사용자에게 구별되어 시인될 수 있다. 이를 방지하기 위해, 연결배선(200)들은 연결배선(200)들의 연장 방향과 수직한 방향으로 돌출된 복수의 브랜치들을 포함할 수 있으며, 이에 의해 제1 영역(S1)과 제2 영역(S2)은 동일 또는 유사한 패턴을 포함함으로써, 제1 영역(S1)과 제2 영역(S2) 간의 반사 특성의 차이를 감소시킬 수 있다. 이에 대하여서는 도 2 내지 도 7을 참조하여 후술하기로 한다.
주변영역(PA)은 디스플레이영역(AA)을 둘러쌀 수 있다. 주변영역(PA)은 화소(P)들이 배치되지 않은 영역으로, 각종 전자소자나 인쇄회로기판 등이 전기적으로 부착되는 영역인 패드영역(PADA)을 포함하고, 발광소자를 구동시키기 위한 전원을 공급하는 전압선 등이 위치할 수 있다.
한편, 도 1은 디스플레이 장치(10)의 제조 과정 중의 기판(100) 등의 모습을 나타낸 평면도로 이해될 수 있다. 최종적인 디스플레이 장치(10)나 디스플레이 장치(10)를 포함하는 스마트폰 등의 전자장치에 있어서는, 사용자에 의해 인식되는 주변영역(PA)의 면적을 최소화하기 위해, 기판(100) 등의 일부가 벤딩될 수 있다.
예컨대, 도 1에 도시하는 바와 같이, 주변영역(PA)이 벤딩영역(BA)을 포함하고, 벤딩영역(BA)이 패드영역(PADA)과 디스플레이영역(AA) 사이에 위치하도록 할 수 있다. 이 경우 벤딩영역(BA)에서 기판(100)이 벤딩되도록 하여, 패드영역(PADA)의 적어도 일부가 디스플레이영역(AA)과 중첩하여 위치하도록 할 수 있다. 이때, 패드영역(PADA)은 디스플레이영역(AA)의 뒤쪽에 위치하도록 벤딩방향이 설정된다. 이에 따라 사용자는 디스플레이영역(AA)이 디스플레이 장치(10)의 대부분을 차지하는 것으로 인식하게 될 수 있다. 이를 위해, 기판(100)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있다.
도 2는 도 1의 A 부분의 일 예를 개략적으로 도시한 평면도이고, 도 3은 도 1의 B 부분의 일 예를 개략적으로 도시한 평면도이다. 이하에서는 도 1 내지 도 3을 참조하여 설명하기로 한다.
도 1 내지 도 3을 참조하면, 연결배선(200)들 각각은 연결배선(200)의 길이방향과 수직한 방향으로 돌출된 복수의 브랜치들(211, 221)을 포함할 수 있다. 이하에서는 설명의 편의상 제1 영역(S1)과 제2 영역(S2)을 나누어 설명하기로 한다.
도 2에 도시된 바와 같이, 제1 영역(S1)에서는 연결배선(200)들 이 제1 방향(X)과 나란한 방향으로 연장되고, 제2 방향(Y)으로 돌출된 제1 브랜치(211)들을 포함할 수 있다.
제1 브랜치(211)들은 연결배선(200)을 중심으로 연결배선(200)으로부터 대칭적으로 돌출된다. 즉, 제1 브랜치(211)들은 제1 방향(X)으로 연장된 연결배선(200)으로부터 연결배선(200)의 길이 방향과 수직한 양쪽 방향으로 돌출된다. 또한, 제1 영역(S1)에서 서로 나란하게 배열된 연결배선(200)들 중 서로 인접한 두 개의 연결배선(200)들로부터 서로를 향해 돌출된 한 쌍의 제1 브랜치(211)들은 동일 선상에 위치할 수 있다. 따라서, 도 2에 도시된 바와 같이, 제1 영역(S1)에서 서로 인접한 두 개의 연결배선(200)들과 이들로부터 서로를 향해 돌출된 제1 브랜치(211)들은 제1 단위 패턴(A1)들을 구획할 수 있다. 다만, 연결배선(200)들 간의 단락을 방지하기 위해, 서로 인접한 두 개의 연결배선(200)들로부터 서로를 향해 연장된 제1 브랜치(211)들의 단부들은 서로 이격되어야 한다.
또한, 도 3에 도시된 바와 같이, 제2 영역(S2)에서는 연결배선(200)들이 제2 방향(Y)과 나란한 방향으로 연장되고, 제1 방향(X)으로 돌출된 제2 브랜치(221)들을 포함할 수 있다.
제2 브랜치(221)들은 제2 방향(Y)으로 연장된 연결배선(200)으로부터 서로 대칭적으로 돌출된다. 또한, 제2 영역(S2)에서 서로 인접한 두 개의 연결배선(200)들로부터 서로를 향해 돌출된 한 쌍의 제2 브랜치(221)들은 동일 선상에 위치할 수 있다. 따라서, 도 3에 도시된 바와 같이, 제2 영역(S2)에서, 서로 인접한 두 개의 연결배선(200)들과 이들로부터 서로를 향해 돌출된 제2 브랜치(221)들은 제2 단위 패턴(A2)들을 구획할 수 있다. 다만, 연결배선(200)들 간의 단락을 방지하기 위해, 서로 인접한 두 개의 연결배선(200)들로부터 서로를 향해 연장된 제2 브랜치(221)들의 단부들은 서로 이격되어야 한다.
따라서, 제1 영역(S1)에 포함된 하나의 제1 단위 패턴(A1)과 제2 영역(S2)에 포함된 하나의 제2 단위 패턴(A2)은 서로 유사한 형상을 가질 수 있다. 예를 들어, 제1 단위 패턴(A1)에서는 서로를 향해 연장된 제1 브랜치(211)들 사이에 간극이 형성되고, 제2 단위 패턴(A2)에서는 서로를 향해 연장된 제2 브랜치(221)들 사이에 간극이 형성된 차이만 있을 뿐, 제1 단위 패턴(A1)과 제2 단위 패턴(A2)은 면적이 서로 동일하고, 제1 단위 패턴(A1)을 에워싸는 연결배선(200)과 제1 브랜치(211)의 전체 길이는 제2 단위 패턴(A2)을 에워싸는 연결배선(200)과 제2 브랜치(221)의 전체 길이와 동일할 수 있다.
따라서, 제1 영역(S1)과 제2 영역(S2)에서 빛의 반사 특성이 유사해지므로, 빛의 입사 각도에 따라 제1 영역(S1)과 제2 영역(S2)이 구획되어 인식되는 것을 방지 또는 최소화할 수 있다.
한편, 제3 영역(S3)은 제1 단위 패턴(A1) 또는/및 제2 단위 패턴(A2)들을 포함할 수 있다. 이에 의해, 제3 영역(S3)이 제1 영역(S1) 및 제2 영역(S2)과 구별되어 시인되는 현상을 방지할 수 있다. 일 예로, 제3 영역(S3)은 역삼각형의 제2 영역(S2)과 맞닿아 연속적으로 배치되어 있으므로, 제3 영역(S3)이 제2 단위 패턴(A2)들을 포함하는 경우, 제3 영역(S3)이 제1 영역(S1) 및/또는 제2 영역(S2)과 구별되어 인식되는 현상을 더욱 효과적으로 방지할 수 있다.
제3 영역(S3)이 제1 단위 패턴(A1) 또는/및 제2 단위 패턴(A2)들을 포함할 때, 제3 영역(S3)에 포함된 제1 단위 패턴(A1) 또는/및 제2 단위 패턴(A2)들은 플로팅 상태일 수 있다.
제1 단위 패턴(A1)과 제2 단위 패턴(A2) 내부에는 더미 패턴(230, 240)이 더 위치할 수 있다. 더미 패턴(230, 240)은 인접한 두 개의 연결배선(200)들 사이에 위치하며, 연결배선(200)들과 동일한 층에 위치할 수 있다. 도 2 및 도 3에서는 제1 더미 패턴(230)과 제2 더미 패턴(240)이 제1 단위 패턴(A1)과 제2 단위 패턴(A2) 내부에 각각 위치한 것을 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니며, 다양한 개수 및 형상의 더미 패턴들이 위치할 수 있다. 이와 같은 더미 패턴(230, 240)은 회로부와 연결배선(200) 간에 신호 간섭이 발생하는 것을 방지할 수 있고, 패턴밀도(pattern density)를 확보하도록 함으로써 제조 공정상의 이점을 제공할 수 있다.
도 4는 도 1의 A 부분의 다른 예를 개략적으로 도시한 평면도이고, 도 5는 도 1의 B 부분의 다른 예를 개략적으로 도시한 평면도이다. 이하에서는 도 1, 도 4 및 도 5를 함께 참조하여 설명하기로 한다.
도 1, 도 4 및 도 5를 참조하면, 연결배선(200)들 각각은 연결배선(200)의 길이방향과 수직한 방향으로 돌출된 복수의 브랜치들(211, 221)을 포함할 수 있다. 구체적으로, 도 4에 도시된 바와 같이, 제1 영역(S1)에서 제1 방향(X)으로 연장된 연결배선(200)들은 각각 제2 방향(Y)으로 돌출된 제1 브랜치(211)들을 포함하며, 도 5에 도시된 바와 같이, 제2 영역(S2)에서 제2 방향(Y)으로 연장된 연결배선(200)들은 제1 방향(X)으로 돌출된 제2 브랜치(221)들을 포함함으로써, 제1 영역(S1)과 제2 영역(S2)에서 빛의 반사 특성이 유사해 지도록 하여, 제1 영역(S1)과 제2 영역(S2)이 구획되어 인식되는 것을 방지 또는 최소화할 수 있음은 도 2 및 도 3에서 설명한 바와 동일하다. 따라서, 도 4 및 도 5에서는 앞서 설명한 바와 다른 점만을 설명하도록 한다. 또한, 설명의 편의상 제1 영역(S1)과 제2 영역(S2)을 나누어 설명하기로 한다.
도 4 및 도 5를 참조하면, 제1 영역(S1)에서는 서로 인접한 두 개의 연결배선(200)들로부터 서로를 향해 연장된 제1 브랜치(211)들 사이에 간극이 형성되고, 제2 영역(S2)에서는 서로 인접한 두 개의 연결배선(200)들로부터 서로를 향해 연장된 제2 브랜치(221)들 사이에 간극이 형성된다. 이때, 제1 영역(S1)에는 제1 브랜치(211)들 사이의 간극 부위를 커버하는 제1 커버패턴(213)이 더 배치되고, 제2 영역(S2)에는 제2 브랜치(221)들 사이의 간극 부위를 커버하는 제2 커버패턴(223)이 더 배치될 수 있다.
구체적으로, 제1 커버패턴(213)은 서로 마주보는 제1 브랜치(211)들의 단부들과 제1 방향(X) 즉, 연결배선(200)의 연장방향과 동일한 방향으로 중첩하되, 인접한 두 개의 연결배선(200)들의 단락을 방지하기 위해 서로 마주보는 제1 브랜치들(211)의 단부들과 이격될 수 있다. 또한, 제1 커버패턴(213)은 제1 커버패턴(213)의 위치를 고정하기 위해 제1 더미 패턴(230) 또는 제2 더미 패턴(240)과 연결될 수 있다. 도 4에서는, 도면을 기준으로, 제1 커버패턴(213)이 서로 마주보는 제1 브랜치(211)들보다 아래에 위치하고, 제1 더미 패턴(230)과 연결된 예를 도시하고 있다. 그러나 본 발명은 이에 한정되지 않으며, 제1 커버패턴(213)은 도면을 기준으로, 서로 마주보는 제1 브랜치(211)들보다 위쪽에 위치하고, 제2 더미 패턴(240)과 연결될 수도 있다.
이와 마찬가지로, 도 5에 도시된 바와 같이, 제2 커버패턴(223)은 서로 마주보는 제2 브랜치(221)들의 단부들과 제2 방향(Y) 즉, 연결배선(200)의 연장방향과 동일한 방향으로 중첩하되, 인접한 두 개의 연결배선(200)들의 단락을 방지하기 위해 서로 마주보는 제2 브랜치들(221)의 단부들과 이격될 수 있다. 또한, 제2 커버패턴(223)은 제2 커버패턴(223)의 위치를 고정하기 위해 제1 더미 패턴(230) 또는 제2 더미 패턴(240)과 연결될 수 있다.
이처럼, 제1 영역(S1)에서 서로 마주보는 제1 브랜치(211)들의 단부들과 제1 방향(X)으로 중첩하는 제1 커버패턴(213)이 더 위치하고, 제2 영역(A1)에서 서로 마주보는 제2 브랜치(221)들의 단부들과 제2 방향(Y)으로 중첩하는 제2 커버패턴(223)이 더 위치하면, 제1 영역(S1)과 제2 영역(S2)에 포함된 패턴들의 형상이 더욱 유사해질 수 있다. 따라서, 제1 영역(S1)에서 서로 마주보는 제1 브랜치(211)들 사이의 간극과 제2 영역(S2)에서 서로 마주보는 제2 브랜치(221)들 사이의 간극의 위치가 서로 다를 때, 특정 각도로 입사하는 입사광의 반사율이 상이해질 수 있는 현상을 방지할 수 있고, 이에 따라 제1 영역(S1)과 제2 영역(S2)이 구별되어 시인되는 것을 더욱 효과적으로 방지할 수 있다. 이와 같은 제1 커버패턴(213)과 제2 커버패턴(223)은 연결배선(200)과 동일한 층에 위치할 수 있다.
도 6은 도 1의 A 부분의 또 다른 예를 개략적으로 도시한 평면도이고, 도 7은 도 1의 B 부분의 또 다른 예를 개략적으로 도시한 평면도이다. 이하에서는 도 1, 도 6 및 도 7을 함께 참조하여 설명하기로 한다.
도 1, 도 6 및 도 7을 참조하면, 연결배선(200)들 각각은 연결배선(200)의 길이 방향과 수직한 방향으로 돌출된 복수의 브랜치들(211, 221)을 포함할 수 있다. 또한, 연결배선(200)들 각각은 연결배선(200)의 연장 방향과 나란한 방향으로 서로 이격된 복수의 절편들(201, 202)과 상기 복수의 절편들(201, 202)을 전기적으로 연결하는 복수의 브릿지들(250, 252)을 포함할 수 있다. 이때, 복수의 브랜치들(211, 221)은 복수의 절편들(201, 202)로부터 돌출될 수 있다. 이하에서는 설명의 편의상 제1 영역(S1)과 제2 영역(S2)을 나누어 설명하기로 한다.
먼저, 도 6에 도시된 바와 같이, 제1 영역(S1)에서 제1 방향(X)으로 연장된 연결배선(200)들 각각은, 제1 방향(X)으로 서로 이격된 복수의 제1 절편(201)들과 제1 절편(201)들을 전기적으로 연결하는 복수의 제1 브릿지(250)들을 포함할 수 있다. 복수의 제1 브릿지(250)들은 복수의 제1 절편(201)들과 다른 층에 배치되고, 컨택홀(C)에 의해 제1 절편(201)들과 전기적으로 연결될 수 있다.
또한, 도 7에 도시된 바와 같이, 제2 영역(S2)에서, 제2 방향(Y)으로 연장된 연결배선(200)들 각각은 복수의 제2 절편(202)들을 포함하며, 복수의 제2 절편(202)들은 복수의 제2 브릿지(252)들에 의해 컨택홀(C)에 의해 서로 전기적으로 연결될 수 있다.
한편, 도 6에 도시된 바와 같이, 복수의 제1 절편(201)들 각각에는 한 쌍의 제1 브랜치(211)들이 서로 반대방향으로 돌출될 수 있으며, 더미 브릿지가 서로를 향해 연장된 한 쌍의 제1 브랜치(211)들의 단부들과 중첩하도록 위치할 수 있다. 제1 영역(S1)에서 더미 브릿지는 제2 브릿지(252)와 동일할 수 있다. 다만, 제1 브릿지(250)는 컨택홀(C)을 통해 제1 절편(201)들과 전기적으로 연결되는 반면, 제2 브릿지(252)는 제1 브랜치(211)들과 연결되지 않아 절연상태를 가진다. 이를 위해 제2 브릿지(252)와 한 쌍의 제1 브랜치(211)들의 단부들 사이에는 절연층이 위치할 수 있고, 이에 의해 제1 영역(S1)에서 제1 방향(X)으로 연장된 연결배선(200)들이 제1 브랜치(211)들을 통해 서로 단락되는 것이 방지될 수 있다.
또한, 복수의 제2 절편(202)들 각각은 제2 방향(Y)과 수직한 방향으로 제2 절편(202)으로부터 돌출되는 제2 브랜치(221)들을 포함할 수 있고, 서로를 향해 연장된 한 쌍의 제2 브랜치(221)들의 단부들과 중첩하는 위치에는 더미 브릿지가 배치될 수 있다. 제2 영역(S2)에서는 제1 브릿지(250)가 더미 브릿지가 된다. 더미 브릿지인 제1 브릿지(250)는 제2 브랜치(221)들과 연결되지 않아 절연상태를 가지며, 이에 의해 제2 방향(Y)으로 연장된 연결배선(200)들이 제2 브랜치(221)들에 의해 서로 단락되는 것이 방지될 수 있다.
즉, 제1 영역(S1)과 제2 영역(S2)에서 제1 브릿지(250)와 제2 브릿지(252)는 동일한 위치에 위치한다. 다만, 제1 영역(S1)에서는 제1 브릿지(250)만 컨택홀(C)에 의해 제1 절편(201)들과 전기적으로 연결되며 제2 브릿지(252)가 더미 브릿지가 되는 반면, 제2 영역(S2)에서는 제2 브릿지(252)만 컨택홀(C)에 의해 제2 절편(202)들과 전기적으로 연결되고 제1 브릿지(250)가 더미 브릿지가 된다. 따라서, 제1 영역(S1)과 제2 영역(S2)은 서로 동일한 형태의 패턴들을 포함하게 되며, 이에 따라 제1 영역(S1)과 제2 영역(S2)에서 빛의 반사 특성이 동일해 질 수 있으므로, 제1 영역(S1)과 제2 영역(S2)이 구획되어 인식되는 것을 방지할 수 있다.
이와 같은 제1 브릿지(250)와 제2 브릿지(252)는 연결배선(200)들 상에 위치할 수 있다. 제1 브릿지(250)와 제2 브릿지(252)는 ITO 등과 같은 투광성을 가지는 재질로 이루어지거나 또는 불투명한 재질로 이루어질 수 있다. 다른 예로, 제1 브릿지(250)와 제2 브릿지(252)는 연결배선(200)들 아래에 위치할 수도 있다. 일 예로, 제1 브릿지(250)와 제2 브릿지(252)는 후술하는 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 층에 위치하거나, 또는 게이트 전극과 동일한 층에 위치할 수 있다.
한편, 제3 영역(S3)이 제1 영역(S1) 또는 제2 영역(S2)과 동일한 패턴들을 포함할 수 있음은 앞서 설명한 바와 동일하다.
도 8은 도 1의 디스플레이 장치가 포함하는 일 화소의 등가 회로도의 일 예이다. 도 8에 도시된 바와 같이, 하나의 화소(PX)는 복수개의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 커패시터(Cst) 및 유기발광소자(OLED)를 포함할 수 있다. 복수개의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7)이나 커패시터(Cst)는 화소(PX)의 회로부에 포함되는 구성요소들로 이해될 수 있다. 이러한 회로부는 복수개의 신호선들(121, 122, 123, 124, 171) 및 전원공급선(172)에 전기적으로 연결된다.
박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 바이패스 박막트랜지스터(T7)를 포함할 수 있다.
신호선은 스캔신호(Sn)를 전달하는 스캔선(121), 초기화 박막트랜지스터(T4)와 바이패스 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(122), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(123), 스캔선(121)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(171), 구동 박막트랜지스터(T1)를 초기화하는 초기화전압(Vint)을 전달하는 초기화전압선(124)을 포함한다.
구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다. 구동 박막트랜지스터(T1)의 게이트전극(G1)은 커패시터(Cst)의 커패시터 하부전극(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 전원공급선(172)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다.
스위칭 박막트랜지스터(T2)의 게이트전극(G2)은 스캔선(121)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 소스전극(S2)은 데이터선(171)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 드레인전극(D2)은 구동 박막트랜지스터(T1)의 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 전원공급선(172)에 연결되어 있다. 이러한 스위칭 박막트랜지스터(T2)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(171)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 소스전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트전극(G3)은 스캔선(121)에 연결되어 있고, 보상 박막트랜지스터(T3)의 소스전극(S3)은 구동 박막트랜지스터(T1)의 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 드레인전극(D3)은 커패시터(Cst)의 커패시터 하부전극(Cst1), 초기화 박막트랜지스터(T4)의 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 게이트전극(G1)에 연결되어 있다. 이러한 보상 박막트랜지스터(T3)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 게이트전극(G1)과 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
초기화 박막트랜지스터(T4) 게이트전극(G4)은 이전 스캔선(122)에 연결되어 있고, 초기화 박막트랜지스터(T4)의 소스전극(S4)은 바이패스 박막트랜지스터(T7)의 드레인전극(D7)과 초기화전압선(124)에 연결되어 있으며, 초기화 박막트랜지스터(T4)의 드레인전극(D4)은 커패시터(Cst)의 커패시터 하부전극(Cst1), 보상 박막트랜지스터(T3)의 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 게이트전극(G1)에 연결되어 있다. 이러한 초기화 박막트랜지스터(T4)는 이전 스캔선(122)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 게이트전극(G5)은 발광제어선(123)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 소스전극(S5)은 전원공급선(172)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 드레인전극(D5)은 구동 박막트랜지스터(T1)의 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 게이트전극(G6)은 발광제어선(123)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 소스전극(S6)은 구동 박막트랜지스터(T1)의 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 드레인전극(D6)은 바이패스 박막트랜지스터(T7)의 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다. 이러한 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(123)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
바이패스 박막트랜지스터(T7)의 게이트전극(G7)은 이전 스캔선(122)에 연결되어 있고, 바이패스 박막트랜지스터(T7)의 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 바이패스 박막트랜지스터(T7)의 드레인전극(D7)은 초기화 박막트랜지스터(T4)의 소스전극(S4) 및 초기화전압선(124)에 연결되어 있다. 바이패스 박막트랜지스터(T7)는 이전 스캔선(122)을 통해 전달받은 이전 스캔신호(Sn-1)를 게이트전극(G7)에 전달받는다. 이전 스캔신호(Sn-1)로부터 바이패스 박막트랜지스터(T7)를 오프시킬 수 있는 소정 레벨의 전압의 전기적 신호를 인가받으면, 바이패스 박막트랜지스터(T7)가 오프 상태가 되어 구동전류(Id)의 일부가 바이패스 전류(Ibp)로서 바이패스 박막트랜지스터(T7)를 통해 빠져나가게 된다.
블랙 영상을 표시하는 구동 박막트랜지스터(T1)의 최소 전류가 구동전류로 흐를 경우에도 유기발광소자(OLED)가 발광하게 된다면, 블랙 영상이 제대로 표시되지 않는다. 여기서, 구동 박막트랜지스터(T1)의 최소 전류란 구동 박막트랜지스터(T1)의 게이트-소스 전압(VGS)이 문턱 전압(Vth)보다 작아서 구동 박막트랜지스터(T1)가 오프되는 조건에서의 전류를 의미한다. 따라서 그러한 최소 전류가 구동전류로 흐를 경우에도 유기발광소자(OLED)가 발광하는 것을 방지하기 위해, 바이패스 박막트랜지스터(T7)는 구동 박막트랜지스터(T1)로부터 흘러나오는 전류(Id)의 일부를 바이패스 전류(Ibp)로서 유기발광소자(OLED) 쪽의 전류 경로 외의 다른 전류 경로로 분산시킬 수 있다. 이렇게 구동 박막트랜지스터(T1)를 오프시키는 조건에서의 최소 구동전류(예를 들어 10 pA 이하의 전류)보다 더 작은 전류가 유기발광소자(OLED)에 전달되도록 하여, 유기발광소자(OLED)가 발광하지 않도록 하거나 발광 정도를 최소화시켜, 블랙 영상이 구현되도록 한다.
도 8에서는 초기화 박막트랜지스터(T4)와 바이패스 박막트랜지스터(T7)가 이전 스캔선(122)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 초기화 박막트랜지스터(T4)는 이전 스캔선(122)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 바이패스 박막트랜지스터(T7)는 별도의 배선에 연결되어 상기 배선에 전달되는 신호에 따라 구동될 수 있다.
커패시터(Cst)의 커패시터 상부전극(Cst2)은 전원공급선(172)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광할 수 있다.
한편, 도 8에서는 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수도 있다. 또한, 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4) 외의 다른 박막트랜지스터들(T1, T2, T5, T6, T7) 중 적어도 어느 하나가 듀얼 게이트전극을 가질 수도 있는 등, 다양한 변형이 가능함은 물론이다.
도 9는 도 1의 디스플레이 장치가 포함하는 화소에 배치된 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이고, 도 10 내지 도 14는 도 9의 복수개의 박막트랜지스터들 및 커패시터 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다. 또한, 도 15는 도 1의 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
이하에서는 도 1의 디스플레이 장치의 상세 구조에 대해 도 9 내지 도 15를 참조하여 설명한다.
도 9는 제1 영역(도 1의 S1)에 위치한 제1 화소(PX1)와 제2 영역(도 1의 S2)에 위치한 제2 화소(PX2)의 박막트랜지스터들 및 커패시터 등의 위치를 도시하고 있으며, 도 10 내지 도 14는 제1 화소(PX1) 및 제2 화소(PX2)에서 박막트랜지스터들 및 커패시터 등의 구성요소들을 층별로 도시하고 있다. 또한, 도 15는 도 1의 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도로서, 편의상 도 14의 제1 화소(PX1)에만 표시된 개구(OP)를 경유하는 I-I'단면을 도시하고 있다.
도 15에 도시된 바와 같이, 디스플레이 장치는 기판(100)을 구비한다.
기판(100)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있는데, 예컨대 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate, PAR), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 각각 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (산화실리콘(SiOx), 질화실리콘(SiNx), 산질화실리콘(SiON) 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
기판(100) 상에는 제1 화소(PX1) 및 제2 화소(PX2)를 포함하는 복수의 화소들이 위치할 수 있다. 이러한 기판(100)에는 필요에 따라 버퍼층(101)이 위치할 수 있다. 버퍼층(101)은 기판(100)의 면을 평탄화하거나, 그 상부의 반도체층으로 불순물 등이 침투하는 것을 방지하는 역할을 할 수 있다. 그러한 버퍼층(101)은 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기절연물로 형성된 단일층/다층 구조를 가질 수 있다.
버퍼층(101) 상에는 반도체층이 위치할 수 있다. 반도체층은 도 10에 도시된 바와 같이 다양한 형상으로 굴곡진 형상을 가질 수 있으며, 제1 화소(PX1) 및 제2 화소(PX2)는 동일한 형상의 반도체층을 포함할 수 있다. 이하에서, 제1 화소(PX1) 및 제2 화소(PX2)의 각 층이 동일한 형상을 가지는 경우, 이를 구분하여 설명하지 않는다.
반도체층은 구동 박막트랜지스터(T1)에 대응하는 구동 채널영역(131a), 스위칭 박막트랜지스터(T2)에 대응하는 스위칭 채널영역(131b), 보상 박막트랜지스터(T3)에 대응하는 보상 채널영역(131c1, 131c2, 131c3), 초기화 박막트랜지스터(T4)에 대응하는 초기화 채널영역(131d1, 131d2, 131d3), 동작제어 박막트랜지스터(T5)에 대응하는 동작제어 채널영역(131e), 발광제어 박막트랜지스터(T6)에 대응하는 발광제어 채널영역(131f) 및 바이패스 박막트랜지스터(T7)에 대응하는 바이패스 채널영역(131g)을 포함할 수 있다. 즉, 구동 채널영역(131a), 스위칭 채널영역(131b), 보상 채널영역(131c1, 131c2, 131c3), 초기화 채널영역(131d1, 131d2, 131d3), 동작제어 채널영역(131e), 발광제어 채널영역(131f) 및 바이패스 채널영역(131g)은 도 10에 도시된 것과 같은 반도체층의 일부 영역들인 것으로 이해될 수 있다.
이러한 반도체층은 폴리실리콘을 포함할 수 있다. 그리고 반도체층은 채널영역의 양 옆의 불순물이 도핑되어 형성된 소스영역들과 드레인영역들을 포함할 수 있다. 여기서, 불순물은 박막트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물을 포함할 수 있다. 채널영역과, 이 채널영역의 일측에 위치한 소스영역과, 채널영역의 타측에 위치한 드레인영역을, 활성층이라 할 수 있다. 즉, 박막트랜지스터가 활성층을 가지며, 이 활성층은 채널영역, 소스영역 및 드레인영역을 포함하는 것으로 이해될 수 있다.
도핑되어 형성된 소스영역이나 드레인영역은 경우에 따라 박막트랜지스터의 소스전극이나 드레인전극으로 해석될 수도 있다. 즉, 예컨대 구동 소스전극은 도 10에 도시된 반도체층에 있어서 구동 채널영역(131a) 근방에서 불순물이 도핑된 구동 소스영역(176a)에 해당하고, 구동 드레인전극은 도 10에 도시된 반도체층에 있어서 구동 채널영역(131a) 근방에서 불순물이 도핑된 구동 드레인영역(177a)에 해당할 수 있다.
반도체층의 상부에는 실리콘나이트라이드, 실리콘옥사이드 또는 실리콘옥시나이트라이드 등과 같은 무기절연물로 형성된 게이트절연막(320)이 위치할 수 있다.
게이트절연막(320) 상에는 게이트전극(125a) 등의 도전층들이 위치한다. 물론 이 외에도 다양한 도전층들이 게이트절연막(320) 상에 위치할 수 있는데, 이와 같이 게이트절연막(320) 상에 위치하는 다양한 도전층들을 통칭하여 게이트배선이라 할 수 있다. 게이트배선은 도 11에 도시된 바와 같이, 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 커패시터 하부전극(125a)을 포함할 수 있다.
한편, 커패시터(Cst)는 구동 박막트랜지스터(T1)와 중첩하도록 배치될 수 있고, 이때 커패시터 하부전극(125a)은 구동 박막트랜지스터(T1)의 게이트전극(125a)일 수 있다. 이에 의해 커패시터(Cst) 및 구동 박막트랜지스터(T1)의 면적을 증가시킬 수 있으며, 고품질의 이미지를 제공할 수 있다. 다만, 본 발명은 이에 한정되지 않는다. 다른 실시 예로서, 커패시터(Cst)는 구동 박막트랜지스터(T1)와 중첩하지 않도록 배치될 수 있으며, 커패시터 하부전극(125a)은 구동 박막트랜지스터(T1)의 게이트전극(125a)과 별개의 독립된 구성요소일 수 있다.
참고로 도 11에 도시된 바와 같이, 스위칭 게이트전극(125b)과 보상 게이트전극(125c1, 125c2)은 반도체층과 교차하는 스캔선(121)의 부분들이거나 스캔선(121)으로부터 돌출된 부분들이고, 초기화 게이트전극(125d1, 125d2)과 바이패스 게이트전극(125g)은 반도체층과 교차하는 이전 스캔선(122)의 부분들이거나 이전 스캔선(122)으로부터 돌출된 부분들이며, 동작제어 게이트전극(125e)과 발광제어 게이트전극(125f)은 반도체층과 교차하는 발광제어선(123)의 부분들이거나 발광제어선(123)으로부터 돌출된 부분들인 것으로 이해될 수 있다.
제1 층간절연막(331)은 게이트배선을 덮을 수 있다. 이러한 제1 층간절연막(331)은 실리콘나이트라이드, 실리콘옥사이드 또는 실리콘옥시나이트라이드 등과 같은 무기절연물로 형성될 수 있다.
제1 층간절연막(331) 상에는 커패시터 상부전극(127)이 위치할 수 있다. 물론 이 외에도 도 12에 도시된 바와 같이, 제1 층간절연막(331) 상에는 초기화전압선(124)이 커패시터 상부전극(127)과 동일한 층에 위치할 수 있다.
한편, 도 12에 도시된 바와 같이, 커패시터 상부전극(127)에는 개구부(27)가 형성될 수 있는데, 이를 통해 후술하는 것과 같은 연결부재(174)로 커패시터 하부전극(125a)과 보상 박막트랜지스터(T3)의 보상 드레인영역(177c)이 전기적으로 연결되도록 할 수 있다.
커패시터 상부전극(127) 상에는 제2 층간절연막(332)이 위치한다. 제2 층간절연막(332)은 실리콘나이트라이드, 실리콘옥사이드 또는 실리콘옥시나이트라이드 등과 같은 무기절연물로 형성될 수 있다.
제2 층간절연막(332) 상에는 전원공급선(172)이 위치할 수 있다. 전원공급선(172)은 제2 층간절연막(332)에 형성된 컨택홀(168)을 통해 커패시터 상부전극(127)에 연결되며, 게이트절연막(320), 제1 층간절연막(331) 및 제2 층간절연막(332)에 형성된 컨택홀(165, 169)을 통해 하부의 반도체층과 연결될 수 있다.
제2 층간절연막(332) 상에는 전원공급선(172) 외에도 다양한 도전층들이 배치될 수도 있다. 예를 들어, 도 13에 도시된 바와 같이 제2 층간절연막(332) 상에는 데이터선(171), 초기화연결선(173), 연결부재(174), 드레인전극(175) 등이 형성될 수 있다.
데이터선(171)은 게이트절연막(320), 제1 층간절연막(331) 및 제2 층간절연막(332)에 형성된 컨택홀(164)을 통해 스위칭 소스영역(176b)과 연결될 수 있다.
초기화연결선(173)의 일단은 제1 층간절연막(331) 및 제2 층간절연막(332)에 형성된 컨택홀(161)을 통해 초기화전압선(124)과 연결되고, 초기화연결선(173)의 타단은 게이트절연막(320), 제1 층간절연막(331) 및 제2 층간절연막(332)에 형성된 컨택홀(162)을 통해 초기화 소스영역(176d)과 연결될 수 있다. 초기화 드레인영역(177d)은 초기화 채널영역(131d)을 중심으로 초기화 소스영역(176d) 반대편의 불순물이 도핑된 반도체층의 부분이다.
연결부재(174)의 일단은 게이트절연막(320), 제1 층간절연막(331) 및 제2 층간절연막(332)에 형성된 컨택홀(166)을 통해 보상 드레인영역(177c) 및 초기화 드레인영역(177d)에 연결되며, 연결부재(174)의 타단은 제1 층간절연막(331) 및 제2 층간절연막(332)에 형성된 컨택홀(167)을 통해 커패시터 하부전극(125a)에 연결된다. 이때, 연결부재(174)의 타단은 커패시터 상부전극(127)에 형성된 개구부(27)를 통해 커패시터 하부전극(125a)에 연결된다.
드레인전극(175)은 게이트절연막(320), 제1 층간절연막(331) 및 제2 층간절연막(332)에 형성된 콘택홀(163)을 통해 발광제어 드레인영역(177f)에 연결될 수 있다. 드레인전극(175)은 화소전극(410)과 전기적으로 연결될 수 있다. 제2 층간절연막(332) 상에는 드레인전극(175) 외에도 소스전극도 위치할 수 있다.
전원공급선(172) 및 드레인전극(175) 상에는 제1 유기절연막(341)이 위치하며, 제1 유기절연막(341) 상에는 도 14에서 도시하는 바와 같이, 연결배선(200)과 더미 패턴(230, 240)이 형성될 수 있다. 또한, 연결배선(200)과 더미 패턴(230, 240) 상에는 제2 유기절연막(342)이 위치할 수 있다.
제1 유기절연막(341)과 제2 유기절연막(342)은 각각 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
연결배선(200)과 더미 패턴(230, 240)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 이들의 합금 중 적어도 어느 하나를 포함하는 단일막 또는 다층막일 수 있다.
제1 화소(PX1)에서, 연결배선(200)은 제1 방향(X)과 나란한 방향으로 연장된다. 일 예로, 연결배선(200)은 전원공급선(172)과 중첩하도록 배치될 수 있다. 한편, 연결배선(200)의 길이 방향과 수직한 방향으로 연결배선(200)으로부터 돌출된 제1 브랜치(211)는, 일 예로 초기화전압선(124)과 중첩하도록 배치될 수 있다.
제2 화소(PX2)에서는 연결배선(200)이 제2 방향(Y)과 나란한 방향으로 연장되며, 연결배선(200)으로부터 제1 방향(X)으로 제2 브랜치(221)가 돌출된다. 일 예로, 제2 화소(PX2)에서, 연결배선(200)은 초기화전압선(124)과 중첩하고, 제2 브랜치(221)는 전원공급선(172)과 중첩될 수 있다.
따라서, 제1 화소(PX1)에서 연결배선(200)과 제1 브랜치(211)가 이루는 패턴과 제2 화소(PX2)에서 연결배선(200)과 제2 브랜치(221)가 이루는 패턴이 서로 유사하게 되므로, 빛의 입사 각도에 따라 제1 영역(S1)과 제2 영역(S2)이 구획되어 인식되는 것을 방지 또는 최소화할 수 있다.
제1 더미 패턴(230)과 제2 더미 패턴(240)는 앞서 설명한 바와 같이, 회로부와 연결배선(200) 간에 신호 간섭이 발생하는 것을 방지할 수 있고, 패턴밀도(pattern density)를 확보하도록 함으로써 제조 공정상의 이점을 제공할 수 있다.
한편, 도 14에서는 도 2 및 도 3에서 설명한 연결배선(200)을 적용하는 예를 도시하고 있으나, 도 4 내지 도 7에서 설명한 연결배선(200)을 포함할 수 있음은 물론이다.
제2 유기절연막(342) 상에는, 화소전극(410), 공통전극(430), 및 화소전극(410)과 공통전극(430) 사이에 개재되며 발광층을 포함하는 중간층(420)을 갖는 발광소자(400)가 위치할 수 있다. 발광소자(400)는 일 예로 유기발광소자(OLED)일 수 있다.
화소전극(410)은 (반)투명 전극 또는 반사형 전극일 수 있다. 화소전극(410)이 (반)투명 전극일 경우에는 예컨대 ITO, IZO, ZnO, In2O3, IGO 또는 AZO를 포함할 수 있다. 화소전극(410)이 반사형 전극일 때에는 화소전극(410)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사막과, ITO, IZO, ZnO, In2O3, IGO 또는 AZO로 형성된 층을 가질 수 있다. 물론 본 발명이 이에 한정되는 것은 아니고 화소전극(410)은 다양한 재질을 포함할 수 있으며, 그 구조 또한 단층 또는 다층이 될 수 있는 등 다양한 변형이 가능하다.
제2 유기절연막(342) 상에는 화소전극(410)의 가장자리를 덮는 화소정의막(350)이 배치될 수 있다. 화소정의막(350)은 각 화소들에 대응하는 개구(OP), 즉 적어도 화소전극(410)의 중앙부가 노출되도록 하는 개구(OP)를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의막(350)은 화소전극(410)의 가장자리와 공통전극(430) 사이의 거리를 증가시킴으로써, 이들 사이에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(350)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
화소정의막(350)의 개구(OP)에서 노출된 화소전극(410) 상에는 중간층(420)이 형성될 수 있다. 중간층(420)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(420)이 고분자 물질을 포함할 경우에는, 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 중간층(420)의 구조는 전술한 바에 한정되는 것은 아니고, 다양한 구조를 가질 수 있다. 예컨대, 중간층(420)은 복수 개의 화소전극(410)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수 개의 화소전극(410)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
공통전극(430)은 디스플레이영역(도 1의 AA)을 덮도록 배치될 수 있다. 즉, 공통전극(430)은 복수개의 발광소자(400)들을 커버하도록 일체(一體)로 형성될 수 있다. 공통전극(430)은 (반)투명 전극 또는 반사형 전극일 수 있다. 공통전극(430)이 (반)투명 전극일 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층과 ITO, IZO, ZnO 또는 In2O3 등의 (반)투명 도전층을 가질 수 있다. 공통전극(430)이 반사형 전극일 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층을 가질 수 있다. 물론 공통전극(430)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 디스플레이영역, 상기 디스플레이영역 외측에 위치하는 주변영역, 및 상기 주변영역 내에 위치하는 패드영역을 포함하는 기판;
    상기 디스플레이 영역에 위치한 복수의 데이터선; 및
    상기 디스플레이 영역에 위치하고, 상기 복수의 데이터선과 연결되어 상기 패드영역에서부터 데이터 신호를 상기 복수의 데이터선으로 전달하는 복수의 연결배선들;을 포함하고,
    상기 복수의 연결배선들 각각은, 상기 연결배선의 연장 방향과 수직한 방향으로 상기 연결배선으로부터 돌출된 복수의 브랜치들을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 복수의 연결배선들은 서로 나란하게 배열되고,
    상기 복수의 연결배선들 중 서로 인접한 두 개의 연결배선들로부터 서로를 향해 돌출된 한 쌍의 브랜치들은 동일선 상에 위치하고, 상기 한 쌍의 브랜치들의 단부들은 서로 이격된 디스플레이 장치.
  3. 제2항에 있어서,
    상기 디스플레이 장치는, 상기 연결배선의 연장 방향과 동일한 방향으로 상기 단부들과 중첩하는 커버패턴을 더 포함하고,
    상기 커버패턴은 상기 연결배선의 연장 방향과 동일한 방향으로 상기 단부들과 이격되고, 상기 연결배선과 동일한 층에 위치하는 디스플레이 장치.
  4. 제3항에 있어서,
    상기 디스플레이 장치는, 상기 인접한 두 개의 연결배선들 사이에 위치하는 더미 패턴을 더 포함하고, 상기 더미 패턴은 상기 연결배선과 동일한 층에 위치하는 디스플레이 장치.
  5. 제4항에 있어서,
    상기 커버패턴은 상기 더미 패턴과 연결된 디스플레이 장치.
  6. 제2항에 있어서,
    상기 복수의 연결배선들 각각은, 상기 연결배선의 연장 방향과 나란한 방향으로 서로 이격된 복수의 절편들과 상기 복수의 절편들을 전기적으로 연결하는 복수의 브릿지들을 포함하는 디스플레이 장치.
  7. 제6항에 있어서,
    상기 복수의 브랜치들은 상기 복수의 절편들로부터 돌출되고,
    상기 디스플레이 장치는, 상기 한 쌍의 브랜치들의 단부들과 수직한 방향으로 중첩하는 더미 브릿지를 더 포함하는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 더미 브릿지와 상기 한 쌍의 제1 브랜치들의 단부들 사이에는 절연층이 위치하는 디스플레이 장치.
  9. 제1항에 있어서,
    상기 디스플레이영역은, 상기 복수의 연결배선들이 제1 방향과 나란한 방향으로 연장된 제1 영역, 상기 제1 방향과 수직한 방향인 제2 방향과 나란한 방향으로 상기 복수의 연결배선들이 연장된 제2 영역 및 상기 제1 영역과 상기 제2 영역을 제외한 나머지 영역인 제3 영역을 포함하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제1 영역에서, 상기 복수의 연결배선들 중 서로 인접한 두 개의 연결배선들과, 상기 인접한 두 개의 연결배선들로부터 서로를 향해 연장된 상기 브랜치들은 제1 단위 패턴들을 구획하고,
    상기 제2 영역에서, 상기 복수의 연결배선들 중 서로 인접한 두 개의 연결배선들과, 상기 인접한 두 개의 연결배선들로부터 서로를 향해 연장된 상기 브랜치들은 상기 제1 단위 패턴들과 동일한 면적을 가지는 제2 단위 패턴들을 구획하며,
    상기 제3 영역은 상기 제1 단위 패턴들 또는 상기 제2 단위 패턴들을 포함하고, 상기 제3 영역에 포함된 상기 제1 단위 패턴들 또는 상기 제2 단위 패턴들은 플로팅 상태인 디스플레이 장치.
  11. 디스플레이영역, 상기 디스플레이영역 외측에 위치하는 주변영역, 및 상기 주변영역 내에 위치하는 패드영역을 포함하는 기판;
    상기 디스플레이영역 내에 위치한 복수의 데이터선; 및
    상기 디스플레이영역 내에 위치하고, 상기 복수의 데이터선과 연결되어 상기 패드영역에서 공급된 데이터 신호를 상기 복수의 데이터선으로 전달하는 복수의 연결배선들;을 포함하고,
    상기 디스플레이영역은, 상기 복수의 연결배선들이 제1 방향과 나란한 방향으로 연장된 제1 영역과, 상기 제1 방향과 수직한 방향인 제2 방향과 나란한 방향으로 상기 복수의 연결배선들이 연장된 제2 영역을 포함하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제1 영역에서, 상기 복수의 연결배선들 각각은, 상기 연결배선으로부터 상기 제2 방향과 나란한 방향으로 연장된 복수의 제1 브랜치들을 포함하고,
    상기 제2 영역에서, 상기 복수의 연결배선들 각각은, 상기 연결배선으로부터 상기 제1 방향과 나란한 방향으로 연장된 복수의 제2 브랜치들을 포함하는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 제1 영역에서, 상기 복수의 연결배선들 중 서로 인접한 두 개의 연결배선들로부터 서로를 향해 연장된 상기 제1 브랜치들은 동일선상에 위치하고,
    상기 제2 영역에서, 상기 복수의 연결배선들 중 서로 인접한 두 개의 연결배선들로부터 서로를 향해 연장된 상기 제2 브랜치들은 동일선상에 위치하는 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제1 영역에서, 상기 인접한 두 개의 연결배선들과, 상기 인접한 두 개의 연결배선들로부터 서로를 향해 연장된 상기 제1 브랜치들은 제1 단위 패턴들을 구획하고,
    상기 제2 영역에서, 상기 인접한 두 개의 연결배선들과, 상기 인접한 두 개의 연결배선들로부터 서로를 향해 연장된 상기 제2 브랜치들은 제2 단위 패턴들을 구획하며,
    상기 제1 단위 패턴들과 상기 제2 단위 패턴들 각각의 면적은 동일한 디스플레이 장치.
  15. 제14항에 있어서,
    상기 디스플레이 영역은, 상기 제1 영역과 상기 제2 영역을 제외한 나머지 영역인 제3 영역을 더 포함하고,
    상기 제3 영역은 상기 제1 단위 패턴들 또는 상기 제2 단위 패턴들을 포함하고, 상기 제3 영역에 포함된 상기 제1 단위 패턴들 또는 상기 제2 단위 패턴들은 플로팅 상태인 디스플레이 장치.
  16. 제13항에 있어서,
    상기 제1 영역은, 서로를 향해 연장된 상기 제1 브랜치들의 단부들과 상기 제1 방향으로 중첩하는 제1 커버패턴을 더 포함하고,
    상기 제2 영역은, 서로를 향해 돌출된 상기 제2 브랜치들의 단부들과 상기 제2 방향으로 중첩하는 제2 커버패턴을 더 포함하는 디스플레이 장치.
  17. 제13항에 있어서,
    상기 제1 영역에서, 상기 복수의 연결배선들 각각은, 상기 제1 방향으로 서로 이격된 복수의 제1 절편들과 상기 복수의 제1 절편들을 전기적으로 연결하는 복수의 브릿지들을 포함하는 디스플레이 장치.
  18. 제17항에 있어서,
    상기 복수의 제1 브랜치들은 상기 복수의 제1 절편들로부터 돌출되고,
    상기 디스플레이 장치는, 서로를 향해 연장된 상기 제1 브랜치들의 단부들과 수직한 방향으로 중첩하는 더미 브릿지를 더 포함하는 디스플레이 장치.
  19. 제13항에 있어서,
    상기 제2 영역에서, 상기 복수의 연결배선들 각각은, 상기 제2 방향으로 서로 이격된 복수의 제2 절편들과, 상기 복수의 제2 절편들을 전기적으로 연결하는 복수의 브릿지들을 포함하는 디스플레이 장치.
  20. 제19항에 있어서,
    상기 복수의 제2 브랜치들은 상기 복수의 제2 절편들로부터 돌출되고,
    상기 디스플레이 장치는, 서로를 향해 연장된 상기 제2 브랜치들의 단부들과 수직한 방향으로 중첩하는 더미 브릿지를 더 포함하는 디스플레이 장치.
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