KR20210130893A - 표시 장치 - Google Patents

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KR20210130893A
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손세완
고무순
곽래영
마진석
박민정
유기복
이소라
정진구
채종원
한예지
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Abstract

광학 장치가 표시 패널에 중첩하여 배치되는 경우에도 광학 장치에 입사되는 광이 줄어드는 것을 방지할 수 있는 표시 장치에 관한 것이다. 표시 장치는 화소 영역과 투과 영역이 정의되는 제1 기판, 상기 제1 기판 상에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치되는 평탄화막, 상기 평탄화막 상에 배치되는 제1 발광 전극, 상기 제1 발광 전극의 일부를 덮는 뱅크, 상기 제1 발광 전극 상에 배치되는 발광층, 및 상기 발광층과 상기 뱅크 상에 배치되는 제2 발광 전극을 구비한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 영상을 표시하기 위해 스캔 라인들, 데이터 라인들, 및 전원 라인들에 연결되는 복수의 화소들을 포함하는 표시 패널을 포함할 수 있다. 또한, 표시 장치는 전면(前面)의 이미지를 촬영하기 위한 이미지 센서, 사용자가 표시 장치의 전면(前面)에 근접하게 위치하는지를 감지하기 위한 근접 센서, 표시 장치의 전면(前面)의 조도를 감지하기 위한 조도 센서, 사용자의 홍채를 인식하기 위한 홍채 센서 등 다양한 광학 장치를 포함할 수 있다. 광학 장치는 표시 패널과 중첩하지 않는 표시 장치의 전면(前面)에 배치되는 홀에 배치될 수 있다.
표시 장치가 다양한 전자기기에 적용됨에 따라, 다양한 디자인을 갖는 표시 장치가 요구되고 있다. 예를 들어, 스마트폰의 경우, 표시 장치의 전면(前面)에 배치되는 홀을 삭제함으로써, 표시 영역을 넓힐 수 있는 표시 장치가 요구되고 있다. 이 경우, 표시 장치의 전면(前面)에 배치되는 홀에 배치되었던 광학 장치는 표시 패널에 중첩하여 배치될 수 있다. 하지만, 광학 장치들이 표시 패널에 중첩하여 배치되는 경우, 표시 패널의 화소들, 스캔 라인들, 데이터 라인들, 및 전원 라인들에 의해 가려지므로, 광학 장치에 입사되는 광이 줄어들 수 있다. 이로 인해, 광학 장치의 기능이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 광학 장치가 표시 패널에 중첩하여 배치되는 경우에도 광학 장치에 입사되는 광이 줄어드는 것을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 화소 영역과 투과 영역이 정의되는 제1 기판, 상기 제1 기판 상에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치되는 평탄화막, 상기 평탄화막 상에 배치되는 제1 발광 전극, 상기 제1 발광 전극의 일부를 덮는 뱅크, 상기 제1 발광 전극 상에 배치되는 발광층, 및 상기 발광층과 상기 뱅크 상에 배치되는 제2 발광 전극을 구비한다.
상기 투과 영역은 상기 뱅크와 상기 평탄화막을 관통하는 투과 홀을 포함
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 화상을 표시하기 위한 복수의 서브 화소들을 포함하는 화소 영역과 상기 화소 영역에 의해 둘러싸인 투과 영역을 포함한다. 상기 화소 영역은 제1 기판, 상기 제1 기판 상에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치되며 광을 발광하는 발광 소자, 및 상기 발광 소자 상에 배치되는 봉지층을 포함한다. 상기 투과 영역은 상기 제1 기판과 상기 봉지층을 포함한다. 상기 봉지층은 제1 무기막, 상기 제1 무기막 상에 배치되는 유기막, 및 상기 유기막 상에 배치되는 제2 무기막을 포함한다. 상기 화소 영역에서 상기 유기막의 최대 두께는 상기 투과 영역에서 상기 유기막의 최대 두께보다 작다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 화상을 표시하기 위한 복수의 서브 화소들을 포함하는 화소 영역과 상기 화소 영역에 의해 둘러싸인 투과 영역을 포함하는 표시 패널, 및 상기 표시 패널의 두께 방향에서 상기 표시 패널의 투과 영역과 중첩하는 광학 장치를 구비한다. 상기 표시 패널은 제1 기판, 상기 제1 기판 상에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치되는 평탄화막, 상기 평탄화막 상에 배치되는 제1 발광 전극, 상기 제1 발광 전극의 일부를 덮는 뱅크, 상기 제1 발광 전극 상에 배치되는 발광층, 및 상기 발광층과 상기 뱅크 상에 배치되는 제2 발광 전극을 포함한다. 상기 투과 영역은 상기 뱅크와 상기 평탄화막을 관통하는 투과 홀을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 광학 장치들이 투과 영역들을 포함하는 표시 패널의 서브 표시 영역에 배치되므로, 광학 장치가 표시 패널에 중첩하여 배치되는 경우에도 광학 장치에 입사되는 광이 줄어드는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 분해 사시도이다.
도 3은 일 실시예에 따른 표시 패널, 표시 회로 보드, 표시 구동 회로, 및 터치 구동 회로를 보여주는 평면도이다.
도 4는 또 다른 실시예에 따른 표시 패널, 표시 회로 보드, 표시 구동 회로, 및 터치 구동 회로를 보여주는 평면도이다.
도 5는 일 실시예에 따른 표시 패널의 메인 표시 영역을 보여주는 레이 아웃도이다.
도 6은 일 실시예에 따른 표시 패널의 서브 표시 영역을 보여주는 레이 아웃도이다.
도 7은 또 다른 실시예에 따른 표시 패널의 서브 표시 영역을 보여주는 레이 아웃도이다.
도 8은 도 6의 화소와 투과 영역을 상세히 보여주는 레이 아웃도이다.
도 9는 도 8의 제1 서브 화소를 상세히 보여주는 레이 아웃도이다.
도 10은 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 11은 도 9의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 12는 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 13은 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 14는 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 15는 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 16은 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 17은 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 18은 도 17의 E 영역을 상세히 보여주는 단면도이다.
도 19는 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 보여주는 분해 사시도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(internet of things, IOT)의 표시부로 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 자동차의 계기판, 자동차의 센터페시아(center fascia), 자동차의 대쉬 보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 또는 자동차의 뒷좌석용 엔터테인먼트로서 앞좌석의 배면에 배치되는 디스플레이에 적용될 수 있다.
본 명세서에서, 제1 방향(X축 방향)은 표시 장치(10)의 단변 방향으로, 예를 들어 표시 장치(10)의 가로 방향일 수 있다. 제2 방향(Y축 방향)은 표시 장치(10)의 장변 방향으로, 예를 들어 표시 장치(10)의 세로 방향일 수 있다. 제3 방향(Z축 방향)은 표시 장치(10)의 두께 방향일 수 있다.
표시 장치(10)는 사각형과 유사한 평면 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 도 1과 같이 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 사각형과 유사한 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
표시 장치(10)는 평탄하게 형성될 수 있다. 또는, 표시 장치(10)는 서로 마주보는 두 측이 구부러지도록 형성될 수 있다. 예를 들어, 표시 장치(10)는 좌측과 우측이 구부러지도록 형성될 수 있다. 또는, 표시 장치(10)는 상측, 하측, 좌측, 및 우측 모두가 구부러지도록 형성될 수 있다.
일 실시예에 따른 표시 장치(10)는 커버 윈도우(100), 표시 패널(300), 표시 회로 보드(310), 표시 구동 회로(320), 브라켓(bracket, 600), 메인 회로 보드(700), 광학 장치들(740, 750, 760, 770), 및 하부 커버(900)를 포함한다.
커버 윈도우(100)는 표시 패널(300)의 전면(前面)을 커버하도록 표시 패널(300)의 상부에 배치될 수 있다. 이로 인해, 커버 윈도우(100)는 표시 패널(300)의 전면(前面)을 보호하는 기능을 할 수 있다.
커버 윈도우(100)는 표시 패널(300)에 대응하는 투과부(DA100)와 표시 패널(300) 이외의 영역에 대응하는 차광부(NDA100)를 포함할 수 있다. 차광부(NDA100)는 불투명하게 형성될 수 있다. 또는, 차광부(NDA100)는 화상을 표시하지 않는 경우에 사용자에게 보여줄 수 있는 패턴이 형성된 데코층으로 형성될 수 있다.
표시 패널(300)은 커버 윈도우(100)의 하부에 배치될 수 있다. 표시 패널(300)은 메인 표시 영역(MDA)과 서브 표시 영역(SDA)을 포함하는 표시 영역(DA)을 포함할 수 있다. 메인 표시 영역(MDA)은 표시 영역(DA)의 대부분의 영역을 차지할 수 있다. 서브 표시 영역(SDA)은 메인 표시 영역(MDA)의 일 측, 예를 들어 도 2와 같이 메인 표시 영역(MDA)의 상측에 배치될 수 있으나, 이에 한정되지 않는다.
메인 표시 영역(MDA)은 광을 투과시키는 투과 영역을 포함하지 않으며, 화상을 표시하기 위한 화소들을 포함하는 화소 영역만을 포함할 수 있다. 이에 비해, 서브 표시 영역(SDA)은 광을 투과시키는 투과 영역과 화상을 표시하기 위한 화소들을 포함하는 화소 영역을 모두 포함할 수 있다. 그러므로, 서브 표시 영역(SDA)의 광 투과도는 메인 표시 영역(MDA)의 광 투과도보다 높을 수 있다.
서브 표시 영역(SDA)은 제3 방향(Z축 방향)에서 광학 장치들(740, 750, 760, 770)과 중첩할 수 있다. 그러므로, 서브 표시 영역(SDA)을 통과한 광은 광학 장치들(740, 750, 760, 770)에 입사될 수 있으므로, 광학 장치들(740, 750, 760, 770) 각각은 표시 패널(300)과 중첩하게 배치됨에도 표시 장치(10)의 전면(前面)에서 입사되는 광을 감지할 수 있다.
표시 패널(300)은 발광 소자(light emitting element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(300)은 유기 발광층을 포함하는 유기 발광 다이오드(organic light emitting diode)를 이용하는 유기 발광 표시 패널, 및 초소형 발광 다이오드(micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 양자점 발광층을 포함하는 양자점 발광 소자(Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널, 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널일 수 있다. 이하에서는, 표시 패널(300)이 유기 발광 표시 패널인 것을 중심으로 설명한다.
표시 패널(300)의 일 측에는 표시 회로 보드(310)와 표시 구동 회로(320)가 부착될 수 있다. 표시 회로 보드(310)는 구부러질 수 있는 연성 인쇄 회로 보드(flexible printed circuit board), 단단하여 잘 구부러지지 않는 강성 인쇄 회로 보드(rigid printed circuit board), 또는 강성 인쇄 회로 보드와 연성 인쇄 회로 보드를 모두 포함하는 복합 인쇄 회로 보드일 수 있다.
표시 구동 회로(320)는 표시 회로 보드(310)를 통해 제어 신호들과 전원 전압들을 인가받고, 표시 패널(300)을 구동하기 위한 신호들과 전압들을 생성하여 출력할 수 있다. 표시 구동 회로(320)는 집적회로(integrated circuit, IC)로 형성되어 표시 패널(300) 상에 COG(chip on glass) 방식, COP(chip on plastic) 방식 또는 초음파 방식으로 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(320)는 표시 회로 보드(310) 상에 부착될 수 있다.
표시 회로 보드(310) 상에는 터치 구동 회로(330)가 배치될 수 있다. 터치 구동 회로(330)는 집적회로로 형성되어 표시 회로 보드(310)의 상면에 부착될 수 있다. 터치 구동 회로(330)는 표시 회로 보드(310)를 통해 표시 패널(300)의 터치 센서층의 터치 전극들에 전기적으로 연결될 수 있다. 터치 구동 회로(330)는 터치 전극들에 터치 구동 신호를 출력하고, 터치 전극들의 정전 용량에 충전된 전압을 감지할 수 있다.
터치 구동 회로(330)는 터치 전극들 각각에서 감지된 전기적 신호의 변화에 따라 터치 데이터를 생성하여 메인 프로세서(710)로 전송하며, 메인 프로세서(710)는 터치 데이터를 분석함으로써, 터치가 발생한 터치 좌표를 산출할 수 있다. 터치는 접촉 터치와 근접 터치를 포함할 수 있다. 접촉 터치는 사람의 손가락 또는 펜 등의 물체가 센서 전극층 상에 배치되는 커버 윈도우에 직접 접촉하는 것을 가리킨다. 근접 터치는 호버링(hovering)과 같이, 사람의 손가락 또는 펜 등의 물체가 커버 윈도우 상에 근접하게 떨어져 위치하는 것을 가리킨다.
또한, 표시 회로 보드(310) 상에는 표시 구동 회로(320)를 구동하기 위한 표시 구동 전압들을 공급하기 위한 전원 공급부가 추가로 배치될 수 있다.
표시 패널(300)의 하부에는 브라켓(600)이 배치될 수 있다. 브라켓(600)은 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다. 브라켓(600)에는 제1 카메라 센서(720)가 삽입되는 제1 카메라 홀(CMH1), 배터리가 배치되는 배터리 홀(BH), 표시 회로 보드(310)에 연결된 케이블(314)이 통과하는 케이블 홀(CAH), 및 광학 장치들(740, 750, 760, 770)이 배치되는 광 투과 홀(SH)이 형성될 수 있다. 또는, 브라켓(600)은 광 투과 홀(SH)을 포함하지 않는 대신에, 표시 패널(300)의 서브 표시 영역(SDA)과 중첩하지 않도록 형성될 수 있다.
브라켓(600)의 하부에는 메인 회로 보드(700)와 배터리(790)가 배치될 수 있다. 메인 회로 보드(700)는 인쇄 회로 기판(printed circuit board) 또는 연성 인쇄 회로 기판일 수 있다.
메인 회로 보드(700)는 메인 프로세서(710), 제1 카메라 센서(720), 메인 커넥터(730), 및 광학 장치들(740, 750, 760, 770)을 포함할 수 있다. 광학 장치들(740, 750, 760, 770)은 근접 센서(740), 조도 센서(750), 홍채 센서(760), 및 제2 카메라 센서(770)을 포함할 수 있다.
제1 카메라 센서(720)는 메인 회로 보드(700)의 상면과 하면 모두에 배치되고, 메인 프로세서(710)는 메인 회로 보드(700)의 상면에 배치되며, 메인 커넥터(730)는 메인 회로 보드(700)의 하면에 배치될 수 있다. 근접 센서(740), 조도 센서(750), 홍채 센서(760), 및 제2 카메라 센서(770)는 메인 회로 보드(700)의 상면에 배치될 수 있다.
메인 프로세서(710)는 표시 장치(10)의 모든 기능을 제어할 수 있다. 예를 들어, 메인 프로세서(710)는 표시 패널(300)이 영상을 표시하도록 디지털 비디오 데이터를 표시 회로 보드(310)를 통해 표시 구동 회로(320)로 출력할 수 있다. 또한, 메인 프로세서(710)는 터치 구동 회로(330)로부터 터치 데이터를 입력 받고 사용자의 터치 좌표를 판단한 후, 사용자의 터치 좌표에 표시된 아이콘이 지시하는 어플리케이션을 실행할 수 있다. 또한, 메인 프로세서(710)는 제1 카메라 센서(720)로부터 입력되는 제1 이미지 데이터를 디지털 비디오 데이터로 변환하여 표시 회로 보드(310)를 통해 표시 구동 회로(320)로 출력함으로써, 제1 카메라 센서(720)에 의해 촬영된 이미지를 표시 패널(300)에 표시할 수 있다. 또한, 메인 프로세서(710)는 근접 센서(740), 조도 센서(750), 홍채 센서(760), 및 제2 카메라 센서(770)로부터 입력되는 센서 신호들에 따라 표시 장치(10)를 제어할 수 있다.
메인 프로세서(710)는 근접 센서(740)로부터 입력되는 근접 센서 신호에 따라 물체가 표시 장치(10)의 전면(前面)에 근접하게 위치하였는지를 판단할 수 있다. 메인 프로세서(710)는 사용자가 표시 장치(10)를 이용하여 상대방과 통화하는 통화 모드에서 물체가 표시 장치(10)의 전면(前面)에 근접하게 위치한 경우, 사용자에 의해 터치가 실행되더라도 터치 좌표에 표시된 아이콘이 지시하는 어플리케이션을 실행하지 않을 수 있다.
메인 프로세서(710)는 조도 센서(750)로부터 입력되는 조도 센서 신호에 따라 표시 장치(10)의 전면(前面)의 밝기를 판단할 수 있다. 메인 프로세서(710)는 표시 장치(10)의 전면(前面)의 밝기에 따라 표시 패널(300)이 표시하는 영상의 휘도를 조정할 수 있다.
메인 프로세서(710)는 홍채 센서(760)로부터 입력되는 홍채 센서 신호에 따라 사용자의 홍채 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한지를 판단할 수 있다. 메인 프로세서(710)는 사용자의 홍채 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한 경우 표시 장치(10)의 잠금을 해제하고, 표시 패널(300)에 홈 화면을 표시할 수 있다.
메인 프로세서(710)는 제2 카메라 센서(770)로부터 입력되는 제2 이미지 데이터에 따라 디지털 비디오 데이터를 생성할 수 있다. 메인 프로세서(710)는 디지털 비디오 데이터를 표시 회로 보드(310)를 통해 표시 구동 회로(320)로 출력함으로써, 제2 카메라 센서(770)에 의해 촬영된 이미지를 표시 패널(300)에 표시할 수 있다.
제1 카메라 센서(720)는 이미지 센서에 의해 얻어지는 정지 영상 또는 동영상 등의 화상 프레임을 처리하여 메인 프로세서(710)로 출력한다. 제1 카메라 센서(720)는 CMOS 이미지 센서 또는 CCD 센서일 수 있다. 제1 카메라 센서(720)는 제2 카메라 홀(CMH2)에 의해 하부 커버(900)의 하면으로 노출될 수 있으며, 그러므로 표시 장치(10)의 하부에 배치된 사물이나 배경을 촬영할 수 있다.
메인 커넥터(730)에는 브라켓(600)의 케이블 홀(CAH)을 통과한 케이블(314)이 연결될 수 있다. 이로 인해, 메인 회로 보드(700)는 표시 회로 보드(310)에 전기적으로 연결될 수 있다.
근접 센서(740)는 물체가 표시 장치(10)의 전면(前面)에 근접하게 위치하는지를 감지하기 위한 센서이다. 근접 센서(740)는 광을 출력하는 광원과 물체에 의해 반사된 광을 수신하는 광 수신부를 포함할 수 있다. 근접 센서(740)는 물체에 의해 반사된 광량에 따라 표시 장치(10)의 전면(前面)에 근접하게 위치하는 물체가 존재하는지를 판단할 수 있다. 근접 센서(740)는 제3 방향(Z축 방향)에서 광 투과 홀(SH), 표시 패널(300)의 서브 표시 영역(SDA), 및 커버 윈도우(100)의 투과부(DA100)에 중첩하게 배치되므로, 표시 장치(10)의 전면(前面)에 근접하게 위치하는 물체가 존재하는지에 따라 근접 센서 신호를 생성하여 메인 프로세서(710)로 출력할 수 있다.
조도 센서(750)는 표시 장치(10)의 전면(前面)의 밝기를 감지하기 위한 센서이다. 조도 센서(750)는 입사되는 광의 밝기에 따라 저항 값이 변하는 저항을 포함할 수 있다. 조도 센서(750)는 저항의 저항 값에 따라 표시 장치(10)의 전면(前面)의 밝기를 판단할 수 있다. 조도 센서(750)는 제3 방향(Z축 방향)에서 광 투과 홀(SH), 표시 패널(300)의 서브 표시 영역(SDA), 및 커버 윈도우(100)의 투과부(DA100)에 중첩하게 배치되므로, 표시 장치(10)의 전면(前面)의 밝기에 따라 조도 센서 신호를 생성하여 메인 프로세서(710)로 출력할 수 있다.
홍채 센서(760)는 사용자의 홍채를 촬영한 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한지를 감지하기 위한 센서이다. 홍채 센서(760)는 제3 방향(Z축 방향)에서 광 투과 홀(SH), 표시 패널(300)의 서브 표시 영역(SDA), 및 커버 윈도우(100)의 투과부(DA100)에 중첩하게 배치되므로, 표시 장치(10)의 상부에 배치된 사용자의 홍채를 촬영할 수 있다. 홍채 센서(760)는 사용자의 홍채 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한지에 따라 홍채 센서 신호를 생성하여 메인 프로세서(710)로 출력할 수 있다.
제2 카메라 센서(770)는 이미지 센서에 의해 얻어지는 정지 영상 또는 동영상 등의 화상 프레임을 처리하여 메인 프로세서(710)로 출력한다. 제2 카메라 센서(770)는 CMOS 이미지 센서 또는 CCD 센서일 수 있다. 제2 카메라 센서(770)의 화소 수는 제1 카메라 센서(720)의 화소 수보다 적을 수 있으며, 제2 카메라 센서(770)의 크기는 제1 카메라 센서(720)의 크기보다 작을 수 있다. 제2 카메라 센서(770)는 제3 방향(Z축 방향)에서 광 투과 홀(SH), 표시 패널(300)의 서브 표시 영역(SDA), 및 커버 윈도우(100)의 제2 투과부(SDA100)에 중첩하게 배치되므로, 표시 장치(10)의 상부에 배치된 사물이나 배경을 촬영할 수 있다.
배터리(790)는 제3 방향(Z축 방향)에서 메인 회로 보드(700)와 중첩하지 않도록 배치될 수 있다. 배터리(790)는 브라켓(600)의 배터리 홀(BH)에 중첩할 수 있다.
이외, 메인 회로 보드(700)에는 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수 있는 이동 통신 모듈이 더 장착될 수 있다. 무선 신호는 음성 신호, 화상 통화 신호, 또는 문자/멀티미디어 메시지 송수신에 따른 다양한 형태의 데이터를 포함할 수 있다.
하부 커버(900)는 메인 회로 보드(700)와 배터리(790)의 하부에 배치될 수 있다. 하부 커버(900)는 브라켓(600)과 체결되어 고정될 수 있다. 하부 커버(900)는 표시 장치(10)의 하면 외관을 형성할 수 있다. 하부 커버(900)는 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다.
하부 커버(900)에는 제1 카메라 센서(720)의 하면이 노출되는 제2 카메라 홀(CMH2)이 형성될 수 있다. 제1 카메라 센서(720)의 위치와 제1 카메라 센서(720)에 대응되는 제1 및 제2 카메라 홀들(CMH1, CMH2)의 위치는 도 2에 도시된 실시예에 한정되지 않는다.
도 3은 일 실시예에 따른 표시 패널, 표시 회로 보드, 표시 구동 회로, 및 터치 구동 회로를 보여주는 평면도이다.
도 3을 참조하면, 표시 패널(300)은 강성이 있어 쉽게 구부러지지 않는 리지드(rigid) 표시 패널 또는 유연성이 있어 쉽게 구부러지거나 접히거나 말릴 수 있는 플렉시블(flexible) 표시 패널일 수 있다. 예를 들어, 표시 패널(300)은 접고 펼 수 있는 폴더블(foldable) 표시 패널, 표시면이 구부러진 커브드(curved) 표시 패널, 표시면 이외의 영역이 구부러진 벤디드(bended) 표시 패널, 말거나 펼 수 있는 롤러블(rollable) 표시 패널, 및 연신 가능한 스트레처블(stretchable) 표시 패널일 수 있다.
또한, 표시 패널(300)은 투명하게 구현되어 표시 패널(300)의 하면에 배치되는 물체나 배경을 표시 패널(300)의 전면(前面)에서 볼 수 있는 투명 표시 패널일 수 있다. 또한, 표시 패널(300)은 표시 패널(300)의 전면(前面)의 물체 또는 배경을 반사할 수 있는 반사형 표시 패널일 수 있다.
표시 패널(300)은 메인 영역(MA)과 메인 영역(MA)의 일 측으로부터 돌출된 서브 영역(SBA)을 포함할 수 있다. 메인 영역(MA)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 중앙에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 패널(300)의 가장자리 영역으로 정의될 수 있다.
표시 영역(DA)은 메인 표시 영역(MDA)과 서브 표시 영역(SDA)을 포함할 수 있다. 메인 표시 영역(MDA)은 표시 영역(DA)의 대부분의 영역을 차지할 수 있다.
메인 표시 영역(MDA)은 광을 투과시키는 투과 영역을 포함하지 않으며, 화상을 표시하기 위한 화소들을 포함하는 화소 영역만을 포함할 수 있다. 이에 비해, 서브 표시 영역(SDA)은 광을 투과시키는 투과 영역과 화상을 표시하기 위한 화소들을 포함하는 화소 영역을 모두 포함할 수 있다. 그러므로, 서브 표시 영역(SDA)의 광 투과도는 메인 표시 영역(MDA)의 광 투과도보다 높을 수 있다.
서브 표시 영역(SDA)은 제3 방향(Z축 방향)에서 광학 장치들(740, 750, 760, 770)과 중첩할 수 있다. 그러므로, 서브 표시 영역(SDA)을 통과한 광은 광학 장치들(740, 750, 760, 770)에 입사될 수 있으므로, 광학 장치들(740, 750, 760, 770) 각각은 표시 패널(300)과 중첩하게 배치됨에도 표시 장치(10)의 전면(前面)에서 입사되는 광을 감지할 수 있다.
서브 표시 영역(SDA)은 메인 표시 영역(MDA)의 일 측, 예를 들어 도 3과 같이 메인 표시 영역(MDA)의 상측에 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 서브 표시 영역(SDA)은 메인 표시 영역(MDA)의 좌측, 우측, 또는 하측에 배치될 수 있다. 또는, 서브 표시 영역(SDA)은 메인 표시 영역(MDA)의 중앙에 인접하게 배치되어 메인 표시 영역(MDA)에 의해 둘러싸일 수 있다. 또는, 서브 표시 영역(SDA)은 표시 패널(300)의 코너에 인접하게 배치될 수 있다.
또는, 표시 영역(DA)은 도 4와 같이 복수의 서브 표시 영역들(SDA1, SDA2, SDA3, SDA4)을 포함할 수 있다. 복수의 서브 표시 영역들(SDA1, SDA2, SDA3, SDA4)은 서로 떨어져 배치될 수 있다. 복수의 서브 표시 영역들(SDA1, SDA2, SDA3, SDA4) 각각은 메인 표시 영역(MDA)에 의해 둘러싸일 수 있다.
제1 서브 표시 영역(SDA1)은 제3 방향(Z축 방향)에서 근접 센서(740)와 중첩할 수 있다. 그러므로, 근접 센서(740)는 표시 패널(300)과 중첩하게 배치됨에도 제1 서브 표시 영역(SDA1)을 통해 표시 장치(10)의 전면(前面)에서 입사되는 광을 감지할 수 있다.
제2 서브 표시 영역(SDA2)은 제3 방향(Z축 방향)에서 조도 센서(750)와 중첩할 수 있다. 그러므로, 조도 센서(750)는 표시 패널(300)과 중첩하게 배치됨에도 제2 서브 표시 영역(SDA2)을 통해 표시 장치(10)의 전면(前面)에서 입사되는 광을 감지할 수 있다.
제3 서브 표시 영역(SDA3)은 제3 방향(Z축 방향)에서 홍채 센서(760)와 중첩할 수 있다. 그러므로, 홍채 센서(760)는 표시 패널(300)과 중첩하게 배치됨에도 제3 서브 표시 영역(SDA3)을 통해 표시 장치(10)의 전면(前面)에서 입사되는 광을 감지할 수 있다.
제4 서브 표시 영역(SDA4)은 제3 방향(Z축 방향)에서 제2 카메라 센서(770)와 중첩할 수 있다. 그러므로, 제2 카메라 센서(770)는 표시 패널(300)과 중첩하게 배치됨에도 제4 서브 표시 영역(SDA4)을 통해 표시 장치(10)의 전면(前面)에서 입사되는 광을 감지할 수 있다.
표시 영역(DA)은 도 4와 같이 4 개의 서브 표시 영역들(SDA1, SDA2, SDA3, SDA4)을 포함할 수 있으나, 이에 한정되지 않는다. 서브 표시 영역들(SDA1, SDA2, SDA3, SDA4)의 개수는 광학 장치들(740, 750, 760, 770)의 개수에 의존할 수 있다. 서브 표시 영역들(SDA1, SDA2, SDA3, SDA4)은 광학 장치들(740, 750, 760, 770)과 일대일로 대응되게 배치될 수 있다.
복수의 서브 표시 영역들(SDA1, SDA2, SDA3, SDA4) 각각은 도 4와 같이 원형으로 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 복수의 서브 표시 영역들(SDA1, SDA2, SDA3, SDA4) 각각은 다각형 또는 타원형으로 형성될 수 있다. 또한, 복수의 서브 표시 영역들(SDA1, SDA2, SDA3, SDA4)은 도 4와 같이 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 복수의 서브 표시 영역들(SDA1, SDA2, SDA3, SDA4)은 서로 상이한 크기를 가질 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(Y축 방향)으로 돌출될 수 있다. 도 2와 같이 서브 영역(SBA)의 제1 방향(X축 방향)의 길이는 메인 영역(MA)의 제1 방향(X축 방향)의 길이보다 작으며, 서브 영역(SBA)의 제2 방향(Y축 방향)의 길이는 메인 영역(MA)의 제2 방향(Y축 방향)의 길이보다 작을 수 있으나, 이에 한정되지 않는다. 서브 영역(SBA)은 구부러질 수 있으며, 표시 패널(300)의 하부에 배치될 수 있다. 이 경우, 서브 영역(SBA)은 제3 방향(Z축 방향)에서 메인 영역(MA)과 중첩할 수 있다.
표시 패널(300)의 서브 영역(SBA)은 구부러질 수 있으며, 도 2와 같이 표시 패널(300)의 하부에 배치될 수 있다. 이 경우, 표시 패널(300)의 서브 영역(SBA)은 제3 방향(Z축 방향)에서 표시 패널(300)의 메인 영역(MA)과 중첩할 수 있다.
표시 패널(300)의 서브 영역(SBA)에는 표시 회로 보드(310)와 표시 구동 회로(320)가 부착될 수 있다. 표시 회로 보드(310)는 이방성 도전 필름(anisotropic conductive film)이나 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 표시 패널(300)의 서브 영역(SBA)의 패드들 상에 부착될 수 있다. 터치 구동 회로(330)는 표시 회로 보드(310) 상에 배치될 수 있다.
도 5는 일 실시예에 따른 표시 패널의 메인 표시 영역을 보여주는 레이 아웃도이다.
도 5를 참조하면, 메인 표시 영역(MDA)은 광을 발광하는 발광 영역들(RE, GE1, BE, GE2)을 포함할 수 있다. 메인 표시 영역(MDA)에서 발광 영역들(RE, GE1, BE, GE2)은 제1 색의 광을 발광하는 제1 발광 영역(RE)들, 제2 색의 광을 발광하는 제2 발광 영역(GE1)들, 제3 색의 광을 발광하는 제3 발광 영역(BE)들, 및 제4 색의 광을 발광하는 제4 발광 영역(GE2)들을 포함할 수 있다. 제1 내지 제4 발광 영역들(RE, GE1, BE, GE2)은 서로 다른 색을 발광할 수 있다. 또는, 제1 내지 제4 발광 영역들(RE, GE1, BE, GE2) 중 적어도 어느 두 개의 발광 영역들은 동일한 색을 발광할 수 있다. 예를 들어, 제2 발광 영역(GE1)과 제4 발광 영역(GE2)은 동일한 색을 발광할 수 있다.
제1 발광 영역(RE)들, 제2 발광 영역(GE1)들, 제3 발광 영역(BE)들, 및 제4 발광 영역(GE2)들 각각이 직사각형의 평면 형태일 수 있으나, 이에 한정되지 않는다. 제1 발광 영역(RE)들, 제2 발광 영역(GE1)들, 제3 발광 영역(BE)들, 및 제4 발광 영역(GE2)들 각각은 사각형 이외의 다른 다각형, 원형, 또는 타원형의 평면 형태를 가질 수 있다. 또한, 도 5 내지 도 8에서는 제3 발광 영역(BE)의 면적이 가장 크고, 제2 발광 영역(GE1)의 면적과 제4 발광 영역(GE2)의 면적이 가장 작은 것을 예시하였으나, 이에 한정되지 않는다.
하나의 제1 발광 영역(RE), 하나의 제2 발광 영역(GE1), 하나의 제3 발광 영역(BE), 및 하나의 제4 발광 영역(GE2)은 백색 계조를 표현하기 위한 하나의 화소 발광 그룹(EG)으로 정의될 수 있다. 즉, 하나의 제1 발광 영역(RE)에서 발광된 광, 하나의 제2 발광 영역(GE1)들에서 발광된 광, 하나의 제3 발광 영역(BE), 및 하나의 제4 발광 영역(GE2)에서 발광된 광의 조합에 의해 백색 계조가 표현될 수 있다.
제1 발광 영역(RE)은 제1 서브 화소에 포함되고, 제2 발광 영역(GE1)은 제2 서브 화소에 포함되며, 제3 발광 영역(BE)은 제3 서브 화소에 포함되고, 제4 발광 영역(GE2)은 제4 서브 화소에 포함될 수 있다. 제1 서브 화소, 제2 서브 화소, 제3 서브 화소, 및 제4 서브 화소는 하나의 화소로 정의될 수 있다. 제1 서브 화소, 제2 서브 화소, 제3 서브 화소, 및 제4 서브 화소에 대한 설명은 도 8을 결부하여 후술한다.
제2 발광 영역(GE1)들과 제4 발광 영역(GE2)들은 홀수 행들에 배치될 수 있다. 제2 발광 영역(GE1)들과 제4 발광 영역(GE2)들은 홀수 행들 각각에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 제2 발광 영역(GE1)들과 제4 발광 영역(GE2)들은 홀수 행들 각각에서 교대로 배치될 수 있다. 제4 발광 영역(GE2)들 각각은 제4 방향(DR4)의 장변과 제5 방향(DR5)의 단변을 갖는 반면에, 제2 발광 영역(GE1)들 각각은 제5 방향(DR5)의 장변과 제4 방향(DR4)의 단변을 가질 수 있다. 제4 방향(DR4)은 제1 방향(X축 방향)과 제2 방향(Y축 방향) 사이의 방향이고, 제5 방향(DR5)은 제4 방향(DR4)과 교차하는 방향일 수 있다.
제1 발광 영역(RE)들과 제3 발광 영역(BE)들은 짝수 행들에 배치될 수 있다. 제1 발광 영역(RE)들과 제3 발광 영역(BE)들은 짝수 행들 각각에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 제1 발광 영역(RE)들과 제3 발광 영역(BE)들은 짝수 행들 각각에서 교대로 배치될 수 있다. 제1 발광 영역(RE)들과 제3 발광 영역(BE)들 각각은 마름모의 평면 형태일 수 있다. 이 경우, 제1 발광 영역(RE)들과 제3 발광 영역(BE)들 각각은 제4 방향(DR4)으로 나란한 변들과 제5 방향(DR5)으로 나란한 변들을 포함할 수 있다.
제2 발광 영역(GE1)들과 제4 발광 영역(GE2)들은 짝수 열들에 배치될 수 있다. 제2 발광 영역(GE1)들과 제4 발광 영역(GE2)들은 짝수 열들 각각에서 제2 방향(Y축 방향)으로 나란하게 배치될 수 있다. 제2 발광 영역(GE1)들과 제4 발광 영역(GE2)들은 짝수 열들 각각에서 교대로 배치될 수 있다.
제1 발광 영역(RE)들과 제3 발광 영역(BE)들은 홀수 열들에 배치될 수 있다. 제1 발광 영역(RE)들과 제3 발광 영역(BE)들은 홀수 열들 각각에서 제2 방향(Y축 방향)으로 나란하게 배치될 수 있다. 제1 발광 영역(RE)들과 제3 발광 영역(BE)들은 홀수 열들 각각에서 교대로 배치될 수 있다.
터치 전극(SE)은 평면 상 메쉬 구조 또는 그물망 구조를 가질 수 있다. 터치 전극(SE)은 발광 영역들(RE, GE1, BE, GE2) 사이에 배치될 수 있다. 터치 전극(SE)은 제4 방향(DR4)과 제5 방향(DR5)으로 연장될 수 있다. 터치 전극(SE)이 평면 상 메쉬 구조 또는 그물망 구조를 가지므로, 발광 영역들(RE, GE1, BE, GE2)은 터치 전극(SE)과 중첩하지 않을 수 있다. 그러므로, 발광 영역들(RE, GE1, BE, GE2)로부터 발광된 광이 터치 전극(SE)에 의해 가려짐으로써, 광의 휘도가 감소되는 것을 방지할 수 있다.
도 6은 일 실시예에 따른 표시 패널의 서브 표시 영역을 보여주는 레이 아웃도이다.
도 6을 참조하면, 서브 표시 영역(SDA)은 광을 발광하는 발광 영역들(RE, GE1, BE, GE2)을 갖는 화소 영역(PXA)들과 광을 투과시키는 투과 영역(TA)들을 포함할 수 있다.
투과 영역(TA)은 화소 영역(PXA)과 인접하게 배치될 수 있다. 화소 영역(PXA)들과 투과 영역(TA)들은 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 화소 영역(PXA)들과 투과 영역(TA)들은 제1 방향(X축 방향)에서 교대로 배치될 수 있다. 또한, 화소 영역(PXA)들과 투과 영역(TA)들은 제2 방향(Y축 방향)으로 나란하게 배치될 수 있다. 화소 영역(PXA)들과 투과 영역(TA)들은 제2 방향(Y축 방향)에서 교대로 배치될 수 있다.
투과 영역(TA)들로 인해, 서브 표시 영역(SDA)에서 단위 면적당 발광 영역들(RE, GE1, BE, GE2)의 개수는 메인 표시 영역(MDA)에서 단위 면적당 발광 영역들(RE, GE1, BE, GE2)의 개수보다 작을 수 있다. 또한, 투과 영역(TA)들로 인해, 서브 표시 영역(SDA)의 면적 대비 서브 표시 영역(SDA)의 발광 영역들(RE, GE1, BE, GE2)의 면적의 비율은 메인 표시 영역(MDA)의 면적 대비 메인 표시 영역(MDA)의 발광 영역들(RE, GE1, BE, GE2)의 면적의 비율보다 작을 수 있다. 화소 영역(PXA)들 각각은 I(I는 양의 정수) 개의 화소 발광 그룹(EG)들을 포함할 수 있다. 예를 들어, 화소 영역(PXA)들 각각은 4 개의 화소 발광 그룹(EG)들을 포함할 수 있다. 이 경우, 화소 영역(PXA)들 각각에서 제1 방향(X축 방향)으로 2 개의 화소 발광 그룹(EG)들이 배열되고, 제2 방향(Y축 방향)으로 2 개의 화소 발광 그룹(EG)들이 배열될 수 있다. 화소 발광 그룹(EG)들 각각의 발광 영역들(RE, GE1, BE, GE2)은 도 5를 결부하여 설명한 바와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
투과 영역(TA)은 표시 패널(300)로 입사되는 광을 통과시키는 영역이다. 투과 영역(TA)은 발광 영역들(RE, GE1, BE, GE2)을 포함하지 않는다. 도 6 및 도 7과 같이 투과 영역(TA)에는 터치 전극(SE)들은 제거되며, 인접한 화소 영역(PXA)들에 배치된 터치 전극(SE)들을 연결하기 위한 터치 연결 패턴(TCP)이 배치될 수 있다.
투과 영역(TA)은 화소 영역(PXA)들에 의해 둘러싸일 수 있다. 투과 영역(TA)의 면적은 I 개의 화소 발광 그룹(EG)들이 배치되는 영역의 면적과 실질적으로 동일할 수 있다. 예를 들어, 투과 영역(TA)의 면적은 도 6과 같이 4 개의 화소 발광 그룹(EG)들이 배치되는 영역의 면적과 동일할 수 있다. 이 경우, 서브 표시 영역(SDA)에서 발광 영역들(RE, GE1, BE, GE2)의 개수는 메인 표시 영역(MDA)에서 발광 영역들(RE, GE1, BE, GE2)의 개수의 1/2일 수 있다.
또는, 투과 영역(TA)의 광 투과도를 높이기 위해, 투과 영역(TA)의 면적은 도 7과 같이 6 개의 화소 발광 그룹(EG)들이 배치되는 영역의 면적과 동일할 수 있다. 이 경우, 서브 표시 영역(SDA)에서 발광 영역들(RE, GE1, BE, GE2)의 개수는 메인 표시 영역(MDA)에서 발광 영역들(RE, GE1, BE, GE2)의 개수의 1/4일 수 있다.
터치 전극(SE)은 평면 상 메쉬 구조 또는 그물망 구조를 가질 수 있다. 터치 전극(SE)은 발광 영역들(RE, GE1, BE, GE2) 사이에 배치될 수 있다. 터치 전극(SE)은 제4 방향(DR4)과 제5 방향(DR5)으로 연장될 수 있다. 터치 전극(SE)이 평면 상 메쉬 구조 또는 그물망 구조를 가지므로, 발광 영역들(RE, GE1, BE, GE2)은 터치 전극(SE)과 중첩하지 않을 수 있다. 그러므로, 발광 영역들(RE, GE1, BE, GE2)로부터 발광된 광이 터치 전극(SE)에 의해 가려짐으로써, 광의 휘도가 감소되는 것을 방지할 수 있다. 또한, 터치 전극(SE)은 투과 영역(TA)에 배치되지 않는다. 그러므로, 투과 영역(TA)을 통과하는 광이 터치 전극(SE)에 의해 차단되는 것을 방지할 수 있다.
도 6에 도시된 실시예에 의하면, 도 2에 도시된 광학 장치들(740, 750, 760, 770)은 투과 영역(TA)들을 포함하는 표시 패널(300)의 서브 표시 영역(SDA)에 배치될 수 있으며, 이 경우 투과 영역(TA)들로 인해 표시 장치(10)의 전면(前面)에서 입사되는 광을 감지할 수 있다.
도 8은 도 6의 화소 영역과 투과 영역을 상세히 보여주는 레이 아웃도이다. 도 8에는 도 6의 A 영역의 확대도가 나타나 있다.
도 8을 참조하면, 화소 영역(PXA)은 적어도 하나의 화소(PX)가 배치되는 영역으로 정의될 수 있다. 화소 영역(PXA)은 적어도 하나의 화소(PX)를 포함할 수 있다. 화소(PX)는 백색 계조를 표현하기 위해 복수의 서브 화소들(SP1, SP2, SP3, SP4)을 포함할 수 있다. 즉, 화소(PX)는 백색 계조를 표현하기 위한 서브 화소들(SP1, SP2, SP3, SP4)의 일 그룹으로 정의될 수 있다. 서브 화소들(SP1, SP2, SP3, SP4) 각각은 계조를 표현할 수 있는 최소 단위로 정의될 수 있다. 예를 들어, 화소(PX)는 도 8과 같이 4 개의 서브 화소들(SP1, SP2, SP3, SP4)을 포함할 수 있으나, 화소(PX)에 포함된 서브 화소들(SP1, SP2, SP3, SP4)의 개수는 이에 한정되지 않는다.
화소(PX)는 제1 내지 제4 서브 화소들(SP1, SP2, SP3, SP4)을 포함할 수 있다. 제1 서브 화소(SP1)는 제1 색의 광을 발광하는 제1 발광 영역(RE)을 포함할 수 있다. 제2 서브 화소(SP2)는 제2 색의 광을 발광하는 제2 발광 영역(GE1)을 포함할 수 있다. 제3 서브 화소(SP3)는 제3 색의 광을 발광하는 제3 발광 영역(BE)을 포함할 수 있다. 제4 서브 화소(SP4)는 제4 색의 광을 발광하는 제4 발광 영역(GE2)을 포함할 수 있다.
구체적으로, 제1 서브 화소(SP1)는 제1 색의 계조를 표현할 수 있는 최소 단위를 가리키며, 이를 위해 도 9와 같이 제1 발광 영역(RE)과 제1 발광 영역(RE)의 제1 발광 전극(171)에 전압 또는 전류를 인가하기 위한 복수의 트랜지스터들(DT, ST1~ST6)을 포함할 수 있다. 제2 서브 화소(SP2)는 제2 색의 계조를 표현할 수 있는 최소 단위를 가리키며, 이를 위해 제2 발광 영역(GE1)과 제2 발광 영역(GE1)의 제1 발광 전극(171)에 전압 또는 전류를 인가하기 위한 복수의 트랜지스터들(DT, ST1~ST6)을 포함할 수 있다. 제3 서브 화소(SP3)는 제3 색의 계조를 표현할 수 있는 최소 단위를 가리키며, 이를 위해 제3 발광 영역(BE)과 제3 발광 영역(BE)의 제1 발광 전극(171)에 전압 또는 전류를 인가하기 위한 복수의 트랜지스터들(DT, ST1~ST6)을 포함할 수 있다. 제4 서브 화소(SP4)는 제4 색의 계조를 표현할 수 있는 최소 단위를 가리키며, 이를 위해 제4 발광 영역(GE2)과 제4 발광 영역(GE2)의 제1 발광 전극(171)에 전압 또는 전류를 인가하기 위한 복수의 트랜지스터들(DT, ST1~ST6)을 포함할 수 있다.
이하에서는, 도 9를 결부하여 제1 서브 화소(SP)에 대하여 상세하게 설명한다. 한편, 제2 서브 화소(SP2), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4)는 제1 발광 전극(171)의 형태를 제외하고는 도 9와 실질적으로 동일할 수 있다.
도 9는 도 8의 제1 서브 화소를 상세히 보여주는 레이 아웃도이다.
도 9를 참조하면, 제1 서브 화소(SP1)는 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(ST1~ST6), 및 제1 커패시터(C1)를 포함할 수 있다.
구동 트랜지스터(DT)는 액티브층(DT_ACT), 게이트 전극(DT_G), 제1 전극(DT_S), 및 제2 전극(DT_D)을 포함할 수 있다. 구동 트랜지스터(DT)의 액티브층(DT_ACT)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 중첩할 수 있다. 구동 트랜지스터(DT)의 게이트 전극(DT_G)은 제1 콘택홀(CNT1)을 통해 제1 연결 전극(BE1)과 접속될 수 있다. 제1 연결 전극(BE1)은 제2 콘택홀(CNT2)을 통해 제1-1 트랜지스터(ST1-1)의 제1 전극(S1) 및 제3-2 트랜지스터(ST3-2)의 드레인 전극(D3-2)에 접속될 수 있다. 제1 연결 전극(BE1)은 제k 스캔 라인(Sk)과 교차할 수 있다. 구동 트랜지스터(DT)의 제1 전극(DT_S)은 제2 트랜지스터(ST2)의 제1 전극(S2)에 접속될 수 있다. 구동 트랜지스터(DT)의 제2 전극(DT_D)은 제3-1 트랜지스터(ST3-1)의 제1 전극(S3-1)과 제5 트랜지스터(ST5)의 제1 전극(S5)에 접속될 수 있다.
제1 트랜지스터(ST1)는 듀얼 트랜지스터로 형성될 수 있다. 제1 트랜지스터(ST1)는 제1-1 트랜지스터(ST1-1)와 제1-2 트랜지스터(ST1-2)를 포함할 수 있다.
제1-1 트랜지스터(ST1-1)는 액티브층(ACT1-1), 게이트 전극(G1-1), 제1 전극(S1-1), 및 제2 전극(D1-1)을 포함할 수 있다. 제1-1 트랜지스터(ST1-1)의 게이트 전극(G1-1)은 제k-1 스캔 라인(Sk-1)의 일 부분으로, 제1-1 트랜지스터(ST1-1)의 액티브층(ACT1-1)과 제k-1 스캔 라인(Sk-1)의 중첩 영역일 수 있다. 제1-1 트랜지스터(ST1-1)의 제1 전극(S1-1)은 제2 콘택홀(CNT2)을 통해 구동 트랜지스터(DT)의 제1 연결 전극(BE1)에 접속될 수 있다. 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1)은 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2)에 접속될 수 있다.
제1-2 트랜지스터(ST1-2)는 액티브층(ACT1-2), 게이트 전극(G1-2), 제1 전극(S1-2), 및 제2 전극(D1-2)을 포함할 수 있다. 제1-2 트랜지스터(ST1-2)의 게이트 전극(G1-2)은 제k-1 스캔 라인(Sk-1)의 일 부분으로, 제1-2 트랜지스터(ST1-2)의 액티브층(ACT1-2)과 제k-1 스캔 라인(Sk-1)의 중첩 영역일 수 있다. 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2)은 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1)에 접속될 수 있다. 제1-2 트랜지스터(ST1-2)의 제2 전극(D1-2)은 제4 콘택홀(CNT4)을 통해 초기화 연결 전극(VIE)에 접속될 수 있다.
제2 트랜지스터(ST2)는 액티브층(ACT2), 게이트 전극(G2), 제1 전극(S2), 및 제2 전극(D2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(G2)은 제k 스캔 라인(Sk)의 일 부분으로, 제2 트랜지스터(ST2)의 액티브층(ACT2)과 제k 스캔 라인(Sk)의 중첩 영역일 수 있다. 제2 트랜지스터(ST2)의 제1 전극(S2)은 구동 트랜지스터(DT)의 제1 전극(DT_S)에 접속될 수 있다. 제2 트랜지스터(ST2)의 제2 전극(D2)은 제3 콘택홀(CNT3)을 통해 제j 데이터 라인(Dj)과 접속될 수 있다.
제3 트랜지스터(ST3)는 듀얼 트랜지스터로 형성될 수 있다. 제3 트랜지스터(ST3)는 제3-1 트랜지스터(ST3-1)와 제3-2 트랜지스터(ST3-2)를 포함할 수 있다.
제3-1 트랜지스터(ST3-1)는 액티브층(ACT3-1), 게이트 전극(G3-1), 제1 전극(S3-1), 및 제2 전극(D3-1)을 포함할 수 있다. 제3-1 트랜지스터(ST3-1)의 게이트 전극(G3-1)은 제k 스캔 라인(Sk)의 일 부분으로, 제3-1 트랜지스터(ST3-1)의 액티브층(ACT3-1)과 제k 스캔 라인(Sk)의 중첩 영역일 수 있다. 제3-1 트랜지스터(ST3-1)의 제1 전극(S3-2)은 구동 트랜지스터(DT)의 제2 전극(DT_D)에 접속될 수 있다. 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)은 제3-2 트랜지스터(ST3-2)의 제1 전극(S3-1)에 접속될 수 있다.
제3-2 트랜지스터(ST3-2)는 액티브층(ACT3-2), 게이트 전극(G3-2), 제1 전극(S3-2), 및 제2 전극(D3-2)을 포함할 수 있다. 제3-2 트랜지스터(ST3-2)의 게이트 전극(G3-2)은 제k 스캔 라인(Sk)의 일 부분으로, 제3-2 트랜지스터(ST3-2)의 액티브층(ACT3-2)과 제k 스캔 라인(Sk)의 중첩 영역일 수 있다. 제3-2 트랜지스터(ST3-2)의 제1 전극(S3-2)은 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)에 접속될 수 있다. 제3-2 트랜지스터(ST3-2)의 제2 전극(D3-2)은 제2 콘택홀(CNT2)을 통해 제1 연결 전극(BE1)에 접속될 수 있다.
제4 트랜지스터(ST4)는 액티브층(ACT4), 게이트 전극(G4), 제1 전극(S4), 및 제2 전극(D4)을 포함할 수 있다. 제4 트랜지스터(ST4)의 게이트 전극(G4)은 제k 발광 라인(Ek)의 일 부분으로, 제4 트랜지스터(ST4)의 액티브층(ACT4)과 제k 발광 라인(Ek)의 중첩 영역일 수 있다. 제4 트랜지스터(ST4)의 제1 전극(S4)은 제7 콘택홀(CNT7)을 통해 제1 커패시터(C1)의 제2 전극(CE12)에 접속될 수 있다. 제4 트랜지스터(ST4)의 제2 전극(D4)은 구동 트랜지스터(DT)의 제1 전극(DT_S)에 접속될 수 있다.
제5 트랜지스터(ST5)는 액티브층(ACT5), 게이트 전극(G5), 제1 전극(S5), 및 제2 전극(D5)을 포함할 수 있다. 제5 트랜지스터(ST5)의 게이트 전극(G5)은 제k 발광 라인(Ek)의 일 부분으로, 제5 트랜지스터(ST5)의 액티브층(ACT5)과 제k 발광 라인(Ek)의 중첩 영역일 수 있다. 제5 트랜지스터(ST5)의 제1 전극(S5)은 구동 트랜지스터(DT)의 제2 전극(DT_D)에 접속될 수 있다. 제5 트랜지스터(ST5)의 제2 전극(D5)은 제6 콘택홀(CNT6)을 통해 발광 소자의 애노드 전극(AND)에 접속될 수 있다.
제6 트랜지스터(ST6)는 액티브층(ACT6), 게이트 전극(G6), 제1 전극(S6), 및 제2 전극(D6)을 포함할 수 있다. 제6 트랜지스터(ST6)의 게이트 전극(G6)은 제k 스캔 라인(Sk)의 일 부분으로, 제6 트랜지스터(ST6)의 액티브층(ACT6)과 제k 스캔 라인(Sk)의 중첩 영역일 수 있다. 제1 애노드 연결 전극(ANDE1)은 제6 콘택홀(CNT6)을 통해 제6 트랜지스터(ST6)의 제1 전극(S4)에 접속될 수 있다. 제2 애노드 연결 전극(ANDE2)은 도 12와 같이 제1 애노드 콘택홀(AND_CNT1)을 통해 제1 애노드 연결 전극(ANDE1)에 접속될 수 있다. 발광 소자의 제1 발광 전극(171)은 도 12와 같이 제2 애노드 콘택홀(AND_CNT2)을 통해 제1 애노드 연결 전극(ANDE)에 접속될 수 있다. 제6 트랜지스터(ST6)의 제2 전극(D6)은 제4 콘택홀(CNT4)을 통해 초기화 연결 전극(VIE)에 접속될 수 있다.
초기화 전압 라인(VIL)은 제5 콘택홀(CNT5)을 통해 초기화 연결 전극(VIE)에 접속되고, 초기화 연결 전극(VIE)은 제4 콘택홀(CNT4)을 통해 제1-2 트랜지스터(ST1-2)의 제2 전극(D3-2)과 제6 트랜지스터(ST6)의 제2 전극(D4)에 접속될 수 있다. 초기화 연결 전극(VIE)은 제k 스캔 라인(Sk)과 교차하도록 배치될 수 있다.
제1 커패시터(C1)의 제1 전극(CE11)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)의 일 부분일 수 있다. 제1 커패시터(C1)의 제2 전극(CE12)은 제8 콘택홀(CNT8)을 통해 제1 구동 전압 라인(VDDL)에 연결되는 수평 구동 전압 라인(HVDDL)의 일 부분일 수 있다. 제1 전극(CE11)과 제2 전극(CE12)은 서로 중첩할 수 있다.
도 10은 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 11은 도 9의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 10에서는 설명의 편의를 위해 제1 발광 전극(171)과 전기적으로 연결되는 제5 트랜지스터(ST5)의 액티브층(ACT5), 게이트 전극(G5), 소스 전극(S5), 및 드레인 전극(D5)만을 예시하였다.
도 10 및 도 11을 참조하면, 제1 기판(SUB1) 상에는 제1 버퍼막(BF1)이 배치되고, 제1 버퍼막(BF1) 상에는 제2 기판(SUB2)이 배치되며, 제2 기판(SUB2) 상에는 제2 버퍼막(BF2)이 배치될 수 있다. 제2 버퍼막(BF2) 상에는 박막 트랜지스터층(TFTL), 발광 소자층(EML), 봉지층(TFE), 및 터치 전극층(SENL)이 순차적으로 배치될 수 있다.
제1 기판(SUB1)과 제2 기판(SUB2) 각각은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(SUB1)과 제2 기판(SUB2)은 폴리이미드(polyimide)를 포함할 수 있다. 제1 기판(SUB1)과 제2 기판(SUB2) 각각은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
제1 버퍼막(BF1)과 제2 버퍼막(BF2) 각각은 투습에 취약한 제1 기판(SUB1)과 제2 기판(SUB2)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 박막 트랜지스터들과 발광 소자층(EML)의 발광층(172)을 보호하기 위한 막이다. 제1 버퍼막(BF1)과 제2 버퍼막(BF2) 각각은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 제1 버퍼막(BF1)과 제2 버퍼막(BF2) 각각은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제2 기판(SUB2) 상에는 차광층(BML)이 배치될 수 있다. 차광층(BML)은 구동 트랜지스터(DT)의 액티브층(DT_ACT)에 광이 입사되는 경우 누설 전류가 발생하는 것을 방지하기 위해 구동 트랜지스터(DT)의 액티브층(DT_ACT)과 중첩하여 배치될 수 있다. 도 10 및 도 11에서는 차광층(BML)이 구동 트랜지스터(DT)의 액티브층(DT_ACT)과 중첩하는 것만을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 차광층(BML)은 구동 트랜지스터(DT)의 액티브층(DT_ACT)뿐만 아니라, 제1 내지 제6 트랜지스터들(ST1~ST6)의 액티브층들(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6)과 중첩할 수 있다. 차광층(BML)은 제2 버퍼막(BF2)에 의해 덮일 수 있다. 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
박막 트랜지스터층(TFTL)은 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 제1 소스 금속층(DTL1), 제2 소스 금속층(DTL2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 및 제2 평탄화막(180)을 포함한다.
제2 버퍼막(BF2) 상에는 액티브층(ACT)이 형성될 수 있다. 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 액티브층(ACT)이 다결정 실리콘으로 이루어지는 경우, 이온 도핑된 액티브층(ACT)은 도전성을 가질 수 있다. 이로 인해, 액티브층(ACT)은 제1 및 제2 서브 화소들(SP1, SP2)의 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1~ST6)의 액티브층들(DT_ACT, ACT1, ACT2, ACT3, ACT4, ACT5, ACT6) 뿐만 아니라 소스 전극들(DT_S, S1, S2-1, S2-2, S3-1, S3-2, S4, S5, S6)과 드레인 전극들(DT_D, D1, D2-1, D2-2, D3-1, D3-2, D4, D5, D6)을 포함할 수 있다.
액티브층(ACT) 상에는 게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 제1 게이트층(GTL1)이 형성될 수 있다. 제1 게이트층(GTL1)은 제1 및 제2 서브 화소들(SP1, SP2)의 구동 트랜지스터(DT)의 게이트 전극(DT_G) 및 제1 내지 제6 트랜지스터들(ST1~ST6)의 게이트 전극들(G1~G6)뿐만 아니라, 스캔 라인(SL)들과 발광 라인(ECL)들을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트층(GTL1) 상에는 제1 층간 절연막(141)이 형성될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트층(GTL2)이 형성될 수 있다. 제2 게이트층(GTL2)은 초기화 전압 라인(VIL)과 제1 커패시터(C1)의 제2 전극(CE12)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트층(GTL2) 상에는 제2 층간 절연막(142)이 형성될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에는 제1 소스 금속층(DTL1)이 형성될 수 있다. 제1 소스 금속층(DTL1)은 데이터 라인(DL)들, 제1 구동 전압 라인(VDDL)들, 제1 연결 전극(BE1), 제1 애노드 연결 전극(ANDE1), 및 초기화 연결 전극(VIE)을 포함할 수 있다. 제1 소스 금속층(DTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 소스 금속층(DTL1) 상에는 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 및 제1 소스 금속층(DTL1)으로 인한 단차를 평탄하게 하기 위한 제1 평탄화막(160)이 형성될 수 있다. 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 소스 금속층(DTL1)과 제1 평탄화막(160) 사이에는 보호막(150)이 추가로 형성될 수 있다. 보호막(150)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 평탄화막(160) 상에는 제2 소스 금속층(DTL2)이 형성될 수 있다. 제2 소스 금속층(DTL2)은 제2 애노드 연결 전극(ANDE2)을 포함할 수 있다. 제2 소스 금속층(DTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 소스 금속층(DTL2) 상에는 제2 평탄화막(180)이 형성될 수 있다. 제2 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 및 제2 서브 화소들(SP1, SP2)의 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1~ST6)은 게이트 전극이 액티브층의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 및 제2 서브 화소들(SP1, SP2)의 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1~ST6)은 게이트 전극이 액티브층의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극이 액티브층의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
제1 콘택홀(CNT1)은 도 11과 같이 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 구동 트랜지스터(DT)의 게이트 전극(DT_G)을 노출하는 홀일 수 있다. 제1 연결 전극(BE1)은 제1 콘택홀(CNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DT_G)에 접속될 수 있다.
제2 콘택홀(CNT2)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제1-1 트랜지스터(ST1-1)의 제1 전극(S1-1)과 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)을 노출하는 홀일 수 있다. 제2 연결 전극(BE2)은 제2 콘택홀(CNT2)을 통해 제1-1 트랜지스터(ST1-1)의 제1 전극(S1-1)과 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)에 접속될 수 있다.
제3 콘택홀(CNT3)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제2 트랜지스터(ST2)의 제1 전극(S2)을 노출하는 홀일 수 있다. 제j 데이터 라인(Dj)은 제3 콘택홀(CNT3)을 통해 제2 트랜지스터(ST2)의 제1 전극(S2)에 접속될 수 있다.
제4 콘택홀(CNT4)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제1 트랜지스터(ST1)의 제2 전극(D1)과 제4 트랜지스터(ST4)의 제2 전극(D4)을 노출하는 홀일 수 있다. 초기화 연결 전극(VIE)은 제4 콘택홀(CNT4)을 통해 제1-2 트랜지스터(ST1-2)의 제1-2 전극(D1-2)과 제4 트랜지스터(ST4)의 제2 전극(D4)에 접속될 수 있다.
제5 콘택홀(CNT5)은 제2 층간 절연막(142)을 관통하여 초기화 전압 라인(VIL)을 노출하는 홀일 수 있다. 초기화 연결 전극(VIE)은 제5 콘택홀(CNT5)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다.
제6 콘택홀(CNT6)은 도 11과 같이 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제5 트랜지스터(ST5)의 제2 전극(D5)을 노출하는 홀일 수 있다. 애노드 연결 전극(ANDE)은 제6 콘택홀(CNT6)을 통해 제5 트랜지스터(ST5)의 제2 전극(D5)에 접속될 수 있다.
제7 콘택홀(CNT7)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제4 트랜지스터(ST4)의 제1 전극(S4)을 노출하는 홀일 수 있다. 제1 구동 전압 라인(VDDL)은 제7 콘택홀(CNT7)을 통해 제4 트랜지스터(ST4)의 제1 전극(S4)에 접속될 수 있다.
제8 콘택홀(CNT8)은 제2 층간 절연막(142)을 관통하여 수평 구동 전압 라인(HVDDL)을 노출하는 홀일 수 있다. 제1 구동 전압 라인(VDDL1)은 제8 콘택홀(CNT8)을 통해 수평 구동 전압 라인(HVDDL)에 접속될 수 있다.
제1 애노드 콘택홀(AND_CNT1)은 도 11과 같이 보호막(150)과 제1 평탄화막(160)을 관통하여 제1 애노드 연결 전극(ANDE1)을 노출하는 홀일 수 있다.
제2 애노드 콘택홀(AND_CNT2)은 도 11과 같이 제2 평탄화막(180)을 관통하여 제2 애노드 연결 전극(ANDE2)을 노출하는 홀일 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 형성된다. 발광 소자층(EML)은 발광 소자(170)들과 뱅크(190)를 포함한다.
발광 소자(170)들과 뱅크(190)는 평탄화막(160) 상에 형성된다. 발광 소자(170)들 각각은 제1 발광 전극(171), 발광층(172), 및 제2 발광 전극(173)을 포함할 수 있다.
제1 발광 전극(171)은 제2 평탄화막(180) 상에 형성될 수 있다. 제1 발광 전극(171)은 제2 평탄화막(180)을 관통하는 제2 애노드 콘택홀(AND_CNT2)을 통해 제2 애노드 연결 전극(ANDE2)에 접속될 수 있다.
발광층(172)을 기준으로 제2 발광 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 발광 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(190)는 발광 영역들(RE, GE1, BE, GE2)을 정의하는 역할을 하기 위해 제2 평탄화막(180) 상에서 제1 발광 전극(171)을 구획하도록 형성될 수 있다. 뱅크(190)는 제1 발광 전극(171)의 가장자리를 덮도록 형성될 수 있다. 뱅크(190)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
발광 영역들(RE, GE1, BE, GE2) 각각은 제1 발광 전극(171), 발광층(172), 및 제2 발광 전극(173)이 순차적으로 적층되어 제1 발광 전극(171)으로부터의 정공과 제2 발광 전극(173)으로부터의 전자가 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다.
제1 발광 전극(171)과 뱅크(190) 상에는 발광층(172)이 형성된다. 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
제2 발광 전극(173)은 발광층(172) 상에 형성된다. 제2 발광 전극(173)은 발광층(172)을 덮도록 형성될 수 있다. 제2 발광 전극(173)은 서브 화소들(SP1, SP2, SP3)에 공통적으로 형성되는 공통층일 수 있다. 제2 발광 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 발광 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 발광 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자층(EML) 상에는 봉지층(TFE)이 형성될 수 있다. 봉지층(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다. 예를 들어, 봉지층(TFE)은 제1 무기막(TFE1), 유기막(TFE2), 및 제2 무기막(TFE3)을 포함할 수 있다.
제1 무기막(TFE1)은 제2 발광 전극(173) 상에 배치되고, 유기막(TFE2)은 제1 무기막(TFE1) 상에 배치되며, 제2 무기막(TFE3)은 유기막(TFE2) 상에 배치될 수 있다. 제1 무기막(TFE1)과 제2 무기막(TFE3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 유기막(TFE2)은 모노머(monomer, 단량체)일 수 있다.
봉지층(TFEL) 상에는 터치 전극층(SENL)이 배치된다. 센서 전극층(SENL)은 제3 버퍼막(BF3), 터치 전극(SE)들, 및 터치 절연막(TINS)을 포함한다.
봉지층(TFEL) 상에는 제3 버퍼막(BF3)이 배치될 수 있다. 제3 버퍼막(BF3)은 절연 및 광학적 기능을 갖는 층일 수 있다. 제3 버퍼막(BF3)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제3 버퍼막(BF3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 제3 버퍼막(BF3)은 연성 재료를 이용한 라미네이션 공정, 솔루션 형태의 재료를 이용한 스핀 코팅, 슬릿 다이 코팅 등의 공정, 또는 증착 공정으로 형성될 수 있다. 제3 버퍼막(BF3)은 생략될 수 있다.
제3 버퍼막(BF3) 상에는 터치 절연막(TINS)이 배치될 수 있다. 터치 절연막(TINS)은 절연 및 광학적 기능을 갖는 층일 수 있다. 터치 절연막(TINS)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 또는, 터치 절연막(TINS)은 유기막, 예를 들어 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin)로 형성될 수 있다. 터치 절연막(TINS)은 연성 재료를 이용한 라미네이션 공정, 솔루션 형태의 재료를 이용한 스핀 코팅, 슬릿 다이 코팅 등의 공정, 또는 증착 공정으로 형성될 수 있다.
터치 절연막(TNIS) 상에는 터치 전극(SE)들이 배치될 수 있다. 터치 전극(SE)들은 발광 영역들(RE, GE1, BE, GE2) 및 투과 영역(TA)과 중첩하지 않는다. 즉, 터치 전극(SE)들은 발광 영역들(RE, GE1, BE, GE2) 및 투과 영역(TA)에 배치되지 않는다. 터치 전극(SE)들은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
투과 영역(TA)은 광을 투과시키기 위해 박막 트랜지스터층(TFTL)의 금속층, 발광 소자층(EML)의 금속층, 및 센서 전극층(SENL)의 금속층이 배치되지 않는 영역일 수 있다. 그러므로, 투과 영역(TA)은 제1 기판(SUB1), 제1 버퍼막(BF1), 제2 기판(SUB2), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 무기막(TFE1), 유기막(TFE2), 및 제2 무기막(TFE3)를 포함할 수 있다.
투과 영역(TA)은 투과 홀(TH)을 포함할 수 있다. 투과 홀(TH)은 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하여 박막 트랜지스터층(TFTL)의 제2 층간 절연막(142)을 노출하는 홀일 수 있다. 투과 홀(TH)에는 봉지층(TFE)이 채워질 수 있다. 예를 들어, 투과 홀(TH)에는 제1 무기막(TFE1)과 유기막(TFE2)이 채워질 수 있다. 이로 인해, 투과 영역(TA)에서 제1 무기막(TFE1)과 제2 층간 절연막(142)은 서로 접촉할 수 있다. 또한, 투과 영역(TA)의 투과 홀(TH)에 유기막(TFE2)이 채워지므로, 투과 영역(TA)에서 유기막(TFE2)의 최대 두께는 화소 영역(PXA)에서 유기막(TFE2)의 최대 두께보다 클 수 있다.
한편, 폴리이미드는 단파장의 광, 즉 청색 계열의 광의 흡수율이 높기 때문에, 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)가 폴리이미드로 형성되는 경우, 단파장의 광을 흡수할 수 있다. 그러므로, 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)가 투과 영역(TA)에 배치되는 경우, 광학 장치들(740, 750, 760, 770)에 의해 감지되는 광에서 단파장의 광의 강도는 매우 낮을 수 있다.
도 10과 같이, 투과 영역(TA)은 폴리이미드로 형성되는 적어도 하나의 유기막, 예를 들어 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하는 투과 홀(TH)을 포함하므로, 투과 영역(TA)을 통해 광학 장치들(740, 750, 760, 770)에 입사되는 광 중에서 단파장의 광이 적어도 하나의 유기막에서 흡수되는 것을 방지할 수 있다.
한편, 도 10에서는 제2 발광 전극(173)이 투과 홀(TH)의 측면에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제2 발광 전극(173)은 투과 홀(TH)의 측면에 배치되지 않고, 뱅크(190)의 상부에만 배치될 수 있다. 즉, 제2 발광 전극(173)은 투과 홀(TH)에서 제2 층간 절연막(142)의 상면, 제1 평탄화막(160)의 측면, 제2 평탄화막(180)의 측면, 및 뱅크(190)의 측면에 배치되지 않을 수 있다.도 12는 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 12의 실시예는 투과 영역(TA)의 투과 홀(TH)이 제2 층간 절연막(142), 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하여 제1 층간 절연막(141)을 노출하는 것에서 도 10의 실시예와 차이점이 있다.
도 12를 참조하면, 투과 영역(TA)은 제1 기판(SUB1), 제1 버퍼막(BF1), 제2 기판(SUB2), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 제1 무기막(TFE1), 유기막(TFE2), 및 제2 무기막(TFE3)를 포함할 수 있다. 투과 영역(TA)에서 제1 무기막(TFE1)과 제1 층간 절연막(141)은 서로 접촉할 수 있다.
제2 층간 절연막(142)이 굴절률이 서로 다른 복수의 무기막을 포함하는 경우, 복수의 무기막의 굴절률 차이로 인하여 제2 층간 절연막(142)을 통과하는 광의 투과율이 낮아질 수 있다. 예를 들어, 제2 층간 절연막(142)이 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함하는 경우, 실리콘 나이트라이드층과 실리콘 옥사이드층의 굴절률 차이로 인하여 제2 층간 절연막(142)을 통과하는 광의 투과율이 낮아질 수 있다.
또는, 제2 층간 절연막(142)이 제1 층간 절연막(141)과 다른 단일의 무기막인 경우, 제1 층간 절연막(141)과 제2 층간 절연막(142)의 굴절률 차이로 인하여 제2 층간 절연막(142)을 통과하는 광의 투과율이 낮아질 수 있다. 예를 들어, 제1 층간 절연막(141)과 제2 층간 절연막(142) 중 어느 하나가 실리콘 나이트라이드층이고, 다른 하나가 실리콘 옥사이드층인 경우, 실리콘 나이트라이드층과 실리콘 옥사이드층의 굴절률 차이로 인하여 제2 층간 절연막(142)을 통과하는 광의 투과율이 낮아질 수 있다.
도 12와 같이, 투과 영역(TA)이 제2 층간 절연막(142), 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하는 투과 홀(TH)을 포함하므로, 제2 층간 절연막(142)에 의해 투과 영역(TA)을 통과하는 광의 투과율이 낮아지는 것을 방지할 수 있다.
한편, 도 12에서는 제2 발광 전극(173)이 투과 홀(TH)의 측면에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제2 발광 전극(173)은 투과 홀(TH)의 측면에 배치되지 않고, 뱅크(190)의 상부에만 배치될 수 있다. 즉, 제2 발광 전극(173)은 투과 홀(TH)에서 제1 층간 절연막(141)의 상면, 제2 층간 절연막(142)의 측면, 제1 평탄화막(160)의 측면, 제2 평탄화막(180)의 측면, 및 뱅크(190)의 측면에 배치되지 않을 수 있다.
도 13은 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 13의 실시예는 투과 영역(TA)의 투과 홀(TH)이 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하여 게이트 절연막(130)을 노출하는 것에서 도 12의 실시예와 차이점이 있다.
도 13을 참조하면, 투과 영역(TA)은 제1 기판(SUB1), 제1 버퍼막(BF1), 제2 기판(SUB2), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 무기막(TFE1), 유기막(TFE2), 및 제2 무기막(TFE3)를 포함할 수 있다. 투과 영역(TA)에서 제1 무기막(TFE1)과 게이트 절연막(130)은 서로 접촉할 수 있다.
제1 층간 절연막(141)이 굴절률이 서로 다른 복수의 무기막을 포함하는 경우, 복수의 무기막의 굴절률 차이로 인하여 제1 층간 절연막(141)을 통과하는 광의 투과율이 낮아질 수 있다. 예를 들어, 제1 층간 절연막(141)이 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함하는 경우, 실리콘 나이트라이드층과 실리콘 옥사이드층의 굴절률 차이로 인하여 제1 층간 절연막(141)을 통과하는 광의 투과율이 낮아질 수 있다.
또는, 제1 층간 절연막(141)이 게이트 절연막(130)과 다른 단일의 무기막인 경우, 제1 층간 절연막(141)과 게이트 절연막(130)의 굴절률 차이로 인하여 제1 층간 절연막(141)을 통과하는 광의 투과율이 낮아질 수 있다. 예를 들어, 제1 층간 절연막(141)과 게이트 절연막(130) 중 어느 하나가 실리콘 나이트라이드층이고, 다른 하나가 실리콘 옥사이드층인 경우, 실리콘 나이트라이드층과 실리콘 옥사이드층의 굴절률 차이로 인하여 제1 층간 절연막(141)을 통과하는 광의 투과율이 낮아질 수 있다.
도 13과 같이, 투과 영역(TA)이 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하는 투과 홀(TH)을 포함하므로, 제2 층간 절연막(142)뿐만 아니라 제1 층간 절연막(141)에 의해 투과 영역(TA)을 통과하는 광의 투과율이 낮아지는 것을 방지할 수 있다.
한편, 도 13에서는 제2 발광 전극(173)이 투과 홀(TH)의 측면에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제2 발광 전극(173)은 투과 홀(TH)의 측면에 배치되지 않고, 뱅크(190)의 상부에만 배치될 수 있다. 즉, 제2 발광 전극(173)은 투과 홀(TH)에서 게이트 절연막(130)의 상면, 제1 층간 절연막(141)의 측면, 제2 층간 절연막(142)의 측면, 제1 평탄화막(160)의 측면, 제2 평탄화막(180)의 측면, 및 뱅크(190)의 측면에 배치되지 않을 수 있다.
도 14는 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 14의 실시예는 투과 영역(TA)의 투과 홀(TH)이 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하여 게이트 절연막(130)을 노출하는 것에서 도 13의 실시예와 차이점이 있다.
도 14를 참조하면, 투과 영역(TA)은 제1 기판(SUB1), 제1 버퍼막(BF1), 제2 기판(SUB2), 제2 버퍼막(BF2), 제1 무기막(TFE1), 유기막(TFE2), 및 제2 무기막(TFE3)를 포함할 수 있다. 투과 영역(TA)에서 제1 무기막(TFE1)과 제2 버퍼막(BF2)은 서로 접촉할 수 있다.
게이트 절연막(130)이 제2 버퍼막(BF2)과 다른 단일의 무기막인 경우, 게이트 절연막(130)과 제2 버퍼막(BF2)의 굴절률 차이로 인하여 게이트 절연막(130)을 통과하는 광의 투과율이 낮아질 수 있다. 예를 들어, 게이트 절연막(130)이 제2 버퍼막(BF2) 중 어느 하나가 실리콘 나이트라이드층이고, 다른 하나가 실리콘 옥사이드층인 경우, 실리콘 나이트라이드층과 실리콘 옥사이드층의 굴절률 차이로 인하여 게이트 절연막(130)을 통과하는 광의 투과율이 낮아질 수 있다.
도 14와 같이, 투과 영역(TA)이 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하는 투과 홀(TH)을 포함하므로, 제1 층간 절연막(141)과 제2 층간 절연막(142)뿐만 아니라 게이트 절연막(130)에 의해 투과 영역(TA)을 통과하는 광의 투과율이 낮아지는 것을 방지할 수 있다.
한편, 도 14에서는 제2 발광 전극(173)이 투과 홀(TH)의 측면에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제2 발광 전극(173)은 투과 홀(TH)의 측면에 배치되지 않고, 뱅크(190)의 상부에만 배치될 수 있다. 즉, 제2 발광 전극(173)은 투과 홀(TH)에서 제2 버퍼막(BF2)의 상면, 게이트 절연막(130)의 측면, 제1 층간 절연막(141)의 측면, 제2 층간 절연막(142)의 측면, 제1 평탄화막(160)의 측면, 제2 평탄화막(180)의 측면, 및 뱅크(190)의 측면에 배치되지 않을 수 있다.
도 15는 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 15의 실시예는 투과 영역(TA)의 투과 홀(TH)이 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하여 제2 기판(SUB2)을 노출하는 것에서 도 14의 실시예와 차이점이 있다.
도 15를 참조하면, 투과 영역(TA)은 제1 기판(SUB1), 제1 버퍼막(BF1), 제2 기판(SUB2), 제1 무기막(TFE1), 유기막(TFE2), 및 제2 무기막(TFE3)를 포함할 수 있다. 투과 영역(TA)에서 제1 무기막(TFE1)과 제2 기판(SUB2)은 서로 접촉할 수 있다.
제2 버퍼막(BF2)이 굴절률이 서로 다른 복수의 무기막을 포함하는 경우, 복수의 무기막의 굴절률 차이로 인하여 제2 버퍼막(BF2)을 통과하는 광의 투과율이 낮아질 수 있다. 예를 들어, 제2 버퍼막(BF2)이 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함하는 경우, 실리콘 나이트라이드층과 실리콘 옥사이드층의 굴절률 차이로 인하여 제2 버퍼막(BF2)을 통과하는 광의 투과율이 낮아질 수 있다.
또는, 제2 버퍼막(BF2)이 단일의 무기막인 경우, 제2 버퍼막(BF2)과 제2 기판(SUB2)의 굴절률 차이로 인하여 제2 버퍼막(BF2)을 통과하는 광의 투과율이 낮아질 수 있다. 예를 들어, 제2 버퍼막(BF2)이 무기막이고, 제2 기판(SUB2)이 유기막인 경우, 무기막과 유기막의 굴절률 차이로 인하여 게이트 절연막(130)을 통과하는 광의 투과율이 낮아질 수 있다.
도 15와 같이, 투과 영역(TA)이 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하는 투과 홀(TH)을 포함하므로, 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)뿐만 아니라 제2 버퍼막(BF2)에 의해 투과 영역(TA)을 통과하는 광의 투과율이 낮아지는 것을 방지할 수 있다.
한편, 도 15에서는 제2 발광 전극(173)이 투과 홀(TH)의 측면에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제2 발광 전극(173)은 투과 홀(TH)의 측면에 배치되지 않고, 뱅크(190)의 상부에만 배치될 수 있다. 즉, 제2 발광 전극(173)은 투과 홀(TH)에서 제2 기판(SUB2)의 상면, 제2 버퍼막(BF2)의 측면, 게이트 절연막(130)의 측면, 제1 층간 절연막(141)의 측면, 제2 층간 절연막(142)의 측면, 제1 평탄화막(160)의 측면, 제2 평탄화막(180)의 측면, 및 뱅크(190)의 측면에 배치되지 않을 수 있다.
도 16은 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 16의 실시예는 투과 영역(TA)의 투과 홀(TH)이 제2 기판(SUB2), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하여 제2 기판(SUB2)을 노출하는 것에서 도 15의 실시예와 차이점이 있다.
도 16을 참조하면, 투과 영역(TA)은 제1 기판(SUB1), 제1 버퍼막(BF1), 제1 무기막(TFE1), 유기막(TFE2), 및 제2 무기막(TFE3)를 포함할 수 있다. 투과 영역(TA)에서 제1 무기막(TFE1)과 제1 버퍼막(BF1)은 서로 접촉할 수 있다.
제2 기판(SUB2)과 제1 버퍼막(BF1)의 굴절률 차이로 인하여 제2 기판(SUB2)을 통과하는 광의 투과율이 낮아질 수 있다. 예를 들어, 제1 버퍼막(BF1)이 무기막이고, 제2 기판(SUB2)이 유기막인 경우, 무기막과 유기막의 굴절률 차이로 인하여 제2 기판(SUB2)을 통과하는 광의 투과율이 낮아질 수 있다.
또한, 폴리이미드는 단파장의 광, 즉 청색 계열의 광의 흡수율이 높기 때문에, 제2 기판(SUB2)이 폴리이미드로 형성되는 경우, 단파장의 광을 흡수할 수 있다. 그러므로, 제2 기판(SUB2)이 투과 영역(TA)에 배치되는 경우, 광학 장치들(740, 750, 760, 770)에 의해 감지되는 광에서 단파장의 광의 강도는 매우 낮을 수 있다.
도 16과 같이, 투과 영역(TA)이 제2 기판(SUB2), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하는 투과 홀(TH)을 포함하므로, 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)뿐만 아니라 제2 기판(SUB2)에 의해 투과 영역(TA)을 통과하는 광의 투과율이 낮아지는 것을 방지할 수 있다. 또한, 투과 영역(TA)을 통해 광학 장치들(740, 750, 760, 770)에 입사되는 광 중에서 단파장의 광이 제2 기판(SUB2)에서 흡수되는 것을 방지할 수 있다.
한편, 도 16에서는 제2 발광 전극(173)이 투과 홀(TH)의 측면에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제2 발광 전극(173)은 투과 홀(TH)의 측면에 배치되지 않고, 뱅크(190)의 상부에만 배치될 수 있다. 즉, 제2 발광 전극(173)은 투과 홀(TH)에서 제1 버퍼막(BF1)의 상면, 제2 기판(SUB2)의 측면, 제2 버퍼막(BF2)의 측면, 게이트 절연막(130)의 측면, 제1 층간 절연막(141)의 측면, 제2 층간 절연막(142)의 측면, 제1 평탄화막(160)의 측면, 제2 평탄화막(180)의 측면, 및 뱅크(190)의 측면에 배치되지 않을 수 있다.
도 17은 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 18은 도 17의 E 영역을 상세히 보여주는 단면도이다.
도 17 및 도 18의 실시예는 투과 영역(TA)의 투과 홀(TH)이 제1 버퍼막(BF1)의 제2 서브 버퍼막(SBF2), 제2 기판(SUB2), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하여 제2 기판(SUB2)을 노출하는 것에서 도 16의 실시예와 차이점이 있다.
도 17 및 도 18을 참조하면, 투과 영역(TA)은 제1 기판(SUB1), 제1 버퍼막(BF1)의 제1 서브 버퍼막(SBF1), 제1 무기막(TFE1), 유기막(TFE2), 및 제2 무기막(TFE3)를 포함할 수 있다. 투과 영역(TA)에서 제1 무기막(TFE1)과 제1 버퍼막(BF1)의 제1 서브 버퍼막(SBF1)은 서로 접촉할 수 있다.
제1 버퍼막(BF1)이 도 18과 같이 굴절률이 서로 다른 제1 서브 버퍼막(SBF1)과 제2 서브 버퍼막(SBF2)을 포함하는 경우, 제1 서브 버퍼막(SBF1)과 제2 서브 버퍼막(SBF2)의 굴절률 차이로 인하여 제1 버퍼막(BF1)을 통과하는 광의 투과율이 낮아질 수 있다. 예를 들어, 제1 버퍼막(BF1)이 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함하는 경우, 실리콘 나이트라이드층과 실리콘 옥사이드층의 굴절률 차이로 인하여 제1 버퍼막(BF1)을 통과하는 광의 투과율이 낮아질 수 있다.
도 17과 같이, 투과 영역(TA)이 제1 버퍼막(BF1)의 제2 서브 버퍼막(SBF2), 제2 기판(SUB2), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제2 평탄화막(180), 및 뱅크(190)를 관통하는 투과 홀(TH)을 포함하므로, 제2 기판(SUB2), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)뿐만 아니라 제1 버퍼막(BF1)에 의해 투과 영역(TA)을 통과하는 광의 투과율이 낮아지는 것을 방지할 수 있다.
한편, 도 17에서는 제2 발광 전극(173)이 투과 홀(TH)의 측면에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제2 발광 전극(173)은 투과 홀(TH)의 측면에 배치되지 않고, 뱅크(190)의 상부에만 배치될 수 있다. 즉, 제2 발광 전극(173)은 투과 홀(TH)에서 제1 서브 버퍼막(SBF1)의 상면, 제2 서브 버퍼막(SBF2)의 측면, 제2 기판(SUB2)의 측면, 제2 버퍼막(BF2)의 측면, 게이트 절연막(130)의 측면, 제1 층간 절연막(141)의 측면, 제2 층간 절연막(142)의 측면, 제1 평탄화막(160)의 측면, 제2 평탄화막(180)의 측면, 및 뱅크(190)의 측면에 배치되지 않을 수 있다.
도 19는 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 19의 실시예는 투과 영역(TA)에서 제2 버퍼막(BF2)이 제2 기판(SUB2)보다 일 방향으로 돌출되는 것에서 도 16의 실시예와 차이점이 있다.
도 19를 참조하면, 제2 버퍼막(BF2)을 마스크로 하여 제2 기판(SUB2)을 과식각(over etch)하는 경우, 투과 영역(TA)에서 제2 버퍼막(BF2)이 제2 기판(SUB2)보다 일 방향, 예를 들어 제2 방향(Y축 방향)으로 돌출될 수 있다. 이때, 제2 버퍼막(BF2)은 무기막이고, 제2 기판(SUB2)은 폴리이미드와 같이 유기막이므로, 제2 기판(SUB2)을 식각하는 식각 물질은 무기막에 반응하지 않고, 유기막에 반응하는 물질일 수 있다. 이 경우, 제2 버퍼막(BF2)은 지붕의 처마와 같이 제2 방향(Y축 방향)에서 제2 기판(SUB2)보다 돌출되며, 하면이 드러난 구조를 가질 수 있다. 그러므로, 투과 홀(TH) 내 제2 방향(Y축 방향)에서 제2 기판(SUB2) 사이의 거리는 제2 버퍼막(BF2) 사이의 거리보다 길 수 있다.
또한, 투과 영역(TA)에서 제2 버퍼막(BF2)이 제2 기판(SUB2)보다 제1 방향(X축 방향)으로 돌출될 수 있다. 이 경우, 제2 버퍼막(BF2)은 지붕의 처마와 같이 제1 방향(X축 방향)에서 제2 기판(SUB2)보다 돌출되며, 하면이 드러난 구조를 가질 수 있다. 그러므로, 투과 홀(TH) 내 제1 방향(X축 방향)에서 제2 기판(SUB2) 사이의 거리는 제2 버퍼막(BF2) 사이의 거리보다 길 수 있다.
제1 무기막(TFE1)이 원자층 증착법(ALD) 또는 화상 기상 증착법(CVD)으로 형성되는 경우, 스텝 커버리지(step coverage) 특성이 우수하다. 스텝 커버리지는 소정의 공정에 의해 형성된 막이 단차가 형성된 부분에서도 끊기지 않고 이어지도록 형성되는 것을 가리킨다. 따라서, 제1 무기막(TFE1)은 투과 홀(TH)에서 제2 기판(SUB2)이 제거되어 드러난 제2 버퍼막(BF2)의 하면에도 형성될 수 있다. 즉, 제1 무기막(TFE1)은 투과 홀(TH)에서 제2 버퍼막(BF2)의 하면, 제2 기판(SUB2)의 측면, 및 제1 버퍼막(BF1)의 상면에 배치될 수 있다.
도 19와 같이, 제2 버퍼막(BF2)이 지붕의 처마와 같이 일 방향에서 제2 기판(SUB2)보다 돌출되며 하면이 드러난 구조를 가짐으로써, 투과 홀(TH)에서 제1 무기막(TFE1)이 제2 버퍼막(BF2)의 하면, 제2 기판(SUB2)의 측면, 및 제1 버퍼막(BF1)의 상면에 배치될 수 있다. 이로 인해, 제2 버퍼막(BF2)과 제1 무기막(TFE1)이 직접 접촉함으로써 봉지 능력을 높일 수 있다.
한편, 도 19에서는 제2 발광 전극(173)이 투과 홀(TH)의 측면에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제2 발광 전극(173)은 투과 홀(TH)의 측면에 배치되지 않고, 뱅크(190)의 상부에만 배치될 수 있다. 즉, 제2 발광 전극(173)은 투과 홀(TH)에서 제1 버퍼막(BF1)의 상면, 제2 기판(SUB2)의 측면, 제2 버퍼막(BF2)의 하면과 측면, 게이트 절연막(130)의 측면, 제1 층간 절연막(141)의 측면, 제2 층간 절연막(142)의 측면, 제1 평탄화막(160)의 측면, 제2 평탄화막(180)의 측면, 및 뱅크(190)의 측면에 배치되지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 커버 윈도우
300: 표시 패널 310: 표시 회로 보드
320: 표시 구동 회로 330: 터치 구동 회로
700: 메인 회로 보드 740: 근접 센서
750: 조도 센서 760: 홍채 센서
770: 전면 카메라 900: 하부 커버

Claims (24)

  1. 화소 영역과 투과 영역이 정의되는 제1 기판;
    상기 제1 기판 상에 배치되는 박막 트랜지스터;
    상기 박막 트랜지스터 상에 배치되는 평탄화막;
    상기 평탄화막 상에 배치되는 제1 발광 전극;
    상기 제1 발광 전극의 일부를 덮는 뱅크;
    상기 제1 발광 전극 상에 배치되는 발광층; 및
    상기 발광층과 상기 뱅크 상에 배치되는 제2 발광 전극을 구비하고,
    상기 투과 영역은 상기 뱅크와 상기 평탄화막을 관통하는 투과 홀을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 발광 전극 상에 배치되는 제1 무기막, 상기 제1 무기막 상에 배치되는 유기막, 및 상기 유기막 상에 배치되는 제2 무기막을 포함하는 봉지층을 더 구비하고,
    상기 유기막은 상기 투과 홀에 채워진 표시 장치.
  3. 제2 항에 있어서,
    상기 박막 트랜지스터의 게이트 전극 상에 배치되는 층간 절연막을 더 구비하고,
    상기 제1 무기막은 상기 투과 영역에서 상기 층간 절연막과 접촉하는 표시 장치.
  4. 제3 항에 있어서,
    상기 투과 홀은 상기 층간 절연막을 더 관통하는 표시 장치.
  5. 제4 항에 있어서,
    상기 박막 트랜지스터의 액티브층 상에 배치되는 게이트 절연막을 더 구비하고,
    상기 박막 트랜지스터의 게이트 전극은 상기 게이트 절연막 상에 배치되며,
    상기 제1 무기막은 상기 투과 영역에서 상기 게이트 절연막과 접촉하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 기판 상에 배치되는 제1 버퍼막;
    상기 제1 버퍼막 상에 배치되는 제2 기판; 및
    상기 제2 기판 상에 배치되는 제2 버퍼막을 더 구비하고,
    상기 박막 트랜지스터의 액티브층은 상기 제2 버퍼막 상에 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 투과 홀은 상기 층간 절연막과 상기 게이트 절연막을 더 관통하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 무기막은 상기 투과 영역에서 상기 제2 버퍼막과 접촉하는 표시 장치.
  9. 제6 항에 있어서,
    상기 투과 홀은 상기 층간 절연막, 상기 게이트 절연막, 및 상기 제2 버퍼막을 더 관통하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 무기막은 상기 투과 영역에서 상기 제2 기판과 접촉하는 표시 장치.
  11. 제6 항에 있어서,
    상기 투과 홀은 상기 층간 절연막, 상기 게이트 절연막, 상기 제2 버퍼막, 및 상기 제2 기판을 더 관통하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 무기막은 상기 투과 영역에서 상기 제1 버퍼막과 접촉하는 표시 장치.
  13. 제11 항에 있어서,
    상기 투과 영역에서 상기 제2 버퍼막은 상기 제2 기판보다 일 방향으로 돌출되는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 무기막은 상기 제2 버퍼막의 하면과 접촉하는 표시 장치.
  15. 화상을 표시하기 위한 복수의 서브 화소들을 포함하는 화소 영역과 상기 화소 영역에 인접하게 배치되는 투과 영역을 포함하고,
    상기 화소 영역은 제1 기판, 상기 제1 기판 상에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치되며 광을 발광하는 발광 소자, 및 상기 발광 소자 상에 배치되는 봉지층을 포함하며,
    상기 투과 영역은 상기 제1 기판과 상기 봉지층을 포함하고,
    상기 봉지층은 제1 무기막, 상기 제1 무기막 상에 배치되는 유기막, 및 상기 유기막 상에 배치되는 제2 무기막을 포함하며,
    상기 화소 영역에서 상기 유기막의 최대 두께는 상기 투과 영역에서 상기 유기막의 최대 두께보다 작은 표시 장치.
  16. 제15 항에 있어서,
    상기 화소 영역은 상기 박막 트랜지스터의 액티브층 상에 배치되는 게이트 절연막, 및 상기 박막 트랜지스터의 게이트 전극 상에 배치되는 층간 절연막을 더 포함하고,
    상기 투과 영역은 상기 게이트 절연막과 상기 층간 절연막 중 적어도 하나를 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 무기막은 상기 투과 영역에서 상기 박막 트랜지스터층의 게이트 절연막과 층간 절연막 중 적어도 어느 하나와 접촉하는 표시 장치.
  18. 제16 항에 있어서,
    상기 화소 영역은,
    상기 제1 기판 상에 배치되는 제1 버퍼막;
    상기 제1 버퍼막 상에 배치되는 제2 기판; 및
    상기 제2 기판과 상기 박막 트랜지스터의 액티브층 사이에 배치되는 제2 버퍼막을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 투과 영역은 상기 제1 버퍼막, 상기 제2 기판, 및 상기 제2 버퍼막을 더 포함하며,
    상기 제1 무기막은 상기 투과 영역에서 상기 제2 버퍼막과 접촉하는 표시 장치.
  20. 제18 항에 있어서,
    상기 투과 영역은 상기 제1 버퍼막과 상기 제2 기판을 더 포함하며,
    상기 제1 무기막은 상기 투과 영역에서 상기 제2 기판과 접촉하는 표시 장치.
  21. 제18 항에 있어서,
    상기 투과 영역은 상기 제1 버퍼막을 더 포함하며,
    상기 제1 무기막은 상기 투과 영역에서 상기 제1 버퍼막과 접촉하는 표시 장치.
  22. 제21 항에 있어서,
    상기 투과 영역에서 상기 제2 버퍼막은 상기 제2 기판보다 일 방향으로 돌출되는 표시 장치.
  23. 제22 항에 있어서,
    상기 제1 무기막은 상기 제2 버퍼막의 하면과 접촉하는 표시 장치.
  24. 화상을 표시하기 위한 복수의 서브 화소들을 포함하는 화소 영역과 상기 화소 영역에 의해 둘러싸인 투과 영역을 포함하는 표시 패널; 및
    상기 표시 패널의 두께 방향에서 상기 표시 패널의 투과 영역과 중첩하는 광학 장치를 구비하고,
    상기 표시 패널은,
    제1 기판;
    상기 제1 기판 상에 배치되는 박막 트랜지스터;
    상기 박막 트랜지스터 상에 배치되는 평탄화막;
    상기 평탄화막 상에 배치되는 제1 발광 전극;
    상기 제1 발광 전극의 일부를 덮는 뱅크;
    상기 제1 발광 전극 상에 배치되는 발광층; 및
    상기 발광층과 상기 뱅크 상에 배치되는 제2 발광 전극을 포함하고,
    상기 투과 영역은 상기 뱅크와 상기 평탄화막을 관통하는 투과 홀을 포함하는 표시 장치.
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