KR20080000907A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20080000907A
KR20080000907A KR1020060058790A KR20060058790A KR20080000907A KR 20080000907 A KR20080000907 A KR 20080000907A KR 1020060058790 A KR1020060058790 A KR 1020060058790A KR 20060058790 A KR20060058790 A KR 20060058790A KR 20080000907 A KR20080000907 A KR 20080000907A
Authority
KR
South Korea
Prior art keywords
film
polysilicon film
floating gate
semiconductor device
layer
Prior art date
Application number
KR1020060058790A
Other languages
English (en)
Inventor
동차덕
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060058790A priority Critical patent/KR20080000907A/ko
Publication of KR20080000907A publication Critical patent/KR20080000907A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 플로팅 게이트의 상부면을 오목하게 형성하여 커플링 비를 증가시켜 소자의 신뢰성을 향상시키고 인접한 셀과 마주보는 면적을 감소시켜 간섭 효과를 줄일 수 있는 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 위에 형성된 터널 산화막과 제 1 폴리 실리콘막의 일부를 제거하고 돌출형태의 소자 분리막을 형성하는 단계와, 전체 구조상에 제 2 폴리 실리콘막을 증착하고 표면이 오목한 형태가 되도록 에치백 공정을 실시하는 단계와, 상기 제 2 폴리 실리콘막의 팁 부분을 완화시켜 플로팅 게이트를 형성하는 단계 및 전체 구조상에 유전체막과 콘트롤 게이트를 형성하는 단계를 포함하기 때문에, 플래시 메모리에서 플로팅 게이트 상부를 오목하게 형성하여 플로팅 게이트와 콘트롤 게이트 간의 접합 면적을 확보할 수 있기 때문에, 플로팅 게이트와 컨트롤 게이트 간의 캐패시티브 커플링 비율을 증가시켜 플래시 메모리 셀의 프로그램 효율을 증대시킬 수 있다. 또한 플로팅 게이트간의 마주보는 면적이 줄어들어 간섭 효과를 감소시켜 워드 라인간의 프로그램 전압 분포를 최소화할 수 있다.
플로팅 게이트, 플래시 메모리, 폴리 실리콘, 간섭 효과

Description

반도체 소자의 제조 방법{method of manufacturing semiconductor device}
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2h는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부호에 대한 설명>
10 : 반도체 기판 20 : 터널 산화막
30 : 제 1 폴리 실리콘막 40 : 나이트라이드 산화막
50 : 트렌치 60 : 소자 분리막
70 : 제 2 폴리 실리콘막 80 : 유전체막
90 : 텅스텐 막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 플로팅 게이트의 상부면을 오목하게 형성하여 커플링 비를 증가시켜 소자의 신뢰성을 향상시키고 인접한 셀과 마주보는 면적을 감소시켜 간섭 효과를 줄일 수 있는 반도체 소자의 제 조 방법에 관한 것이다.
반도체 소자, 그 중에서도 특히 플래시 메모리 소자가 점차 고집적화됨에 따라 플로팅 게이트(floating gate)의 높이와 면적이 점차 감소하게 된다. 이로 인하여 커플링 비(coupling ratio)가 줄어들어 플래시 메모리 셀의 프로그램 효율이 저하되는 문제점이 있다. 또한 인접 셀(cell) 간의 거리가 가까워져서 발생하는 간섭 효과(interference effect)가 커져서 워드 라인간의 프로그램 전압 분포가 커지는 문제점이 있다.
이러한 문제점을 극복하기 위하여 다양한 방법으로 커플링 비를 확보하려는 기술들이 연구되고 있는바, 그 중 하나를 도 1에 도시하였다. 도 1을 참조하면, 플로팅 게이트용 제 1 폴리 실리콘막(30) 상에 제 2 폴리 실리콘막(70)을 얇게 증착하고 스페이서(spacer) 형태로 식각하여 플로팅 게이트 상부면에 굴곡을 형성한다. 하지만 제 2 폴리 실리콘막(70)이 스페이서 형태로 잔존하면서 남게 되는 상부의 팁은 A영역과 같이 날카롭게 형성된다. 이 부분은 전계 집중 현상 등에 의해 열화가 진행되어 소자의 신뢰도가 저하되는 문제점이 있다. 또한 이러한 기술로 커플링 비를 확보하였더라도 인접한 셀 간 거리가 가까워서 발생하는 간섭효과는 여전히 문제로 남게 된다.
따라서 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 상부가 오목한 폴리 실리콘막으로 플로팅 게이트를 형성함으로써 커플링 비를 증가시켜 소자의 신뢰성을 향상시키고 인접한 셀과 마주보는 면적을 감소시켜 간섭 효과를 줄일 수 있는 반도체 소자의 제조 방법을 제공하는데 목적이 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 위에 형성된 터널 산화막과 제 1 폴리 실리콘막의 일부를 제거하고 돌출형태의 소자 분리막을 형성하는 단계와, 전체 구조상에 제 2 폴리 실리콘막을 증착하고 표면이 오목한 형태가 되도록 에치백 공정을 실시하는 단계와, 상기 제 2 폴리 실리콘막의 팁 부분을 완화시켜 플로팅 게이트를 형성하는 단계 및 전체 구조상에 유전체막과 콘트롤 게이트를 형성하는 단계를 포함한다.
이하, 본 발명은 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(10) 위에 터널 산화막(20)과 플로팅 게이트용 제 1 폴리 실리콘막(30) 및 나이트라이드 산화막(40)을 증착한다. 이 때 제 1 폴리 실리콘막(30)과 나이트라이드 산화막(40) 사이에 산화막 계열을 이용한 버퍼층(미도시)을 30∼100Å 추가로 형성할 수 있다.
도 2b를 참조하면, 감광막 패턴을 이용한 패터닝을 통해 나이트라이드 산화막(40), 제 1 폴리 실리콘막(30), 터널 산화막(20) 및 반도체 기판(10)의 일부를 식각하여 트렌치(50)를 형성한다. 이때 나이트라이드 산화막(40)의 임계 치수(critical dimension)는 디자인 룰(design rule)을 고려하여 형성하며, 고집적 플래시 메모리 소자의 경우 약 50∼60nm 이하일 수 있다.
도 2c를 참조하면, 트렌치(50)의 측벽에 옥사이드 산화막(미도시)을 증착하고 화학 기계적 연마(CMP) 공정을 실시하여 평탄화함으로서 소자 분리막(60)을 형성한다.
도 2d를 참조하면, H3PO4 딥 아웃(dip out)을 통하여 나이트라이드 산화막(40)을 제거한다. 이때 H3PO4 딥 아웃과 함께 BOE 용액 또는 HF 용액을 이용한 세정을 추가하면 소자 분리막(60)의 노출된 측벽이 더욱 제거되어 소자 분리막(60) 간의 폭이 좀 더 넓어질 수 있다.
도 2e를 참조하면, 소자 분리막(60) 간의 폭(W)의 2/5∼1/2 범위의 두께(T)를 가지는 플로팅 게이트용 제 2 폴리 실리콘막(70)을 증착한다. 제 2 폴리 실리콘막(70)의 두께를 상기보다 두껍게 형성하면 후속하는 공정에서 산화막 증착시 충분한 공간을 확보할 수 없게 된다.
도 2f를 참조하면, 소자 분리막(60)의 상부면이 노출될 때까지 에치백(etch back) 공정을 실시한다. 그리고 BOE 용액 또는 HF 용액을 이용한 세정 공정을 실시하여 소자 분리막(60)의 일부를 제거한다. 이로 인하여 상부면이 내부로 움푹 패인 제 2 폴리 실리콘막 패턴(70a)이 형성된다. 최근 디자인 룰의 급격한 감소로 인하여 액티브(active) 영역의 임계 치수가 감소되기 때문에, 요철 형태의 플로팅 게이트를 형성하더라도 후속하는 공정에서 제 2 폴리 실리콘막 패턴(70a) 상부에 유전체막을 형성할 수 있다.
도 2g를 참조하면, 상기 세정 공정을 실시한 후 H2 가스 또는 H2/N2혼합 가스 분위기에서 900∼1000℃의 온도 범위 및 0.1∼600torr의 압력 범위에서 고온 어닐링(annealing)을 실시한다. 그러면 H2 분위기에서 실리콘 원자 이동(Si atomic migration) 현상으로 인하여 팁 부위가 완만하게 된 플로팅 게이트(70b)가 형성된다. 이때 표면 상태가 안정한 상태로 변하게 되면서 결정화가 동반될 수 있다. 플로팅 게이트의 측벽 면적은 종래보다 10~15% 가량 감소된다.
또는 750∼950℃ 온도 분위기에서 O2와 H2의 혼합비가 10:1 내지 10:4 정도로 하여 0.1∼1torr 압력 분위기에서 라디칼 산화(radical oxidation) 공정을 실시하면서 30∼100Å 범위의 두께로 표면 산화를 진행한다. 그러면 팁 부위가 완만하게 된 플로팅 게이트(70b)가 형성된다. 이렇게 산화시킨 플로팅 게이트(70b)의 표면은 완화된 거칠기를 가지게 되므로 습식 딥 아웃 이후에도 후속하는 유전체막 증착 공정 시 안정적인 계면을 유지할 수 있는 효과가 있다.
도 2h를 참조하면, 전체 구조 상부에 유전체막(80)과 콘트롤 게이트용 텅스텐 막(90)을 증착하고 액티브 영역까지 식각하여 플래시 메모리 셀을 형성한다.
본 발명에 따른 반도체 소자의 제조 방법에 따르면, 플래시 메모리에서 플로팅 게이트 상부를 오목하게 형성하여 플로팅 게이트와 콘트롤 게이트 간의 접합 면적을 확보할 수 있기 때문에, 플로팅 게이트와 컨트롤 게이트 간의 캐패시티브 커 플링 비율을 증가시켜 플래시 메모리 셀의 프로그램 효율을 증대시킬 수 있다. 또한 플로팅 게이트간의 마주보는 면적이 줄어들어 간섭 효과를 감소시켜 워드 라인간의 프로그램 전압 분포를 최소화할 수 있다.

Claims (5)

  1. 반도체 기판 위에 형성된 터널 산화막과 제 1 폴리 실리콘막의 일부를 제거하고 돌출형태의 소자 분리막을 형성하는 단계;
    전체 구조상에 제 2 폴리 실리콘막을 증착하고 표면이 오목한 형태가 되도록 에치백 공정을 실시하는 단계;
    상기 제 2 폴리 실리콘막의 팁 부분을 완화시켜 플로팅 게이트를 형성하는 단계; 및
    전체 구조상에 유전체막과 콘트롤 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제 2 폴리 실리콘막의 팁 부분을 완화시키기 위하여 고온 어닐링 공정을 실시하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 고온 어닐링 공정은 H2 가스 또는 H2/N2혼합 가스 분위기에서 900∼1000 ℃의 온도 범위 및 0.1∼600torr의 압력 범위에서 실시하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제 2 폴리 실리콘막의 팁 부분을 완화시키기 위하여 표면 산화 공정을 실시하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 표면 산화 공정은 750∼950℃ 온도 분위기에서 O2와 H2의 혼합비가 10:1 내지 10:4 정도로 하여 0.1∼1torr 압력 분위기에서 실시하는 반도체 소자의 제조 방법.
KR1020060058790A 2006-06-28 2006-06-28 반도체 소자의 제조 방법 KR20080000907A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060058790A KR20080000907A (ko) 2006-06-28 2006-06-28 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060058790A KR20080000907A (ko) 2006-06-28 2006-06-28 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20080000907A true KR20080000907A (ko) 2008-01-03

Family

ID=39213013

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060058790A KR20080000907A (ko) 2006-06-28 2006-06-28 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20080000907A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087734B2 (en) 2010-06-14 2015-07-21 Samsung Electronics Co., Ltd. Non-volatile memory devices with non-uniform floating gate coupling

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087734B2 (en) 2010-06-14 2015-07-21 Samsung Electronics Co., Ltd. Non-volatile memory devices with non-uniform floating gate coupling

Similar Documents

Publication Publication Date Title
KR100772114B1 (ko) 반도체 소자의 제조방법
US8552526B2 (en) Self-aligned semiconductor trench structures
CN104008994B (zh) 半导体装置的制造方法
EP2284870B1 (en) Method for forming a floating gate non-volatile memory cell
CN107833891B (zh) 半导体器件及其制造方法
US20080003773A1 (en) Method for forming isolation structure of semiconductor device
US10672866B2 (en) Seamless gap fill
US20180315857A1 (en) Device and method to improve fin top corner rounding for finfet
KR20070056389A (ko) 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
US7566924B2 (en) Semiconductor device with gate spacer of positive slope and fabrication method thereof
CN109950311B (zh) 半导体结构及其形成方法
KR20070000758A (ko) 수직 채널을 갖는 전계 효과 트랜지스터의 제조방법
US7989350B2 (en) Method for fabricating semiconductor device with recess gate
US20050085048A1 (en) Method of fabricating shallow trench isolation with improved smiling effect
US6525393B1 (en) Semiconductor substrate having an isolation region
US10522619B2 (en) Three-dimensional transistor
KR20080000907A (ko) 반도체 소자의 제조 방법
KR101071856B1 (ko) 플래쉬 메모리 소자의 제조방법
CN103531476A (zh) 半导体器件制造方法
CN107958927B (zh) 一种金属栅填充的改善方法
US6541342B2 (en) Method for fabricating element isolating film of semiconductor device, and structure of the same
KR100734088B1 (ko) 트랜지스터의 제조방법
KR20080000785A (ko) 낸드 플래시 메모리 소자의 제조 방법
US9431287B2 (en) Chemical mechanical planarization process and structures
CN115810582A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid