CN1846304B - 用于形成具有隔离区的半导体器件的方法 - Google Patents

用于形成具有隔离区的半导体器件的方法 Download PDF

Info

Publication number
CN1846304B
CN1846304B CN2004800250641A CN200480025064A CN1846304B CN 1846304 B CN1846304 B CN 1846304B CN 2004800250641 A CN2004800250641 A CN 2004800250641A CN 200480025064 A CN200480025064 A CN 200480025064A CN 1846304 B CN1846304 B CN 1846304B
Authority
CN
China
Prior art keywords
layer
semiconductor
current electrode
semiconductor chip
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2004800250641A
Other languages
English (en)
Other versions
CN1846304A (zh
Inventor
马里乌斯·K·奥尔沃夫斯基
亚历山大·L·巴尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN1846304A publication Critical patent/CN1846304A/zh
Application granted granted Critical
Publication of CN1846304B publication Critical patent/CN1846304B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种用于形成具有隔离区的半导体器件的方法，形成具有隔离结构以降低泄漏电流。沟道隔离结构(32，30，34)通过一种沟道结构降低泄漏电流。此外，在电流电极区下面形成电流电极电介质隔离结构(36)以防止电流电极(40)之间的泄漏。

Description

用于形成具有隔离区的半导体器件的方法
技术领域
本发明大体上涉及一种用于形成半导体器件的方法，特别地，涉及一种用于形成隔离区的方法。
背景技术
随着半导体器件的缩小(也就是，尺寸降低)，晶体管的源极与漏极之间的距离降低。距离的降低增加了源极与漏极之间泄漏路径的可能性。泄漏路径使得即使在晶体管处于“关闭”状态时电荷也会从晶体管泄漏。泄漏的电荷会耗尽晶体管的电源，因此是低功率应用中特别难以解决的问题。至少出于这些原因，我们需要有一种方法来降低晶体管源极和漏极之间的泄漏电流。
发明内容
本发明提供一种制造隔离的晶体管的方法，包括：提供一个上面具有器件结构的半导体基片，该器件结构包括一个沟道结构和一个覆盖沟道结构的栅电极，该沟道结构悬置在半导体基片上方并且位于栅电极的下方；在沟道结构和半导体基片之间沉积一个沟道隔离层；形成一个在半导体基片内的电流电极电介质隔离结构；和在电流电极电介质隔离结构上方沉积一个电流电极结构。
根据本发明的上述方法，其中提供半导体基片和器件结构包括：提供半导体基片；形成具有第一成分的第一半导体层；在第一半导体层上形成具有第二成分的第二半导体层，该第半导体二层用于提供沟道结构；在所述第二半导体层上形成电介质层；和在电介质层上形成栅电极的至少一个部分。
根据本发明的上述方法，进一步包括形成在半导体基片上方的两个电流电极结构；其中提供一个上面具有器件结构的半导体基片进一步包括：腐蚀所述电介质层以及第一和第二半导体层；和腐蚀第半导体一层直到从第二半导体层下面基本上除去第一半导体层，从而在器件电极的沟道区下方提供一个空腔。
根据本发明的上述方法，其中：形成具有第一成分的第一半导体层包括形成硅锗；形成具有第二成分的第二半导体层包括形成硅；和形成电介质层包括形成二氧化硅。
根据本发明的上述方法，其中沟道隔离层包括三个子层，且沉积沟道隔离层包括：形成基本上围绕器件结构的第一电介质层，和位于半导体基片上方且位于沟道结构下方的第二电介质层，该第一和第二电介质层具有第一腐蚀特征；和形成基本上围绕第一电介质层、位于第二电介质层上方且位于沟道结构下方的第三电介质层，该第三电介质层具有第二腐蚀特征。
根据本发明的上述方法，其中形成电流电极电介质隔离结构包括：将半导体基片置于含氧环境内；和至少在电流电极结构处氧化半导体基片的上表面，从而在半导体基片的上方生长氧化物隔离结构，该电流电极电介质隔离结构包括氧化物隔离结构。
本发明还提供一种制造半导体器件的方法，该方法包括：在半导体基片内形成第一电流电极电介质隔离结构；在半导体基片内形成第二电流电极电介质隔离结构；形成第三电流电极电介质隔离结构，其邻接第一和第二电流电极电介质隔离结构并且位于半导体基片和一个沟道结构之间，该沟道结构通过耦连半导体基片的支持结构悬置在半导体基片上方；在第一电流电极电介质隔离结构上方沉积第一电流电极结构；和在第二电流电极电介质隔离结构上方沉积第二电流电极结构。
附图说明
本发明是以举例的方式加以解说的，其并不仅限于这些附图，其中相似的指代数字表示相似的元件。
图1图解了根据本发明一个实施例的半导体器件一部分的剖面图，其具有形成于半导体基片上的半导体层；
图2图解了根据本发明的一个实施例，图1中的半导体器件在形成了电介质层、栅电极和间隔体之后的情况；
图3图解了根据本发明的一个实施例，图2中的半导体器件在除去了外延层之后的情况；
图4图解了根据本发明的一个实施例，图3中的半导体的另一部分和部分剖面图；
图5图解了根据本发明的一个实施例，图3中的半导体器件在形成了隔离层之后的情况；
图6图解了根据本发明的一个实施例，图5中的半导体器件在形成了电流电极电介质隔离结构之后的情况；
图7图解了根据本发明的一个实施例，图6中的半导体器件在除去了部分电流电极电介质隔离结构之后的情况；
图8图解了图7中的半导体器件在形成电流电极区之后的情况。
技术人员会意识到，附图中的元件只是为了解释的简单与清晰，并不需要按比例绘制。例如，附图中一些元件的尺寸可以相对于其它元件加以放大，从而有助于提高对本发明实施例的理解。
具体实施方式
图1中图解了半导体器件10的剖面图，其具有在半导体器件10内形成的隔离区14和在半导体器件10上形成的第一半导体层16和第二半导体层18。在优选实施例中，半导体器件10是硅，但是半导体器件10也可以是硅锗、砷化镓、类似物、及其组合。隔离区14可以是用传统方法形成的浅沟道隔离(STI)区。在图1所示的实施例中，隔离区14与半导体基片12的上表面共面。在另一个实施例中，隔离区14比半导体基片12的上表面高。
在提供半导体基片12并形成隔离区14之后，形成第一半导体层16，例如在一个实施例中，是通过外延生长硅锗(SiGe)或硅(Si)层。选择地，可以沉积非晶层，然后通过加热使之再结晶从而形成针对第一半导体层16的晶体结构。在另一实施例中，半导体基片12的顶部分可以被诸如锗重掺杂，然后通过加热再结晶，从而形成第一半导体层16。从下文可以显见，如果通过外延生长形成，那么希望的是，第一半导体层16为晶体层，以便交叠也是晶体层的第二半导体层18。
第二半导体层18形成于第一半导体层16的上方。在一个实施例中，第二半导体层18是从第一半导体层16生长的外延生长单晶硅(Si)，在本实施例中第一半导体层16是SiGe。从下文可以显见，第二半导体层18将作为半导体器件的沟道区，因此希望的是，第二半导体层18具有晶体结构以便在沟道区获得希望的电学性质。第二半导体层18能够是任何半导体材料，并且优选的是晶体。
在形成第一半导体层16和第二半导体层18之后，在第二半导体层18上形成第一电介质层20，如图2所示。第一电介质层20的一部分作为半导体器件的栅电介质，这在解释完进一步的处理之后将能够获得更好的理解。
在第一电介质层20上形成导体层，并构图成栅电极22(电极22)。栅电极22可以是多晶硅栅或金属栅。任何合适的材料都可以采用。
在形成栅电极22之后，在半导体器件10上沉积作为电介质层的氮化物层，并各向异性腐蚀形成氮化物间隔体24，其用于隔离栅电极22与其它的层。在一个实施例中，在氮化物间隔体24与栅电极22之间可以存在一个(任选的)氧化物内衬。
在氮化物间隔体24上形成第二电介质层，其在一个实施例中是用四乙基正硅烷(TEOS)形成的二氧化硅。选择地，可以使用任何电介质材料。各向异性腐蚀第二电介质层以形成电介质间隔体26，其是可选择的。构图的栅电极22、氮化物间隔体24和电介质间隔体26如图2所示。
如图3所示，在形成间隔体24和26之后，用电介质间隔体26作为硬掩模(hardmask)腐蚀第一电介质层20、第二半导体层18和第一半导体层16，然后除去半导体层16。在一个实施例中，执行等离子体刻蚀，以便用传统的化学剂腐蚀第一电介质层20、第二半导体层18和第一半导体层16。等离子体刻蚀可以腐蚀进入半导体基片12的内部，从而在半导体基片12内形成凹陷27。之所以会形成凹陷27是因为，用于构图第二半导体层18和第一半导体层16的腐蚀化学剂对用于半导体基片12的材料没有足够的选择性。
在腐蚀完第一电介质层20、第二半导体层18和第一半导体层16之后，用湿法腐蚀或等离子体刻蚀除去部分的第一半导体层16，从而形成间隙或空腔28。化学剂对第二半导体层18、半导体基片12和第一电介质层20以及电介质间隔体26具有选择性。例如，如果第一半导体层16是硅锗，第二半导体层18和半导体基片12是硅，而第一电介质层20和电介质间隔体26是氧化硅，则稀HF、硝酸和水可以用于腐蚀第一半导体层16。在图3所示的实施例中，几乎全部的第一半导体层16都被除去。然而，如果栅长度大于或者等于大约0.6微米，则在栅电极22下方可以留下部分第一半导体层16(第一半导体层16的保留部分)。第一半导体层的保留部分大约位于间隙28的中心，因为化学剂不能除去全部的第一半导体层16。换言之，如果栅长度足够长，则间隙28可以被没有除去的第一半导体层16的一部分分割开。然而，在图示的实施例中，整个第一半导体层16都被除去了。
当除去第一半导体层16从而形成间隙28时，间隙28上方的层由半导体器件10的栅电极22、氮化物间隔体24以及电介质间隔体26等部分加以支持，这在图3中没有显示，但在图4中有显示。图4是图3在垂直于纸面(也就是，进出纸面)方向上的剖面图。因此，图3和图4的结构彼此垂直。
如图4所示，第一电介质层20围绕第二半导体层18，并且从前还围绕第一半导体层16。换言之，第一电介质层20使第二半导体层18与栅电极22绝缘。当除去第一半导体层16时，第一电介质层20可以围绕间隙28。选择地，在形成间隙28时可以除去围绕第一半导体层16的第一电介质层20。栅电极22延伸超过第一电介质层20直到隔离区14。此外，如图4所示，氮化物间隔体24和电介质间隔体26也可以终止在隔离区14。
图5图解了图3中的半导体器件10在填充间隙28以形成隧道下层(tunnel subjacent layer)29之后的情况。在除去至少一部分的第一半导体层16之后，至少在间隙28内形成第二电介质层30和第三电介质层34。第二电介质层30和第三电介质层34可以通过快速热氧化(RTO)形成，从而在第二半导体层18和第二电介质层30的下表面与半导体基片12和第三电介质层34的上面之间产生高质量的界面。在RTO之后可以沉积高温氧化物(HTO)，以便将第二电介质层30和第三电介质层30加厚到希望的厚度。因为在形成第二电介质层30和第三电介质层30的处理期间半导体器件不被掩盖，所以任何暴露的表面都会被氧化。因此，如图5所示，第二电介质层30与栅电极22的一部分、电介质间隔体26的一部分、第一电介质层20的一部分和第二半导体层18的一部分相接触。此外，第三电介质层34与半导体基片12相接触，包括凹陷27。
在形成第二电介质层30和第三电介质层34之后，化学气相沉积(CVD)或等离子体气相沉积(PVD)氮化物层32。氮化物(例如Si3N4)是希望的，因为它能够防止第二半导体层18的氧化。而且，氮化物应当对第一电介质层20、第二电介质层30和第三电介质层34具有选择性，从而在除去氮化物时，这些层不受影响。因此，除氮化物之外，任何具有这些性质的材料都能够使用。氮化物层32形成于第二电介质层30和第三电介质层34之间以及第二电介质层30位于间隙之外的部分上。氮化物层32、第二电介质层30和第三电介质层34形成隔离区(也就是沟道隔离结构或者层)并且位于第二半导体层18(也就是沟道结构18)之下。
如图6所示，氮化物层32被各向异性腐蚀，从而除去氮化物层位于第三电介质层34上方且处于凹陷27内的部分(也就是氮化物层32的脚部)。此外，氮化物层32的水平部分，例如栅电极上方的部分，也被除去。可以使用氟基化学剂，例如CF4。
在除去部分的氮化物层32之后，氧化半导体基片12的顶部或暴露的表面从而形成电流电极电介质隔离结构36，如图6所示。为了形成电流电极电介质隔离结构36，可以氧化半导体基片12，或者可以在先前在处理期间已经在半导体基片上形成的氧化物上，例如第三电介质层34的一部分，形成氧化物。因此，如果存在的话，则可以氧化凹陷27。干氧化、湿氧化、或者两者组合都可以被执行用于形成电流电极电介质隔离结构36。
在一个实施例中，电流电极电介质隔离结构36厚大约50-1000埃(50-100纳米)或者优选地为大约50-500埃(5-50纳米)或者更优选地为大约100-300埃(10-30纳米)。无论如何，在形成源极和漏极时，电流电极电介质隔离结构36不应当完全覆盖第二半导体层18的侧壁，因为半导体层18随后将用于外延生长电流电极。
在一个实施例中，电流电极电介质隔离结构36也可以被氮化，从而可以是氧氮化物区。如果半导体基片12是硅，那么电流电极电介质隔离结构36可以是二氧化硅，或者如果被氮化，则是氧氮化硅。氧化温度优选地在700-1100摄氏度。在图6所示的实施例中，电流电极电介质隔离结构36在半导体基片12内部形成，并与隔离区14和第三电介质层34接触。为了防止栅电极22的顶部在形成电流电极电介质隔离结构36期间被氧化，可以提供一个抗反射涂层(ARC)。ARC可以在腐蚀栅电极22时形成，并且在形成电流电极电介质隔离结构36之前不可以被除去。
在形成电流电极电介质隔离结构36之后，用腐蚀处理除去氮化物层32保留在隧道下层29外部的部分，在一个实施例中，该腐蚀处理对第二电介质层30的材料具有选择性。(技术人员应当意识到，氮化物层32位于隧道下层29末端处的部分也可以被除去)而且，希望的是，用于除去部分氮化物层32的化学剂对电流电极电介质隔离结构36具有选择性。接着，通过腐蚀除去第二电介质层30位于间隙28外部的部分。(技术人员应当意识到，氮化物层32位于隧道下层29末端处的部分也可以被除去)因为第二电介质层30和电流电极电介质隔离结构36都是电介质材料而且甚至可以是相同的材料，因此在腐蚀第二电介质层30的同时，一部分电流电极电介质隔离结构36很可能也会被除去。然而，第二电介质层30相对于电流电极电介质隔离结构36要薄，因此电流电极电介质隔离结构36被除去的量要么微不足道，要么能够在确定电流电极电介质隔离结构36的厚度时得到解决。图7显示了在除去氮化物层32和第二电介质层30位于隧道下层29外部的部分之后的最终结构。
如图8所示，在除去第二电介质层30和氮化物层32位于隧道下层29外部的部分之后，通过从第二半导体层18进行外延生长形成电流电极区/结构40。换言之，只生长电流电极区40。因此，如果半导体层18是硅，那么电流电极区40可以是硅(Si)，SiGe或SiGeC。在另一个实施例中，电流电极区40是硅锗。电流电极区40可以在外延生长半导体材料之后被掺杂，或者可以在外延生长期间被掺杂。每一个电流电极区40或者是源极或者是漏极(区)。
现在应当意识到，本文提供了一种用于形成具有三个隔离区的半导体器件的方法：1)位于间隙28内的第二电介质层30、氮化物层32和第三电介质层34；2)电流电极(半导体)结构40；和3)电流电极电介质隔离结构36。在一个实施例中，半导体器件是一个绝缘的晶体管。电流电极电介质隔离结构36防止或者使通过半导体基片12的电流电极40之间的泄漏路径最小化。间隙39内的第二电介质层30、氮化物层32和第三电介质层34防止或者使沟道内的电流泄漏最小化。
三个隔离区的存在使得半导体基片的行为类似于绝缘体上硅(SOI)基片。因此，半导体器件10是一个伪SOI。此外，半导体器件具有三个隔离区而不是嵌入氧化物(BOX)层，从而使得氧化物或电介质层更薄。而且，SOI晶片比购买这种在半导体器件的半导体层内形成了三个隔离区的半导体器件更加昂贵。
此外，形成电流电极电介质隔离结构36的处理能够被特制，从而用于特殊的半导体器件或晶体管，因此处理具有选择性。换言之，半导体晶片上只有一些或一个半导体器件具有电流电极电介质隔离结构36，而其它的没有电流电极电介质隔离结构36。此外，半导体晶片上只有一些或一个半导体器件具有沟道隔离(结构)。
而且，由于电流电极电介质隔离结构36向沟道隔离(结构)施加压力，这可以带来益处。当形成氧化物时，体积膨大，从而电流电极电介质隔离结构36可以向沟道隔离(结构)施加压力，其可以提高空穴和电子的迁移率以及其它的电学性质。
本文使用的晶体管术语可以是指制造后(post-production)、功能结构(例如功能晶体管的沟道)也可以指一种结构的预制造前体(例如在制造完成时将成为功能晶体管的沟道的结构)。例如，在制造期间，术语“沟道结构”指是沟道前体。图2中的层18就是这种沟道结构的一个实例，其在与电流电极结构(例如源极和漏极40)耦合时将成为图8中的沟道，用于和一个控制结构一起工作(例如在图9中的控制/栅电极22的控制下)。
在前述的说明中，参考特殊的实施例对本发明进行了说明。然而，本领域的普通技术人员会意识到，在不背离由下文权利要求设定的本发明范围的前提下可以进行各种修改和变化。例如，电流电极电介质隔离结构36能够在处理的不同点处形成，只要氮化物层能够用于保护第一电介质层20和沟道隔离结构即可，如在实施例中所说明的。因此，说明书和简图应当只看作举例，而不是具有限制意义，所有此类修改都包含在本发明的范围之内。
而且，说明书和权利要求中的术语“前”、“后”、“上”、“下”、“上方”、“下方”等都是出于描述的目的，并不是说明将永久地处于该相对位置。应当理解，如此使用的术语在合适的情况下是可以互换的，例如这里所说明的本发明的实施例能够以这里没有图解的或者相反的方位工作。
上面参考特殊的实施例说明了各种优点、其它的优势和解决问题的方法。然而，这些优点、优势、或解决问题的方法以及任何可以导致任何其它优点、优势、解决方法出现或者更加明了的因素都不应当理解为是任何或全部权利要求重要的、必需的或基本的特征或元素。如本文所使用的，术语“包括”、“由……构成”或其任何其它的变化都试图覆盖非排它性的内涵，例如处理、方法、物件或装置，它们所包含的元素的列表并不只是包括这些元素，而是可以包括其它没有表达列举的元素或者属于该处理、方法、物件或装置固有的元素。

Claims (7)

1.一种制造隔离的晶体管的方法，包括：
提供一个上面具有器件结构的半导体基片，该器件结构包括一个沟道结构和一个覆盖沟道结构的栅电极，该沟道结构悬置在半导体基片上方并且位于栅电极的下方；
在沟道结构和半导体基片之间沉积一个沟道隔离层；
形成一个在半导体基片内的电流电极电介质隔离结构；和
在电流电极电介质隔离结构上方沉积一个电流电极结构。
2.权利要求1的方法，其中提供半导体基片和器件结构包括：
提供半导体基片；
形成具有第一成分的第一半导体层；
在第一半导体层上形成具有第二成分的第二半导体层，该第二半导体层用于提供沟道结构；
在所述第二半导体层上形成电介质层；和
在电介质层上形成栅电极的至少一个部分。
3.权利要求2的方法，进一步包括形成在半导体基片上方的两个电流电极结构；
其中提供一个上面具有器件结构的半导体基片进一步包括：
腐蚀所述电介质层以及第一和第二半导体层；和
腐蚀第一半导体层直到从第二半导体层下面基本上除去第一半导体层，从而在器件结构的沟道结构下方提供一个空腔。
4.权利要求2的方法，其中：
形成具有第一成分的第一半导体层包括形成硅锗；
形成具有第二成分的第二半导体层包括形成硅；和
形成电介质层包括形成二氧化硅。
5.权利要求1的方法，其中沟道隔离层包括三个子层，且沉积沟道隔离层包括：
形成基本上围绕器件结构的第一电介质层，和位于半导体基片上方且位于沟道结构下方的第二电介质层，该第一和第二电介质层具有第一腐蚀特征；和
形成基本上围绕第一电介质层、位于第二电介质层上方且位于沟道结构下方的第三电介质层，该第三电介质层具有第二腐蚀特征。
6.权利要求1的方法，其中形成电流电极电介质隔离结构包括：
将半导体基片置于含氧环境内；和
至少在电流电极结构处氧化半导体基片的上表面，从而在半导体基片的上方生长氧化物隔离结构，该电流电极电介质隔离结构包括氧化物隔离结构。
7.一种制造半导体器件的方法，该方法包括：
在半导体基片内形成第一电流电极电介质隔离结构；
在半导体基片内形成第二电流电极电介质隔离结构；
形成第三电流电极电介质隔离结构，其邻接第一和第二电流电极电介质隔离结构并且位于半导体基片和一个沟道结构之间，该沟道结构通过耦连半导体基片的支持结构悬置在半导体基片上方；
在第一电流电极电介质隔离结构上方沉积第一电流电极结构；和
在第二电流电极电介质隔离结构上方沉积第二电流电极结构。
CN2004800250641A 2003-09-23 2004-09-10 用于形成具有隔离区的半导体器件的方法 Expired - Fee Related CN1846304B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/668,714 US6964911B2 (en) 2003-09-23 2003-09-23 Method for forming a semiconductor device having isolation regions
US10/668,714 2003-09-23
PCT/US2004/029381 WO2005034186A2 (en) 2003-09-23 2004-09-10 Method for forming a semiconductor device having isolation regions

Publications (2)

Publication Number Publication Date
CN1846304A CN1846304A (zh) 2006-10-11
CN1846304B true CN1846304B (zh) 2012-01-11

Family

ID=34313551

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2004800250641A Expired - Fee Related CN1846304B (zh) 2003-09-23 2004-09-10 用于形成具有隔离区的半导体器件的方法

Country Status (7)

Country Link
US (1) US6964911B2 (zh)
EP (1) EP1668691A2 (zh)
JP (1) JP5068074B2 (zh)
KR (1) KR101120770B1 (zh)
CN (1) CN1846304B (zh)
TW (1) TWI364813B (zh)
WO (1) WO2005034186A2 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040242015A1 (en) * 2003-03-04 2004-12-02 Kyoung-Chul Kim Etching compositions for silicon germanium and etching methods using the same
KR100583725B1 (ko) * 2003-11-07 2006-05-25 삼성전자주식회사 부분적으로 절연된 전계효과 트랜지스터를 구비하는반도체 장치 및 그 제조 방법
KR100598098B1 (ko) * 2004-02-06 2006-07-07 삼성전자주식회사 매몰 절연 영역을 갖는 모오스 전계 효과 트랜지스터 및그 제조 방법
US7256077B2 (en) * 2004-05-21 2007-08-14 Freescale Semiconductor, Inc. Method for removing a semiconductor layer
KR100555569B1 (ko) * 2004-08-06 2006-03-03 삼성전자주식회사 절연막에 의해 제한된 채널영역을 갖는 반도체 소자 및 그제조방법
JP4888118B2 (ja) * 2004-09-16 2012-02-29 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US20070194353A1 (en) * 2005-08-31 2007-08-23 Snyder John P Metal source/drain Schottky barrier silicon-on-nothing MOSFET device and method thereof
US7326601B2 (en) * 2005-09-26 2008-02-05 Advanced Micro Devices, Inc. Methods for fabrication of a stressed MOS device
JP2007165677A (ja) * 2005-12-15 2007-06-28 Seiko Epson Corp 半導体基板の製造方法及び半導体装置
JP2007201003A (ja) * 2006-01-24 2007-08-09 Seiko Epson Corp 半導体基板の製造方法及び半導体装置の製造方法、半導体装置
JP2007207960A (ja) * 2006-02-01 2007-08-16 Seiko Epson Corp 半導体基板、半導体基板の製造方法及び半導体装置
FR2901058A1 (fr) * 2006-08-29 2007-11-16 St Microelectronics Crolles 2 Dispositif a fonction dissymetrique et procede de realisation correspondant.
US7521314B2 (en) * 2007-04-20 2009-04-21 Freescale Semiconductor, Inc. Method for selective removal of a layer
US8866254B2 (en) * 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US20120146175A1 (en) * 2010-12-09 2012-06-14 Nicolas Loubet Insulating region for a semiconductor substrate
US9196522B2 (en) 2013-10-16 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with buried insulator layer and method for forming

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1184328A (zh) * 1996-10-25 1998-06-10 国际整流器公司 带有自对准单元的mos栅极器件的制造方法
US6091076A (en) * 1996-06-14 2000-07-18 Commissariat A L'energie Atomique Quantum WELL MOS transistor and methods for making same
US6352903B1 (en) * 2000-06-28 2002-03-05 International Business Machines Corporation Junction isolation
CN1440079A (zh) * 2002-02-20 2003-09-03 台湾积体电路制造股份有限公司 可避免产生漏电流的mos管结构及具有该结构的cmos影像管

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077773B2 (ja) * 1989-03-01 1995-01-30 工業技術院長 半導体装置の製造方法
JPH0521465A (ja) * 1991-07-10 1993-01-29 Fujitsu Ltd 半導体装置及びその製造方法
US6015917A (en) * 1998-01-23 2000-01-18 Advanced Technology Materials, Inc. Tantalum amide precursors for deposition of tantalum nitride on a substrate
FR2799307B1 (fr) * 1999-10-01 2002-02-15 France Telecom Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication
FR2812764B1 (fr) * 2000-08-02 2003-01-24 St Microelectronics Sa Procede de fabrication d'un substrat de type substrat-sur- isolant ou substrat-sur-vide et dispositif obtenu
FR2821483B1 (fr) * 2001-02-28 2004-07-09 St Microelectronics Sa Procede de fabrication d'un transistor a grille isolee et a architecture du type substrat sur isolant, et transistor correspondant
US6551937B2 (en) 2001-08-23 2003-04-22 Institute Of Microelectronics Process for device using partial SOI
JP4546021B2 (ja) * 2002-10-02 2010-09-15 ルネサスエレクトロニクス株式会社 絶縁ゲート型電界効果型トランジスタ及び半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091076A (en) * 1996-06-14 2000-07-18 Commissariat A L'energie Atomique Quantum WELL MOS transistor and methods for making same
CN1184328A (zh) * 1996-10-25 1998-06-10 国际整流器公司 带有自对准单元的mos栅极器件的制造方法
US6352903B1 (en) * 2000-06-28 2002-03-05 International Business Machines Corporation Junction isolation
CN1440079A (zh) * 2002-02-20 2003-09-03 台湾积体电路制造股份有限公司 可避免产生漏电流的mos管结构及具有该结构的cmos影像管

Also Published As

Publication number Publication date
JP2007507092A (ja) 2007-03-22
US20050064669A1 (en) 2005-03-24
KR101120770B1 (ko) 2012-03-23
WO2005034186A2 (en) 2005-04-14
US6964911B2 (en) 2005-11-15
WO2005034186A3 (en) 2005-11-03
TWI364813B (en) 2012-05-21
JP5068074B2 (ja) 2012-11-07
KR20060121883A (ko) 2006-11-29
TW200520146A (en) 2005-06-16
CN1846304A (zh) 2006-10-11
EP1668691A2 (en) 2006-06-14

Similar Documents

Publication Publication Date Title
CN1846304B (zh) 用于形成具有隔离区的半导体器件的方法
CN100527421C (zh) 应用自对准双应力层的cmos结构和方法
US7132349B2 (en) Methods of forming integrated circuits structures including epitaxial silicon layers in active regions
US6664598B1 (en) Polysilicon back-gated SOI MOSFET for dynamic threshold voltage control
US6177698B1 (en) Formation of controlled trench top isolation layers for vertical transistors
US6165854A (en) Method to form shallow trench isolation with an oxynitride buffer layer
US5989977A (en) Shallow trench isolation process
US6232202B1 (en) Method for manufacturing shallow trench isolation structure including a dual trench
US5920108A (en) Late process method and apparatus for trench isolation
US6841452B2 (en) Method of forming device isolation trench
US6784042B2 (en) Integration process on a SOI substrate of a semiconductor device comprising at least a dielectrically isolated well
US6548362B1 (en) Method of forming MOSFET with buried contact and air-gap gate structure
KR100424996B1 (ko) 감소된 ｄｔ 엣지 바이어스용의 칼라 공정
JP2886126B2 (ja) 半導体素子の素子隔離方法
US20010029083A1 (en) Method for forming shallow trench isolation structure
KR100433868B1 (ko) Cmos회로장치의형성방법
JPH0325972A (ja) 半導体記憶装置とその製造方法
JP4031677B2 (ja) 半導体装置の製造方法
JPH1174526A (ja) 半導体装置及びその製造方法
US6211002B1 (en) CMOS process for forming planarized twin wells
US20020090763A1 (en) Method of forming a substrate contact electrode in a SOI wafer
US20040082141A1 (en) Method of fabricating a semiconductor device having trenches
US7022584B2 (en) Method of manufacturing a shallow trench isolation structure
JP2000012801A (ja) 深いトレンチ・ベ―スのｄｒａｍ構造及びその製造方法
JPH0982975A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120111

Termination date: 20180910

CF01 Termination of patent right due to non-payment of annual fee