CN101114615A - 实现具有改进硅化物控制的双应力层的结构和方法 - Google Patents

实现具有改进硅化物控制的双应力层的结构和方法 Download PDF

Info

Publication number
CN101114615A
CN101114615A CNA2007101397066A CN200710139706A CN101114615A CN 101114615 A CN101114615 A CN 101114615A CN A2007101397066 A CNA2007101397066 A CN A2007101397066A CN 200710139706 A CN200710139706 A CN 200710139706A CN 101114615 A CN101114615 A CN 101114615A
Authority
CN
China
Prior art keywords
pfet
stressor layers
nfet
device area
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101397066A
Other languages
English (en)
Inventor
李永明
杨海宁
陈永聪
林荣华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Singapore Pte Ltd
International Business Machines Corp
Original Assignee
Chartered Semiconductor Manufacturing Pte Ltd
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chartered Semiconductor Manufacturing Pte Ltd, International Business Machines Corp filed Critical Chartered Semiconductor Manufacturing Pte Ltd
Publication of CN101114615A publication Critical patent/CN101114615A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体器件的制造方法的示例性实施例包括以下步骤。提供具有第一器件区域和第二器件区域的衬底。在第一器件区域中提供第一类型FET晶体管，并且在第二器件区域中提供第二类型FET晶体管。在第一和第二器件区域之上形成蚀刻停止层，并且在第一器件区域之上形成第一应力层。第一应力层对第一器件区域中的衬底施加第一类型应力。在第二器件区域之上形成第二应力层。第二应力层对第二器件区域中的衬底施加第二类型应力。另一个示例性实施例是具有蚀刻停止层的双应力层器件的结构。

Description

实现具有改进硅化物控制的双应力层的结构和方法
技术领域
本发明一般涉及半导体器件的结构和制造，并且更特别地涉及具有应力层的FET半导体器件和在硅化物区域之上具有蚀刻保护层的半导体器件的结构和制造。
背景技术
随着半导体器件开关速度的持续增加和操作电压电平的持续降低，MOS和其他类型的晶体管的性能需要改进。MOS晶体管中的载流子迁移率对功率消耗和开关性能具有重大影响，其中载流子迁移率的改进允许更快的开关速度。载流子迁移率是给定半导体中载流子(例如空穴或电子)的平均速度的度量，由每单位电场的载流子平均漂移速度给定。改进的载流子迁移率能改进MOS晶体管的开关速度，以及允许在较低电压下操作。
改进载流子迁移率的一种方式包括减小沟道长度和栅电介质厚度，以便改进电流驱动和开关性能。
改进载流子迁移率的其他尝试包括在压应力之下在上硅层和下硅层之间沉积硅/锗合金层，这提高了沟道区域中的空穴载流子迁移率。然而，这样的埋置硅/锗沟道层器件具有若干缺点，包括使电子迁移率降低的沟道区域中增加的合金扩散，甚至可能减轻电子迁移率提高的有利导带偏移的缺乏，以及需要较大锗浓度以产生应力并因而提高迁移率。
如相关专利和技术文献所证明的那样，克服上述各种缺陷的重要性由涉及本主题的广泛技术进展所证实。通过以下考虑能收集专利文献中最接近和明显更相关的技术进展。
US6573172：用于改进PMOS和NMOS器件的载流子迁移率的方法(Methods for improving carrier mobility of PMOS and NMOSdevices)--通过在晶片中形成P沟道和N沟道金属氧化物半导体晶体管、在P沟道晶体管上形成张力膜以及在N沟道晶体管上形成压力膜来制造半导体器件--发明人为En，William George；Milptas，CA。
US6815274：发明人为Hsieh，Ming-Chang--亚微米自对准硅化物工艺的抗蚀剂保护氧化物结构(Resist protect oxide structure ofsub-micron salicide process)--通过在必须屏蔽以免自对准硅化的衬底区域上创建氧化物氮氧化物的构图层来形成用于亚微米自对准硅化的抗蚀剂保护氧化物。
US6348389：Chou等人--包括端点蚀刻的形成和蚀刻抗蚀剂保护氧化物层的方法(Method of forming and etching a resist protectoxide layer including end-point etch)--抗蚀剂保护氧化物层的形成和蚀刻包括在半导体衬底上形成浅沟槽隔离以及使用端点蚀刻模式沉积和蚀刻抗蚀剂保护氧化物层。
US6528422：Huang等人--用于通过额外抗蚀剂保护氧化物(RPO)阻挡修正0.25μm 1T-RAM的方法(Method to modify 0.25μm1T-RAM by extra resist protect oxide(RPO)blocking)--单晶体管RAM器件的制造包括创建额外抗蚀剂保护氧化物阻挡层以阻止在所选位置处的自对准硅化物形成。
US6686276：Edrei--具有多晶硅/自对准硅化物栅极的半导体芯片及其制造方法(Semiconductor chip having both polycide andsalicide gates and methods for making same)--集成半导体电路制造包括在多晶硅衬底上淀积硅化钛和耐熔金属，用于形成多晶硅和自对准硅化物晶体管栅极。
US6468904：Chen等人--用于选择性CoSix形成的RPO工艺(RPO process for selective CoSix formation)--集成电路器件生产包括对覆盖待硅化的器件区域的复合抗蚀剂保护氧化物层的顶部部分进行干法蚀刻，其中对其余部分进行湿法蚀刻。
US5252848：Adler--低电阻场效应晶体管。
发明内容
本发明的一些示例性实施例提供制造具有双应力层的CMOS晶体管的结构和方法，其特征如下。
一种半导体器件的制造方法的一个示例性实施例包括以下步骤：
提供具有第一器件区域和第二器件区域的衬底；在第一器件区域中提供第一类型FET晶体管，并且在第二器件区域中提供第二类型FET晶体管；
在第一和第二器件区域之上形成蚀刻停止层，并且在第一器件区域之上形成第一应力层；第一应力层对第一器件区域中的衬底施加第一类型应力；
在第二器件区域之上形成第二应力层；
第二应力层对第二器件区域中的衬底施加第二类型应力。
一种半导体器件的制造方法的另一个示例性实施例包括以下步骤：
提供具有PFET区域和NFET区域的衬底；在PFET区域中提供PFET晶体管，并且在NFET区域中提供NFET晶体管；PFET晶体管具有PFET硅化物区域；NFET晶体管具有NFET硅化物区域；
在PFET区域和NFET区域之上形成蚀刻停止层；
在NFET区域之上形成第一应力层；第一应力层对NFET区域中的衬底施加张应力；
在PFET区域中的蚀刻停止层之上形成第二应力层；第二应力层对衬底施加压应力。
本示例性实施例的一个方面是PFET晶体管，包括：PFET栅电介质层、PFET栅电极、在PFET栅电极之上的PFET帽层、PFET隔离件、与栅电极邻近的PFET源和漏区域、在PFET源和漏区域上的PFET硅化物区域；和NFET晶体管，包括：NFET栅电介质层、NFET栅电极、NFET栅电极之上的NFET帽层、NFET隔离件、与NFET栅电极邻近的NFET源和漏区域、在NFET源和漏区域上的NFET硅化物区域。
本示例性实施例的一个方面是其中在NFET区域之上形成第一应力层的步骤包括：
在衬底表面之上形成第一应力层；
在PFET区域之上形成PFET掩膜层；
将蚀刻停止层用作蚀刻阻止件，由此使蚀刻停止层保护PFET区域中的PFET硅化物区域，来蚀刻和去除PFET区域中的第一应力层；
去除PFET掩膜层。
一种半导体器件的一个示例性实施例包括：
具有第一器件区域和第二器件区域的衬底；在第一器件区域中具有第一类型FET晶体管，以及在第二器件区域中具有第二类型FET晶体管；
在第一和第二器件区域之上的蚀刻停止层，以及在第一器件区域之上的第一应力层；第一应力层对第一器件区域中的衬底施加第一类型应力；
在第二器件区域之上的第二应力层；
第二应力层对第二器件区域中的衬底施加第二类型应力。
本示例性实施例的一个方面是其中：第一器件区域是NFET器件区域，第一类型FET晶体管是NFET晶体管，第二器件区域是PFET器件区域，第二类型FET晶体管是PFET晶体管，第一类型应力是张应力，第二类型应力是压应力。
本示例性实施例的另一个方面是其中：第一器件区域是PFET器件区域，第一类型FET晶体管是PFET晶体管，第二器件区域是NFET器件区域，第二类型FET晶体管是NFET晶体管，第一类型应力是压应力，第二类型应力是张应力。
本示例性实施例的一个方面是其中：第一和第二类型FET晶体管还包括硅化物区域。
以上和以下优点及特点只是代表性实施例，并不是详尽的和/或唯一的。提供它们只是为了帮助理解本发明。应该理解它们不是权利要求所限定的全部发明的代表，不作为对权利要求所限定的本发明的限制，或对权利要求的各种等同方案的限制。例如，这些优点中的有些可能相互冲突，因为它们不能在单个实施例中同时存在。类似地，有些优点适合本发明的一个方面，而不适合其他方面。此外，所请求保护的发明的某些方面这里未作讨论。然而，除为了篇幅和减少重复外，关于这里未作讨论的那些，不应该从这里讨论的那些中作出任何推论。因而，特点和优点的这个概括在确定等同时不应该认为是决定性的。本发明的其他特点和优点将在以下描述中，从附图和从权利要求中变得显而易见。
附图说明
从以下连同附图所作的描述，将更清楚地理解根据本发明的半导体器件的特点和优点，以及根据本发明的制造这种半导体器件的工艺的其它细节，其中相同标号指示类似或对应的元件、区域和部分，并且其中：
图1至图6是用于说明制造根据本发明的第一示例性实施例的半导体器件的方法的横截面图。
图7是用于制造根据本发明的第二示例性实施例的半导体器件的横截面图。
具体实施方式
I.第一示例性实施例
A.概述
第一示例性实施例示出了一种半导体器件的结构和制造方法，该半导体器件在衬底的第一器件区域之上具有蚀刻停止层(例如底部氧化物层)，它保护下面的晶体管和硅化物区域免受第二应力层的随后蚀刻。这样能改进硅化物薄层电阻。
另一个特点是在衬底的两个区域上形成两种不同类型的应力层(例如一个压应力和一个张应力)。应力层能增加两个区域中的器件性能，特别是在两个区域具有不同器件类型(例如PFET或NFET)的情况下。在一个优选实施例中，在NFET器件区域(例如12)之上形成张应力层(例如66)，并且在PFET器件区域(例如14)之上形成压应力层(例如71)。
B.示例性方法实施例--具有蚀刻停止层以保护晶体管的双应力层
在图1至图6并且更特别地在图2所示的非限制示例中，在衬底的第一区域(例如NFET区域12)之上形成底部氧化层(65)。如图3所示，底部氧化层(65)保护下面的硅化物区域(44)免受第二应力层(例如中间氮化物层66)的蚀刻(见图3)。这样改进第一区域(例如14)中的硅化物44薄层电阻。
同样参考图6，在NFET器件区域12之上形成张应力层66，并且在PFET器件区域14之上形成压应力层71。
张应力层66在NFET器件的沟道上引起张应力，从而增力NFET载流子迁移率。压应力层71在PFET沟道上引起压应力，从而增加PFET载流子迁移率。衬底区域上的应力增加PFET和NFET器件性能。
C.第一示例性实施例
图1至图6表示第一示例性实施例。参考图1，提供具有第一区域(例如NFET区域12)和第二区域(例如PFET区域14)的衬底10。
本示例性描述将第一区域称作NFET区域12以及将第二区域称作PFET区域14，但是这些区域显然可以互换，并且本描述不是限制性的。
衬底可以是任何半导体衬底，并且优选地是p掺杂硅晶片。衬底可以包括掺杂阱，例如p阱和n阱。例如，图1示出了PFET区域14中的n阱13。可以包括其他阱，例如NFET区域中的p阱(未示出)。
在PFET区域14中提供PFET晶体管46，并且在NFET区域12中提供NFET晶体管48。PFET晶体管46具有PFET硅化物区域44。NFET晶体管48具有NFET硅化物区域63。
PFET晶体管46可以包括PFET栅电介质层30、PFET栅电极34、在PFET栅电极34之上的PFET栅硅化物层(或帽层)36、PFET隔离件38和40、邻近栅电极34的PFET源和漏区域26、在PFET源和漏区域26上的PFET硅化物区域44、以及PFET沟道31。
NFET晶体管48可以包括NFET栅电介质层54、NFET栅电极56、在NFET栅电极56之上的NFET栅硅化物层(或帽层)58、NFET隔离件60和62、邻近NFET栅电极56的NFET源和漏区域50、和在NFET源和漏区域50上的NFET硅化物区域63、以及NFET沟道53。
D.形成包括NFET区域12中的两个或更多电介质层和PFET区域14中的第一电介质层的电介质应力膜
接下来，在衬底表面之上形成蚀刻停止层和第一应力层。应力层可以是电介质膜，由包括第一电介质层的两个或更多电介质层与一个应力层所组成。
在本例中，参考图2和图3，在NFET区域12中的衬底10之上形成蚀刻停止层65和第一应力层66(例如ONO层65、66、67)，并且在PFET区域14中的衬底之上形成蚀刻停止(例如底部电介质)层65。
这可以通过首先在整个衬底之上沉积ONO层65、66、67并且然后对NO层66、67构图以从PFET区域14去除NO层66、67来形成。
例如，参考图2，在整个衬底10表面之上形成ONO层65、66、67。ONO层65、66、67可以包括底部氧化物层65、中间氮化物层66和顶部氧化物层67。
蚀刻停止层65可以包括氧化物或SiON并且优选地包括氧化物。蚀刻停止层可以包括一种材料，它关于第一应力层66具有优选地大于1∶4并且更优选地大于1∶10的蚀刻选择性。蚀刻停止层可以具有在20埃与80埃之间的厚度。
蚀刻停止层(例如底部氧化物层65)优选地关于第一应力层(例如N层66)具有大于1∶4并且更优选地大于1∶10的蚀刻选择比(使用第一蚀刻剂)。
第一应力层(例如中间氮化物(张应力)层)66优选地包括氮化物、SiON或SiC，或其他低k电介质(k小于或等于3.0)。第一应力层可以包括在FET沟道上引起适当应力的任何材料。第一应力层可以包括一个或多个层。优选地，第一应力层具有优选地在+0.4GPa与+2.6GPa之间的张应力，并且可以具有在200埃与1200埃之间的厚度。
顶部电介质(例如氧化物)层67可以具有在100埃与300埃之间的厚度。
参考图3，在ONO层上形成NFET ONO掩膜69，它在PFET区域14之上具有开口。
然后蚀刻和去除在PFET区域14中的顶部氧化物层67和中间氮化物层66。蚀刻在底部氧化物层65上停止。例如，可以使用包括CF4/CH2F2的蚀刻对顶部氧化物层67进行蚀刻。可以使用包括CF4/CH3F/O2的蚀刻对应力层(例如中间氮化物)层66进行蚀刻。应力层66的蚀刻可以使用关于蚀刻停止层65具有大于1∶4并且优选地大于1∶10的蚀刻选择性的蚀刻剂。
本实施例的非限制优点是PFET区域14中的底部氧化物层65保护PFET硅化物区域36、44免受中间氮化物层66的蚀刻。这样改进硅化物区域36、44的电阻控制。
然后去除NFET掩膜69。
E.形成第二应力层
可以在PFET区域14中而不在NFET区域12中的底部氧化物层65和PFET晶体管46之上，形成应力层71(例如氮化物压力层)71。
例如，参考图4，在PFET区域14中的底部氧化物层65和PFET晶体管46之上以及在NFET区域12中的ONO层65、66、67之上，形成氮化物(压力)层71。
(压力)氮化物层71可以具有在-0.4GPa与-3.6GPa之间的压应力和在200埃与1200埃之间的厚度(压应力为-ve Pa而张力为+ve)。
压力层71在PFET区域中的衬底上并且更优选地在PFET晶体管的沟道上引起压应力。应力层可以包括对衬底产生适当应力的任何适当材料。例如，压应力层71可以由SiN、氮氧化硅或SiC形成。
参考图5，在PFET区域中的氮化物(压力)层71之上形成PFET氮化物掩膜72。PFET氮化物掩膜72在NFET区域12之上具有开口。
其次，蚀刻和去除在NFET区域中的氮化物层71。
如图6所示，然后去除PFET氮化物掩膜72。
底部氧化物层65优选地在PFET区域14中具有等于或小于在NFET区域12中的厚度。
F.完成器件
如图6所示，在氮化硅层71和NON层65、66、67之上形成电介质层74。
其次，形成互连(例如76、78)以与PFET晶体管46接触。
使用另外互连层和电介质层，完成器件。
G.第二实施例--改变张应力层和压应力层形成的顺序
参考图7，在第二示例性实施例中，在NFET区域中的电介质膜66A、67A(例如NO层66A、67A)之前，可以形成蚀刻停止层65A和压应力层71A。
参考图7，在整个衬底表面之上形成底部氧化物层65A。
在整个衬底表面之上形成氮化物层71A，并且然后构图以从NFET区域12中去除层71A。底部电介质层(例如氧化物层)65A将保护NFET区域12中的硅化物区域63免受氮化物蚀刻。这样将改进硅化物区域63薄层电阻均匀性。
然后将在整个衬底表面之上，例如在PFET区域14中的PFET应力层(氮化物层)71A之上和在NFET区域12中的底部氧化物层65A之上，形成NFET应力层(例如中间氮化物层66A和顶部氧化物层67A)。
使用构图工艺(抗蚀剂掩膜然后蚀刻)从PFET区域14中去除NFET应力层(例如中间氮化物层)66A和顶部氧化物层67A。
随后处理(例如接触、互连和电介质层)可以如图7所示和如常规技术那样形成。
H.非限制示例性实施例
在以上描述中提出了许多具体细节，例如流速、压力设置、厚度等，以便提供对本发明的更透彻理解。本领域技术人员将认识到功率设置、驻留时间、气体流速是设备所特有的，并且将随设备的品牌不同而变化。然而，对本领域技术人员来说将显然可以在不具有这些细节的情况下实施本发明。另外，没有详细描述公知的工艺，以便不会使本发明被不必要地混淆。
除非另外明确说明，否则各数值和范围应该理解为近似的，如同在数值或范围的值之前存在用语“大约”或“近似”一样。
给定刚刚所述的本发明的各种实施例，以上描述和说明不应该作为限制如权利要求所限定的本发明的范围。
虽然已经参考本发明的优选实施例特别地示出和描述了本发明，但是本领域技术人员将会理解，在不违反本发明的精神和范围的情况下，可以在形式和细节上实现各种各样的改变。旨在包括各种各样的变更及类似布置和过程，并且因此所附权利要求的范围应该被给予最广泛解释，以便包含所有这样的变更及类似布置和过程。

Claims (23)

1.一种半导体器件的制造方法，包括以下步骤：
a)提供具有第一器件区域和第二器件区域的衬底；在所述第一器件区域中提供第一类型FET晶体管，并且在所述第二器件区域中提供第二类型FET晶体管；
b)在所述第一和第二器件区域之上形成蚀刻停止层，并且在所述第一器件区域之上形成第一应力层；所述第一应力层对所述第一器件区域中的所述衬底施加第一类型应力；
c)在所述第二器件区域之上形成第二应力层；
d)所述第二应力层对所述第二器件区域中的所述衬底施加第二类型应力。
2.根据权利要求1的方法，其中：
所述第一器件区域是NFET器件区域，
所述第一类型FET晶体管是NFET晶体管，
所述第二器件区域是PFET器件区域，
所述第二类型FET晶体管是PFET晶体管，
所述第一类型应力是张应力，
所述第二类型应力是压应力。
3.根据权利要求1的方法，其中：
所述第一器件区域是PFET器件区域，
所述第一类型FET晶体管是PFET晶体管，
所述第二器件区域是NFET器件区域，
所述第二类型FET晶体管是NFET晶体管，
所述第一类型应力是压应力，
所述第二类型应力是张应力。
4.根据权利要求1的方法，其中形成所述蚀刻停止层和所述第一应力层的所述步骤还包括：
在所述第一和第二器件区域之上形成所述蚀刻停止层和所述第一应力层；
在所述第一器件区域之上形成第一掩膜层；
通过将所述蚀刻停止层用作蚀刻阻止件，由此使所述蚀刻停止层在所述第一应力层的所述蚀刻期间保护所述第二类型FET晶体管免受损坏，来蚀刻并去除所述第二器件区域中的所述第一应力层；
去除所述第一掩膜层。
5.根据权利要求1的方法，其中所述第一和第二类型FET晶体管还包括硅化物区域。
6.根据权利要求1的方法，其中所述第一应力层包括从SiN、SiON、SiC和k小于3.0的低k电介质材料所组成的组中选择的材料，以及所述蚀刻停止层包括氧化硅。
7.根据权利要求1的方法，其中所述蚀刻停止层关于所述第一应力层具有大于1∶10的蚀刻选择比。
8.根据权利要求1的方法，其中所述第一应力层具有在约+0.4GPa与+2.6GPa之间的张应力，并且所述第二应力层具有在约-0.4GPa与-3.6GPa之间的压应力。
9.根据权利要求1的方法，其中所述第二应力层具有在约+0.4GPa与+2.6GPa之间的张应力，并且所述第一应力层具有在约-0.4GPa与-3.6GPa之间的压应力。
10.一种半导体器件的制造方法，包括以下步骤：
a)提供具有PFET区域和NFET区域的衬底；在所述PFET区域中提供PFET晶体管，并且在所述NFET区域中提供NFET晶体管；所述PFET晶体管具有PFET硅化物区域；所述NFET晶体管具有NFET硅化物区域；
b)在所述PFET区域和所述NFET区域之上形成蚀刻停止层；
c)在所述NFET区域中的所述蚀刻停止层之上形成第一应力层；所述第一应力层对所述NFET区域中的所述衬底施加张应力；
d)在所述PFET区域中的所述蚀刻停止层之上形成第二应力层；所述第二应力层对所述衬底施加压应力。
11.根据权利要求10的方法，还包括：
在所述NFET和PFET区域之上形成电介质层；
形成互连以使所述PFET和NFET晶体管接触。
12.根据权利要求10的方法，其中：
所述PFET晶体管包括：PFET栅电介质层、PFET栅电极、在所述PFET栅电极之上的PFET帽层、PFET隔离件、与所述栅电极邻近的PFET源和漏区域、在所述PFET源和漏区域上的PFET硅化物区域；以及
所述NFET晶体管包括：NFET栅电介质层、NFET栅电极、在所述NFET栅电极之上的NFET帽层；NFET隔离件、与所述NFET栅电极邻近的NFET源和漏区域、在所述NFET源和漏区域上的NFET硅化物区域。
13.根据权利要求10的方法，其中在所述NFET区域之上形成第一应力层的所述步骤包括：
在所述衬底表面之上形成所述第一应力层；
在所述PFET区域之上形成PFET掩膜层；
将所述蚀刻停止层用作蚀刻阻止件，由此使所述蚀刻停止层保护所述PFET区域中的PFET硅化物区域，来蚀刻并去除所述PFET区域中的所述第一应力层；
去除所述PFET掩膜层。
14.根据权利要求10的方法，其中所述蚀刻停止层包括氧化物；所述第一应力层包括氮化物；所述第二应力层包括氮化物、SiON或SiC；所述第一应力层具有在约+0.4GPa与+2.6GPa之间的张应力，并且所述第二应力层具有在约-0.4GPa与-3.6GPa之间的压应力。
15.根据权利要求10的方法，其中在所述第一应力层之上形成顶部电介质层，以在所述衬底之上形成ONO层。
16.一种半导体器件，包括：
a)具有第一器件区域和第二器件区域的衬底；在所述第一器件区域中具有第一类型FET晶体管，以及在所述第二器件区域中具有第二类型FET晶体管；
b)在所述第一和第二器件区域之上的蚀刻停止层，以及在所述第一器件区域之上的第一应力层；所述第一应力层对所述第一器件区域中的所述衬底施加第一类型应力；
c)在所述第二器件区域之上的第二应力层；
d)所述第二应力层对所述第二器件区域中的所述衬底施加第二类型应力。
17.根据权利要求16的半导体器件，其中：
所述第一器件区域是NFET器件区域，
所述第一类型FET晶体管是NFET晶体管，
所述第二器件区域是PFET器件区域，
所述第二类型FET晶体管是PFET晶体管，
所述第一类型应力是张应力，
所述第二类型应力是压应力。
18.根据权利要求16的半导体器件，其中：
所述第一器件区域是PFET器件区域，
所述第一类型FET晶体管是PFET晶体管，
所述第二器件区域是NFET器件区域，
所述第二类型FET晶体管是NFET晶体管，
所述第一类型应力是压应力，
所述第二类型应力是张应力。
19.根据权利要求16的半导体器件，其中所述第一和第二类型FET晶体管还包括硅化物区域。
20.根据权利要求16的半导体器件，其中所述第一应力层包括从SiN、SiON、SiC和k小于3.0的低k电介质材料所组成的组中选择的材料；并且所述蚀刻停止层包括氧化硅。
21.根据权利要求16的半导体器件，其中所述蚀刻停止层关于所述第一应力层具有大于1∶10的蚀刻选择比。
22.根据权利要求16的半导体器件，其中所述第一应力层具有在约+0.4GPa与+2.6GPa之间的张应力，并且所述第二应力层具有在约-0.4GPa与-3.6GPa之间的压应力。
23.根据权利要求16的半导体器件，其中所述第二应力层具有在约+0.4GPa与+2.6GPa之间的张应力，并且所述第一应力层具有在约-0.4GPa与-3.6GPa之间的压应力。
CNA2007101397066A 2006-07-28 2007-07-27 实现具有改进硅化物控制的双应力层的结构和方法 Pending CN101114615A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/495,508 US20080026523A1 (en) 2006-07-28 2006-07-28 Structure and method to implement dual stressor layers with improved silicide control
US11/495,508 2006-07-28

Publications (1)

Publication Number Publication Date
CN101114615A true CN101114615A (zh) 2008-01-30

Family

ID=38986827

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007101397066A Pending CN101114615A (zh) 2006-07-28 2007-07-27 实现具有改进硅化物控制的双应力层的结构和方法

Country Status (3)

Country Link
US (1) US20080026523A1 (zh)
CN (1) CN101114615A (zh)
SG (2) SG139632A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102024705B (zh) * 2009-09-22 2012-03-14 中芯国际集成电路制造(上海)有限公司 半导体器件以及用于制造半导体器件的方法
CN102376647A (zh) * 2011-11-24 2012-03-14 上海华力微电子有限公司 具有空气侧墙的cmos 制作方法
CN102487017A (zh) * 2010-12-03 2012-06-06 中芯国际集成电路制造(北京)有限公司 应变cmos器件的制作方法
CN102044492B (zh) * 2009-10-21 2013-04-10 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN102082126B (zh) * 2009-11-26 2013-06-19 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN109300790A (zh) * 2017-07-24 2019-02-01 格芯公司 具有牺牲多晶硅层的接触蚀刻停止层

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790540B2 (en) * 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
KR100809335B1 (ko) * 2006-09-28 2008-03-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US20080116521A1 (en) * 2006-11-16 2008-05-22 Samsung Electronics Co., Ltd CMOS Integrated Circuits that Utilize Insulating Layers with High Stress Characteristics to Improve NMOS and PMOS Transistor Carrier Mobilities and Methods of Forming Same
US7700499B2 (en) * 2007-01-19 2010-04-20 Freescale Semiconductor, Inc. Multilayer silicon nitride deposition for a semiconductor device
US20080173908A1 (en) * 2007-01-19 2008-07-24 Freescale Semiconductor, Inc. Multilayer silicon nitride deposition for a semiconductor device
US7868390B2 (en) * 2007-02-13 2011-01-11 United Microelectronics Corp. Method for fabricating strained-silicon CMOS transistor
US7534678B2 (en) * 2007-03-27 2009-05-19 Samsung Electronics Co., Ltd. Methods of forming CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein and circuits formed thereby
US7902082B2 (en) * 2007-09-20 2011-03-08 Samsung Electronics Co., Ltd. Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers
US7923365B2 (en) * 2007-10-17 2011-04-12 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having stress-inducing sidewall insulating spacers thereon
US8133793B2 (en) 2008-05-16 2012-03-13 Sandisk 3D Llc Carbon nano-film reversible resistance-switchable elements and methods of forming the same
US8569730B2 (en) * 2008-07-08 2013-10-29 Sandisk 3D Llc Carbon-based interface layer for a memory device and methods of forming the same
US20100032639A1 (en) * 2008-08-07 2010-02-11 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
US8835892B2 (en) * 2008-10-30 2014-09-16 Sandisk 3D Llc Electronic devices including carbon nano-tube films having boron nitride-based liners, and methods of forming the same
US20100108976A1 (en) * 2008-10-30 2010-05-06 Sandisk 3D Llc Electronic devices including carbon-based films, and methods of forming such devices
US20110210401A1 (en) * 2010-02-26 2011-09-01 Freescale Semiconductor Inc. Multilayer silicon nitride deposition for a semiconductor device
US8216905B2 (en) * 2010-04-27 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Stress engineering to reduce dark current of CMOS image sensors
US20110278529A1 (en) * 2010-05-14 2011-11-17 Huiwen Xu Memory employing diamond-like carbon resistivity-switchable material and methods of forming the same
CN102254914B (zh) * 2010-05-20 2013-03-13 中国科学院微电子研究所 一种半导体结构及其形成方法
CN102468236A (zh) * 2010-10-29 2012-05-23 中芯国际集成电路制造(北京)有限公司 金属氧化物半导体器件的形成方法
US8598660B2 (en) * 2011-06-01 2013-12-03 International Business Machines Corporation Stress enhanced LDMOS transistor to minimize on-resistance and maintain high breakdown voltage
US10056382B2 (en) 2016-10-19 2018-08-21 International Business Machines Corporation Modulating transistor performance

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252848A (en) * 1992-02-03 1993-10-12 Motorola, Inc. Low on resistance field effect transistor
US6348389B1 (en) * 1999-03-11 2002-02-19 Taiwan Semiconductor Manufacturing Company Method of forming and etching a resist protect oxide layer including end-point etch
US6686276B2 (en) * 2000-03-09 2004-02-03 Tower Semiconductor Ltd. Semiconductor chip having both polycide and salicide gates and methods for making same
US6528422B1 (en) * 2001-03-16 2003-03-04 Taiwan Semiconductor Manufacturing Company Method to modify 0.25μm 1T-RAM by extra resist protect oxide (RPO) blocking
US6468904B1 (en) * 2001-06-18 2002-10-22 Taiwan Semiconductor Manufacturing Company RPO process for selective CoSix formation
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6815274B1 (en) * 2002-09-13 2004-11-09 Taiwan Semiconductor Manufacturing Co. Resist protect oxide structure of sub-micron salicide process
US6573172B1 (en) * 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US7388259B2 (en) * 2002-11-25 2008-06-17 International Business Machines Corporation Strained finFET CMOS device structures

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102024705B (zh) * 2009-09-22 2012-03-14 中芯国际集成电路制造(上海)有限公司 半导体器件以及用于制造半导体器件的方法
CN102044492B (zh) * 2009-10-21 2013-04-10 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN102082126B (zh) * 2009-11-26 2013-06-19 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN102487017A (zh) * 2010-12-03 2012-06-06 中芯国际集成电路制造(北京)有限公司 应变cmos器件的制作方法
CN102487017B (zh) * 2010-12-03 2014-03-12 中芯国际集成电路制造(北京)有限公司 应变cmos器件的制作方法
CN102376647A (zh) * 2011-11-24 2012-03-14 上海华力微电子有限公司 具有空气侧墙的cmos 制作方法
CN109300790A (zh) * 2017-07-24 2019-02-01 格芯公司 具有牺牲多晶硅层的接触蚀刻停止层
CN109300790B (zh) * 2017-07-24 2021-11-02 格芯(美国)集成电路科技有限公司 具有牺牲多晶硅层的接触蚀刻停止层

Also Published As

Publication number Publication date
SG139657A1 (en) 2008-02-29
US20080026523A1 (en) 2008-01-31
SG139632A1 (en) 2008-02-29

Similar Documents

Publication Publication Date Title
CN101114615A (zh) 实现具有改进硅化物控制的双应力层的结构和方法
JP4971593B2 (ja) 半導体装置の製造方法
US7195969B2 (en) Strained channel CMOS device with fully silicided gate electrode
US6869866B1 (en) Silicide proximity structures for CMOS device performance improvements
US7790622B2 (en) Methods for removing gate sidewall spacers in CMOS semiconductor fabrication processes
US20060081942A1 (en) Semiconductor device and manufacturing method therefor
US20070181950A1 (en) Semiconductor device and its manufacturing method capable of suppressing junction leakage current
KR100773352B1 (ko) 스트레스 인가 모스 트랜지스터를 갖는 반도체소자의제조방법 및 그에 의해 제조된 반도체소자
JPH11135745A (ja) 半導体装置及びその製造方法
JP2007165558A (ja) 半導体装置およびその製造方法
US7179714B2 (en) Method of fabricating MOS transistor having fully silicided gate
US20050205940A1 (en) Semiconductor device and method for manufacturing the same
US6194299B1 (en) Method for fabrication of a low resistivity MOSFET gate with thick metal on polysilicon
JP2006196646A (ja) 半導体装置及びその製造方法
US20050082605A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20070290236A1 (en) Semiconductor device and method of fabricating the same
JP2009117621A (ja) 半導体装置及びその製造方法
JP2010098157A (ja) 半導体装置の製造方法
EP1456888B1 (en) Electrically programmed mos transistor source/drain series resistance
JP2007173356A (ja) 半導体装置およびその製造方法
WO2006070490A1 (ja) 半導体装置およびその製造方法
US8541281B1 (en) Replacement gate process flow for highly scaled semiconductor devices
US6995434B2 (en) Semiconductor device and method of fabricating the same
KR100724574B1 (ko) 식각저지막을 갖는 반도체 소자 및 그의 제조방법
US7955921B2 (en) Full silicide gate for CMOS

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication