CN107275220A - 一种半导体器件形成方法 - Google Patents

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Abstract

本申请公开了一种半导体器件的形成方法，其包括：提供半导体衬底；在半导体衬底上依次形成假栅、栅极侧墙和源漏区；去除假栅，以在假栅所在位置形成栅极沟槽；在栅极沟槽底部形成栅极介质层；向形成有栅极介质层的栅极沟槽内填充栅极材料，以在栅极介质层上方形成栅极功函数层；栅极材料为功函数值能够调节的材料。如此，本申请实施例采用功函数可调的栅极材料形成半导体器件的栅极结构，因此，通过本申请实施例提供的半导体器件的形成方法，能够较好地控制半导体器件的阈值电压，进而有利于提高整个半导体器件的稳定性和可靠性。

Description

一种半导体器件形成方法
技术领域
本申请涉及半导体制造技术领域，尤其涉及一种半导体器件形成方法。
背景技术
随着CMOS(英文全称为Complementary Metal Oxide Semiconductor，中文全称为互补金属氧化物半导体)技术进入16/14纳米工艺节点，超薄绝缘体上硅(英文全称为Extremely Thin Silicon-on-Insulator，英文简称为ETSOI)称为技术的主流。
ETSOI技术是SOI技术的一个分支，SOI衬底是在背衬底和顶层硅中间嵌埋一层SiO2的埋氧化层，然后以此衬底作为基底，在顶层硅上制作晶体管器件。SiO2埋氧化层确保了器件的介质隔离，使器件的寄生电容和漏电流显著减小，还彻底消除了体硅器件中的寄生闩锁效应，具有寄生电容小、短沟道效应小、速度快、集成度高、功耗低等优点，越来越受业界的青睐。
ETSOI技术是指顶层硅的厚度一般小于20纳米的SOI技术。采用ETSOI技术的半导体器件，具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用。
对于ETSOI器件来说，其形成工艺尤其是金属栅的填充工艺对整个器件的性能具有非常重要的意义。
发明内容
有鉴于此，本申请提供了一种半导体器件形成方法，以提高半导体器件的性能。
为了达到上述发明目的，本申请采用了如下技术方案：
一种半导体器件的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上依次形成假栅、栅极侧墙和源漏区；
去除所述假栅，以在所述假栅所在位置形成栅极沟槽；
在所述栅极沟槽底部形成栅极介质层；
向形成有所述栅极介质层的栅极沟槽内填充栅极材料，以在所述栅极介质层上方形成栅极功函数层；所述栅极材料为功函数值能够调节的材料。
可选地，所述功函数值能够调节的材料为钛合金和/或钽合金。
可选地，所述钛合金为碳铝钛合金、或氮铝钛合金，所述碳铝钽合金或氮铝钽合金。
可选地，所述在所述栅极介质层上填充栅极材料，具体为：采用原子层沉积工艺在所述栅极介质层上填充栅极材料。
可选地，在所述栅极介质层上填充栅极材料中，采用的温度为300～400℃。
可选地，所述半导体衬底为ETSOI衬底。
可选地，在所述半导体衬底上形成源漏区，具体包括：
在位于所述假栅两侧的ETSOI衬底的上方外延半导体材料层；
向所述半导体材料层以及所述半导体材料层下方的ETSOI衬底的顶层硅内进行离子注入，以在所述半导体材料层和其下方的顶层硅内形成源漏区。
可选地，当半导体器件为NMOS器件时，所述半导体材料层为硅碳化合物；
当半导体器件为P MOS器件时，所述半导体材料层为锗硅。
可选地，所述栅极介质层为高k介电材料。
可选地，所述半导体器件为NMOS器件。
相较于现有技术，本申请具有以下有益效果：
通过以上技术方案可知，本申请提供的半导体器件的形成方法中，采用后栅极工艺来形成半导体器件，由于后栅极工艺不必经受高温步骤，可以更加自由地设置和调配栅电极材料的功函数值，如此，本申请实施例在形成半导体器件的过程中，采用功函数值能够调节的材料作为栅极材料形成栅极的功函数层。如此，在形成栅极的功函数层时，能够通过调整栅极材料的填充温度、填充厚度或者栅极材料的各个成分的比例，来实现半导体器件栅极的功函数的可调。如此可知，本申请实施例采用功函数可调的栅极材料形成半导体器件的栅极结构，由于栅极结构的功函数可调，因此，通过本申请实施例提供的半导体器件的形成方法，能够较好地控制半导体器件的阈值电压，进而有利于提高整个半导体器件的稳定性和可靠性。
附图说明
为了清楚地理解本申请的技术方案，下面将描述本申请具体实施方式时用到的附图做一简要说明。
图1是本申请实施例提供的半导体器件的形成方法流程示意图；
图2A至图2E是本申请实施例提供的半导体器件的形成方法中一系列制程对应的剖面结构示意图。
附图标记
200：半导体衬底，201：背衬底，202：埋氧化层，203：顶层硅，210：假栅，211：栅氧化层，212：多晶硅层，220：栅极侧墙，230：源漏区，240：栅极沟槽，250：栅极介质层，260：栅极功函数层。
具体实施方式
在介绍本申请的具体实施方式之前，首先介绍后栅极工艺。
后栅极工艺即Gate-last是用于制作金属栅极结构的一种工艺技术，这种技术的特点是在对硅片进行漏/源区离子注入操作以及随后的高温退火工步完成之后再形成金属栅极；与此相对的是前栅极工艺即Gate-first工艺，前栅极工艺的特点是在对硅片进行漏/源区离子注入操作以及随后的退火工步完成之前便生成金属栅极。与前栅极工艺相比，后栅极工艺制造的芯片，功耗更低、漏电更少，高频(即高性能)运行状态也更稳定。
下面结合附图介绍本申请的具体实施方式。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1是本申请实施例提供的半导体器件的形成方法流程示意图。图2A至图2E是本申请实施例提供的半导体器件的形成方法中一系列制程对应的剖面结构示意图。
需要说明，在本申请实施例中，以ETSOI衬底作为半导体衬底的示例说明半导体器件的形成方法。
如图1所示，该半导体器件的形成方法包括：
S101、提供半导体衬底200。
需要说明，在本申请实施例中，半导体衬底200可以为已经做好前期处理的衬底，该前期处理例如可以包括预清洗、形成阱区以及形成浅沟槽隔离区等等。
作为示例，如图2A所示，半导体衬底200可以为ETSOI衬底，该ETSOI衬底具体包括：背衬底201、埋氧化层202和顶层硅203，其中，埋氧化层202为嵌入背衬底201和顶层硅203之间的一层二氧化硅。当在ETSOI衬底上形成半导体器件时，需要在埋氧化层202的上方形成半导体器件。
S102、在半导体衬底200上依次形成假栅210、栅极侧墙220和源漏区230。
如图2B所示，在顶层硅203的上方依次形成假栅210、栅极侧墙220以及源漏区230。其中，假栅210可以包括栅氧化层211和位于栅氧化层211上方的多晶硅层212。栅极侧墙220形成在假栅210的侧壁上。源漏区230位于栅极侧墙220的两侧。
在本申请实施例中，假栅210为牺牲层，该假栅210确定了最终半导体器件的栅极的形成区域，即假栅210的长和宽即为最终器件栅极的长和宽，即，栅极沿源漏区方向为长度，垂直于源漏区方向为宽度，假栅210的宽度方向即为垂直于源漏区的方向。
具体地，本步骤具体为：首先，依次淀积二氧化硅和多晶硅来形成假栅210。其中，二氧化硅形成假栅210的栅氧化层211，多晶硅形成假栅210的多晶硅层。
而后，淀积栅极侧墙材料，例如氮化硅，并进行刻蚀，仅留下假栅210侧壁的侧墙材料，从而形成栅极侧墙220，在其它实施例中，所述侧墙还可以为多层结构。
然后，在假栅210的两侧形成源漏区230。
需要说明，当半导体衬底200为ETSOI衬底时，由于顶层硅203的厚度较薄，该较薄的顶层硅203不能形成足够大的源漏区。如此，在本申请实施例中，为了形成足够大的源漏区，本申请实施例在半导体衬底200上形成源漏区230的过程可以包括以下步骤：
A1、在位于所述假栅两侧的ETSOI衬底的上方外延半导体材料层。
具体地，在位于假栅210两侧的顶层硅203的上方外延半导体材料层。
该半导体材料层的材料可以为任意半导体材料。作为示例，当待形成的半导体器件为NMOS器件时，该半导体材料层可以为硅碳化合物。其中，在该硅碳化合物中，硅和碳的比例可以为任意比例。
当待形成的半导体器件为PMOS器件时，该半导体材料层可以为锗硅GeSi。
A2、向半导体材料层以及该半导体材料层下方的ETSOI衬底的顶层硅内进行离子注入，以在该半导体材料层和其下方的顶层硅内形成源漏区。
具体地，可以通过根据期望的器件类型(NMOS器件或PMOS器件)，向半导体材料层以及其下方的顶层硅203内注入p型或n型掺杂物或杂质以形成源漏区230。具体可以根据需要在形成侧墙前、形成部分侧墙和/或形成侧墙后进行多次离子注入、扩散等工艺来形成所述源漏区230。
需要说明，通过该具体实施方式形成的源漏区230包括两部分，一部分形成在顶层硅内，另一部分形成在外延的半导体材料层内。
上述示例，顶层硅内的源漏区部分和半导体材料层内的源漏区部分通过同一次离子注入形成。实际上，两部分源漏区还可以通过两次离子注入形成，具体实现过程包括以下步骤：
B1、向位于假栅两侧的ETSOI衬底的顶层硅203内进行离子注入，形成第一源漏区。
具体地，可以通过根据期望的器件类型(NMOS器件或PMOS器件)，向顶层硅203内注入p型或n型掺杂物或杂质以形成源漏区230。
B2、在第一源漏区的上方外延一层半导体材料层。
B3、向所述半导体材料层内进行离子注入，以在所述半导体材料层内形成第二源漏区。
S103、去除假栅210，以在假栅210所在位置形成栅极沟槽240。
如图2C所示，采用湿法和/或干法刻蚀工艺去除假栅210，以在假栅210所在位置形成栅极沟槽240。
S104、在栅极沟槽240底部形成栅极介质层250。
采用本领域惯用的薄膜淀积技术在栅极沟槽240的底部形成栅极介质层250。
在本申请实施例中，为了减小栅极的漏电流、降低栅极电容以及缩小半导体器件的管件尺寸，并改善器件的驱动能力，栅极介质层250可以为高k介电材料(所谓高k介电材料是指介电常数要与氧化硅的介电材料)，高k介电材料例如可以为铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等。
S105、向形成有栅极介质层250的栅极沟槽内填充栅极材料，以在所述栅极介质层上方形成栅极功函数层260；所述栅极材料为功函数值能够调节的材料。
如图2E所示，采用薄膜淀积工艺向形成有栅极介质层250的栅极沟槽240内填充栅极材料，以在栅极介质层250上方形成栅极功函数层260。其中，栅极介质层250和栅极功函数层260构成了半导体器件的真正栅极区。
在本申请实施例中，采用后栅极工艺形成半导体器件，由于后栅极工艺不必经受高温步骤，可以更加自由地设置和调配栅电极材料的功函数值，如此，本申请实施例在形成半导体器件的过程中，填充在栅极沟槽240内的栅极材料为功函数值可以调节的材料。作为示例，该功函数值可以调节的材料可以为钛合金和/或钽合金。其中，钛合金或者钽合金的功函数值可以会随着其生长工艺、合金的各组分比例以及材料层的厚度而发生变化。
因此，在本申请实施例中，可以通过调整栅极材料填充过程中的填充工艺条件、栅极材料的各组分比例以及栅极材料层的厚度来调整栅极的功函数值。
另外，为了提高栅极的填充效果，本申请实施例可以通过调整栅极材料的填充速率即栅极材料层的生长速率来控制。一般来说，生长速率越高，填充效果越差，生长速率越低，填充效果越好。而生长速率与生长温度有很大的关系，因此，在本申请实施例，可以通过调整栅极材料填充时的温度来提高栅极材料的填充效果，使得栅极材料能够均匀而有效地填充和覆盖栅极沟槽240。在本申请实施例中，在填充栅极材料的过程中，可以控制填充过程中的温度，例如，在填充过程中，高低温填充可以交替进行以保证填充效率的前提下，使得填充速率降低不会太大，也可以先高温填充，再低温填充，还可以先低温填充，再高温填充，也可以均匀温度填充。
另外，当形成的半导体器件为HKMG(高k金属栅)器件时，栅极沟槽240一般为具有大高宽比的结构，为了能够使得栅极材料能够更好地填充栅极沟槽240，可以采用原子层沉积技术即ALD技术来实现栅极材料的有效填充。这是因为，ALD工艺具有自限制的生长特点，具有超薄膜控制能力、优异的薄膜均匀性以及台阶覆盖性能。当采用ALD工艺填充栅极沟槽时，填充时采用的温度应该为恒温。作为示例，本申请实施例在栅极材料填充时采用的温度例如可以为300～400℃。
作为示例，钛合金为碳铝钛合金或氮铝钛合金，所述碳铝钽合金或氮铝钽合金。
当栅极材料为碳铝钛合金时，可以通过调整碳铝钛合金中的碳、铝、钛的成分比例来调整栅极材料的功函数值，其中，铝所占比例越高，栅极材料的功函数值越小。
当栅极材料为碳铝钛合金时，钛的前驱源可以为卤化钛或四次二甲基胺基钛，铝的前驱源可以为三烷基铝、烷基铝烷或氨配位铝烷。
需要说明，用碳铝钛合金作为填充栅极沟槽240的栅极材料，特别适用于半导体器件为NMOS器件的情形。
以上为以ETSOI衬底为例说明的半导体器件的形成方法的具体实施方式。需要说明，上述ETSOI衬底仅是示例，不应理解为本申请实施例仅适用于ETSOI衬底。实际上，除了ETSOI衬底外，本申请具体实施方式中，半导体衬底还可以为本领域惯用的其它类型的衬底，如硅衬底等等。
本申请提供的半导体器件的形成方法中，采用后栅极工艺来形成半导体器件，由于后栅极工艺不必经受高温步骤，可以更加自由地设置和调配栅电极材料的功函数值，如此，本申请实施例在形成半导体器件的过程中，采用钛合金或者钽合金作为栅极材料形成栅极的功函数层。在形成栅极的功函数层时，能够通过调整栅极材料的填充温度、填充厚度或者栅极材料的各个成分的比例，来实现半导体器件栅极的功函数的可调。如此可知，本申请实施例采用功函数可调的栅极材料形成半导体器件的栅极结构，由于栅极结构的功函数可调，因此，通过本申请实施例提供的半导体器件的形成方法，能够较好地控制半导体器件的阈值电压，进而有利于提高整个半导体器件的稳定性和可靠性。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上依次形成假栅、栅极侧墙和源漏区；
去除所述假栅，以在所述假栅所在位置形成栅极沟槽；
在所述栅极沟槽底部形成栅极介质层；
向形成有所述栅极介质层的栅极沟槽内填充栅极材料，以在所述栅极介质层上方形成栅极功函数层；所述栅极材料为功函数值能够调节的材料。
2.根据权利要求1所述的方法，其特征在于，所述功函数值能够调节的材料为钛合金和/或钽合金。
3.根据权利要求1所述的方法，其特征在于，所述钛合金为碳铝钛合金、或氮铝钛合金，所述碳铝钽合金或氮铝钽合金。
4.根据权利要求1所述的方法，其特征在于，所述在所述栅极介质层上填充栅极材料，具体为：采用原子层沉积工艺在所述栅极介质层上填充栅极材料。
5.根据权利要求4所述的方法，其特征在于，在所述栅极介质层上填充栅极材料中，采用的温度为300～400℃。
6.根据权利要求1-5任一项所述的方法，其特征在于，所述半导体衬底为ETSOI衬底。
7.根据权利要求6所述的方法，其特征在于，在所述半导体衬底上形成源漏区，具体包括：
在位于所述假栅两侧的ETSOI衬底的上方外延半导体材料层；
向所述半导体材料层以及所述半导体材料层下方的ETSOI衬底的顶层硅内进行离子注入，以在所述半导体材料层和其下方的顶层硅内形成源漏区。
8.根据权利要求7所述的方法，其特征在于，当半导体器件为NMOS器件时，所述半导体材料层为硅碳化合物；
当半导体器件为PMOS器件时，所述半导体材料层为锗硅。
9.根据权利要求1-5任一项所述的方法，其特征在于，所述栅极介质层为高k介电材料。
10.根据权利要求6所述的方法，其特征在于，所述半导体器件为NMOS器件。
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