TWI762112B - 半導體裝置的形成方法 - Google Patents

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Abstract

當圖案化位於介電層下方的蝕刻停止層時，光阻層用以保護介電層以及嵌入在介電層中的導電元件。光阻層可以進一步用於蝕刻在蝕刻停止層下方的另一個介電層，其中蝕刻下一個介電層會暴露出接觸件，例如閘極接觸件。底層可以用於保護嵌入介電層中的導電元件不受用於蝕刻蝕刻停止層的濕式蝕刻劑的破壞。

Description

半導體裝置的形成方法
本發明實施例係有關於一種半導體裝置的形成方法，且特別關於一種金屬部件的形成方法。
半導體裝置被用於各種電子應用中，例如個人電腦、手機、數位相機以及其他電子設備。一般通過在半導體基板上依序沉積絕緣或介電層、導電層以及半導體層材料以製造半導體裝置，並使用微影對各種材料層進行圖案化，以在其上形成電路組件及元件。
半導體產業通過持續減小最小部件尺寸以持續提高各種電子組件（例如電晶體、二極體、電阻、電容等）的整合密度，其允許將更多組件整合至給定區域中。
本發明一些實施例提供一種形成半導體裝置的方法，包括：圖案化光阻層，光阻層在介電層上方；基於光阻層的圖案蝕刻介電層，以在介電層中形成開口，所述蝕刻停止於介電層下方的蝕刻停止層；當光阻層在介電層上時，蝕刻蝕刻停止層以穿透蝕刻停止層；以及在介電層中的開口中形成導電元件，導電元件電性耦合至蝕刻停止層下方的第一金屬部件。
本發明一些實施例提供一種形成半導體裝置的方法，包括：在第一介電層上形成遮罩；在遮罩中形成第一開口，第一開口露出第一介電層的部份；使用遮罩作為蝕刻遮罩，蝕刻第一介電層，以在第一介電層中形成第二開口，第二開口露出蝕刻停止層；使用遮罩作為蝕刻遮罩，蝕刻蝕刻停止層，以在蝕刻停止層中形成第三開口，第三開口露出第二介電層；使用遮罩作為蝕刻遮罩，蝕刻第二介電層，以在第二介電層中形成第四開口，第四開口露出導電元件；以及在第一介電層中形成第一金屬部件，第一金屬部件電性耦合至導電元件。
本發明一些實施例提供一種形成半導體裝置的方法，包括：在第一介電層中形成第一金屬部件，第一金屬部件電性耦合至電晶體的源極/汲極接觸件；在第一介電層上沉積並圖案化遮罩層；根據遮罩層的圖案，圖案化第一介電層；當遮罩層在第一介電層上時，根據遮罩層的圖案，圖案化第一介電層下方的蝕刻停止層；當遮罩層在第一介電層上時，根據遮罩層的圖案，圖案化第二介電層，以露出電晶體的閘極電極；以及形成導電插塞穿過第一介電層以及穿過第二介電層，導電插塞接觸閘極電極。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本揭露實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本揭露實施例包括在介電層中形成接觸件的製程。當蝕刻介電層時，由光遮罩層提供遮罩，例如三層光遮罩的底層。遮罩保護介電層不被蝕刻的區域。停止層可以位於介電層下方，例如蝕刻停止層。用於蝕刻介電層的蝕刻劑對介電層具有選擇性，使得相對於介電層的蝕刻速率大於相對於蝕刻停止層的蝕刻速率。之後使用單獨的蝕刻劑突破穿過蝕刻停止層。其後續的蝕刻劑對蝕刻停止層具有選擇性，並且不會顯著蝕刻介電層。將遮罩層留在原處，而非移除遮罩（不再需要的遮罩），以保護可能形成並嵌入在介電層中的其他金屬部件。例如，若介電層覆蓋在FinFET上，則可以形成第一接觸件至源極/汲極區，之後在與閘極電極分開的製程中形成第二接觸件。可以在形成蝕刻停止層中的穿透開口以形成第二接觸件的同時，將遮罩層保留在適當的位置以保護第一接觸件（例如，至源極/汲極區）。在一些實施例中，另一介電層可以在蝕刻停止層下方，例如與形成自對準接觸件有關的介電層。在這樣的實施例中，底層仍可以留在原處以蝕刻下一個介電層，從而進一步保護介電層和嵌入的第一接觸件。
第1圖根據一些實施例，以三維視圖繪示FinFET的示例。FinFET包括在基板50（例如，半導體基板）上的鰭片52。隔離區56設置在基板50中，並且鰭片52在鄰近的隔離區56上方及之間突出。儘管將隔離區56描述/繪示為與基板50分離，但是如本揭露中所使用，術語「基板」可以是指單獨的半導體基板或與隔離區結合的半導體基板。此外，儘管鰭片52和基板50被示為單一的連續材料，但是鰭片52及/或基板50可以包括單一材料或多種材料。在本揭露中，鰭片52是指在鄰近的隔離區56之間延伸的部分。
閘極介電層92沿著鰭片的側壁設置，且設置在鰭片52的頂表面上方，並且閘極94設置在閘極介電層92上方。相對於閘極介電層92以及閘極94，源極/汲極區82設置在鰭片52的兩側。第1圖進一步繪示在後續圖中所使用的參考剖面。剖面A-A垂直於閘極介電層92，並且沿著鰭片52的縱軸，並且，例如，垂直於FinFET的源極/汲極區82之間電流流動的方向。為了清楚起見，後續附圖參考這些參考剖面。
本揭露描述的一些實施例是在使用閘極後製製程形成的FinFET所討論。在其他實施例中，可以使用閘極先製製程。並且，一些實施例參考平面裝置，例如平面FET、奈米結構（奈米片、奈米線、全繞式閘極等）場效電晶體（nanostructure field effect transistors, NSFETs）。
在其他實施例中，製程可以用於形成互連結構中的接觸件，例如晶粒上的互連結構或嵌入式晶粒上的重分佈結構。在一些實施例中，實施例可以用於金屬插塞的生產線中端（mid end of line, MEoL）製程中。
第2至23圖係根據一些實施例，在製造FinFETs的中間階段的剖面圖。詳細而言，第2至23圖涉及在製造FinFET中形成接觸件。除了多個鰭片/FinFETs之外，第2至23圖繪示第1圖示出的參考剖面A-A。第24圖是與第2至23圖所示的FinFET的形成有關的流程圖，在以下的描述過程將參考附圖。
在第2圖中，FinFET已經被部分地形成。以下提供用於形成第2圖的FinFET的製程和材料。基板50可以是半導體基板，例如，塊體半導體、絕緣體上半導體（semiconductor-on-insulator, SOI）基板等，其可以摻雜（例如，用p型摻質或n型摻質）或不摻雜。基板50可以是晶圓，例如矽晶圓。一般來說，SOI基板是在絕緣層上形成的半導體材料層。絕緣層可以是，例如埋入式氧化物（buried oxide, BOX）層、氧化矽層等。絕緣層通常設置在基板上，例如矽基板或玻璃基板上。也可以使用其他基板，例如多層基板或梯度基板。在一些實施例中，基板50的半導體材料可以包括矽、鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦；或其組合。
基板50具有n型區域50N及p型區域50P。因此，如第2圖所示，所示實施例可適用於n型區域50N或p型區域50P。為了簡單起見，在剩餘的圖式中省略這些標示，但是應當理解，剩餘的圖式也可以應用於任一區域。例如，第2至23圖所示的結構可以適用於n型區域50N和p型區域50P兩者。在搭配每個圖式的正文中會描述n型區域50N和p型區域50P的結構上的差異（若有的話）。n型區域50N可以用於形成n型裝置，例如NMOS電晶體（例如，n型FinFETs）。p型區域50P可以用於形成p型裝置，例如PMOS電晶體（例如，p型FinFETs）。n型區域50N可以與p型區域50P實體分離（如分隔符號51所示），並且可以在n型區域50N與p型區域50P之間設置任意數量的裝置部件（例如，其他主動裝置、摻雜區、隔離結構等）。
鰭片52形成在基板50中。此製程對應於第24圖的流程圖200中的步驟205。鰭片52為半導體條。在一些實施例中，可以通過在基板50中蝕刻溝槽以在基板50中形成鰭片52。蝕刻可以是任何可以接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch, RIE）、中性束蝕刻（neutral beam etch, NBE）等或其組合。蝕刻可以是為非等向性蝕刻。
鰭片可以通過任何合適的方法圖案化。例如，可以使用一種或多種微影製程以圖案化鰭片，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案或多重圖案製程將微影製程結合自對準製程，允許創建圖案，例如，其間距比使用單一直接微影製程可獲得的間距小。例如，在一個實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，然後可以使用剩餘的間隔物以圖案化鰭片。在一些實施例中，遮罩（或其他層）可以保留在鰭片52上。
絕緣材料形成在基板50上方以及鄰近的鰭片52之間。此製程對應於第24圖的流程圖200中的步驟210。絕緣材料可以是氧化物，例如氧化矽、氮化物等或其組合，可以通過高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式CVD（flowable CVD, FCVD）（例如，在遠程電漿系統中沉積基於CVD的材料，並後固化將沉積的材料轉換為另一種材料，例如氧化物）等或其組合形成。可以使用通過任何可接受的製程形成的其他絕緣材料。一旦形成絕緣材料，就可以執行退火製程。在一個實施例中，絕緣材料被形成為過量的絕緣材料以覆蓋鰭片52。儘管絕緣材料被繪示為單層，但是一些實施例可以利用多層的絕緣材料。例如，在一些實施例中，可以首先沿著基板50和鰭片52的表面形成襯層（未單獨示出）。之後，可以在襯層上方形成填充材料，例如，上述所討論的材料。
去除製程被應用於絕緣材料以去除鰭片52上方多餘的絕緣材料。此製程對應於第24圖的流程圖200中的步驟215。在一些實施例中，可以利用平坦化製程，例如化學機械拋光（chemical mechanical polish, CMP）、回蝕製程、其組合等。平坦化製程露出鰭片52，使得在平坦化製程完成之後，鰭片52和絕緣材料的頂表面是水平的。在遮罩保留在鰭片52上的實施例中，在平坦化製程完成之後，平坦化製程可以露出遮罩或去除遮罩，以使得遮罩或鰭片52各自的頂表面與絕緣材料齊平。
絕緣材料被凹蝕以形成淺溝槽隔離（shallow trench isolation, STI）區56。此製程對應於第24圖的流程圖200中的步驟220。絕緣材料被凹蝕，使得在n型區域50N和p型區域50P中的鰭片52的上部從鄰近的STI區56之間突出。此外，STI區56的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面（例如，碟形表面）或其組合。STI區56的頂表面可以通過適當的蝕刻形成為平坦的、凸的及/或凹的頂表面。STI區56可以使用可接受的蝕刻製程來凹蝕，例如對絕緣材料的材料具有選擇性的蝕刻製程（例如，以比蝕刻鰭片52的材料更快的速率蝕刻絕緣材料的材料的蝕刻製程）。例如，可以使用例如稀氫氟酸（dilute hydrofluoric, dHF）的氧化物去除。
上述的製程僅僅是可以形成鰭片52的一個示例。在一些實施例中，鰭片可以通過磊晶成長製程形成。例如，可以在基板50的頂表面上方形成介電層，並且可以蝕刻溝槽穿過介電層的以露出下方的基板50。可以在溝槽中磊晶成長同質磊晶結構，並且可以凹蝕介電層，使得同質磊晶結構從介電層突出以形成鰭片。此外，在一些實施例中，異質磊晶結構可以用於鰭片52。例如，第5圖中的鰭片52可以被凹蝕，並且可以在凹陷的鰭片52上磊晶成長與鰭片52不同的材料。在這樣的實施例中，鰭片52包括凹陷的材料以及設置在凹陷的材料上方的磊晶成長的材料。在另一個實施例中，可以在基板50的頂表面上方形成介電層，並且可以蝕刻溝槽穿過介電層。之後可以使用與基板50不同的材料在溝槽中磊晶成長異質磊晶結構，並且可以凹蝕介電層，使得異質磊晶結構從介電層突出以形成鰭片52。在磊晶成長同質磊晶結構或異質磊晶結構的一些實施例中，磊晶成長的材料可以在成長製程中被原位摻雜，其可省去之前和之後的佈植，儘管如此，原位和佈植摻雜亦可以一起使用。
更進一步，在n型區域50N（例如，NMOS區域）中磊晶成長與p型區域50P（例如，PMOS區域）中的材料不同的材料可以是有益處的。在各個實施例中，鰭片52的上部可以由矽鍺（Six Ge1-x ，其中x可以在0至1的範圍內）、碳化矽、純或大抵上純的鍺、III-V族化合物半導體、II-VI化合物半導體等形成。例如，用於形成III-V化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、銦鋁砷化物、銻化鎵、銻化鋁、 磷化鋁、磷化鎵等。
可以在鰭片52及/或基板50中形成適當的阱（未單獨示出）。此製程對應於第24圖的流程圖200中的步驟225。在一些實施例中，可以在n型區域50N中形成P阱，並且可以在p型區域50P中形成N阱。在一些實施例中，在n型區域50N和p型區域50P兩者中形成P阱或N阱。
在具有不同阱類型的實施例中，可以使用光阻或其他遮罩（未單獨示出）以實現用於n型區域50N和p型區域50P的不同佈植步驟。例如，可以在n型區域50N中的鰭片52和STI區56上方形成光阻。圖案化光阻以露出基板50的p型區域50P（例如，PMOS區域）。可以通過使用旋塗技術形成光阻，並且可以使用可接受的微影技術對光阻進行圖案化。一旦圖案化光阻，就可以在p型區域50P中執行n型摻質佈植，並且光阻可以用作遮罩以大抵上防止n型摻質被佈植到n型區域50N（例如，NMOS區域）中。n型摻質可以是佈植到其區域中的磷、砷、銻等，其濃度等於或小於1018 原子/cm3 ，例如在約1016 原子/cm3 和約1018 原子/cm3 之間。在佈植之後，例如通過可接受的灰化製程去除光阻。
在佈植p型區域50P之後，在p型區域50P中的鰭片52和STI區56上方形成光阻。圖案化光阻以露出基板50的n型區域50N（例如，NMOS區域）。可以通過使用旋塗技術形成光阻，並且可以使用可接受的微影技術對光阻進行圖案化。一旦圖案化光阻，就可以在n型區域50N中進行p型摻質佈植，並且光阻可以用作遮罩以大抵上防止p型摻質被佈植到p型區域50P（例如，PMOS區域）中。p型摻質可以是佈植到其區域中的硼、氟化硼、銦等。其濃度等於或小於1018 原子/cm3 ，例如在約1016 原子/cm3 和約1018 原子/cm3 之間。在佈植之後，例如通過可接受的灰化製程去除光阻。
在n型區域50N和p型區域50P的佈植之後，可以執行退火以修復佈植損傷並活化佈植的p型及/或n型摻質。在一些實施例中，磊晶鰭片的成長材料可以在成長期間被原位摻雜，其可以避免佈植，儘管原位摻雜及佈植摻雜可以一起使用。
可以形成虛設介電層和虛設閘極層，並對其進行圖案化以形成虛設閘極，之後在閘極替換製程中將其替換。此製程對應於第24圖的流程圖200中的步驟230。在鰭片52上形成虛設介電層。虛設介電層可以是例如氧化矽、氮化矽、其組合等，並且可以通過可接受的技術沉積或熱成長。在虛設介電層上方形成虛設閘極層，並且在虛設閘極層上方形成遮罩層。虛設閘極層可以沉積在虛設介電層上方，之後例如通過CMP平坦化。遮罩層可以沉積在虛設閘極層上方。虛設閘極層可以是導電材料或非導電材料，並且可以選自包括非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物及金屬。可以通過物理氣相沉積（physical vapor deposition, PVD）、CVD、濺射沉積或用於沉積所選材料的其他技術以沉積虛設閘極層。虛設閘極層可以由對隔離區，例如STI區56及/或虛設介電層的蝕刻具有高蝕刻選擇性的其他材料形成。遮罩層可以包括例如單層或多層的氮化矽、氮氧化矽等。
可以使用可接受的微影和蝕刻技術對遮罩層進行圖案化，以形成遮罩。此製程對應於第24圖的流程圖200中的步驟235。之後可以將遮罩的圖案轉移到虛設閘極層。在一些實施例中，也可以通過可接受的蝕刻技術將遮罩的圖案轉移至虛設介電層以形成虛設閘極。虛設閘極覆蓋鰭片52的各別通道區58。遮罩的圖案可以用於將每個虛設閘極與相鄰的虛設閘極實體分離。虛設閘極具有長度方向（lengthwise direction）大抵垂直於各別磊晶鰭片52的長度方向。
閘極密封間隔物80可以形成在虛設閘極、遮罩及/或鰭片52的露出表面上。此製程對應於第24圖的流程圖200中的步驟240。可以通過熱氧化或沉積以及隨後的非等向性蝕刻形成閘極密封間隔物80。閘極密封間隔物80可以由氧化矽、氮化矽、氮氧化矽等形成。
在形成閘極密封間隔物80之後，可以執行用於輕摻雜的源極/汲極（lightly doped regions, LDD）區域（未單獨示出）的佈植。在具有不同裝置類型的實施例中，相似於上述討論的佈植，可以在n型區域50N上方形成遮罩，例如光阻，同時露出p型區域50P，並且可以將合適類型（例如，p型）的雜質佈植到p型區域50P露出的鰭片52中。之後可以去除遮罩。隨後，可以在p型區域50P上方形成遮罩，例如光阻，同時露出n型區域50N，並且可以將合適類型（例如，n型）的雜質佈植到n型區域50N露出的鰭片52中。之後可以去除遮罩。n型雜質可以是先前討論的任何n型雜質，並且p型雜質可以是先前討論的任何p型雜質。輕摻雜的源極/汲極區可以具有約1015 原子/cm3 至約1019 原子/cm3 的雜質濃度。退火可用於修復佈植損壞並活化佈植的雜質。
沿著虛設閘極和遮罩的側壁在閘極密封間隔物80上形成閘極間隔物86。可以通過順應性地沉積絕緣材料，並且隨後非等向性蝕刻絕緣材料以形成閘極間隔物86。閘極間隔物86的絕緣材料可以是氧化矽、氮化矽、氮氧化矽、氮碳化矽、其組合等。
應注意的是，上述揭露描述形成間隔物和LDD區域的製程。可以使用其他製程和順序。例如，可以使用更少或額外的間隔物，可以使用不同的步驟順序（例如，可以在形成閘極間隔物86之前，不蝕刻閘極密封間隔物80，從而產生「 L形」閘極密封間隔物，可以形成和去除間隔物及/或相似步驟）。此外，可以使用不同的結構和步驟來形成n型和p型裝置。例如，可以在形成閘極密封間隔物80之前形成用於n型裝置的LDD區域，而可以在形成閘極密封間隔物80之後形成用於p型裝置的LDD區域。
在鰭片52中形成磊晶源極/汲極區82。此製程對應於第24圖的流程圖200中的步驟245及步驟250。在鰭片52中形成磊晶源極/汲極區82，使得每個虛設閘極72設置在磊晶源極/汲極區82的各別相鄰對之間。在一些實施例中，磊晶源極/汲極區82可以延伸到鰭片52中，並且也可以穿透鰭片52。在一些實施例中，閘極間隔物86用於將磊晶源極/汲極區82與虛設閘極72分開適當的橫向距離，因此磊晶源極/汲極區82不會使隨後形成的FinFET的閘極短路。可以選擇磊晶源極/汲極區82的材料，以在各個通道區58中施加應力，從而提高性能。
n型區域50N（例如，NMOS區域）中的磊晶源極/汲極區82可以通過遮罩p型區域50P（例如，PMOS區域），並蝕刻n型區域50N中鰭片52的源極/汲極區以在鰭片52中形成凹口。之後，在凹口中磊晶成長n型區域50N中的磊晶源極/汲極區82。磊晶源極/汲極區82可以包括任何可接受的材料，例如適合於n型FinFET。例如，如果鰭片52是矽，則n型區域50N中的磊晶源極/汲極區82可以包括在通道區58中施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽等。n型區域50N中的磊晶源極/汲極區82可以具有從鰭片52的相應表面升高的表面，並且可以具有刻面（facets）。
p型區域50P（例如，PMOS區域）中的磊晶源極/汲極區82可以通過遮罩n型區域50N（例如，NMOS區域），並蝕刻p型區域50P中鰭片52的源極/汲極區以在鰭片52中形成凹口。之後，在凹口中磊晶成長p型區域50P中的磊晶源極/汲極區82。磊晶源極/汲極區82可以包括任何可接受的材料，例如適合於p型FinFET。例如，如果鰭片52是矽，則p型區域50P中的磊晶源極/汲極區82可以包括在通道區58中施加壓縮應變的材料，例如矽鍺、摻硼的矽鍺、鍺、鍺錫等。p型區域50P中的磊晶源極/汲極區82可以具有從鰭片52的相應表面升高的表面，並且可以具有刻面。
磊晶源極/汲極區82及/或鰭片52可以佈植摻質以形成源極/汲極區，與先前討論的用於形成輕摻雜源極/汲極區並隨後進行退火的製程相似。源極/汲極區的雜質濃度可以在大約1019 原子/cm3 至大約1021 原子/cm3 之間。用於源極/汲極區的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區82可以在成長期間被原位摻雜。
作為用於在n型區域50N和p型區域50P中形成磊晶源極/汲極區域82的磊晶製程，磊晶源極/汲極區的上表面具有刻面，其刻面橫向向外擴展超過鰭片52的側壁。在一些實施例中，這些刻面使同一FinFET鄰近的磊晶源極/汲極區82合併。在其他實施例中，在磊晶製程完成之後，鄰近的磊晶源極/汲極區82保持分離。在這些實施例中，閘極間隔物86形成為覆蓋鰭片52一部分的側壁，其側壁在STI區56上方延伸，從而阻擋磊晶成長。在一些其他實施例中，可以調整用於形成閘極間隔物86的間隔物蝕刻以去除間隔物材料，以允許磊晶成長的區域延伸到STI區56的表面。
第一層間介電質（interlayer dielectric, ILD）88沉積在上述的結構上。此製程對應於第24圖的流程圖200中的步驟255。第一ILD 88可以由任何合適的材料形成，其可以包括具有低介電常數（k值）低於3.8、低於大約3.0或低於大約2.5的介電材料，並且可以通過例如CVD、電漿輔助CVD（PECVD）或FCVD的任何合適的方法沉積。介電材料可包括磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、摻硼磷矽酸鹽玻璃（boron-doped phosphosilicate glass, BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass, USG）等。可以使用通過任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層（contact etch stop layer, CESL）87設置在第一ILD 88與磊晶源極/汲極區82、遮罩以及閘極間隔物86之間。CESL 87可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，其在蝕刻上方的第一ILD 88的期間，具有比上方的第一ILD 88的材料較低的蝕刻速率。
可以執行例如CMP的平坦化製程以使第一ILD 88的頂表面與虛設閘極或遮罩的頂表面齊平。平坦化製程也可以去除虛設閘極上的遮罩，以及沿著遮罩側壁的閘極密封間隔物80以及閘極間隔物86的一部分。在平坦化製程之後，虛設閘極、閘極密封間隔物80、閘極間隔物86、以及第一ILD 88的頂表面齊平。因此，虛設閘極的頂表面通過第一ILD 88露出。在一些實施例中，可以保留遮罩，在這種情況下，平坦化製程使第一ILD 88的頂表面與遮罩的頂表面齊平。
之後替換虛設閘極。此製程對應於第24圖的流程圖200中的步驟260。在蝕刻步驟中去除虛設閘極和遮罩（若存在），從而形成凹口。在凹口中的部分虛設介電層也可以被去除。在一些實施例中，僅虛設閘極被去除並且保留虛設介電層並且由凹口露出。在一些實施例中，虛設介電層從晶粒的第一區域（例如，核心邏輯區域）中的凹口中移除，並且保留在晶粒的第二區域（例如，輸入/輸出區域）中的凹口中。在一些實施例中，通過非等向性乾式蝕刻製程去除虛設閘極。例如，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，其反應氣體選擇性地蝕刻虛設閘極而不蝕刻第一ILD 88或閘極間隔物86。每個凹口可以露出及/或覆蓋相應鰭片52的通道區58。每個通道區58設置在磊晶源極/汲極區82的相鄰對之間。在去除期間，當蝕刻虛設閘極時，虛設介電層可以用作蝕刻停止層。然後可以在去除虛設閘極之後可視需要（optionally）去除虛設介電層。
形成閘極介電層92和閘極94以替換閘極。閘極介電層92包括單層或多層沉積在凹口90中，例如在鰭片52的頂面和側壁上以及閘極密封間隔物80和閘極間隔物86的側壁上。閘極介電層92也可以形成在第一ILD 88的頂表面上。在一些實施例中，閘極介電層92包括一層或多層介電層，例如一層或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等。例如，在一些實施例中，閘極介電層92包括通過熱或化學氧化形成的氧化矽的界面層，以及上方的高介電常數介電材料，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層92可以包括具有大於大約7.0的介電常數的介電層。閘極介電層92的形成方法可以包括分子束沉積（molecular-beam deposition, MBD）、ALD、PECVD等。在虛設介電層的一部分保留在凹口90中的實施例中，閘極介電層92包括虛設介電層的材料（例如，SiO2 ）。
閘極94分別沉積在閘極介電層92上方，並填充凹口的其餘部分。閘極94可以包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層膜。例如，儘管在第2圖中繪示單層閘極94，閘極94可以包括任意數量的襯層、任意數量的功函數調整層以及填充材料。在填充凹口之後，可以執行例如CMP的平坦化製程以去除多餘部分的閘極介電層92和閘極94材料，其多餘部分在第一ILD 88的頂表面上方。閘極94和閘極介電層92材料的其餘部分因此形成所得FinFETs的替換閘極。閘極94和閘極介電層92可以被合稱為「閘極堆疊」。閘極和閘極堆疊可以沿著鰭片52通道區58的側壁延伸。
可以同時在n型區域50N和p型區域50P中形成閘極介電層92，使得每個區域中的閘極介電層92由相同的材料形成，且可以同時形成閘極94，使得每個區域中的閘極94由相同的材料形成。在一些實施例中，每個區域中的閘極介電層92可以通過不同的製程形成，使得閘極介電層92可以是不同的材料，及/或每個區域中的閘極94可以通過不同的製程形成，使得閘極94可以是不同的材料。在使用不同的製程時，可以使用各種遮罩步驟以遮蔽和露出適當的區域。
在一些實施例中，在閘極堆疊（包括閘極介電層92和對應的閘極電極94）上形成閘極遮罩96，並且閘極遮罩可以設置在閘極間隔物86的相對部分之間。在一些實施例中，形成閘極遮罩96包括凹蝕閘極堆疊，使得在閘極堆疊上方和閘極間隔物86的相對部分之間直接形成凹口。閘極遮罩96包括一層或多層介電材料，例如氮化矽、氮氧化矽等填充在凹口中，之後進行平坦化製程以去除在第一ILD 88上方延伸的介電材料的多餘部分。在其他實施例中，可以在隨後的製程步驟中形成閘極遮罩96。
第3至6圖係根據一些實施例，繪示形成自對準源極/汲極接觸件的製程。此製程對應於第24圖的流程圖200中的步驟265。在第3圖中，光遮罩114可以包括單一光阻或三層光遮罩。單一光阻可以僅包括層108。在使用三層光阻的實施例中，三層可以包括底層108、在底層108之上的中間層110以及在中間層110之上的上層112。根據本揭露的一些實施方式，底層108和上層112由有機材料形成的光阻形成。中間層110可以由無機材料形成，其無機材料可以是氮化物（例如氮化矽）、氧氮化物（例如氧氮化矽）、氧化物（例如氧化矽）等。相對於上層112和底層108，中間層110具有高蝕刻選擇性，因此，上層112作為用於圖案化中間層110的蝕刻遮罩，而中間層110作為用於圖案化底層108的蝕刻遮罩。在施加光遮罩114之後，在微影製程中對上層112進行圖案化。然後，通過將上層112中的開口109延伸到中間層110中，圖案化的上層112被用於圖案化中間層110。
在第4圖中，在使用中間層110作為蝕刻遮罩的同時，通過蝕刻底層108將開口109延伸到底層108中，以圖案化底層108。通過開口109露出第一ILD 88，然後去除露出的第一ILD 88以在源極/汲極區82上方形成開口111。在蝕刻底層108的製程中，中間層110可能被消耗。
在第5圖中，開口111和開口109填充襯層121（例如擴散阻障層、黏著層等）以及導電材料122。襯層121可以包括通過ALD、CVD等形成的鈦、氮化鈦、鉭、氮化鉭等。導電材料122可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳、鈦、鉭、其合金、其組合等，然而本揭露可以使用其他合適的金屬。可以執行平坦化製程，例如CMP，以從底層108的表面去除多餘的材料。
在第6圖中，導電材料122和底層108可以繼續被平坦化，以使導電材料122的上表面與閘極間隔物86和閘極遮罩96的上表面齊平。導電材料122因此被分離成不同的自對準源極/汲極接觸件124。
在第7圖中，可以在閘極電極94、接觸件124、第一ILD 88以及閘極間隔物86上形成介電層132。此製程對應於第24圖的流程圖200中的步驟270。在一些實施例中，可以在形成介電層132之前凹蝕閘極遮罩96和接觸件124。在一些實施例中，閘極遮罩96沒有預先形成，且閘極電極94與接觸件124一起凹蝕，並且介電層132形成在閘極電極94上方，使得介電層132的一部分成為閘極遮罩96。在一個實施例中，介電層132可以是介電材料，例如氮化矽，儘管可以替代地利用任何合適的介電材料。可以使用例如化學氣相沉積的製程來形成介電層132，使其厚度在約20Å至約50Å之間，例如約30Å。然而，可以替代地使用任何合適的製程，例如PECVD、ALD等，以及任何合適的厚度。可以形成介電層132以恢復可能由形成自對準源極/汲極接觸件124而引起的損壞。在一些實施例中，介電層132可以順應性地（conformally）形成並且平坦化以使其上表面水平，而在其他實施例中，介電層132可以不被平坦化。
蝕刻停止層（etch stop layer, ESL）134也可以形成在介電層132上方。此製程對應於第24圖的流程圖200中的步驟275。在一個實施例中，ESL 134可以包括介電材料，例如氧化鋁、碳化矽、氮化矽等。ESL 134可以由氮化物、矽-碳基材料、碳摻雜的氧化物、氧摻雜的碳化物、氮摻雜的碳化矽及/或其組合形成。ESL 134可以包括金屬材料。ESL 134的形成方法包括電漿輔助化學氣相沉積（PECVD）或其他方法，例如高密度電漿CVD（HDPCVD）、原子層沉積（ALD）、低壓CVD（LPCVD）、物理氣相沉積（PVD）等。ESL 134的材料可以沉積到約20Å至約40Å之間的總厚度，例如約30Å。
在第8圖中，第二ILD 138沉積在ESL 134上。此製程對應於第24圖的流程圖200中的步驟280。在一些實施例中，第二ILD 138為通過流動式CVD方法形成的可流動膜。在一些實施例中，第二ILD 138由介電材料，例如PSG、BSG、BPSG、USG等形成，並且可以通過任何合適的方法，例如CVD以及PECVD沉積。
第9至15圖繪示形成導電插塞以接觸自對準源極/汲極接觸件124的製程。此製程對應於第24圖的流程圖200中的步驟285。在第9圖中，在第二ILD 138上方形成三層光遮罩148。三層光遮罩148包括底層142、中間層144在底層142上以及上層146在中間層144上。根據本揭露的一些實施例，底層142和上層146由有機材料形成的光阻形成。底層142可以具有抗反射性質，並且可以為無氮抗反射塗層。中間層144可以由無機材料形成，其無機材料可以是氮化物（例如氮化矽）、氧氮化物（例如氧氮化矽）、氧化物（例如氧化矽）等。相對於上層146和底層142，中間層144具有高蝕刻選擇性，因此，上層146作為用於圖案化中間層144的蝕刻遮罩，而中間層144作為用於圖案化底層142的蝕刻遮罩。在形成光遮罩148之後，在微影製程中對上層146進行圖案化以形成開口149。
在第10圖中，在使用上層146作為蝕刻遮罩的同時，通過蝕刻製程將上層146中的開口149延伸到中間層144中，以使用圖案化的上層146來圖案化中間層144。上層146可能在製程中被消耗，若上層沒有被消耗，則在對中間層144進行圖案化之後，可以通過清潔製程去除上層146。
在第11圖中，在使用中間層144作為蝕刻遮罩的同時，通過蝕刻製程將中間層144中的開口149延伸到底層142中，以使用圖案化的中間層144來圖案化底層142。中間層144可能在製程中被消耗，若中間層沒有被消耗，則在對底層142進行圖案化之後，可以通過清潔製程去除中間層144。
在第12圖中，在使用底層142作為蝕刻遮罩的同時，通過蝕刻製程將開口149延伸到第二ILD 138中，以使用底層142來圖案化第二ILD 138。可以使用乾式蝕刻製程（電漿蝕刻）來蝕刻第二ILD 138。如果使用乾式蝕刻，用於蝕刻第二ILD 138的示例性蝕刻劑可以包括氟反應性氣體，例如碳氟基蝕刻劑（Cx Fy ）、NF3 等。可以將其他製程氣體與碳氟基蝕刻劑結合使用，例如氧氣（O2 ）、氮氣（N2 ）、氬氣（Ar）、其組合等。ESL 134可以用作蝕刻停止層。
在第13圖中，在蝕刻第二ILD 138之後，不去除底層142，而將底層142保持在適當的位置以蝕刻ESL 134和介電層132。底層142為第二ILD 138提供保護，從而可以避免對第二ILD 138進行恢復或平整第二ILD 138的製程。此外，在一些實施例中，可以在第二ILD 138中形成其他部件，例如其他導電插塞、隔離區或其他金屬部件。在這樣的實施例中，這些部件可以由底層142保護。
通過濕式蝕刻製程蝕刻ESL 134以突破穿過ESL 134。如果去除底層142，則濕式蝕刻製程可能會損壞第二ILD 138。可以使用去離子水（DI），DI混合二氧化碳（CO2 ）、DI混合臭氧（O3 ）、DI混合過氧化氫（H2 O2 ）（其中DI與H2 O2 的比例在5：1至30：1之間）、DI混合氨（NH4 OH）（其中DI與NH4 OH的比例在5：1至2000：1之間）以及標準清潔1（Standard Clean 1, SC1）蝕刻ESL 134。SC1溶液可包含NH4 OH、H2 O2 和H2 O（其中NH4 OH、H2 O2 和H2 O的比例在1：1：5至1：1：400之間）。在約20℃至約65℃之間的製程溫度下，蝕刻可花費30秒至300秒。蝕刻之後，可以使用異丙醇及/或丙酮沖洗並乾燥開口149。
在第14圖中，在蝕刻ESL 134之後，當底層142仍在第二ILD 138上方時，可以蝕刻介電層132以將開口149延伸到介電層132中。可以使用任何合適的製程蝕刻介電層132，例如通過使用任何合適的蝕刻劑（例如氟反應氣體，例如碳氟基蝕刻劑（Cx Fy ）、NF3 等）的乾式蝕刻製程。上述蝕刻露出自對準源極/汲極接觸件124。
在第15圖中，可以通過任何合適的技術去除底層142，例如通過使用包括氮、氫或氧的遠程電漿的灰化製程去除。開口149填充襯層152（例如擴散阻障層、黏著層等）以及導電材料。襯層152可以包括通過ALD、CVD等形成的鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳、鈦、鉭、其合金、其組合等，然而本揭露可以使用其他合適的金屬。可以執行平坦化製程，例如CMP，以從第二ILD 138的表面去除多餘的材料，並且使第二ILD 138的上表面與襯層152和導電材料的上表面齊平，從而形成導電插塞154。
第16至23圖繪示形成用於接觸閘極電極94的閘極接觸件的製程。此製程對應於第24圖的流程圖200中的步驟290。儘管示出為以相同的剖面形成，但是應當理解，每個導電插塞154和閘極接觸件174（參照第23圖）可以形成在不同的剖面，其可以避免接觸件的短路。在第16圖中，三層光遮罩168形成在第二ILD 138上。三層光遮罩168包括底層162、中間層164在底層162上以及上層166在中間層164上。可以使用與第9圖的三層光遮罩148相似的製程和材料來形成三層光遮罩168。在微影製程中對上層166進行圖案化以形成開口169。
在第17圖中，在使用上層166作為蝕刻遮罩的同時，通過蝕刻製程將上層166中的開口169延伸到中間層164中，以使用圖案化的上層166來圖案化中間層164。上層166可能在製程中被消耗，若上層沒有被消耗，則在對中間層164進行圖案化之後，可以通過清潔製程去除上層166。
在第18圖中，在使用中間層164作為蝕刻遮罩的同時，通過蝕刻製程將中間層164中的開口169延伸到底層162中，以使用圖案化的中間層164來圖案化底層162。中間層164可能在製程中被消耗，若中間層沒有被消耗，則在對底層162進行圖案化之後，可以通過清潔製程去除中間層164。
在第19圖中，在使用底層162作為蝕刻遮罩的同時，通過蝕刻製程將開口169延伸到第二ILD 138中，以使用底層162來圖案化第二ILD 138。可以使用乾式蝕刻製程（電漿蝕刻），並使用例如上述關於第12圖討論的材料來蝕刻第二ILD 138。ESL 134可以用作蝕刻停止層。
在第20圖中，在蝕刻第二ILD 138之後，不去除底層162，而將底層162保持在適當的位置以蝕刻ESL 134和介電層132。底層162為第二ILD 138提供保護，從而可以避免對第二ILD 138進行恢復或平整第二ILD 138的製程。底層162也為已經形成在第二ILD 138中的導電插塞154提供保護。此外，在一些實施例中，可以在第二ILD 138中形成其他部件。在這樣的實施例中，這些部件可以由底層162保護。
通過濕式蝕刻製程蝕刻ESL 134以突破穿過ESL 134。如果去除底層162，則濕式蝕刻製程可能會損壞第二ILD 138以及導電插塞154。可以使用例如上述關於第13圖所討論的製程和材料來蝕刻ESL 134。
在第21圖中，在蝕刻ESL 134之後，當底層162仍在第二ILD 138上方時，可以蝕刻介電層132以將開口169延伸到介電層132中以及閘極遮罩96中。可以使用任何合適的製程蝕刻介電層132，例如通過使用任何合適的蝕刻劑（例如氟反應氣體，例如碳氟基蝕刻劑（Cx Fy ）、NF3 等）的乾式蝕刻製程。在一些實施例中，閘極遮罩96與介電層132具有相同的材料，而在其他實施例中，兩者具有不同的材料。在這樣的實施例中，可以適當地修改所使用的蝕刻劑以蝕刻介電層132和閘極遮罩96的各別相應材料。上述蝕刻露出閘極電極94。
在第22圖中，可以通過任何合適的技術去除底層162，例如通過使用包括氮、氫或氧的遠程電漿的灰化製程去除。開口169填充襯層171（例如擴散阻障層、黏著層等）以及導電材料172。襯層171可以包括通過ALD、CVD等形成的鈦、氮化鈦、鉭、氮化鉭等。導電材料172可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳、鈦、鉭、其合金、其組合等，然而本揭露也可以使用其他合適的金屬。
在第23圖中，可以執行平坦化製程，例如CMP，以從第二ILD 138的表面去除襯層171以及導電材料172的多餘的材料，並且使第二ILD 138的上表面與襯層171和導電材料172的上表面齊平，從而形成閘極接觸件174。
所揭露的FinFET實施例也可以應用於奈米結構裝置，例如奈米結構（例如，奈米片、奈米線、全繞式閘極等）場效電晶體（NSFET）。在NSFET實施例中，通過圖案化交替的通道層和犧牲層的堆疊，鰭片被奈米結構代替。虛設閘極堆疊和源極/汲極區以與上述實施例相似的方式形成。在去除虛設閘極堆疊之後，可以在通道區中部分地或全部地去除犧牲層。替換閘極結構以與上述實施例相似的方式形成，替換閘極結構可以部分地或完全地填充通過去除犧牲層而留下的開口，且替換閘極結構可以部分地或完全地圍繞NSFET裝置的通道區中的通道層。可以以與上述實施例相似的方式形成ILDs以及與替換閘極結構和源極/汲極區的接觸件。可以如美國專利申請公開號2016/0365414中所揭露以形成奈米結構裝置，其通過引用整體併入本文。
在其他實施例中，這些製程可以用在生產線後端（back end of line, BEoL）製程中，以處理導孔之後或金屬插塞之前蝕刻清潔。第25至31圖係根據一些實施例，繪示在結構300的介電材料層中形成導電元件的中間步驟。在一些實施例中，關於第25至31圖討論的製程可以用於BEoL製程中的互連結構的形成，例如晶粒上的互連結構或重分佈結構。在其他實施例中，關於第25至31圖討論的製程可以用於形成電晶體，例如FinFET電晶體的接觸件。
第25圖繪示基板310，其可以是晶圓的一部分。基板310可以包括在後續步驟中被分割以形成多個積體電路晶粒的不同的裝置區域。基板310可以包括半導體基板，例如摻雜或未摻雜的矽，或者絕緣體上半導體（SOI）基板的主動層。基板310可以包括其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe 、GaAsP 、AlInAs 、AlGaAs 、GaInAs 、GaInP及/或GaInAsP;或其組合。本揭露實施例也可以使用其他基板，例如多層基板或梯度基板。
在其他實施例中，基板310可以是中介層（interposer），並且可以包括由預浸漬的複合纖維（“預浸料”（“prepreg”））、絕緣膜或堆積膜、紙、玻璃纖維、無紡玻璃纖維、矽等形成的一個或多個基板核心。在其他實施例中，基板310可以是載體，例如玻璃載板、陶瓷載板等。在一些實施例中，基板310包括多層，例如，載體和附接至其上的半導體基板，其中形成並內嵌裝置。
第25圖也繪示嵌入基板310中的導電部件320。在一些實施例中，導電部件320可以形成在基板310上方單獨的層中。導電部件320例如可以對應於重分佈結構或互連結構中的晶粒或金屬部件的接觸墊。導電部件320可以由任何合適的導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合形成。
第25圖也繪示設置在導電部件320上方的蝕刻停止層（ESL）330。在一些實施例中，可以使用例如上述關於第7圖所討論的製程和材料來形成ESL 330。其可以沉積到約20Å至約40Å之間的總厚度，例如約30Å。
介電材料層340設置在ESL 330上方。介電材料層340可以對應於ILD或金屬間介電質（inter-metal dielectric, IMD）。介電材料層340可以包括任何合適的材料，其可以包括例如具有低於3.8、低於大約3.0或低於大約2.5的低介電常數（k值）的介電材料。介電材料層340的絕緣材料可以由PSG、BSG、BPSG、USG、氟摻雜的矽酸鹽玻璃（fluorine-doped silicate glass, FSG）、原矽酸四乙酯（tetraethyl orthosilicate, TEOS）形成的氧化矽、Black Diamond（Applied Materials Inc.的註冊商標）、含碳的低介電常數介電材料、氫矽氧烷（Hydrogen SilsesQuioxane, HSQ）、甲基矽氧烷（MethylSilsesQuioxane, MSQ）等。可以選擇介電材料層340，使得其在介電材料層以及ESL 330之間具有蝕刻選擇性。
第25圖也繪示設置在介電材料層340中的導電元件350。導電元件350可以包括導孔、導電線或作為導電線的上部以及作為導孔的下部。導電元件350電性以及物理耦合至導電部件320。 可以使用與關於導電元件370所討論的相似的製程和材料來形成導電元件350 （參照第30圖）。
在第25圖中，在介電材料層340上方形成三層光遮罩360。三層光遮罩360包括底層362、中間層364在底層362上以及上層366在中間層364上。根據本揭露的一些實施例，底層362和上層366由有機材料形成的光阻形成。底層362可以具有抗反射性質，並且可以為無氮抗反射塗層。中間層364可以由無機材料形成，其無機材料可以是氮化物（例如氮化矽）、氧氮化物（例如氧氮化矽）、氧化物（例如氧化矽）等。相對於上層366和底層362，中間層364具有高蝕刻選擇性，因此，上層366作為用於圖案化中間層364的蝕刻遮罩，而中間層364作為用於圖案化底層362的蝕刻遮罩。在形成光遮罩360之後，在微影製程中對上層366進行圖案化以形成開口369。
在第26圖中，在使用上層366作為蝕刻遮罩的同時，通過蝕刻製程將上層366中的開口369延伸到中間層364中，以使用圖案化的上層366來圖案化中間層364。上層366可能在製程中被消耗，若上層沒有被消耗，則在對中間層364進行圖案化之後，可以通過清潔製程去除上層366。
在第27圖中，在使用中間層364作為蝕刻遮罩的同時，通過蝕刻製程將中間層364中的開口369延伸到底層362中，以使用圖案化的中間層364來圖案化底層362。中間層364可能在製程中被消耗，若中間層沒有被消耗，則在對底層362進行圖案化之後，可以通過清潔製程去除中間層364。
在第28圖中，在使用底層362作為蝕刻遮罩的同時，通過蝕刻製程將開口369延伸到介電材料層340中，以使用底層362來圖案化介電材料層340。可以使用乾式蝕刻製程（電漿蝕刻）來蝕刻介電材料層340。如果使用乾式蝕刻，用於蝕刻介電材料層340的示例性蝕刻劑可以包括氟反應性氣體，例如碳氟基蝕刻劑（Cx Fy ）、NF3 等。可以將其他製程氣體與碳氟基蝕刻劑結合使用，例如氧氣（O2 ）、氮氣（N2 ）、氬氣（Ar）、其組合等。ESL 330可以用作蝕刻停止層。
在第29圖中，在蝕刻介電材料層340之後，不去除底層362，而將底層362保持在適當的位置以蝕刻ESL 330。底層362為介電材料層340提供保護，從而可以避免對介電材料層340進行恢復或平整介電材料層340的製程。此外，在介電材料層340中形成導電元件350的一些實施例中，在蝕刻ESL 330的期間，導電元件350可以由底層362保護。
通過濕式蝕刻製程蝕刻ESL 330以突破穿過ESL 330。如果去除底層362，則濕式蝕刻製程可能會損壞介電材料層340。可以使用去離子水（DI），DI混合二氧化碳（CO2 ）、DI混合臭氧（O3 ）、DI混合過氧化氫（H2 O2 ）（其中DI與H2 O2 的比例在5：1至30：1之間）、DI混合氨（NH4 OH）（其中DI與NH4 OH的比例在5：1至2000：1之間）以及標準清潔1（Standard Clean 1, SC1）蝕刻ESL 330。SC1溶液可包含NH4 OH、H2 O2 和H2 O（其中NH4 OH、H2 O2 和H2 O的比例在1：1：5至1：1：400之間）。在約20℃至約65℃之間的製程溫度下，蝕刻可花費30秒至300秒。蝕刻之後，可以使用異丙醇及/或丙酮沖洗並乾燥開口369。
在第30圖中，可以通過任何合適的技術去除底層362，例如通過使用包括氮、氫或氧的遠程電漿的灰化製程去除。開口369填充襯層372（例如擴散阻障層、黏著層等）以及導電材料374。襯層372可以包括通過ALD、CVD等形成的鈦、氮化鈦、鉭、氮化鉭等。導電材料374可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳、鈦、鉭、其合金、其組合等，然而本揭露可以使用其他合適的金屬。
在第31圖中，可以執行平坦化製程，例如CMP，以從介電材料層340的表面去除多餘的材料，並且使介電材料層340的上表面與襯層372和導電材料374的上表面齊平，從而形成導電元件370。導電元件370可以是導電插塞、金屬線、金屬導孔、下方具有金屬導孔的金屬線等。
當圖案化位於介電層下方的蝕刻停止層時，本揭露實施例有益處地使用光阻遮罩的底層來保護介電層和嵌入在介電層中的導電元件，而非首先去除底層。底層還可以用於蝕刻在蝕刻停止層下方的另一個介電層，其中蝕刻下一個介電層會暴露出接觸件，例如閘極接觸件。底層可以用於保護嵌入介電層中的導電元件不受用於蝕刻蝕刻停止層的濕式蝕刻劑的破壞。
本揭露根據一些實施例，提供一種形成半導體裝置的方法，包括：圖案化光阻層，光阻層在介電層上方；基於光阻層的圖案蝕刻介電層，以在介電層中形成開口，所述蝕刻停止於介電層下方的蝕刻停止層；當光阻層在介電層上時，蝕刻蝕刻停止層以穿透蝕刻停止層；以及在介電層中的開口中形成導電元件，導電元件電性耦合至蝕刻停止層下方的第一金屬部件。
在一些實施例中，介電層包括形成在其中的第二金屬部件，其中在蝕刻介電層的期間，光阻層覆蓋第二金屬部件的上表面。
在一些實施例中，蝕刻停止層包括氧化鋁。
在一些實施例中，使用乾式蝕刻製程蝕刻介電層；以及使用濕式蝕刻製程蝕刻蝕刻停止層。
在一些實施例中，第一金屬部件包括電晶體的閘極電極。
在一些實施例中，導電元件包括至閘極電極的導電插塞。
在一些實施例中，更包括：在蝕刻蝕刻停止層之後，蝕刻第二介電層以露出第一金屬部件。
在一些實施例中，使用乾式蝕刻製程蝕刻第二介電層。
本揭露根據一些實施例中，提供一種形成半導體裝置的方法，包括：在第一介電層上形成遮罩；在遮罩中形成第一開口，第一開口露出第一介電層的部份；使用遮罩作為蝕刻遮罩，蝕刻第一介電層，以在第一介電層中形成第二開口，第二開口露出蝕刻停止層；使用遮罩作為蝕刻遮罩，蝕刻蝕刻停止層，以在蝕刻停止層中形成第三開口，第三開口露出第二介電層；使用遮罩作為蝕刻遮罩，蝕刻第二介電層，以在第二介電層中形成第四開口，第四開口露出導電元件；以及在第一介電層中形成第一金屬部件，第一金屬部件電性耦合至導電元件。
在一些實施例中，蝕刻第一介電層包括乾式蝕刻，其中蝕刻蝕刻停止層包括濕式蝕刻，以及其中蝕刻第二介電層包括乾式蝕刻。
在一些實施例中，導電元件為電晶體的閘極電極。
在一些實施例中，第一介電層包括圍繞第二金屬部件的介電材料，其中遮罩的底表面接觸第二金屬部件的上表面。
在一些實施例中，第二金屬部件電性耦合至電晶體的源極/汲極。
在一些實施例中，蝕刻停止層包括金屬氧化物。
本揭露根據一些實施例中，提供一種形成半導體裝置的方法，包括：在第一介電層中形成第一金屬部件，第一金屬部件電性耦合至電晶體的源極/汲極接觸件；在第一介電層上沉積並圖案化遮罩層；根據遮罩層的圖案，圖案化第一介電層；當遮罩層在第一介電層上時，根據遮罩層的圖案，圖案化第一介電層下方的蝕刻停止層；當遮罩層在第一介電層上時，根據遮罩層的圖案，圖案化第二介電層，以露出電晶體的閘極電極；以及形成導電插塞穿過第一介電層以及穿過第二介電層，導電插塞接觸閘極電極。
在一些實施例中，使用乾式蝕刻製程圖案化第一介電層以及圖案化第二介電層。
在一些實施例中，使用濕式蝕刻製程圖案化蝕刻停止層。
在一些實施例中，更包括：在圖案化蝕刻停止層之後，施加異丙醇或丙酮至第二介電層的露出部分。
在一些實施例中，蝕刻停止層包括氧化鋁。
在一些實施例中，更包括：在形成第一金屬部件之前，形成第二導電插塞至源極/汲極接觸件；以及平坦化第二導電插塞，使第二導電插塞的上表面與在閘極電極上方的閘極遮罩的上表面齊平。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:基板 51:分隔符號 52:鰭片 56:隔離區(STI區) 58:通道區 72:虛設閘極 80:閘極密封間隔物 82:源極/汲極區 86:閘極間隔物 87:接觸蝕刻停止層 88:層間介電質 90:凹口 92:閘極介電層 94:閘極 96:閘極遮罩 108:底層 109:開口 110:中間層 111:開口 112:上層 114:光遮罩 121:襯層 122:導電材料 124:接觸件 124:接觸件 132:介電層 134:蝕刻停止層 138:層間介電質 142:底層 144:中間層 146:上層 148:光遮罩 149:開口 152:襯層 154:導電插塞 162:底層 164:中間層 166:上層 168:光遮罩 169:開口 171:襯層 172:導電材料 174:閘極接觸件 200:流程 205:步驟 210:步驟 215:步驟 220:步驟 225:步驟 230:步驟 235:步驟 240:步驟 245:步驟 250:步驟 255:步驟 260:步驟 265:步驟 270:步驟 275:步驟 280:步驟 285:步驟 290:步驟 300:結構 310:基板 320:導電部件 330:蝕刻停止層 340:介電材料層 350:導電元件 360:光遮罩 362:底層 364:中間層 366:上層 369:開口 370:導電元件 372:襯層 374:導電材料 50N:區域 50P:區域 A-A:剖面
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 第1圖係根據一些實施例，繪示示例的鰭式場效電晶體（fin field effect transistor, FinFET）的三維視圖。 第2至23圖係根據一些實施例，為FinFETs在製造中間階段的剖面圖。 第24圖係根據一些實施例，為製造FinFET的製程的流程圖。 第25至31圖係根據一些實施例，繪示在介電層中形成導電元件的製造中間階段的剖面圖。
50:基板
52:鰭片
56:隔離區(STI區)
82:源極/汲極區
92:閘極介電層
94:閘極
A-A:剖面

Claims (9)

  1. 一種形成半導體裝置的方法，包括：圖案化一光阻層，該光阻層在一介電層上方，該介電層包括形成在其中的一第一金屬部件；基於該光阻層的一圖案蝕刻該介電層，以在該介電層中形成一開口，所述蝕刻停止於該介電層下方的一蝕刻停止層；當該光阻層在該介電層上以及在該第一金屬部件上時，蝕刻該蝕刻停止層以穿透該蝕刻停止層；以及在該介電層中的該開口中形成一導電元件，該導電元件電性耦合至該蝕刻停止層下方的一第二金屬部件。
  2. 如請求項1所述之形成半導體裝置的方法，其中該蝕刻停止層包括氧化鋁。
  3. 如請求項1所述之形成半導體裝置的方法，其中：使用一乾式蝕刻製程蝕刻該介電層；以及使用一濕式蝕刻製程蝕刻該蝕刻停止層。
  4. 如請求項1至3中任一項所述之形成半導體裝置的方法，其中該第二金屬部件包括一電晶體的一閘極電極。
  5. 如請求項1至3中任一項所述之形成半導體裝置的方法，其中該導電元件包括至一閘極電極的一導電插塞。
  6. 如請求項1至3中任一項所述之形成半導體裝置的方法，更包括：在蝕刻該蝕刻停止層之後，蝕刻一第二介電層以露出該第二金屬部件。
  7. 如請求項6所述之形成半導體裝置的方法，其中使用一乾式蝕刻製程蝕刻該第二介電層。
  8. 一種形成半導體裝置的方法，包括：在一第一介電層上以及在一第一金屬部件上形成一遮罩，該第一介電層圍繞該第一金屬部件；在該遮罩中形成一第一開口，該第一開口露出該第一介電層的一部份；使用該遮罩作為一蝕刻遮罩，蝕刻該第一介電層，以在該第一介電層中形成一第二開口，該第二開口露出一蝕刻停止層；使用該遮罩作為一蝕刻遮罩，蝕刻該蝕刻停止層，以在該蝕刻停止層中形成一第三開口，該第三開口露出一第二介電層；使用該遮罩作為一蝕刻遮罩，蝕刻該第二介電層，以在該第二介電層中形成一第四開口，該第四開口露出一導電元件；以及在該第一介電層中形成一第二金屬部件，該第二金屬部件電性耦合至該導電元件。
  9. 一種形成半導體裝置的方法，包括：在一第一介電層中形成一第一金屬部件，該第一金屬部件電性耦合至一電晶體的一源極/汲極接觸件；在該第一介電層上沉積並圖案化一遮罩層；根據該遮罩層的一圖案，圖案化該第一介電層；當該遮罩層在該第一介電層上時，根據該遮罩層的該圖案，圖案化該第一介電層下方的一蝕刻停止層，其中使用一濕式蝕刻製程圖案化該蝕刻停止層；當該遮罩層在該第一介電層上時，根據該遮罩層的該圖案，圖案化一第二介 電層，以露出該電晶體的一閘極電極；以及形成一導電插塞穿過該第一介電層以及穿過該第二介電層，該導電插塞接觸該閘極電極。
TW109146195A 2019-12-26 2020-12-25 半導體裝置的形成方法 TWI762112B (zh)

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