KR20220040360A - 반도체 디바이스 및 방법 - Google Patents

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liner
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dielectric
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구오-주 첸
시-시앙 치우
수-하오 리우
리앙-인 첸
후이쳉 창
이-치아 여
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

콘택트 플러그와 인접 유전체 층 사이의 실링을 개선시키는 방법 및 그에 의해 형성된 반도체 디바이스가 개시된다. 일 실시예에서, 반도체 디바이스는 전도성 피처 위의 제1 유전체 층 - 제1 유전체 층의 제1 부분은 제1 도펀트를 포함함 -; 전도성 피처에 전기적으로 결합된 금속 피처 - 금속 피처는 전도성 피처와 접촉하는 제1 콘택트 재료를 포함함 -; 제1 콘택트 재료 위의 제2 콘택트 재료 - 제2 콘택트 재료는 제1 콘택트 재료와 상이한 재료를 포함하고, 제2 콘택트 재료의 제1 부분은 제1 도펀트를 더 포함함 -; 및 제1 유전체 층과 금속 피처 사이의 유전체 라이너 - 유전체 라이너의 제1 부분은 제1 도펀트를 포함함 - 를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 2020년 9월 23일자로 출원된 미국 가출원 제63/082,045호의 이익을 주장하고, 이 미국 출원은 이로써 참조에 의해 본 명세서에 포함된다.
반도체 디바이스는, 예를 들어, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 애플리케이션에서 사용된다. 반도체 디바이스는 전형적으로 반도체 기판 위에 절연 재료 층 또는 유전체 재료 층, 전도성 재료 층, 및 반도체 재료 층을 순차적으로 퇴적하는 것, 및 다양한 재료 층을 리소그래피를 사용해 패터닝하여 그 상에 회로 컴포넌트 및 요소를 형성하는 것에 의해 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로 주어진 면적에 더 많은 컴포넌트가 집적될 수 있게 하는 것에 의해 다양한 전자 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 개선시킨다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처가 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 논의의 명확성을 위해 다양한 피처의 치수가 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른, 핀 전계 효과 트랜지스터(fin field-effect transistor, FinFET)를 포함하는 반도체 디바이스의 예를 3차원 뷰로 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 도 18c, 도 18d, 도 19a, 도 19b, 도 19c, 도 19d, 도 19e, 도 19f, 도 20a, 도 20b, 도 20c, 도 20d, 도 21a, 도 21b, 도 22a, 및 도 22b는 일부 실시예에 따른, 반도체 디바이스의 제조에서의 중간 스테이지의 단면도이다.
이하의 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 미치지 않는다.
게다가, "밑에(beneath)", "아래에(below)", "아래쪽(lower)", "위에(above)" "위쪽(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 용이성을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향을 포괄하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
다양한 실시예는 유전체 층과 콘택트 사이의 계면을 개선시키기 위한 방법 및 상기 방법에 의해 형성된 반도체 디바이스를 제공한다. 이 방법은 유전체 층에 개구부를 형성하는 단계, 개구부에 제1 콘택트 재료를 퇴적하는 단계, 콘택트를 형성하기 위해 제1 콘택트 재료 위에 제2 콘택트 재료를 퇴적하는 단계, 및 유전체 층에 대해 이온 주입 프로세스를 수행하는 단계를 포함한다. 유전체 층은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있고; 제1 콘택트 재료는 코발트 등을 포함할 수 있으며; 제2 콘택트 재료는 텅스텐, 루테늄 등을 포함할 수 있다. 이온 주입 프로세스에 의해 주입된 이온은 게르마늄, 크세논, 아르곤, 실리콘, 비소, 질소, 이들의 조합 등을 포함할 수 있다. 유전체 층에 이온을 주입하는 것은 유전체 층의 체적을 팽창시킬 수 있으며, 이는 유전체 층과 제2 콘택트 재료 사이에 실(seal)을 형성한다. 화학적 기계적 폴리싱(CMP)과 같은 평탄화 프로세스는 유전체 층과 제2 콘택트 재료를 평탄화시킨다. 실은, CMP 슬러리와 같은, 평탄화 프로세스에 사용되는 화학물이 제2 콘택트 재료와 유전체 층 사이에 침투하여 제1 콘택트 재료의 재료를 제거하는 것을 방지한다. 이는 콘택트와 유전체 층 사이의 크랙(crack) 형성을 감소시키고, 디바이스 결함을 감소시키며, 디바이스 성능을 개선시킨다.
도 1은 일부 실시예에 따른, FinFET의 예를 예시한다. FinFET는 기판(50)(예를 들면, 반도체 기판) 상의 핀(55)을 포함한다. 얕은 트렌치 격리(STI) 영역(58)은 기판(50)에 배치되고, 핀(55)은 이웃하는 STI 영역(58) 사이로부터 STI 영역(58)보다 위로 돌출한다. 비록 STI 영역(58)이 기판(50)으로부터 분리되는 것으로 설명/예시되지만, 본 명세서에서 사용되는 바와 같이, "기판"이라는 용어는 반도체 기판만을 지칭하거나 또는 STI 영역을 포함한 반도체 기판을 지칭하는 데 사용될 수 있다. 추가적으로, 비록 핀(55)이 기판(50)과 단일 연속 재료인 것으로 예시되어 있지만, 핀(55) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀(55)은 이웃하는 STI 영역(58) 사이에 연장되는 부분을 지칭한다.
게이트 유전체 층(100)은 핀(55)의 측벽들을 따라 그리고 핀(52)의 상단 표면 위에 있으며, 게이트 전극(102)은 게이트 유전체 층(100) 위에 있다. 에피택셜 소스/드레인 영역(92)은 핀(55), 게이트 유전체 층(100), 및 게이트 전극(102)의 양측에(on opposite sides) 배치된다. 도 1은 추후의 도면에서 사용되는 기준 단면을 추가로 예시한다. 단면(A-A')은 게이트 전극(102)의 종축을 따라, 예를 들어, FinFET의 에피택셜 소스/드레인 영역(92) 사이의 전류 흐름의 방향에 수직인 방향으로 있다. 단면(B-B')은 단면(A-A')에 수직이고, 핀(55)의 종축을 따라, 예를 들어, FinFET의 에피택셜 소스/드레인 영역(92) 사이의 전류 흐름의 방향으로 있다. 단면(C-C')은 단면(A-A')에 평행하고, FinFET의 에피택셜 소스/드레인 영역(92)을 통해 연장된다. 후속 도면은 명확성을 위해 이러한 기준 단면을 참조한다.
본 명세서에서 논의된 일부 실시예는 게이트-라스트(gate-last) 프로세스를 사용하여 형성되는 핀 전계 효과 트랜지스터(FinFET)의 맥락에서 논의된다. 일부 실시예에서, 게이트 퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시예는 평면형 디바이스(예를 들면, 평면형 전계 효과 트랜지스터), 나노구조체(예를 들면, 나노시트, 나노와이어, 게이트 올 어라운드(gate-all-around) 등) 전계 효과 트랜지스터(NSFET) 등에 사용되는 양상을 고려한다.
도 2 내지 도 22b는 일부 실시예에 따른, FinFET의 제조에서의 중간 스테이지의 단면도이다. 도 2 내지 도 5, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 및 도 22a는 도 1에 예시된 기준 단면(A-A)을 따라 예시되어 있다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 14c, 도 15b, 도 16b, 도 17b, 도 18b, 도 18d, 도 19b, 도 19d, 도 20b, 도 20d, 도 21b, 및 도 22b는 도 1에 예시된 유사한 단면(B-B')을 따라 예시되어 있다. 도 7c, 도 8c, 도 9c, 도 10c, 및 도 10d는 도 1에 예시된 기준 단면(C-C')을 따라 예시되어 있다. 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 20e, 및 도 20f는 톱-다운 뷰이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예를 들면, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은, 반도체 기판일 수 있다. 기판(50)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide, BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 기판(multi-layered substrate) 또는 그레이디언트 기판(gradient substrate)과 같은, 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은, NMOS 트랜지스터와 같은, n형 디바이스, 예를 들면, n형 FinFET를 형성하기 위한 것일 수 있다. 영역(50P)은, PMOS 트랜지스터와 같은, p형 디바이스, 예를 들면, p형 FinFET를 형성하기 위한 것일 수 있다. 영역(50N)은 (분할자(51)에 의해 예시된 바와 같이) 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 개수의 디바이스 피처(예를 들면, 다른 능동 디바이스, 도핑 영역, 격리 구조체 등)가 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
도 3에서, 핀(55)이 기판(50)에 형성된다. 핀(55)은 반도체 스트립(semiconductor strip)이다. 일부 실시예에서, 핀(55)은 기판(50)에 트렌치를 에칭하는 것에 의해 기판(50)에 형성될 수 있다. 에칭은, 반응성 이온 에칭(RIE), 중성 빔 에칭(neutral beam etch, NBE) 등, 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(55)은, 이중 패터닝(double-patterning) 프로세스 또는 다중 패터닝(multi-patterning) 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 획득 가능한 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일부 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 패터닝된 희생 층과 나란히 스페이서가 형성된다. 희생 층이 이어서 제거되고, 남아 있는 스페이서는 이어서 핀(55)을 패터닝하는 데 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)는 핀(55) 상에 남아 있을 수 있다.
도 4에서, 얕은 트렌치 격리(STI) 영역(58)이 핀(55)에 인접하게 형성된다. STI 영역(58)은 이웃하는 핀(55) 사이에서 기판(50) 위에 절연 재료(별도로 예시되지 않음)를 형성하는 것에 의해 형성될 수 있다. 절연 재료는, 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라스마 화학적 기상 퇴적(HDP-CVD), 유동성 CVD(FCVD)(예를 들면, 퇴적된 재료를, 산화물과 같은, 다른 재료로 전환시키기 위한 포스트 경화(post curing)를 갖는 원격 플라스마 시스템에서의 CVD 기반 재료 퇴적) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 일단 절연 재료가 형성되면, 어닐링 프로세스가 수행될 수 있다. 일부 실시예에서, 잉여 절연 재료가 핀(55)을 덮도록 절연 재료가 형성된다. 절연 재료는 단일 층을 포함할 수 있거나 또는 다수의 층을 이용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별도로 예시되지 않음)가 먼저 기판(50)의 표면 및 핀(55)의 표면을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것과 같은, 충전 재료가 라이너 위에 형성될 수 있다.
핀(55) 위의 잉여 절연 재료를 제거하기 위해 제거 프로세스가 이어서 절연 재료에 적용된다. 일부 실시예에서, 화학적 기계적 폴리싱(CMP), 에칭백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 절연 재료 및 핀(55)을 평탄화할 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후에 핀(55)의 상단 표면과 절연 재료의 상단 표면이 동일한 높이에 있도록, 핀(55)을 노출시킨다.
이어서 도 4에 예시된 바와 같이 STI 영역(58)을 형성하기 위해 절연 재료가 리세싱된다. 핀(55)의 윗부분과 기판(50)의 윗부분이 이웃하는 STI 영역(58) 사이로부터 돌출하도록 절연 재료가 리세싱된다. 게다가, STI 영역(58)의 상단 표면은 예시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱(dishing)), 또는 이들의 조합을 가질 수 있다. STI 영역(58)의 상단 표면은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역(58)은, 절연 재료의 재료에 대해 선택적인(예를 들면, 핀(55) 및 기판(50)의 재료보다 빠른 속도로 절연 재료의 재료를 에칭하는) 에칭 프로세스와 같은, 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 예를 들어, 희석 플루오르화 수소(dHF) 산을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 4와 관련하여 설명된 프로세스는 핀(55)이 형성될 수 있는 방법의 일 예일 뿐이다. 일부 실시예에서, 핀(55)은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 기판(50)의 상단 표면 위에 유전체 층이 형성될 수 있고, 아래에 놓인 기판(50)을 노출시키기 위해 트렌치가 유전체 층을 관통하여 에칭될 수 있다. 호모에피택셜 구조체(homoepitaxial structure)가 트렌치에 에피택셜적으로 성장될 수 있고, 호모에피택셜 구조체가 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세싱될 수 있다. 추가적으로, 일부 실시예에서, 핀(55)을 위해 헤테로에피택셜 구조체(heteroepitaxial structure)가 사용될 수 있다. 예를 들어, 도 4에서의 핀(55)이 리세싱될 수 있고, 핀(55)과 상이한 재료가 리세싱된 핀(55) 위에 에피택셜적으로 성장될 수 있다. 그러한 실시예에서, 핀(55)은 리세싱된 재료는 물론 리세싱된 재료 위에 배치된 에피택셜적으로 성장된 재료를 포함한다. 일부 실시예에서, 유전체 층이 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 관통하게 에칭될 수 있다. 이어서 헤테로에피택셜 구조체가 기판(50)과 상이한 재료를 사용하여 트렌치에 에피택셜적으로 성장될 수 있고, 헤테로에피택셜 구조체가 유전체 층으로부터 돌출하여 핀(55)을 형성하도록 유전체 층이 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조체가 에피택셜적으로 성장되는 일부 실시예에서, 에피택셜적으로 성장된 재료는 성장 동안 인시츄(in situ) 도핑될 수 있으며, 이는 선행 주입 및 후속 주입을 제거할 수 있지만, 인시츄 도핑과 주입 도핑이 함께 사용될 수 있다.
게다가, 영역(50P)(예를 들면, PMOS 영역)에서의 재료와 상이한 재료를 영역(50N)(예를 들면, NMOS 영역)에 에피택셜적으로 성장시키는 것이 유리할 수 있다. 일부 실시예에서, 핀(55)의 윗부분은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위에 있을 수 있음), 실리콘 탄화물, 순수 또는 실질적으로 순수 게르마늄, III-V족화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하는 데 이용 가능한 재료는 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이에 제한되지 않는다.
게다가 도 4에서, 적절한 웰(well)(별도로 예시되지 않음)이 핀(55) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예에서, P 웰은 영역(50N)에 형성될 수 있고, N 웰은 영역(50P)에 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰은 영역(50N) 및 영역(50P) 둘 모두에 형성된다.
상이한 웰 유형을 갖는 실시예에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계는 포토레지스트 또는 다른 마스크(별도로 예시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 영역(50N)에서 핀(55) 및 STI 영역(58) 위에 포토레지스트가 형성될 수 있다. PMOS 영역과 같은, 기판(50)의 영역(50P)을 노출시키기 위해 포토레지스트가 패터닝된다. 포토레지스트는 스핀 온 기술을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n형 불순물 주입이 영역(50P)에서 수행되고, 포토레지스트는 n형 불순물이, NMOS 영역과 같은, 영역(50N) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 작용할 수 있다. n형 불순물은 1x1018 atoms/cm3 이하, 예컨대, 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3의 농도로 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 이후에, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해, 제거된다.
영역(50P)의 주입 이후에, 영역(50P)에서 핀(55) 및 STI 영역(58) 위에 포토레지스트가 형성된다. NMOS 영역과 같은, 기판(50)의 영역(50N)을 노출시키기 위해 포토레지스트가 패터닝된다. 포토레지스트는 스핀 온 기술을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p형 불순물 주입이 영역(50N)에서 수행될 수 있고, 포토레지스트는 p형 불순물이, PMOS 영역과 같은, 영역(50P) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 작용할 수 있다. p형 불순물은 1x1018 atoms/cm3 이하, 예컨대, 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3의 농도로 영역에 주입되는 붕소, 플루오르화 붕소, 인듐 등일 수 있다. 주입 이후에, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해, 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 이후에, 주입 손상(implant damage)을 회복(repair)시키기 위해 그리고 주입된 p형 및/또는 n형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 에피택셜 핀의 성장된 재료는 성장 동안 인시츄 도핑될 수 있고, 이는 주입을 제거할 수 있지만, 인시츄 도핑과 주입 도핑이 함께 사용될 수 있다.
도 5에서, 핀(55) 및 기판(50) 상에 더미 유전체 층(60)이 형성된다. 더미 유전체 층(60)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로 성장될 수 있다. 더미 유전체 층(60) 위에 더미 게이트 층(62)이 형성되고, 더미 게이트 층(62) 위에 마스크 층(64)이 형성된다. 더미 유전체 층(60) 위에 더미 게이트 층(62)이 퇴적될 수 있고 이어서 CMP와 같은 프로세스에 의해 평탄화될 수 있다. 더미 게이트 층(62) 위에 마스크 층(64)이 퇴적될 수 있다. 더미 게이트 층(62)은 전도성 또는 비-전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물, 및 금속을 포함한 그룹 중에서 선택될 수 있다. 더미 게이트 층(62)은 물리적 기상 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위한 본 기술 분야에 알려져 있고 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(62)은 STI 영역(58)의 재료에 대해 높은 에칭 선택도를 갖는 다른 재료로 제조될 수 있다. 마스크 층(64)은, 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 영역(50N) 및 영역(50P)에 걸쳐 단일 더미 게이트 층(62) 및 단일 마스크 층(64)이 형성된다. 더미 유전체 층(60)이 예시 목적으로만 막(55) 및 기판(50)만을 덮는 것으로 도시되어 있음에 유의한다. 일부 실시예에서, 더미 유전체 층(60)이 STI 영역(58)을 덮도록 더미 유전체 층(60)이 퇴적될 수 있어, 더미 게이트 층(62)과 STI 영역(58) 사이에 연장될 수 있다.
도 6a 내지 도 22b는 실시예 디바이스의 제조에서의 다양한 추가 단계를 예시한다. 도 6a 내지 도 22b는 영역(50N) 또는 영역(50P) 중 어느 하나에서의 피처를 예시하고 있다. 예를 들어, 도 6a 내지 도 22b에 예시된 구조는 영역(50N) 및 영역(50P) 둘 모두에 적용 가능할 수 있다. 영역(50N) 및 영역(50P)의 구조에서의 차이점(있는 경우)은 각각의 도면에 부수하는 본문에서 설명된다.
도 6a 및 도 6b에서, 마스크(74)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 마스크 층(64)(도 5 참조)이 패터닝될 수 있다. 마스크(74)의 패턴을 더미 게이트 층(62)에 전사하여 더미 게이트(72)를 형성하기 위해 허용 가능한 에칭 기술이 사용될 수 있다. 일부 실시예에서, 마스크(74)의 패턴이 더미 유전체 층(60)에도 전사될 수 있다. 더미 게이트(72)는 핀(55)의 각자의 채널 영역(68)을 덮는다. 마스크(74)의 패턴은 더미 게이트(72) 각각을 인접한 더미 게이트로부터 물리적으로 분리시키는 데 사용될 수 있다. 더미 게이트(72)는 또한 각자의 핀(55)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 더미 유전체 층(60), 더미 게이트(72), 및 마스크(74)는 집합적으로 "더미 게이트 스택"이라고 지칭될 수 있다.
도 7a 내지 도 7c에서, 도 6a 및 도 6b에 예시된 구조체 위에 제1 스페이서 층(80) 및 제2 스페이서 층(82)이 형성된다. 도 7a 내지 도 7c에서, STI 영역(58)의 상단 표면, 핀(55)과 마스크(74)의 상단 표면과 측벽들, 및 더미 게이트(72)와 더미 유전체 층(60)의 측벽들 상에 제1 스페이서 층(80)이 형성된다. 제1 스페이서 층(80) 위에 제2 스페이서 층(82)이 퇴적된다. 제1 스페이서 층(80)은 열 산화에 의해 형성될 수 있거나 또는 CVD, ALD 등에 의해 퇴적될 수 있다. 제1 스페이서 층(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다. 제2 스페이서 층(82)은 CVD, ALD 등에 의해 퇴적될 수 있다. 제2 스페이서 층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
도 8a 내지 도 8c에서, 제1 스페이서(81) 및 제2 스페이서(83)를 형성하기 위해 제1 스페이서 층(80) 및 제2 스페이서 층(82)이 에칭된다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은, 이방성 에칭 프로세스(예를 들면, 건식 에칭 프로세스) 등과 같은, 적합한 에칭 프로세스를 사용하여 에칭될 수 있다. 제1 스페이서(81) 및 제2 스페이서(83)는 핀(55), 더미 유전체 층(60), 더미 게이트(72), 및 마스크(74)의 측벽들 상에 배치될 수 있다. 제1 스페이서(81)와 제2 스페이서(83)는 제1 스페이서 층(80)과 제2 스페이서 층(82)을 에칭하는 데 사용되는 에칭 프로세스는 물론, 핀(55)과 더미 게이트 스택 간의 상이한 높이로 인해 핀(55) 및 더미 게이트 스택에 인접하여 상이한 높이를 가질 수 있다. 구체적으로는, 도 8b 및 도 8c에 예시된 바와 같이, 일부 실시예에서, 제1 스페이서(81) 및 제2 스페이서(83)는 핀(55) 및 더미 게이트 스택의 측벽들을 따라 위로 부분적으로 연장될 수 있다. 일부 실시예에서, 제1 스페이서(81) 및 제2 스페이서(83)는 더미 게이트 스택의 상단 표면까지 연장될 수 있다.
제1 스페이서(81) 및 제2 스페이서(83)가 형성된 후에, 저농도로 도핑된 소스/드레인(LDD) 영역(별도로 예시되지 않음)에 대한 주입이 수행될 수 있다. 상이한 디바이스 유형을 갖는 실시예에서, 도 4에서 위에서 논의된 주입과 유사하게, 포토레지스트와 같은, 마스크가, 영역(50P)을 노출시키면서, 영역(50N) 위에 형성될 수 있고, 적절한 유형의(예를 들면, p형) 불순물이 영역(50P)에 있는 노출된 핀(55) 및 기판(50) 내로 주입될 수 있다. 이어서 마스크가 제거될 수 있다. 후속하여, 포토레지스트와 같은, 마스크가 영역(50N)을 노출시키면서 영역(50P) 위에 형성될 수 있고, 적절한 유형의 불순물(예를 들면, n형)이 영역(50N)에 있는 노출된 핀(55) 및 기판(50) 내로 주입될 수 있다. 이어서 마스크가 제거될 수 있다. n형 불순물은 이전에 논의된 n형 불순물 중 임의의 것일 수 있고, p형 불순물은 이전에 논의된 p형 불순물 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역은 약 1x1015 atoms/cm3 내지 약 1x1019 atoms/cm3의 불순물 농도를 가질 수 있다. 주입 손상을 회복시키기 위해 그리고 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다.
상기 개시가 스페이서 및 LDD 영역을 형성하는 프로세스를 전반적으로 설명하고 있음에 유의한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적은 또는 추가의 스페이서가 이용될 수 있고, 단계들의 상이한 시퀀스가 이용될 수 있다(예를 들면, 제2 스페이서(83)를 형성하기 전에 제1 스페이서(81)가 형성될 수 있고, 추가의 스페이서가 형성되고 제거될 수 있으며, 기타 등등일 수 있다). 게다가, n형 디바이스와 p형 디바이스가 상이한 구조 및 단계를 사용하여 형성될 수 있다.
도 9a 내지 도 9c에서, 제1 리세스(86)를 형성하기 위해 기판(50) 및 핀(55)이 에칭된다. 도 9c에 예시된 바와 같이, STI 영역(58)의 상단 표면은 기판(55)의 상단 표면과 동일한 높이에 있을 수 있다. 일부 실시예에서, 제1 리세스(86)의 하단 표면이 STI 영역(58)의 상단 표면보다 위 또는 아래에 배치된다. 기판(50)/핀(55))은, RIE, NBE 등과 같은, 이방성 에칭 프로세스를 사용하여 에칭된다. 제1 스페이서(81), 제2 스페이서(83), 및 마스크(74)는 제1 리세스(86)를 형성하는 데 사용되는 에칭 프로세스 동안 기판(50)/핀(55)의 부분을 마스킹한다. 단일 에칭 프로세스 또는 다수의 에칭 프로세스가 제1 리세스(86)를 형성하는 데 사용될 수 있다. 제1 리세스(86)가 원하는 깊이에 도달한 후에 제1 리세스(86)의 에칭을 정지시키기 위해 시간 설정된 에칭(timed etch) 프로세스가 사용될 수 있다.
도 10a 내지 도 10d에서, 핀(55)의 채널 영역(68)에 응력을 가함으로써 성능을 개선시키기 위해, 제1 리세스(86)에 에피택셜 소스/드레인 영역(92)이 형성된다. 도 10b에 예시된 바와 같이, 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역(92)의 각자의 이웃하는 쌍 사이에 배치되도록 제1 리세스(86)에 에피택셜 소스/드레인 영역(92)이 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)이 결과적인 FinFET의 후속하여 형성된 게이트를 단락(short out)시키지 않도록, 제1 스페이서(81)가 에피택셜 소스/드레인 영역(92)을 더미 게이트(72)로부터 적절한 측방 거리만큼 분리시키는 데 사용된다.
영역(50N), 예를 들면, NMOS 영역에 있는 에피택셜 소스/드레인 영역(92)은 영역(50P), 예를 들면, PMOS 영역을 마스킹하는 것에 의해 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역(92)이 제1 리세스(86)에 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역(92)은, n형 FinFET에 적절한 것과 같은, 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(55)이 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 핀(55)에 인장 변형(tensile strain)을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 핀(55)의 각자의 표면으로부터 융기된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
영역(50P), 예를 들어, PMOS 영역에 있는 에피택셜 소스/드레인 영역(92)은 영역(50N), 예를 들어, NMOS 영역을 마스킹하는 것에 의해 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역(92)이 제1 리세스(86)에 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역(92)은, p형 NSFET에 적절한 것과 같은, 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(55)이 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은, 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 핀(55)에 압축 변형(compressive strain)을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 또한 핀(55)의 각자의 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(92), 핀(55), 및/또는 기판(50)은, 저농도로 도핑된 소스/드레인 영역을 형성하기 위한 이전에 논의된 프로세스와 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트로 주입될 수 있고, 이어서 어닐링이 뒤따를 수 있다. 소스/드레인 영역은 약 1x1019 atoms/cm3 내지 약 1x1021 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 불순물 및/또는 p형 불순물은 이전에 논의된 불순물 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)은 성장 동안 인시츄 도핑될 수 있다.
영역(50N) 및 영역(50P)에 에피택셜 소스/드레인 영역(92)을 형성하는 데 사용되는 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역의 윗면은 핀(55)의 측벽들을 넘어 측방으로 바깥쪽으로 팽창되는 패싯을 갖는다. 일부 실시예에서, 이러한 패싯은 도 10c에 의해 예시된 바와 같이 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역(92)을 병합시킨다. 일부 실시예에서, 인접한 에피택셜 소스/드레인 영역(92)은 도 10d에 의해 예시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 채로 유지된다. 도 10c 및 도 10d에 예시된 실시예에서, 제1 스페이서(81)가 STI 영역(58)보다 위로 연장되는 핀(55)의 측벽들의 부분을 덮도록 형성될 수 있음으로써 에피택셜 성장을 차단할 수 있다. 일부 실시예에서, 제1 스페이서(81)를 형성하는 데 사용되는 스페이서 에칭은 에피택셜적으로 성장된 영역이 STI 영역(58)의 표면까지 연장될 수 있게 하기 위해 스페이서 재료를 제거하도록 조정될 수 있다.
에피택셜 소스/드레인 영역(92)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(92)은 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B), 및 제3 반도체 재료 층(92C)을 포함할 수 있다. 에피택셜 소스/드레인 영역(92)에 대해 임의의 개수의 반도체 재료 층이 사용될 수 있다. 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B), 및 제3 반도체 재료 층(92C) 각각은 상이한 반도체 재료로 형성될 수 있고/있거나 상이한 도펀트 농도로 도핑될 수 있다. 일부 실시예에서, 제1 반도체 재료 층(92A)은 제2 반도체 재료 층(92B)보다는 작고 제3 반도체 재료 층(92C)보다는 큰 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(92)이 3개의 반도체 재료 층을 포함하는 실시예에서, 제1 반도체 재료 층(92A)이 퇴적될 수 있고, 제1 반도체 재료 층(92A) 위에 제2 반도체 재료 층(92B)이 퇴적될 수 있으며, 제2 반도체 재료 층(92B) 위에 제3 반도체 재료 층(92C)이 퇴적될 수 있다.
도 11a 및 도 11b에서, 도 10a 및 도 10b에, 제각기, 예시된 구조체 위에 제1 층간 유전체(ILD)(96)가 퇴적된다. 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, PECVD(plasma-enhanced CVD), 또는 FCVD와 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 재료는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소 도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 일부 실시예에서, 제1 ILD(96)를 위한 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 콘택트 에칭 정지 층(CESL)(94)은 제1 ILD(96)와 에피택셜 소스/드레인 영역(92), 마스크(74), 및 제1 스페이서(81) 사이에 배치된다. CESL(94)은 위에 놓인 제1 ILD(96)의 재료와 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제1 ILD(96)는 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있고 CESL(94)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
도 12a 및 도 12b에서, 제1 ILD(96)의 상단 표면을 더미 게이트(72) 또는 마스크(74)의 상단 표면과 동일한 높이에 있도록, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트(72) 상의 마스크(74), 및 마스크(74)의 측벽들을 따라 있는 제1 스페이서(81)의 부분을 제거할 수 있다. 평탄화 프로세스 이후에, 더미 게이트(72), 제1 스페이서(81), 및 제1 ILD(96)의 상단 표면들은 동일한 높이에 있다. 따라서, 더미 게이트(72)의 상단 표면이 제1 ILD(96)를 통해 노출된다. 일부 실시예에서, 마스크(74)는 유지될 수 있으며, 이 경우에 평탄화 프로세스는 제1 ILD(96)의 상단 표면을 마스크(74)의 상단 표면 및 제1 스페이서(81)의 상단 표면과 동일한 높이에 있게 한다.
도 13a 및 도 13b에서, 제2 리세스(98)가 형성되도록, 에칭 단계(들)에서 더미 게이트(72) 및 마스크(74)(존재하는 경우)가 제거된다. 제2 리세스(98) 내의 더미 유전체 층(60)의 부분도 제거될 수 있다. 일부 실시예에서, 더미 게이트(72)만이 제거되고 더미 유전체 층(60)은 남아 있으며 제2 리세스(98)에 의해 노출된다. 일부 실시예에서, 더미 유전체 층(60)이 다이의 제1 영역(예를 들면, 코어 로직 영역)에서는 제2 리세스(98)로부터 제거되고 다이의 제2 영역(예를 들면, 입출력 영역)에서는 제2 리세스(98)에 남아 있다. 일부 실시예에서, 더미 게이트(72)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96) 또는 제1 스페이서(81)보다 빠른 속도로 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 제2 리세스(98)는 각자의 핀(55)의 채널 영역(68)을 노출시키고/시키거나 그 위에 놓인다. 각각의 채널 영역(68)은 에피택셜 소스/드레인 영역(92)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 게이트(72)가 에칭될 때 더미 유전체 층(60)이 에칭 정지 층으로서 사용될 수 있다. 더미 게이트(72)를 제거한 후에 더미 유전체 층(60)이 임의로 제거될 수 있다.
도 14a 및 도 14b에서, 대체 게이트를 위한 게이트 유전체 층(100) 및 게이트 전극(102)이 형성된다. 도 14c는 도 14b의 영역(103)의 상세 뷰를 예시한다. 제2 리세스(98)에, 예컨대, 핀(55)과 제1 스페이서(81)의 상단 표면과 측벽들 상에 및 STI 영역(58), 제1 ILD(96), CESL(94) 및 제2 스페이서(83)의 상단 표면 상에 하나 이상의 층을 퇴적하는 것에 의해 게이트 유전체 층(100)이 형성될 수 있다. 게이트 유전체 층(100)은 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 실리케이트 등의 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에서, 게이트 유전체 층(100)은 열적 또는 화학적 산화에 의해 형성된 실리콘 산화물의 계면 층 및, 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 이들의 조합 등의 금속 산화물 또는 실리케이트와 같은, 위에 놓인 하이-k 유전체 재료를 포함한다. 게이트 유전체 층(100)은 약 7.0보다 큰 k 값을 갖는 유전체 층을 포함할 수 있다. 게이트 유전체 층(100)은 분자 빔 퇴적(MBD), ALD, PECVD 등에 의해 퇴적될 수 있다. 제2 리세스(98)에 더미 유전체 층(60)의 부분이 남아 있는 실시예에서, 게이트 유전체 층(100)은 더미 유전체 층(60)의 재료(예를 들면, SiO2)를 포함할 수 있다.
게이트 전극(102)은 게이트 유전체 층(100) 위에 퇴적되어 제2 리세스(98)의 나머지 부분을 충전한다. 게이트 전극(102)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다중 층과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 비록 단일 층 게이트 전극(102)이 도 14b에 예시되어 있지만, 게이트 전극(102)은, 도 14c에 의해 예시된 바와 같이, 임의의 개수의 라이너 층(102A), 임의의 개수의 일함수 튜닝 층(work function tuning layer)(102B), 및 충전 재료(102C)를 포함할 수 있다. 제2 리세스(108)의 충전 이후에, 게이트 유전체 층(100) 및 게이트 전극(108)의 잉여 부분 - 이 잉여 부분은 제1 ILD(96)의 상단 표면 위에 있음 - 을 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 게이트 전극(102) 및 게이트 유전체 층(100)의 남아 있는 부분은 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 전극(102) 및 게이트 유전체 층(100)은 집합적으로 "게이트 스택"이라고 지칭될 수 있다. 게이트 스택은 핀(55)의 채널 영역(68)의 측벽들을 따라 연장될 수 있다.
각각의 영역에서의 게이트 유전체 층(100)이 동일한 재료로 형성되도록, 영역(50N) 및 영역(50P)에 게이트 유전체 층(100)을 형성하는 것이 동시에 발생할 수 있다. 각각의 영역에서의 게이트 전극(102)이 동일한 재료로 형성되도록, 게이트 전극(102)을 형성하는 것이 동시에 발생할 수 있다. 일부 실시예에서, 게이트 유전체 층(100)이 상이한 재료일 수 있도록, 각각의 영역에서의 게이트 유전체 층(100)이 별개의 프로세스에 의해 형성될 수 있다. 게이트 전극(102)이 상이한 재료일 수 있도록, 각각의 영역에서의 게이트 전극(102)이 별개의 프로세스에 의해 형성될 수 있다. 별개의 프로세스를 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수 있다.
도 15a 내지 도 15c에서, 에피택셜 소스/드레인 영역(92)의 표면을 노출시키는 제3 리세스(104)를 형성하기 위해 제1 ILD(96) 및 CESL(94)이 에칭된다. 제3 리세스는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 에칭은, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
도 16a 내지 도 16c에서, 제3 리세스(104)에 확산 장벽 층, 접착 층 등과 같은 라이너(106)가 형성된다. 라이너(106)는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 실리콘 질화물 등을 포함할 수 있다. 라이너(106)는, CVD, ALD 등과 같은, 컨포멀 프로세스에 의해 퇴적될 수 있다. 라이너(106)는 게이트 전극(102), 게이트 유전체 층(100), 제1 스페이서(81), 제2 스페이서(83) 및 에피택셜 소스/드레인 영역(92)의 상단 표면을 따라; 및 제1 ILD(96) 및 CESL(94)의 상단 표면 및 측벽들을 따라 퇴적될 수 있다. 이어서 라이너(106)의 측방 부분을 제거하고 에피택셜 소스/드레인 영역(92)의 표면을 노출시키기 위해, 이방성 에칭 프로세스(예를 들면, 건식 에칭 프로세스) 등과 같은, 적합한 에칭 프로세스를 사용하여 라이너(106)가 에칭될 수 있다. 라이너(106)를 에칭하는 것은 게이트 전극(102), 게이트 유전체 층(100), 제1 스페이서(81), 제2 스페이서(83), 제1 ILD(96) 및 CESL(94)의 상단 표면 위로부터 라이너(106)의 부분을 추가로 제거할 수 있다. 라이너(106)는 약 1 nm 내지 약 2 nm의 범위의 두께를 가질 수 있다.
도 17a 내지 도 17c에서, 제3 리세스(104)에서 에피택셜 소스/드레인 영역(92) 및 라이너(106) 위에 제1 콘택트 재료(108)가 형성된다. 제1 콘택트 재료(108)는, 코발트(Co), 텅스텐(W), 루테늄(Ru), 구리(Cu), 몰리브덴(Mo), 이들의 조합 등과 같은, 전도성 재료일 수 있다. 제1 콘택트 재료(108)는 스퍼터링, 화학적 기상 퇴적, 원자 층 퇴적, 전기 도금, 무전해 도금 등과 같은 퇴적 프로세스를 사용하여 퇴적될 수 있다. 일부 실시예에서, 제1 콘택트 재료(108)는 제3 리세스(104)를 충전하거나 과충전하도록 퇴적될 수 있다. 제1 콘택트 재료(108)는 제1 ILD(96), CESL(94), 라이너(106), 게이트 전극(102), 게이트 유전체 층(100), 제1 스페이서(81) 및 제2 스페이서(83)의 상단 표면과 함께 평탄화될 수 있다. 이어서 제1 콘택트 재료(108)는 제1 ILD(96), CESL(94), 라이너(106), 게이트 전극(102), 게이트 유전체 층(100), 제1 스페이서(81) 및 제2 스페이서(83)의 상단 표면보다 낮은 레벨로 리세싱될 수 있다. 일 실시예에서, 제1 ILD(96), CESL(94), 라이너(106), 게이트 전극(102), 게이트 유전체 층(100), 제1 스페이서(81) 및 제2 스페이서(83)의 재료를 그다지 제거하지 않으면서, 제1 콘택트 재료(108)의 재료(예를 들면, 코발트 등)에 대해 선택적인 하나 이상의 에천트를 사용하는 습식 또는 건식 에칭 프로세스를 사용하여 제1 콘택트 재료(108)가 리세싱된다. 제1 콘택트 재료(108)는 약 18 nm 내지 약 25 nm의 제1 거리(D1)만큼 리세싱될 수 있다. 그렇지만, 임의의 적합한 거리가 이용될 수 있다. 에피택셜 소스/드레인 영역(92)과 제1 콘택트 재료(108) 사이의 계면에 실리사이드를 형성하기 위해 어닐링 프로세스가 수행될 수 있다. 제1 콘택트 재료(108)는 에피택셜 소스/드레인 영역(92)에 물리적으로 및 전기적으로 결합된다.
도 18a 내지 도 18d에서, 제3 리세스(104)에서 제1 콘택트 재료(108) 위에 제2 콘택트 재료(110)가 형성된다. 제2 콘택트 재료(110)은, 텅스텐(W), 루테늄(Ru), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 이들의 조합 등과 같은, 전도성 재료일 수 있다. 제2 콘택트 재료(110)는 스퍼터링, 화학적 기상 퇴적, 원자 층 퇴적, 전기 도금, 무전해 도금 등과 같은 퇴적 프로세스를 사용하여 퇴적될 수 있다. 일부 실시예에서, 제2 콘택트 재료(110)는 제3 리세스(104)를 충전하거나 과충전하도록 퇴적될 수 있다. 도 18b에 예시된 실시예에서, 제2 콘택트 재료(110)는 도금 프로세스 등에 의해 퇴적될 수 있고, 퇴적 이후에, 제2 콘택트 재료(110)의 상단 표면은 제1 ILD(96), CESL(94), 라이너(106), 게이트 전극(102), 게이트 유전체 층(100), 제1 스페이서(81) 및 제2 스페이서(83)의 상단 표면보다 위에 배치될 수 있다. 일부 실시예에서, 제2 콘택트 재료(110)는 제1 콘택트 재료(108)의 재료와 상이한 재료로 형성될 수 있다. 제2 콘택트 재료(110)와 제1 콘택트 재료(108)에 대해 상이한 재료를 사용하는 것은 접촉 저항을 저하시키며, 이는 디바이스 성능을 개선시킨다.
도 18d는 제1 콘택트 재료(108)와 제2 콘택트 재료(110)의 상단 표면이 비평면인 실시예를 예시한다. 도 18d에 예시된 바와 같이, 제1 콘택트 재료(108)와 제2 콘택트 재료(110)의 상단 표면은 단면도에서 W자 형상 또는 M자 형상일 수 있다. 제1 콘택트 재료(108)와 제2 콘택트 재료(110)의 상단 표면은 하나 이상의 딤플(dimple)을 가질 수 있다. 그렇지만, 제1 콘택트 재료(108)와 제2 콘택트 재료(110)를 형성하는 데 사용되는 퇴적 및 에칭 프로세스에 따라, 제1 콘택트 재료(108)와 제2 콘택트 재료(110)에 대해 임의의 적합한 형상이 가능하다. 일부 실시예에서, 제1 콘택트 재료(108)와 제2 콘택트 재료(110)는 약 300 ℃ 내지 약 500 ℃의 범위의 온도에서 CVD에 의해, 실온에서 PVD에 의해, 기타 등등으로 퇴적될 수 있다. 퇴적 프로세스에 이어서 약 300 ℃ 내지 약 600 ℃의 범위의 온도에서의 어닐링 프로세스가 뒤따를 수 있다. 제1 콘택트 재료(108)와 제2 콘택트 재료(110)를 규정하기 위해, 할로겐 기반 프로세스와 같은, 건식 에칭 프로세스가 사용될 수 있다. 일부 실시예에서, 제2 콘택트 재료(110)가 도금 프로세스 등에 의해 퇴적될 수 있다. 퇴적 이후에, 제2 콘택트 재료(110)의 상단 표면은 제1 ILD(96), CESL(94), 라이너(106), 게이트 전극(102), 게이트 유전체 층(100), 제1 스페이서(81) 및 제2 스페이서(83)의 상단 표면보다 위에 배치될 수 있다.
제2 콘택트 재료(110)와 라이너(106)의 재료는 서로 양호한 접착력을 갖지 않을 수 있음으로써, 후속 프로세스 동안 제2 콘택트 재료(110)와 라이너(106) 사이에 크랙 또는 다른 결함이 형성될 수 있다. 예를 들어, 제2 콘택트 재료(110)를 평탄화하는 데 사용되는 후속 프로세스 동안 제2 콘택트 재료(110)와 라이너(106) 사이에 크랙이 형성될 수 있다(도 20a 내지 도 20d와 관련하여 아래에서 논의됨). 크랙은 CMP 슬러리와 같은 프로세스 유체가 제2 콘택트 재료(110)와 라이너(106) 사이에 침투하게 할 수 있고, 프로세스 유체는 제2 콘택트 재료(110)와 제1 콘택트 재료(108)의 재료를 제거하여, 추가 디바이스 결함을 야기하고 디바이스 성능을 감소시킬 수 있다.
도 19a 내지 도 19e에서, 도핑된 콘택트 부분(110a)이 제2 콘택트 재료(110)에 형성되고, 도핑된 라이너 부분(106a)이 라이너(106)에 형성되며, 도핑된 ILD 부분(96a)이 제1 ILD(96)에 형성되고, 도핑된 CESL 부분(94a)이 CESL(94)에 형성된다. 도 19e 및 도 19f는 도 19c의 영역(111)의 상세도를 예시한다. 라이너(106), 제1 ILD(96) 및 CESL(94)을 도핑하여, 제각기, 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)을 형성하는 것은 라이너(106), 제1 ILD(96) 및 CESL(94)의 재료를 팽창시켜, 도핑된 콘택트 부분(110a)과 도핑된 라이너 부분(106a) 사이의 실링(sealing)을 개선시킬 수 있다. 도핑된 라이너 부분(106a)과 도핑된 콘택트 부분(110a) 사이의 개선된 실링은, CMP 슬러리와 같은, 프로세스 유체가 도핑된 라이너 부분(106a)과 도핑된 콘택트 부분(110a) 사이에 침투하는 것을 방지한다. 이는 도핑된 콘택트 부분(110a), 제2 콘택트 재료(110) 및 제1 콘택트 재료(108)의 재료가 프로세스 유체 등에 의해 바람직하지 않게 제거되는 것을 방지하며, 이는 디바이스 결함을 감소시키고 디바이스 성능을 개선시킨다.
도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a) 각각의 외부 표면은 약 1 nm 내지 약 10 nm 또는 약 1 nm 내지 약 5 nm의 범위의 거리만큼 바깥쪽으로 팽창할 수 있다. 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)이 적어도 이 양만큼 팽창하는 것은 도핑된 콘택트 부분(110a)과 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a) 각각 사이의 실링을 개선시키며, 이는 프로세스 유체가 도핑된 콘택트 부분(110a), 제2 콘택트 재료(110) 및 제1 콘택트 재료(108)와 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a) 각각 사이에 침투하는 것을 방지한다. 이는 도핑된 콘택트 부분(110a), 제2 콘택트 재료(110) 및 제1 콘택트 재료(108) 각각으로부터의 재료의 원하지 않는 제거를 방지하고, 디바이스 결함을 감소시키며, 디바이스 성능을 향상시킨다.
도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a) 각각에서의 도펀트는 약 1 nm 내지 약 15 nm 또는 약 1 nm 내지 약 10 nm의 범위의 깊이로 연장될 수 있다. 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a) 각각의 하단 한계들(bottom extents)이 동일한 깊이에서 서로 정렬되는 것으로 도시되어 있지만, 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)의 하단 표면 중 임의의 것이 서로 오정렬될 수 있고 상이한 깊이로 연장될 수 있다. 도 19a 내지 도 19d에 예시된 실시예에서, 제1 콘택트 재료(108)은 도펀트가 없다. 그렇지만, 일부 실시예에서, 도펀트는 제2 콘택트 재료(110)의 부분 두께 또는 전체 두께에 걸쳐 확장될 수 있고, 도펀트는 제1 콘택트 재료(108) 내로 확장될 수 있다.
일부 실시예에서, 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)은, 게르마늄(Ge), 실리콘(Si), 아르곤(Ar), 크세논(Xe), 비소(As), 질소(N), 이들의 조합 등을 포함할 수 있는, 동일한 도펀트를 포함할 수 있다. 일부 실시예에서, 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)은, 도펀트와 함께 주변 공기 등으로부터 주입될 수 있는, 수소(H)를 더 포함할 수 있다. 도핑된 콘택트 부분(110a), 도핑된 CESL 부분(94a), 도핑된 라이너 부분(106a) 및 도핑된 ILD 부분(96a)은 이온 주입에 의해 형성될 수 있다. 이온 주입을 위한 주입량(dosage)은 약 1x1014 atoms/cm2 내지 약 1x1016 atoms/cm2의 범위일 수 있고, 이온 주입을 위한 틸트각은 약 0도 내지 약 60도의 범위일 수 있다. 이온 주입은 약 2 keV 내지 약 50 keV의 범위의 인가된 에너지로 약 -100 ℃ 내지 약 500 ℃의 범위의 온도에서 수행될 수 있다. 일부 실시예에서, 약 -100 ℃ 내지 약 25 ℃의 범위의 온도에서 이온 주입을 수행하는 것은 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및/또는 도핑된 CESL 부분(94a)의 더 큰 팽창을 제공할 수 있으며, 이는 도핑된 콘택트 부분(110a)과 도핑된 라이너 부분(106a) 사이의 실링을 더욱 개선시킬 수 있다. 일부 실시예에서, 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a) 각각에서의 도펀트의 농도는 약 1x1020 atoms/cm3 내지 약 2x1022 atoms/cm3의 범위일 수 있다. 일부 실시예에서, 도핑된 콘택트 부분(110a)에서의 도펀트의 농도는 약 1x1018 atoms/cm3 내지 약 1x1021 atoms/cm3의 범위일 수 있다.
도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a) 각각에 걸쳐 도펀트의 분포가 달라질 수 있다. 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)에서의 도펀트의 분포는 도 19b 및 도 19d에 예시된 곡선(109)으로서 묘사된다. 일부 실시예에서, 분포 곡선(109)의 피크는 기판(50)의 주 표면에 수직인 방향에서 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)의 중간 근처에 있을 수 있지만, 본 개시는 이에 제한되지 않는다. 일부 실시예에서, 분포 곡선(109)의 피크는 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)의 상단 표면 근처에 있을 수 있다.
도 19e 및 도 19f는 일부 실시예에 따라, 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)에 의해 도핑된 콘택트 부분(110a)에 가해지는 응력을 예시한다. 도 19e에 예시된 실시예에서, 제1 콘택트 재료(108)(별도로 예시되지 않음), 제2 콘택트 재료(110)(별도로 예시되지 않음) 및 도핑된 콘택트 부분(110a)은 톱-다운 뷰에서 직사각형 형상을 가질 수 있다. 제1 방향에서 도핑된 콘택트 부분(110a)에 인가되는 응력 Sx1은 제1 방향에서의 도핑된 콘택트 부분(110a)의 폭 b1에 비례할 수 있고, 제1 방향에 수직인 제2 방향에서 도핑된 콘택트 부분(110a)에 인가되는 응력 Sy1은 제2 방향에서의 도핑된 콘택트 부분(110a)의 폭 a1에 비례할 수 있다. 응력 Sx1과 응력 Sy1은 CESL(94)과 제1 ILD(96)의 재료에도 의존할 수 있다. 폭 a1과 폭 b1은 약 5 nm 내지 약 200 nm의 범위일 수 있고, 폭 b1에 대한 폭 a1의 비는 약 1 내지 약 40의 범위일 수 있다. CESL(94)과 제1 ILD(96)가 동일한 재료(예를 들면, 실리콘 산화물, 실리콘 질화물 등)로 형성되는 실시예에서, 폭 a1과 폭 b1이 동일할 때 응력 Sx1과 응력 Sy1은 동일할 수 있고, a1이 b1보다 작을 때 응력 Sx1은 응력 Sy1보다 클 수 있으며, a1이 b1보다 클 때 응력 Sx1이 응력 Sy1보다 작을 수 있다. CESL(94)과 제1 ILD(96)가 상이한 재료로 형성되는 실시예에서, 폭 a1 또는 폭 b1 중 어느 하나가 더 클 때 응력 Sx1과 응력 Sy1은 동일할 수 있고, 폭 a1과 폭 b1이 동일할 때 또는 폭 a1 또는 폭 b1 중 어느 하나가 더 클 때 응력 Sx1 또는 응력 Sy1 중 어느 하나가 더 클 수 있다.
도 19f에 예시된 실시예에서, 제1 콘택트 재료(108)(별도로 예시되지 않음), 제2 콘택트 재료(110)(별도로 예시되지 않음) 및 도핑된 콘택트 부분(110a)은 톱-다운 뷰에서 원형 형상(예를 들면, 타원형 형상)을 가질 수 있다. 제1 방향에서 도핑된 콘택트 부분(110a)에 인가되는 응력 Sx2는 제1 방향에서의 도핑된 콘택트 부분(110a)의 폭 b2에 비례할 수 있고, 제1 방향에 수직인 제2 방향에서 도핑된 콘택트 부분(110a)에 인가되는 응력 Sy2는 제2 방향에서의 도핑된 콘택트 부분(110a)의 폭 a2에 비례할 수 있다. 응력 Sx2와 응력 Sy2는 CESL(94)과 제1 ILD(96)의 재료에도 의존할 수 있다. 폭 a2와 폭 b2는 약 5 nm 내지 약 200 nm의 범위일 수 있고, 폭 b2에 대한 폭 a2의 비는 약 1 내지 약 40의 범위일 수 있다. CESL(94)과 제2 ILD(96)가 동일한 재료(예를 들면, 실리콘 산화물, 실리콘 질화물 등)로 형성되는 실시예에서, 폭 a2와 폭 b2가 동일할 때 응력 Sx2와 응력 Sy2는 동일할 수 있고, a2가 b2보다 작을 때 응력 Sx2는 응력 Sy2보다 클 수 있으며, a2가 b2보다 클 때 응력 Sx2가 응력 Sy2보다 작을 수 있다. CESL(94)과 제2 ILD(96)가 상이한 재료로 형성되는 실시예에서, 폭 a2 또는 폭 b2 중 어느 하나가 더 클 때 응력 Sx2와 응력 Sy2는 동일할 수 있고, 폭 a2와 폭 b2가 동일할 때 또는 폭 a2 또는 폭 b2 중 어느 하나가 더 클 때 응력 Sx2 또는 응력 Sy2 중 어느 하나가 더 클 수 있다.
도펀트가 제2 콘택트 재료(110), 라이너(106), 제1 ILD(96) 및 CESL(94)에만 주입되는 것으로 설명되었지만, 일부 실시예에서, 도펀트가 제1 스페이서(81), 제2 스페이서(83), 게이트 유전체 층(100) 및 게이트 전극(102)에도 주입될 수 있다. 제1 스페이서(81), 제2 스페이서(83), 게이트 유전체 층(100) 및 게이트 전극(102) 중 임의의 것에 도펀트를 주입하는 것은 도핑된 콘택트 부분(110a)에 추가적인 응력이 가해지게 할 수 있으며, 이는 도핑된 콘택트 부분(110a)과 도핑된 라이너 부분(106a) 사이의 실링을 개선시킬 수 있다. 더욱이, 일부 실시예에서, 도펀트는 제2 콘택트 재료(110)의 두께 전체에 걸쳐 그리고 제1 콘택트 재료(108) 내로 주입될 수 있다.
도 20a 내지 도 20d에서, 도핑된 콘택트 부분(110a)의 상단 표면을 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a), 도핑된 CESL 부분(94a), 제1 스페이서(81), 제2 스페이서(83), 게이트 유전체 층(100) 및 게이트 전극(102)의 상단 표면들과 동일한 높이에 있도록, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 프로세스 유체가 콘택트 재료(108), 제2 콘택트 재료(110) 및 도핑된 콘택트 부분(110a)과 접촉할 때 제1 콘택트 재료(108), 제2 콘택트 재료(110) 및 도핑된 콘택트 부분(110a)의 재료를 제거할 수 있는, CMP 슬러리 등과 같은, 프로세스 유체를 사용할 수 있다. 이온 주입 프로세스를 수행하여 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)을 형성하는 것은 도핑된 콘택트 부분(110a)과 도핑된 라이너 부분(106a) 사이의 실링을 개선시키며, 이는 프로세스 유체가 도핑된 라이너 부분(106a)과 도핑된 콘택트 부분(110a), 제2 콘택트 재료(110) 및 제1 콘택트 재료(108) 각각 사이에 침투하는 것을 방지한다. 이는 도핑된 콘택트 부분(110a), 제2 콘택트 재료(110) 및 제1 콘택트 재료(108)로부터의 재료의 원하지 않는 제거를 방지하고, 디바이스 결함을 감소시키며, 디바이스 성능을 향상시킨다.
평탄화 이후에, 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)에서의 도펀트의 분포의 피크는 기판(50)의 주 표면에 수직인 방향에서 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)의 중간 근처에 있을 수 있다. 일부 실시예에서, 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)에서의 도펀트의 분포의 피크는 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)의 상단 표면 근처에 있을 수 있다.
도 21a 및 도 21b에서, 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a), 도핑된 CESL 부분(94a), 제1 스페이서(81), 제2 스페이서(83), 게이트 유전체 층(100) 및 게이트 전극(102) 위에 제2 ILD(114)가 퇴적된다. 일부 실시예에서, 제2 ILD(114)는 FCVD에 의해 형성되는 유동성 막이다. 일부 실시예에서, 제2 ILD(114)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예에서, 제2 ILD(114)를 위한 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 일부 실시예에서, 제2 ILD(114)의 형성 이전에, 리세스가 제1 스페이서(81)의 대향하는 부분 사이에서 게이트 스택 바로 위에 형성되도록, 게이트 스택(게이트 유전체 층(100) 및 대응하는 위에 놓인 게이트 전극(102)을 포함함)이 리세싱된다. 실리콘 질화물, 실리콘 산질화물 등과 같은, 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(112)가 리세스에 충전되고, 이어서 도핑된 콘택트 부분(110a), 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a), 도핑된 CESL 부분(94a), 제1 스페이서(81) 및 제2 스페이서(83) 위에 연장되는 유전체 재료의 잉여 부분을 제거하기 위한 평탄화 프로세스가 뒤따른다. (도 22a 및 도 22b와 관련하여 아래에서 논의되는, 게이트 콘택트(116)와 같은) 후속하여 형성된 게이트 콘택트는 리세싱된 게이트 전극(102)의 상단 표면과 접촉하도록 게이트 마스크(112)를 관통한다.
도 22a 및 도 22b에서, 게이트 콘택트(116)가 제2 ILD(114)를 관통하여 형성되고 게이트 마스크(112) 및 소스/드레인 콘택트(118)가 제2 ILD(114)를 관통하여 형성된다. 소스/드레인 콘택트(118)를 위한 개구부가 제2 ILD(114)를 관통하여 형성되고, 게이트 콘택트(116)를 위한 개구부가 제2 ILD(114) 및 게이트 마스크(112)를 관통하여 형성된다. 개구부는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 장벽 층, 접착 층 등과 같은, 라이너, 및 전도성 재료가 개구부에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(114)의 표면으로부터 잉여 재료를 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 남아 있는 라이너 및 전도성 재료는 개구부에 소스/드레인 콘택트(118) 및 게이트 콘택트(116)를 형성한다. 소스/드레인 콘택트(118)는 제1 콘택트 재료(108), 제2 콘택트 재료 및 도핑된 콘택트 부분(110a)을 통해 에피택셜 소스/드레인 영역(92)에 물리적으로 및 전기적으로 결합되고, 게이트 콘택트(116)는 게이트 전극(102)에 물리적으로 및 전기적으로 결합된다. 소스/드레인 콘택트(118)와 게이트 콘택트(116)는 상이한 프로세스에서 형성될 수 있거나, 또는 동일한 프로세스에서 형성될 수 있다. 비록 동일한 단면으로 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택트(118)와 게이트 콘택트(116) 각각이 상이한 단면으로 형성될 수 있고, 이는 콘택트의 단락을 방지할 수 있음이 이해되어야 한다.
실시예는 다양한 장점을 달성할 수 있다. 예를 들어, 라이너(106), 제1 ILD(96) 및 CESL(94)을 도핑하여, 제각기, 도핑된 라이너 부분(106a), 도핑된 ILD 부분(96a) 및 도핑된 CESL 부분(94a)을 형성하는 것은 라이너(106), 제1 ILD(96) 및 CESL(94)의 재료를 팽창시켜, 도핑된 콘택트 부분(110a)과 도핑된 라이너 부분(106a) 사이의 실링을 개선시킬 수 있다. 도핑된 라이너 부분(106a)과 도핑된 콘택트 부분(110a) 사이의 개선된 실링은, CMP 슬러리와 같은, 프로세스 유체가 도핑된 라이너 부분(106a)과 도핑된 콘택트 부분(110a) 사이에 침투하는 것을 방지한다. 이는 도핑된 콘택트 부분(110a), 제2 콘택트 재료(110) 및 제1 콘택트 재료(108)의 재료가 프로세스 유체 등에 의해 바람직하지 않게 제거되는 것을 방지하며, 이는 디바이스 결함을 감소시키고 디바이스 성능을 개선시킨다.
개시된 FinFET 실시예는 나노구조(예를 들면, 나노시트, 나노와이어, 게이트 올 어라운드 등) 전계 효과 트랜지스터(NSFET)와 같은 나노구조 디바이스에도 적용될 수 있다. NSFET 실시예에서, 핀(52)이 채널 층과 희생 층의 교호 층의 스택을 패터닝하는 것에 의해 형성된 나노구조체로 대체된다. 더미 게이트 스택 및 소스/드레인 영역은 위에서 설명된 실시예와 유사한 방식으로 형성된다. 더미 게이트 스택이 제거된 후에, 희생 층이 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조체는 위에서 설명된 실시예와 유사한 방식으로 형성되고, 대체 게이트 구조체는 희생 층을 제거하는 것에 의해 남겨지는 개구부를 부분적으로 또는 완전히 충전할 수 있으며, 대체 게이트 구조체는 NSFET 디바이스의 채널 영역에서의 채널 층을 부분적으로 또는 완전히 둘러쌀 수 있다. 대체 게이트 구조체 및 소스/드레인 영역에 대한 ILD 및 콘택트는 위에서 설명된 실시예와 유사한 방식으로 형성될 수 있다. 나노구조 디바이스는, 참조에 의해 그 전체가 본 명세서에 포함되는, 미국 특허 출원 공보 제2016/0365414호에 개시된 바와 같이 형성될 수 있다.
일 실시예에 따르면, 반도체 디바이스는 전도성 피처 위의 제1 유전체 층 - 제1 유전체 층의 제1 부분은 제1 도펀트를 포함함 -; 전도성 피처에 전기적으로 결합된 금속 피처 - 금속 피처는 전도성 피처와 접촉하는 제1 콘택트 재료를 포함함 -; 제1 콘택트 재료 위의 제2 콘택트 재료 - 제2 콘택트 재료는 제1 콘택트 재료와 상이한 재료를 포함하고, 제2 콘택트 재료의 제1 부분은 제1 도펀트를 더 포함함 -; 및 제1 유전체 층과 금속 피처 사이의 유전체 라이너 - 유전체 라이너의 제1 부분은 제1 도펀트를 포함함 - 를 포함한다. 일 실시예에서, 제1 도펀트는 게르마늄(Ge)을 포함한다. 일 실시예에서, 제1 콘택트 재료는 코발트(Co)를 포함하고, 제2 콘택트 재료는 텅스텐(W)을 포함한다. 일 실시예에서, 제1 유전체 층의 제1 부분, 제2 콘택트 재료의 제1 부분, 및 유전체 라이너의 제1 부분은 각각 1 nm 내지 15 nm의 범위의 깊이로 연장된다. 일 실시예에서, 제1 유전체 층, 금속 피처, 및 유전체 라이너의 상단 표면들은 서로 동일한 높이에 있다. 일 실시예에서, 반도체 디바이스는 전도성 피처 위의 제2 유전체 층을 더 포함하고, 제2 유전체 층의 제1 부분은 제1 도펀트로 도핑되고, 제1 유전체 층 및 제2 유전체 층은 각각 유전체 라이너의 측벽들과 접촉하며, 제1 유전체 층 및 제2 유전체 층은 각각 상이한 재료들을 포함한다. 일 실시예에서, 제1 유전체 층은 실리콘 산화물을 포함하고, 제2 유전체 층은 실리콘 질화물을 포함한다. 일 실시예에서, 제1 유전체 층의 제1 부분, 제2 콘택트 재료의 제1 부분, 및 유전체 라이너의 제1 부분 각각에서의 제1 도펀트의 최대 농도는 제각기, 제1 유전체 층의 제1 부분, 제2 콘택트 재료의 제1 부분, 및 유전체 라이너의 제1 부분의 상단 표면에 있다. 일 실시예에서, 제1 유전체 층의 제1 부분, 제2 콘택트 재료의 제1 부분, 및 제1 유전체 층의 제1 부분 각각에서의 제1 도펀트의 최대 농도는 제각기, 제1 유전체 층의 제1 부분, 제2 콘택트 재료의 제1 부분, 및 제1 유전체 층의 제1 부분의 상단 표면 아래에 있다.
다른 실시예에 따르면, 반도체 디바이스는 기판 및 전도성 피처 위의 제1 유전체 층; 제1 유전체 층 위의 제1 도핑된 유전체 층; 제1 유전체 층 내에 있고 전도성 피처에 전기적으로 결합된 제1 금속 부분; 제1 금속 부분 위의 도핑된 금속 부분 - 제1 금속 부분과 도핑된 금속 부분은 동일한 금속 재료를 포함함 -; 제1 유전체 층과 제1 금속 부분 사이의 유전체 라이너; 및 유전체 라이너 위에 그리고 제1 도핑된 유전체 층과 도핑된 금속 부분 사이에 있는 도핑된 라이너 - 제1 도핑된 유전체 층, 도핑된 라이너, 및 도핑된 금속 부분은 각각 제1 도펀트를 포함함 - 를 포함한다. 일 실시예에서, 제1 도펀트는 크세논(Xe)을 포함한다. 일 실시예에서, 반도체 디바이스는 제1 금속 부분과 전도성 피처 사이의 제2 금속 부분을 더 포함하되, 제2 금속 부분은 제1 금속 부분을 전도성 피처에 전기적으로 결합시키고, 제2 금속 부분은 제1 금속 부분과 상이한 금속을 포함한다. 일 실시예에서, 제2 금속 부분은 코발트(Co)를 포함하고, 제1 금속 부분은 루테늄(Ru)을 포함한다. 일 실시예에서, 유전체 라이너는 제1 금속 부분 및 제2 금속 부분의 측벽들과 접촉하고, 도핑된 라이너는 제1 금속 부분의 측벽들과 접촉한다. 일 실시예에서, 제1 도핑된 유전체 층, 도핑된 금속 부분, 및 도핑된 라이너의 하단 한계들은 서로 정렬된다.
또 다른 실시예에 따르면, 방법은 전도성 피처 위에 제1 유전체 층을 퇴적하는 단계 - 전도성 피처를 노출시키는 개구부를 형성하기 위해 제1 유전체 층을 에칭하는 단계; 개구부 내에 유전체 라이너를 형성하는 단계 - 유전체 라이너는 제1 유전체 층의 측벽들을 라이닝함 -; 개구부 내에서 전도성 피처 위에 제1 금속 부분을 형성하는 단계; 제1 금속 부분 위에 제2 금속 부분을 형성하고 개구부를 충전하는 단계 - 제2 금속 부분은 제1 금속 부분과 상이한 재료를 포함함 -; 및 제1 유전체 층, 유전체 라이너, 및 제2 금속 부분에 대해 이온 주입을 수행하는 단계 - 이온 주입은 제1 유전체 층 및 유전체 라이너의 재료를 제2 금속 부분을 향하는 방향으로 팽창시킴 - 를 포함한다. 일 실시예에서, 제1 금속 부분을 형성하는 단계는 개구부 내에 제1 금속 재료를 퇴적하는 단계; 및 제1 금속 재료를 에칭백하는 단계 - 제1 금속 재료는 코발트를 포함함 - 를 포함한다. 일 실시예에서, 이온 주입은 -100 ℃ 내지 25 ℃의 온도에서 수행된다. 일 실시예에서, 이온 주입은 1x1014 atoms/cm2 내지 1x1016 atoms/cm2의 주입량으로 게르마늄 도펀트로 수행되고, 이온 주입은 제1 유전체 층 및 유전체 라이너의 재료를 제2 금속 부분을 향하는 방향으로 1 nm 이상만큼 팽창시킨다. 일 실시예에서, 이 방법은, 이온 주입을 수행한 후에, 제2 금속 부분, 유전체 라이너, 및 제1 유전체 층을 평탄화하는 단계를 더 포함한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
실시예들
실시예 1. 반도체 디바이스로서,
전도성 피처 위의 제1 유전체 층 - 제1 유전체 층의 제1 부분은 제1 도펀트를 포함함 -;
전도성 피처에 전기적으로 결합된 금속 피처(metal feature) - 금속 피처는:
전도성 피처와 접촉하는 제1 콘택트 재료;
제1 콘택트 재료 위의 제2 콘택트 재료 - 제2 콘택트 재료는 제1 콘택트 재료와 상이한 재료를 포함하고, 제2 콘택트 재료의 제1 부분은 제1 도펀트를 더 포함함 -; 및
제1 유전체 층과 금속 피처 사이의 유전체 라이너 - 유전체 라이너의 제1 부분은 제1 도펀트를 포함함 -
를 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 제1 도펀트는 게르마늄(Ge)을 포함하는 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서, 제1 콘택트 재료는 코발트(Co)를 포함하고, 제2 콘택트 재료는 텅스텐(W)을 포함하는 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서, 제1 유전체 층의 제1 부분, 제2 콘택트 재료의 제1 부분, 및 유전체 라이너의 제1 부분은 각각 1 nm 내지 15 nm의 범위의 깊이로 연장되는 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서, 제1 유전체 층, 금속 피처, 및 유전체 라이너의 상단 표면들은 서로 동일한 높이에 있는 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서, 전도성 피처 위의 제2 유전체 층을 더 포함하되, 제2 유전체 층의 제1 부분은 제1 도펀트로 도핑되고, 제1 유전체 층 및 제2 유전체 층은 각각 유전체 라이너의 측벽들과 접촉하며, 제1 유전체 층 및 제2 유전체 층은 각각 상이한 재료들을 포함하는 것인, 반도체 디바이스.
실시예 7. 실시예 6에 있어서, 제1 유전체 층은 실리콘 산화물을 포함하고, 제2 유전체 층은 실리콘 질화물을 포함하는 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서, 제1 유전체 층의 제1 부분, 제2 콘택트 재료의 제1 부분, 및 유전체 라이너의 제1 부분 각각에서의 제1 도펀트의 최대 농도는 제각기, 제1 유전체 층의 제1 부분, 제2 콘택트 재료의 제1 부분, 및 유전체 라이너의 제1 부분의 상단 표면에 있는 것인, 반도체 디바이스.
실시예 9. 실시예 1에 있어서, 제1 유전체 층의 제1 부분, 제2 콘택트 재료의 제1 부분, 및 제1 유전체 층의 제1 부분 각각에서의 제1 도펀트의 최대 농도는 제각기, 제1 유전체 층의 제1 부분, 제2 콘택트 재료의 제1 부분, 및 제1 유전체 층의 제1 부분의 상단 표면 아래에 있는 것인, 반도체 디바이스.
실시예 10. 반도체 디바이스로서,
기판 및 전도성 피처 위의 제1 유전체 층;
제1 유전체 층 위의 제1 도핑된 유전체 층;
제1 유전체 층 내에 있고 전도성 피처에 전기적으로 결합된 제1 금속 부분;
제1 금속 부분 위의 도핑된 금속 부분 - 제1 금속 부분과 도핑된 금속 부분은 동일한 금속 재료를 포함함 -;
제1 유전체 층과 제1 금속 부분 사이의 유전체 라이너; 및
유전체 라이너 위에 그리고 제1 도핑된 유전체 층과 도핑된 금속 부분 사이에 있는 도핑된 라이너 - 제1 도핑된 유전체 층, 도핑된 라이너, 및 도핑된 금속 부분은 각각 제1 도펀트를 포함함 -
를 포함하는, 반도체 디바이스.
실시예 11. 실시예 10에 있어서, 제1 도펀트는 크세논(Xe)을 포함하는 것인, 반도체 디바이스.
실시예 12. 실시예 10에 있어서, 제1 금속 부분과 전도성 피처 사이의 제2 금속 부분을 더 포함하되, 제2 금속 부분은 제1 금속 부분을 전도성 피처에 전기적으로 결합시키고, 제2 금속 부분은 제1 금속 부분과 상이한 금속을 포함하는 것인, 반도체 디바이스.
실시예 13. 실시예 12에 있어서, 제2 금속 부분은 코발트(Co)를 포함하고, 제1 금속 부분은 루테늄(Ru)을 포함하는 것인, 반도체 디바이스.
실시예 14. 실시예 12에 있어서, 유전체 라이너는 제1 금속 부분 및 제2 금속 부분의 측벽들과 접촉하고, 도핑된 라이너는 제1 금속 부분의 측벽들과 접촉하는 것인, 반도체 디바이스.
실시예 15. 실시예 10에 있어서, 제1 도핑된 유전체 층, 도핑된 금속 부분, 및 도핑된 라이너의 하단 한계들(bottom extents)이 서로 정렬되는 것인, 반도체 디바이스.
실시예 16. 방법으로서,
전도성 피처 위에 제1 유전체 층을 퇴적하는 단계 -
전도성 피처를 노출시키는 개구부를 형성하기 위해 제1 유전체 층을 에칭하는 단계;
개구부 내에 유전체 라이너를 형성하는 단계 - 유전체 라이너는 제1 유전체 층의 측벽들을 라이닝함 -;
개구부 내에서 전도성 피처 위에 제1 금속 부분을 형성하는 단계;
제1 금속 부분 위에 제2 금속 부분을 형성하고 개구부를 충전하는 단계 - 제2 금속 부분은 제1 금속 부분과 상이한 재료를 포함함 -; 및
제1 유전체 층, 유전체 라이너, 및 제2 금속 부분에 대해 이온 주입을 수행하는 단계 - 이온 주입은 제1 유전체 층 및 유전체 라이너의 재료를 제2 금속 부분을 향하는 방향으로 팽창시킴 -
를 포함하는, 방법.
실시예 17. 실시예 16에 있어서, 제1 금속 부분을 형성하는 단계는:
개구부 내에 제1 금속 재료를 퇴적하는 단계; 및
제1 금속 재료를 에칭백하는 단계 - 제1 금속 재료는 코발트를 포함함 - 를 포함하는 것인, 방법.
실시예 18. 실시예 16에 있어서, 이온 주입은 -100 ℃ 내지 25 ℃의 온도에서 수행되는 것인, 방법.
실시예 19. 실시예 16에 있어서, 이온 주입은 1x1014 atoms/cm2 내지 1x1016 atoms/cm2의 주입량으로 게르마늄 도펀트로 수행되고, 이온 주입은 제1 유전체 층 및 유전체 라이너의 재료를 제2 금속 부분을 향하는 방향으로 1 nm 이상만큼 팽창시키는 것인, 방법.
실시예 20. 실시예 16에 있어서, 이온 주입을 수행한 후에, 제2 금속 부분, 유전체 라이너, 및 제1 유전체 층을 평탄화하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    전도성 피처 위의 제1 유전체 층 - 상기 제1 유전체 층의 제1 부분은 제1 도펀트를 포함함 -;
    상기 전도성 피처에 전기적으로 결합된 금속 피처(metal feature) - 상기 금속 피처는:
    상기 전도성 피처와 접촉하는 제1 콘택트 재료;
    상기 제1 콘택트 재료 위의 제2 콘택트 재료 - 상기 제2 콘택트 재료는 상기 제1 콘택트 재료와 상이한 재료를 포함하고, 상기 제2 콘택트 재료의 제1 부분은 상기 제1 도펀트를 더 포함함 -; 및
    상기 제1 유전체 층과 상기 금속 피처 사이의 유전체 라이너 - 상기 유전체 라이너의 제1 부분은 상기 제1 도펀트를 포함함 -
    를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 도펀트는 게르마늄(Ge)을 포함하는 것인, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 콘택트 재료는 코발트(Co)를 포함하고, 상기 제2 콘택트 재료는 텅스텐(W)을 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 유전체 층의 제1 부분, 상기 제2 콘택트 재료의 제1 부분, 및 상기 유전체 라이너의 제1 부분은 각각 1 nm 내지 15 nm의 범위의 깊이로 연장되는 것인, 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 유전체 층, 상기 금속 피처, 및 상기 유전체 라이너의 상단 표면들은 서로 동일한 높이에 있는 것인, 반도체 디바이스.
  6. 제1항에 있어서, 상기 전도성 피처 위의 제2 유전체 층을 더 포함하되, 상기 제2 유전체 층의 제1 부분은 상기 제1 도펀트로 도핑되고, 상기 제1 유전체 층 및 상기 제2 유전체 층은 각각 상기 유전체 라이너의 측벽들과 접촉하며, 상기 제1 유전체 층 및 상기 제2 유전체 층은 각각 상이한 재료들을 포함하는 것인, 반도체 디바이스.
  7. 제1항에 있어서, 상기 제1 유전체 층의 제1 부분, 상기 제2 콘택트 재료의 제1 부분, 및 상기 유전체 라이너의 제1 부분 각각에서의 상기 제1 도펀트의 최대 농도는 제각기, 상기 제1 유전체 층의 제1 부분, 상기 제2 콘택트 재료의 제1 부분, 및 상기 유전체 라이너의 제1 부분의 상단 표면에 있는 것인, 반도체 디바이스.
  8. 제1항에 있어서, 상기 제1 유전체 층의 제1 부분, 상기 제2 콘택트 재료의 제1 부분, 및 상기 제1 유전체 층의 제1 부분 각각에서의 상기 제1 도펀트의 최대 농도는 제각기, 상기 제1 유전체 층의 제1 부분, 상기 제2 콘택트 재료의 제1 부분, 및 상기 제1 유전체 층의 제1 부분의 상단 표면 아래에 있는 것인, 반도체 디바이스.
  9. 반도체 디바이스로서,
    기판 및 전도성 피처 위의 제1 유전체 층;
    상기 제1 유전체 층 위의 제1 도핑된 유전체 층;
    상기 제1 유전체 층 내에 있고 상기 전도성 피처에 전기적으로 결합된 제1 금속 부분;
    상기 제1 금속 부분 위의 도핑된 금속 부분 - 상기 제1 금속 부분과 상기 도핑된 금속 부분은 동일한 금속 재료를 포함함 -;
    상기 제1 유전체 층과 상기 제1 금속 부분 사이의 유전체 라이너; 및
    상기 유전체 라이너 위에 그리고 상기 제1 도핑된 유전체 층과 상기 도핑된 금속 부분 사이에 있는 도핑된 라이너 - 상기 제1 도핑된 유전체 층, 상기 도핑된 라이너, 및 상기 도핑된 금속 부분은 각각 제1 도펀트를 포함함 -
    를 포함하는, 반도체 디바이스.
  10. 방법으로서,
    전도성 피처 위에 제1 유전체 층을 퇴적하는 단계 -
    상기 전도성 피처를 노출시키는 개구부를 형성하기 위해 상기 제1 유전체 층을 에칭하는 단계;
    상기 개구부 내에 유전체 라이너를 형성하는 단계 - 상기 유전체 라이너는 상기 제1 유전체 층의 측벽들을 라이닝함 -;
    상기 개구부 내에서 상기 전도성 피처 위에 제1 금속 부분을 형성하는 단계;
    상기 제1 금속 부분 위에 제2 금속 부분을 형성하고 상기 개구부를 충전하는 단계 - 상기 제2 금속 부분은 상기 제1 금속 부분과 상이한 재료를 포함함 -; 및
    상기 제1 유전체 층, 상기 유전체 라이너, 및 상기 제2 금속 부분에 대해 이온 주입을 수행하는 단계 - 상기 이온 주입은 상기 제1 유전체 층 및 상기 유전체 라이너의 재료를 상기 제2 금속 부분을 향하는 방향으로 팽창시킴 -
    를 포함하는, 방법.
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