DE102017117796B4 - Verfahren zur bildung von kontaktsteckern mit verringerter korrosion - Google Patents

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    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts

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Abstract

Verfahren (200), umfassend:Bilden eines Zwischenschichtdielektrikums (ILD) (36), das einen Gate-Stapel (26) eines Transistors bedeckt, wobei das ILD (36) und der Gate-Stapel (26) Teile eines Wafers (10) sind;Ätzen (202, 204) des ILD zum Bilden einer ersten Kontaktöffnung (40, 41), wobei ein Source/Drain-Gebiet (22) des Transistors oder eine Gate-Elektrode (28) in dem Gate-Stapel (26) durch die erste Kontaktöffnung (40, 41) freigelegt wird;Bilden (208) einer leitfähigen Kappenschicht (48), wobei sich die leitfähige Kappenschicht (48) in die erste Kontaktöffnung (40, 41) erstreckt;Plattieren (212) eines metallhaltigen Materials (54) auf der leitfähigen Kappenschicht (48), wobei das Plattieren mittels elektrochemischen Plattierens in einer Plattierungslösung (55) durchgeführt wird, wobei das metallhaltige Material (54) einen Abschnitt umfasst, der die erste Kontaktöffnung (40, 41) füllt, und die Plattierungslösung (55) einen Schwefelgehalt geringer als etwa 100 Teile je Million (Parts per Million, ppm) hat; undDurchführen (214) einer Planarisierung auf dem Wafer (10), um überschüssige Abschnitte des metallhaltigen Materials (54) zu entfernen, wobei ein verbleibender Abschnitt des metallhaltigen Materials (54) und ein verbleibender Abschnitt der leitfähigen Kappenschicht (48) in Kombination einen ersten Kontaktstecker (56A, 56B) bilden, wobei die Planarisierung zu einer Ausnehmung (60) im ersten Kontaktstecker (56A, 56B) führt und das Verfahren ferner ein selektives Abscheiden einer Metallkappe (62) in die Ausnehmung (60) umfasst.

Description

  • HINTERGRUND
  • In der Herstellung integrierter Schaltungen werden Kontaktstecker für einen Anschluss an die Source- und Drain-Gebiete und die Gates von Transistoren verwendet. Die Source/Drain-Kontaktstecker wurden typischerweise an Source/Drain-Silicidbereiche angeschlossen, deren Bildung das Bilden von Kontaktöffnungen, um Source/Drain-Gebiete freizulegen, das Abscheiden einer Metallschicht, das Durchführen eines Temperns, um die Metallschicht mit den Source/Drain-Gebieten zur Reaktion zu bringen, das Einfüllen von Wolfram in die verbleibende Kontaktöffnung und das Durchführen eines chemisch-mechanischen Polierens (CMP) zur Entfernung von überschüssigem Wolfram beinhaltet. Dann wird eine Reinigung durchgeführt. Beim CMP und den anschließenden Reinigungsprozessen kann die Deckfläche des Kontaktsteckers unter einem Dishing-Effekt und Korrosion leiden.
  • Die US 2014 / 0 199 837 A1 offenbart ein Verfahren zum Herstellen einer Halbleiterstruktur mit einem Kontaktstecker. Weiterer Stand der Technik ist bekannt aus der US 2013 / 0 168 255 A1 , der US 2010 / 0 155 846 A1 und der US 2015 / 0 279 734 A1 .
  • Die Erfindung ist in den Ansprüchen definiert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird festgehalten, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale der deutlichen Besprechung wegen willkürlich vergrößert oder verkleinert sein.
    • 1 bis 12 sind Querschnittsansichten von Zwischenstufen bei der Bildung eines Transistors und von Kontaktsteckern gemäß einigen Ausführungsformen.
    • 13 zeigt eine Querschnittsansicht eines Transistors und von Kontaktsteckern gemäß einigen Ausführungsformen.
    • 14 zeigt einen Prozessablauf zum Bilden eines Transistors gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Ein Transistor mit Kontaktsteckern, die elektrisch an ein Source/Drain-Gebiet und eine Gate-Elektrode angeschlossen sind, und das Verfahren zu deren Bildung sind gemäß verschiedenen beispielhaften Ausführungsformen bereitgestellt. Die Zwischenstufen zur Bildung des Transistors sind dargestellt. Die Variationen einiger Ausführungsformen werden besprochen. In allen verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen zur Bezeichnung gleicher Elemente verwendet.
  • 1 bis 12 sind Querschnittsansichten von Zwischenstufen in der Bildung eines Transistors und der entsprechenden Kontaktstecker gemäß einigen beispielhaften Ausführungsformen. Die in 1 bis 12 dargestellten Schritte sind auch schematisch in dem Prozessablauf 200 in 14 gezeigt. Unter Bezugnahme auf 1 werden die anfänglichen Strukturen auf Wafer 10 gebildet. Wafer 10 enthält ein Substrat 20, das aus einem Halbleitermaterial wie Silizium, Siliziumgermanium, Siliziumkohlenstoff, einem III-V Verbindungshalbleitermaterial oder dergleichen gebildet sein kann. Das Substrat 20 kann ein Massesubstrat oder ein Halbleiter-auf-Isolator (SOI) Substrat sein.
  • Gate-Stapel 26A und 26B, die gemeinsam als Gate-Stapel 26 bezeichnet werden, sind über dem Substrat 20 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden Gate-Stapel 26A und 26B als Gate-Stapelstreifen (in einer Draufsicht des Wafers 10) mit zueinander parallel verlaufenden Längsrichtungen gebildet. Jeder der Gate-Stapel 26A und 26B kann ein Gate-Dielektrikum 24, eine Gate-Elektrode 28 über dem Gate-Dielektrikum 24 und eine harte Maske 38 über der Gate-Elektrode 28 beinhalten. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Gate-Stapel 26 Ersatz-Gate-Stapel, die durch Bilden von Dummy-Gate-Stapeln (nicht dargestellt), Entfernen der Dummy-Gate-Stapel zur Bildung von Ausnehmungen und Bilden der Ersatz-Gates in den Ausnehmungen gebildet werden. Infolgedessen beinhaltet jedes der Gate-Dielektrika 24 einen Bodenabschnitt, der unter der entsprechenden Gate-Elektrode 28 liegt, und Seitenwandabschnitte an den Seitenwänden der entsprechenden Gate-Elektrode 28. Die Seitenwandabschnitte bilden Ringe, die die entsprechenden Gate-Elektroden 28 umgeben.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden Source- und Drain-Gebiete 22 (in der Folge als Source/Drain-Gebiete 22 bezeichnet) gebildet, die sich in das Substrat 20 erstrecken, und werden vor der Bildung einer Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 34, eines Zwischenschichtdielektrikums (Inter-Layer Dielectric, ILD) 36 und der Kontaktöffnung darin gebildet. Gemäß anderen Ausführungsformen werden Source/Drain-Gebiete 22 nach der Bildung der Kontaktöffnung gebildet, wie in 2 dargestellt. Ein oder mehrere der Source/Drain-Gebiete 22 können ein gemeinsames Source-Gebiet oder ein gemeinsames Drain-Gebiet haben, das von benachbarten Gate-Stapeln, die 26A und 26B beinhalten, gemeinsam benutzt wird. Daher kann der Gate-Stapel 26A einen ersten Transistor in Kombination mit den Source/Drain-Gebieten 22 an den gegenüberliegenden Seiten des Gate-Stapels 26A bilden und Gate-Stapel 26B kann einen zweiten Transistor in Kombination mit den Source/Drain-Gebieten 22 an gegenüberliegenden Seiten des Gate-Stapels 26B bilden. Der erste Transistor und der zweite Transistor können elektrisch parallel angeschlossen sein, um als einzelner Transistor zu dienen.
  • Das Gate-Dielektrikum 24 kann eine einzelne Schicht oder eine Verbundschicht sein, die mehrere Schichten beinhaltet. Zum Beispiel kann das Gate-Dielektrikum 24 eine Grenzflächenoxidschicht und eine Schicht hoher Dielektrizitätskonstante über der Oxidschicht beinhalten. Die Oxidschicht kann eine Siliziumoxidschicht sein, die durch Wärmeoxidation oder chemische Oxidation gebildet wird. Die Schicht hoher Dielektrizitätskonstante kann einen k-Wert größer 7 oder sogar größer 20 haben. Beispielhafte Materialien hoher Dielektrizitätskonstante beinhalten Hafniumoxid, Zirkoniumoxid, Lanthanoxid und dergleichen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung hat jede Gate-Elektrode 28 eine einschichtige Struktur, die aus einem homogenen leitfähigen Material gebildet ist. Gemäß anderen Ausführungsformen hat jede Gate-Elektrode 28 eine Verbundstruktur, die mehrere Schichten beinhaltet, die aus TiN, TaSiN, WN, TiAl, Ti-AlN, TaC, TaN, Aluminium oder Legierungen davon gebildet sind. Die Bildung von Gate-Elektroden 28 kann eine physikalische Dampfabscheidung (Physical Vapor Deposition, PVD), metallorganische chemische Dampfabscheidung (Metal-Organic Chemical Vapor Deposition, MOCVD) und/oder andere anwendbare Verfahren beinhalten. Harte Masken 38 können zum Beispiel aus Siliziumnitrid oder Siliziumoxynitrid gebildet sein.
  • Gemäß anderen Ausführungsformen der vorliegenden Offenbarung, werden die Gate-Stapel 26A und 26B, anstatt Ersatz-Gate-Stapel zu sein, durch Abscheiden einer Gate-Dielektrikum-Deckschicht und einer Gate-Elektroden-Deckschicht (wie einer Polysiliziumschicht) und dann Strukturieren der Gate-Dielektrikum-Deckschicht und der Gate-Elektroden-Deckschicht gebildet.
  • Unter erneuter Bezugnahme auf 1 wird die Kontaktätzstoppschicht (CESL) 34 so gebildet, dass sie das Substrat 20 bedeckt, und kann sich an den Seitenwänden von Gate-Abstandshaltern 30 erstrecken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird CESL 34 aus Siliziumnitrid, Siliziumcarbid oder anderen dielektrischen Materialien gebildet. Ein Zwischenschichtdielektrikum (ILD) 36 (auch als ILD0 36 bezeichnet) wird über der CESL und Gate-Stapeln 26A und 26B gebildet. Das ILD 36 kann aus einem Oxid wie Phospho-Silicatglas (PSG), Bor-Silicatglas (BSG), Bor-dotiertem Phospho-Silicatglas (BPSG), Tetraethylorthosilicat- (TEOS) Oxid oder dergleichen gebildet sein. Die Bildung kann zum Beispiel chemische Dampfabscheidung (CVD), fließfähige CVD (FCVD), Rotationsbeschichten oder dergleichen beinhalten. Das ILD 36 kann eine erste Schicht mit einer oberen Oberfläche auf gleicher Höhe wie die oberen Oberflächen der Gate-Stapel 26A und 26B beinhalten und die Gate-Stapel 26A und 26B sind Ersatz-Gates, die in der ersten Schicht gebildet sind. Das ILD 36 kann ferner eine zweite Schicht beinhalten, die über der ersten Schicht gebildet ist und die zweite Schicht wird nach der Bildung der Gate-Stapel 26A und 26B gebildet. Die erste und die zweite Schicht können aus demselben Material oder aus unterschiedlichen Materialien gebildet sein und können eine unterscheidbare Grenzfläche dazwischen aufweisen oder nicht.
  • Unter Bezugnahme auf 2 werden das ILD 36 und die CESL 34 geätzt, um die Source/Drain-Kontaktöffnung 40 zu bilden. Der entsprechende Schritt ist in dem in 14 dargestellten Prozessablauf als Schritt 202 dargestellt. Das Source/Drain-Gebiet 22 (falls bereits gebildet) wird zur Kontaktöffnung 40 freigelegt. Das Ätzen ist anisotrop, sodass die Seitenwände der Öffnung 40 im Wesentlichen vertikal sind.
  • Gemäß einigen Ausführungsformen, in welchen zu diesem Zeitpunkt noch keine Source/Drain-Gebiete 22 gebildet sind, können eine Prä-Amorphisationsimplantation (PAI) und eine Source/Drain-Implantation durchgeführt werden, um Source/Drain-Gebiete 22 zu bilden, und die Spezies der PAI und die implantierte Unreinheit zur Bildung der Source/Drain-Gebiete 22 werden durch die Öffnung 40 in das Substrat 20 implantiert. Die PAI kann unter Verwendung von Germanium, Silizium oder dergleichen durchgeführt werden, wodurch die Gitterstruktur der implantierten Gebiete zerstört wird, um die Tiefe der folgenden Source/Drain-Implantation zu steuern. Die Source/Drain-Implantation kann unter Verwendung von Bor oder Indium durchgeführt werden, falls der entsprechende Transistor ein Transistor vom p-Typ ist, oder unter Verwendung von Phosphor, Arsen oder Antimon, falls der entsprechende Transistor ein Transistor vom n-Typ ist.
  • Gemäß einigen Ausführungsformen wird das ILD 36 aus einem homogenen dielektrischen Material gebildet. Gemäß anderen Ausführungsformen, wie in 2 dargestellt, ist eine gestrichelte Linie 35 gezogen um zu zeigen, dass das ILD 36 Schicht 36A und Schicht 36B über Schicht 36A beinhalten kann. Schichten 36A und 36B sind beide dielektrischen Schichten. Schicht 36B kann aus einem dielektrischen Material gebildet sein, das sich von dem Material von Schicht 36A unterscheidet. Zum Beispiel können sowohl Schicht 36A als auch Schicht 36B aus dielektrischen Materialien gebildet sein, die aus derselben Gruppe von dielektrischen Kandidatmaterialien gebildet sind, um das ILD zu bilden, wie PSG, BSG, BPSG, und TEOS, während verschiedene Materialien gewählt werden. Bei der anschließenden Bildung kann die Schicht 36B entfernt werden und wird somit als Opferschicht verwendet.
  • 3 zeigt die Bildung von dielektrischen Kontakt- (Stecker-) Abstandshaltern 44 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Gemäß anderen Ausführungsformen werden keine Kontaktabstandshalter 44 gebildet. Die Bildung von Kontaktabstandshaltern 44 kann ein Abscheiden einer gleichförmigen dielektrischen Schicht oder mehrerer gleichförmiger dielektrischer Schichten beinhalten. Die dielektrische Schicht erstreckt sich in die Kontaktöffnung 40 und beinhaltet vertikale Abschnitte an den Seitenwänden des ILD 36 und horizontale Abschnitte am Boden einer Öffnung 40 als auch über dem ILD 36. Der Abscheidungsprozess wird unter Verwendung eines gleichförmigen Abscheidungsprozesses ausgeführt, wie Atomlagenabscheidung (Atomic Layer Deposition (ALD), CVD oder dergleichen, sodass die horizontalen Abschnitte und vertikalen Abschnitte der abgeschiedenen Schicht ähnliche Dicken haben. Dann wird ein anisotropes Ätzen zur Entfernung der horizontalen Abschnitte der dielektrischen Schicht durchgeführt, wobei die vertikalen Abschnitte als Kontaktabstandshalter 44 zurückbleiben. Das anisotrope Ätzen kann unter Verwendung von Ammoniak (NH3) und NF3 als Ätzgase durchgeführt werden. Es wird festgehalten, dass Kontaktabstandshalter 44 in derselben Öffnung 40, bei Betrachtung des Wafers 10 in einer Draufsicht, Abschnitte eines integrierten Abstandhalterrings sind.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind Abstandhalter 44 aus einem dielektrischen Material gebildet, das eine hohe Ätzselektivität relativ zu Oxid hat, sodass in den folgenden Reinigungsprozessen (in welchen Oxide entfernt werden) Abstandhalter 44 nicht beschädigt werden. Zum Beispiel können Kontaktabstandshalter 44 aus Siliziumnitrid, Siliziumoxycarbid, Siliziumoxynitrid oder dergleichen gebildet werden.
  • Unter Bezugnahme auf 4 wird eine Lithographiemaske wie Fotolack 43 über dem ILD 36 gebildet. Der Fotolack 43 füllt die Source/Drain-Kontaktöffnung 40 (3). Der Fotolack 43 wird dann strukturiert. Ein oder mehrere Ätzprozesse werden mit Fotolack 43 als Ätzmaske zum Ätzen des ILD 36 durchgeführt, sodass Gate-Kontaktöffnungen 41 gebildet werden. Der entsprechende Schritt ist in dem in 14 dargestellten Prozessablauf als Schritt 204 dargestellt. Harte Masken 38 werden dann geätzt und Öffnungen 41 erstrecken sich in den Raum zwischen gegenüberliegenden Gate-Abstandshaltern 30. Gate-Elektroden 28 (und möglicherweise Gate-Dielektrika 24) liegen somit an den Gate-Kontaktöffnungen 40 frei. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung beinhaltet die Bildung von Öffnungen 41 ein anisotropes Ätzen, um das ILD 36 durchzuätzen und ein isotropes Ätzen (Trockenätzen) oder ein anisotropes Ätzen (Trockenätzen oder Nassätzen), um harte Masken 38 zu ätzen. Die Seitenwände von Gate-Abstandshaltern 30 können bei den Öffnungen 42 nach dem Ätzen freiliegen oder nicht.
  • Gemäß einigen Ausführungsformen werden, wie in 5 dargestellt, Kontaktabstandshalter 45 in Öffnungen 41 gebildet. Gemäß anderen Ausführungsformen werden Kontaktabstandshalter 45 unterlassen. Kontaktabstandshalter 45 können aus einem Material gebildet werden, das aus derselben Gruppe von Kandidatmaterialien zum Bilden der Kontaktabstandshalter 44 ausgewählt ist. Kontaktabstandshalter 44 und 45 können aus demselben Material oder aus unterschiedlichen Materialien gebildet sein. Gemäß einigen Ausführungsformen werden Kontaktabstandshalter 44 und 45 in verschiedenen Prozessen gebildet, jeweils nach der Bildung der entsprechende Kontaktöffnungen 40 und 41. Gemäß anderen Ausführungsformen werden Kontaktabstandshalter 44 und 45 nach Bildung beider Kontaktöffnungen 40 und 41 gebildet und werden in einem gemeinsamen Bildungsprozess gebildet, der ein Abscheiden einer dielektrischen Deckschicht und dann ein Durchführen einer anisotropen Ätzung an der dielektrischen Deckschicht beinhaltet. Die Bildung von entweder einem oder beiden Kontaktabstandshaltern 44 und 45 kann auch unterlassen werden und der (die) anschließend gebildete(n) Kontaktstecker sind mit dem ILD 36 in Kontakt.
  • Anschließend wird unter Bezugnahme auf 6 eine Metallschicht 46 abgeschieden. Der entsprechende Schritt ist in dem in 14 dargestellten Prozessablauf als Schritt 206 dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Metallschicht 46 eine Titan- (Ti) Schicht, die mittels physikalischer Dampfabscheidung (PVD) gebildet werden kann. Die Metallschicht 46 beinhaltet einen Bodenabschnitt am Boden der Öffnung 40 und Seitenwandabschnitte an den Seitenwandflächen des ILD 36. Die Metallschicht 46 hat zwei Funktionen. Die erste Funktion ist, dass der Bodenabschnitt der Metallschicht 46 mit dem darunterliegenden Source/Drain-Gebiet 22 zur Bildung eines Source/Drain-Silicidgebiets reagiert. Die zweite Funktion ist, dass die Metallschicht 46 als Adhäsionsschicht für die anschließend gebildete Kappenschicht dient.
  • Gemäß anderen Ausführungsformen werden die Öffnungen 40 und 41 in verschiedenen Prozessen gebildet und die Metallschicht 46 wird in die Öffnung 40 und nicht in die Öffnungen 41 gefüllt. Die leitfähige Kappenschicht 48 und metallisches Material 54 werden jedoch weiterhin sowohl in Öffnungen 40 als auch 41 gemäß diesen Ausführungsformen gefüllt.
  • Unter Bezugnahme auf 7 wird die leitfähige Kappenschicht 48 abgeschieden. Der entsprechende Schritt ist in dem in 14 dargestellten Prozessablauf als Schritt 208 dargestellt. Die Kappenschicht 48 dient auch als Diffusionsbarrierenschicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Kappenschicht 48 aus einem Metallnitrid wie Titannitrid gebildet. Die Kappenschicht 48 kann unter Verwendung von PVD, CVD oder dergleichen gebildet werden.
  • 8 zeigt einen Silicidationsprozess zur Bildung des Source/Drain-Silicidgebiets 50. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird der Silicidationsprozess durch Tempern durchgeführt, wie durch Pfeile 52 dargestellt. Der entsprechende Schritt ist in dem in 14 dargestellten Prozessablauf als Schritt 210 dargestellt. Das Tempern kann durch Rapid Thermal Anneal (RTA), Wärmebehandlungsöfen oder dergleichen durchgeführt werden. Daher reagiert der Bodenabschnitt der Metallschicht 46 mit dem Source/Drain-Gebiet 22 zur Bildung des Silicidgebiets 50. Die Seitenwandabschnitte der Metallschicht 46 verbleiben nach dem Silicidationsprozess. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird der Bodenabschnitt der Metallschicht 46 vollständig zur Reaktion gebracht und die obere Oberfläche des Silicidgebiets 50 steht mit der Bodenfläche der Kappenschicht 48 in Kontakt.
  • Anschließend wird metallisches Material 54 in die verbleibenden Kontaktöffnungen 40 und 41 gefüllt und der resultierende Wafer 10 ist in 9 dargestellt. Der entsprechende Schritt ist in dem in 14 dargestellten Prozessablauf als Schritt 212 dargestellt. Metallisches Material 54 kann aus einem kobalthaltigen Material oder einem wolframhaltigen Material gebildet werden, das aus reinem oder im Wesentlichen reinem Wolfram oder Kobalt gebildet sein kann (zum Beispiel mit Atomgewichtsanteilen von mehr als etwa 95 Prozent).
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Bildung von metallischem Material 54 durch elektrochemisches Plattieren (ECP) durchgeführt. Während eines ECP ist eine Plattierungslösung (schematisch als 55 dargestellt) mit dem Wafer 10 in Kontakt und durch die Plattierungslösung 55 wird Strom geleitet. Zum Beispiel kann das Plattieren durch Eintauchen des Wafers 10 in die Plattierungslösung 55 durchgeführt werden. Gemäß einigen Ausführungsformen beinhaltet die Plattierungslösung 55 eine metallhaltige Chemikalie wie Borsäure, CoSO4 in H2SO4 und (eine) zusätzliche Chemikalie(n) wie organische Verbindungen mit C-H- und/oder N-H-Bindungen.
  • Die Plattierungslösung 55 kann in ihrem Elektrolyten Schwefel (S) enthalten. Infolgedessen beinhaltet das plattierte metallische Material 54 auch Schwefel. Der Schwefel im metallischen Material 54 verursacht die Korrosion von metallischem Material 54 in folgenden Schritten, wie in den folgenden Absätzen besprochen ist. Daher wird der Schwefelgehalt im Elektrolyten vor dem Plattieren verringert oder eliminiert. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Plattierungslösung 55 frei von jeglicher schwefelhaltigen Chemikalie, sodass kein Schwefel in das metallische Material 54 abgeschieden wird. Gemäß anderen Ausführungsformen wird die Plattierungslösung 55 so eingestellt, dass, obwohl eine schwefelhaltige Chemikalie (wie organische Verbindungen, die Schwefel beinhalten und C-H- und/oder N-H-Bindungen haben) vorhanden ist, die Menge an Schwefel in Plattierungslösung 55 kleiner als 100 Teile je Million (Parts per Million, ppm) ist. Die Plattierungslösung 55 kann im Wesentlichen auch frei von Schwefel sein, wobei zum Beispiel die Menge an Schwefel in der Plattierungslösung 55 geringer als etwa 20 ppm oder geringer als etwa 10 ppm ist, sodass die Korrosion von metallischem Material 54, falls vorhanden, die Qualität des resultierenden Kontaktsteckers nicht beeinträchtigt. Falls die Plattierungslösung 55 bereits gekauft (bereitgestellt) wurde und einen Schwefelgehalt höher als etwa 100 ppm hat, wird die Plattierungslösung 55 bearbeitet, um Schwefel zu entfernen, um den Schwefelgehalt auf niedriger als 100 ppm und auf einen gewünschten Wert, wie geringer als etwa 20 ppm oder 10 ppm, vor Verwendung in der Plattierung zu verringern und die Plattierungslösung 55, die zum Plattieren verwendet wird, kann frei oder im Wesentlichen frei von Schwefel sein. Ebenso kann die Plattierungslösung 55 eine geringe Menge an Schwefelgehalt haben, die zum Beispiel mehr als etwa 1 ppm sein kann, und somit kann der Schwefelgehalt im Bereich von etwa 1 ppm bis etwa 100 ppm, im Bereich von etwa 1 ppm bis etwa 20 ppm oder im Bereich von etwa 1 ppm bis etwa 10 ppm liegen. Das resultierende metallische Material 54 kann eine Spurenmenge an Schwefel beinhalten, wobei die Menge aufgrund der Verringerung oder der Eliminierung von Schwefel in der Plattierungslösung 55 signifikant verringert oder vollständig eliminiert ist.
  • Das ECP von metallischem Material 54 kann von unten nach oben erfolgen, was bedeutet, dass an den Böden von Kontaktöffnungen 40 und 41 (8) die Abscheidungsrate viel höher als in oberen Bereichen ist, wie an den Abschnitten der Kappenschicht 48 über dem ILD 36. Daher füllt das metallische Material 54 die Öffnungen 40 und 41 und wächst stetig an.
  • Sobald das metallische Material 54 abgeschieden ist, wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung ein Tempern durchgeführt, das Tempern wird mittels Rapid Thermal Anneal (RTA) durchgeführt und die Dauer des Temperns kann im Bereich von etwa 2 Minuten bis etwa 10 Minuten sein. Die Temperatur des Temperns kann im Bereich von etwa 300°C bis etwa 500°C sein. Falls Schwefel im metallischem Material 54 vorhanden ist, bewirkt das Tempern die Diffusion von Schwefel und der Schwefelgehalt an der Grenzfläche zwischen metallischem Material 54 und Kappenschicht 48 steigt infolge der Diffusion.
  • Anschließend wird ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP) durchgeführt, um die überschüssigen Abschnitte von metallischem Material 54, Kappenschicht 48 und Metallschicht 46 über dem ILD 36 zu entfernen. Somit werden der Source/Drain-Kontaktstecker 56A und die Gate-Kontaktstecker 56B gebildet, wie in 10A dargestellt. Der entsprechende Schritt ist in dem in 14 dargestellten Prozessablauf als Schritt 214 dargestellt. 10A zeigt schematisch eine Polierscheibe 57. Im eigentlichen CMP-Prozess kann die Polierscheibe 57 eine Grö-ße/einen Durchmesser größer als die Größe von Wafer 10 haben. Während des CMP-Prozesses kann die Polierscheibe 57 nach oben weisen, während der Wafer 10 nach unten weisen kann und gegen die Polierscheibe 57 gepresst wird. Der Wafer 10 wird während des CMP gedreht. Eine Aufschlämmung (nicht dargestellt) wird während des CMP auf die Polierscheibe 57 abgegeben.
  • Gemäß einigen Ausführungsformen, in welchen das ILD 36 Schichten 36A und 36B beinhaltet (9), kann der Planarisierungsprozess durchgeführt werden, bis Schicht 36B vollständig entfernt ist. Daher dient die Schicht 36B als Opferschicht, die das darunterliegende ILD 36A schützt.
  • Es zeigt sich, dass, falls Schwefel in metallischem Material 54 während des CMP vorhanden ist, die Kontaktstecker 56A und 56B korrodieren können, um Ausnehmungen 60 zu bilden, wie in 10B dargestellt. Im Gegensatz dazu tritt keine Korrosion auf, wenn in dem metallischen Material 54 während des CMP kein Schwefel vorhanden ist, und die oberen Oberflächen der Kontaktstecker 56A und 56B können eben sein, ohne eine Ausnehmung zu bilden. Die Korrosion kann durch die Reaktion von Schwefel mit der Aufschlämmung verursacht werden, um Schwefelsäure zu bilden, die die Kontaktstecker 56A und 56B korrodiert. Das Tempern bewirkt ferner die Konzentration von Schwefel in den Bereichen nahe der Grenzfläche zwischen metallischem Material 54 und Kappenschicht 48. Daher bewirkt der konzentrierte Schwefel an der Grenzfläche, dass die Ausnehmungen 60 neben der Grenzfläche tiefer als in anderen Abschnitten der Kontaktstecker 56A und 56B sind und das Ausnehmungsprofil, wie in 10B dargestellt, gebildet wird. Die Randabschnitte der Ausnehmungen 60 haben eine Tiefe D1 und der zentrale Abschnitt der Ausnehmung 60 hat eine Tiefe D2 kleiner D1. Gemäß einigen Ausführungsformen ist das Verhältnis D1/D2 größer als 2.0. Es ist klar, dass die Tiefen D1 und D2 und das Verhältnis D1/D2 mit verschiedenen Faktoren zusammenhängen, wie dem Schwefelgehalt in metallischem Material 54, der Temperbedingung und der Aufschlämmung. Schwefel kann auch in einen flachen Abschnitt der Kappenschicht 48 diffundieren. Daher können sich die Ausnehmungen 60 auch in die Metallkappenschicht 48 ausdehnen.
  • Wenn keine Korrosion auftritt oder die Korrosion sehr gering ist, können dielektrische Schichten und leitfähige Merkmale direkt auf dem Wafer 10 gebildet werden, wie in 10A dargestellt. Falls die Korrosion noch immer auftritt und nicht vernachlässigbar ist, können Metallkappen 62 gebildet werden, um die Ausnehmungen 60 zu füllen, wie in 10B dargestellt, und der resultierende Wafer 10 ist in 11A dargestellt. Die Metallkappen 62 erstrecken sich somit in die Ausnehmungen 60. Gemäß einigen beispielhaften Ausführungsformen sind die oberen Oberflächen der Metallkappen 62 im Wesentlichen mit den oberen Oberflächen des ILD 36 komplanar. Die Metallkappen 62 können mittels CVD abgeschieden werden und ein Vorläufer wird gewählt, sodass die Bildung selektiv ist und die Metallkappen 62 auf den Kontaktsteckern 56A und 56B und nicht auf dem ILD 36 gebildet werden. Die Metallkappen 62 können aus Kobalt, Wolfram, Nickel oder Legierungen davon gebildet werden. Ferner können Metallkappen 62 und metallisches Material 54 aus demselben Material oder aus unterschiedlichen Materialien gebildet sein. In 11A und den folgenden Figuren sind die Metallkappen 62 in gestrichelten Linien dargestellt um anzuzeigen, dass sie als Reaktion auf die in 10A dargestellte Struktur nicht gebildet werden können oder als Reaktion auf die in 10B dargestellte Struktur gebildet werden können.
  • 11B zeigt den Wafer 10 gemäß einigen Ausführungsformen und das CMP wird durchgeführt, bis das gesamte ILD 36 über den Gate-Abstandshaltern 30 entfernt ist und die Gate-Abstandshalter 30 freiliegen. Infolgedessen liegt jeder der Gate-Kontaktstecker 56B vollständig im Raum zwischen gegenüberliegenden Gate-Abstandshaltern 30. Gemäß diesen Ausführungsformen kann die Korrosion der Kontaktstecker 56A und 56 eintreten oder nicht und infolgedessen können die Metallkappen 62 gebildet werden oder nicht, wie durch die gestrichelten Linien gezeigt, die die Metallkappen 62 darstellen.
  • In den Schritten, die in 1 bis 11A/11B dargestellt sind, wird ein Transistor 300 gebildet. Unter Bezugnahme auf 12 wird eine Ätzstoppschicht 68 gebildet, gefolgt von der Bildung der dielektrischen Schicht 70. Gemäß einigen Ausführungsformen ist die dielektrische Schicht 70 ein Zwischenschichtdielektrikum und wird somit auch als ILD1 70 bezeichnet. Die Ätzstoppschicht 68 kann gemäß einigen Ausführungsformen auch unterlassen werden. Daher ist die Ätzstoppschicht 68 in gestrichelten Linien angegeben um anzuzeigen, dass sie gebildet werden kann oder nicht. Die Ätzstoppschicht 68 kann aus Siliziumcarbid, Siliziumoxynitrid, Siliziumcarbonitrid, Kombinationen davon oder Verbundschichten davon gebildet sein. Die Ätzstoppschicht 68 kann unter Verwendung eines Abscheidungsverfahrens wie CVD, plasmaverstärkte chemische Dampfabscheidung (Plasma Enhanced Chemical Vapor Deposition, PECVD), ALD oder dergleichen gebildet werden. Das ILD1 70 kann ein Material beinhalten, das ausgewählt ist aus PSG, BSG, BPSG, fluordotiertem Siliziumglas (FSG) oder TEOS-Oxid. Das ILD1 70 kann auch aus einem nicht porösen Material niedriger Dielektrizitätskonstante gebildet werden, das ein kohlenstoffhaltiges dielektrisches Material sein kann. Das ILD1 70 kann mittels Rotationsbeschichtung, FCVD oder dergleichen gebildet werden oder kann mittels eines Abscheidungsverfahrens wie CVD, PECVD, chemische Niederdruckdampfabscheidung (Low Pressure Chemical Vapor Deposition LPCVD) oder dergleichen gebildet werden.
  • 12 zeigt ferner die Bildung leitfähiger Merkmale 72, die Metallleitungen, Metalldurchkontaktierungen, Metallzungen usw. sein können. Die Bildung von Schichten 68 und 70 und leitfähigen Merkmalen 72 ist in dem in 14 dargestellten Prozessablauf als Schritt 216 dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das leitfähige Merkmal 72 ein Kontaktstecker und die Ätzstoppschicht 68 wird, wie in 10 dargestellt, nicht gebildet. Gemäß anderen Ausführungsformen ist das leitfähige Merkmal 72 eine Kupferdurchkontaktierung oder Kupferleitung und gemäß diesen Ausführungsformen wird die Ätzstoppschicht 68 gebildet.
  • Die Bildung des leitfähigen Merkmals 72 kann ein Bilden einer Öffnung in dielektrischen Schichten 68 und 70, um den Kontaktstecker 56 freizulegen, ein Einfüllen eines oder mehrerer leitfähiger Materialien in die Öffnung und ein Durchführen einer Planarisierung beinhalten. Die leitfähigen Merkmale 72 können leitfähige Adhäsions-/Barrierenschichten 74 und metallisches Material 76 über den Adhäsions-/Barrierenschichten 74 beinhalten. Die Adhäsions-/Barrierenschicht 74 kann aus einem Material gebildet sein, das ausgewählt ist aus Titan, Titannitrid, Tantal, Tantalnitrid, Kombinationen davon oder Mehrfachschichten davon. Das metallische Material 76 kann aus Wolfram, Kupfer, Aluminium oder Legierungen davon gebildet sein und kann mittels PVD, metallorganischer chemischer Dampfabscheidung (MOCVD) oder Plattierens gebildet werden. Gemäß einigen Ausführungsformen wird das metallische Material 76 mittels ECP gebildet und die entsprechende Plattierungslösung kann einen Schwefelgehalt ähnlich der Plattierungslösung 55 (9) haben, die einen Schwefelgehalt geringer als etwa 100 ppm hat, oder kann frei von Schwefel sein, um die Korrosion zu verringern.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Durch Verringern oder Entfernen von Schwefel in der Plattierungslösung zur Bildung der Kontaktstecker wird die Korrosion der Kontaktstecker während des CMP verringert oder eliminiert. Zusätzlich können Metallkappen selektiv gebildet werden, um die Ausnehmungen, falls vorhanden, zu füllen, die sich aufgrund der Korrosion gebildet haben. Die Gate-Kontaktstecker können auch vollständig zwischen Gate-Abstandshaltern gebildet werden, um den elektrischen Kurzschluss oder elektrische Leckströme zu reduzieren, die durch die Fehlausrichtung der Metalldurchkontaktierungen/-stecker über den Gate-Kontaktsteckern verursacht werden.

Claims (18)

  1. Verfahren (200), umfassend: Bilden eines Zwischenschichtdielektrikums (ILD) (36), das einen Gate-Stapel (26) eines Transistors bedeckt, wobei das ILD (36) und der Gate-Stapel (26) Teile eines Wafers (10) sind; Ätzen (202, 204) des ILD zum Bilden einer ersten Kontaktöffnung (40, 41), wobei ein Source/Drain-Gebiet (22) des Transistors oder eine Gate-Elektrode (28) in dem Gate-Stapel (26) durch die erste Kontaktöffnung (40, 41) freigelegt wird; Bilden (208) einer leitfähigen Kappenschicht (48), wobei sich die leitfähige Kappenschicht (48) in die erste Kontaktöffnung (40, 41) erstreckt; Plattieren (212) eines metallhaltigen Materials (54) auf der leitfähigen Kappenschicht (48), wobei das Plattieren mittels elektrochemischen Plattierens in einer Plattierungslösung (55) durchgeführt wird, wobei das metallhaltige Material (54) einen Abschnitt umfasst, der die erste Kontaktöffnung (40, 41) füllt, und die Plattierungslösung (55) einen Schwefelgehalt geringer als etwa 100 Teile je Million (Parts per Million, ppm) hat; und Durchführen (214) einer Planarisierung auf dem Wafer (10), um überschüssige Abschnitte des metallhaltigen Materials (54) zu entfernen, wobei ein verbleibender Abschnitt des metallhaltigen Materials (54) und ein verbleibender Abschnitt der leitfähigen Kappenschicht (48) in Kombination einen ersten Kontaktstecker (56A, 56B) bilden, wobei die Planarisierung zu einer Ausnehmung (60) im ersten Kontaktstecker (56A, 56B) führt und das Verfahren ferner ein selektives Abscheiden einer Metallkappe (62) in die Ausnehmung (60) umfasst.
  2. Verfahren (200) nach Anspruch 1, ferner umfassend: Bereitstellen der Plattierungslösung (55) mit einem Schwefelgehalt; und vor dem Plattieren, Bearbeiten der Plattierungslösung (55) zur Verringerung des Schwefelgehalts in der Plattierungslösung.
  3. Verfahren (200) nach Anspruch 1, wobei die Plattierungslösung (55) frei von Schwefel ist.
  4. Verfahren (200) nach einem der vorangehenden Ansprüche, ferner umfassend, bevor die leitfähige Kappenschicht (48) gebildet wird, Bilden eines dielektrischen Kontaktabstandhalters (44, 45) in der ersten Kontaktöffnung.
  5. Verfahren (200) nach einem der vorangehenden Ansprüche, ferner umfassend: Bilden einer zusätzlichen dielektrischen Schicht über dem ILD, wobei die zusätzliche dielektrische Schicht und das ILD (36) aus verschiedenen Materialien gebildet sind, wobei die erste Kontaktöffnung (40, 41) sowohl durch die zusätzliche dielektrische Schicht als auch das ILD (36) hindurchgeht und die leitfähige Kappenschicht (48) einen Abschnitt umfasst, der die zusätzliche dielektrische Schicht überlappt.
  6. Verfahren (200) nach einem der vorangehenden Ansprüche, ferner umfassend: Ätzen (204) des ILD zum Bilden einer zweiten Kontaktöffnung (41), wobei die Gate-Elektrode (28) durch die zweite Kontaktöffnung freigelegt wird und die leitfähige Kappenschicht (48) und das metallhaltige Material (54) gleichzeitig sowohl in der ersten Kontaktöffnung (40) als auch in der zweiten Kontaktöffnung (41) gebildet werden.
  7. Verfahren (200) nach einem der vorangehenden Ansprüche, ferner umfassend: Durchführen (210) eines Temperns an dem metallhaltigen Material (54) vor der Planarisierung.
  8. Verfahren (200), umfassend: Bilden eines Zwischenschichtdielektrikums (ILD); Ätzen (202, 204) des ILD zum Bilden einer ersten Kontaktöffnung (40) und einer zweiten Kontaktöffnung (41), wobei ein Source/Drain-Gebiet (22) und eine Gate-Elektrode (28) eines Transistors durch die erste Kontaktöffnung (40) und die zweite Kontaktöffnung (41) freigelegt werden; Abscheiden (206) einer Metallschicht (46), die sich sowohl in die erste Kontaktöffnung (40) als auch die zweite Kontaktöffnung (41) erstreckt; Abscheiden (208) einer leitfähigen Kappenschicht (48), wobei sich die leitfähige Kappenschicht (48) sowohl in die erste Kontaktöffnung (40) als auch die zweite Kontaktöffnung (41) erstreckt; Plattieren (212) eines metallhaltigen Materials (54) auf die leitfähige Kappenschicht (48) in einer Plattierungslösung (55) mittels elektrochemischen Plattierens, wobei die Plattierungslösung (55) im Wesentlichen frei von Schwefel ist; und Durchführen (214) einer Planarisierung, um überschüssige Abschnitte des metallhaltigen Materials (54) zu entfernen, wobei verbleibende Abschnitte des metallhaltigen Materials (54) und verbleibende Abschnitte der leitfähigen Kappenschicht (48) einen Source/Drain-Kontaktstecker (56A) und einen Gate-Kontaktstecker (56B) bilden, wobei die Planarisierung zu einer ersten Ausnehmung (60) im Source/Drain-Kontaktstecker (56A) und zu einer zweiten Ausnehmung (60) im Gate-Kontaktstecker (56B) führt und wobei das Verfahren ferner ein selektives Abscheiden von Metallkappen (62) in die ersten und die zweiten Ausnehmung (60) umfasst.
  9. Verfahren (200) nach Anspruch 8, wobei die erste Kontaktöffnung (40) und die zweite Kontaktöffnung (41) in verschiedenen Ätzprozessen gebildet werden.
  10. Verfahren (200) nach Anspruch 8 oder 9, ferner umfassend: Abscheiden eines ersten dielektrischen Kontaktabstandshalters (44) und eines zweiten dielektrischen Kontaktabstandshalters (45) jeweils in die erste Kontaktöffnung (40) und in die zweite Kontaktöffnung (41).
  11. Verfahren (200) nach einem der Ansprüche 8 bis 10, ferner umfassend: Bereitstellen der Plattierungslösung (55), die Schwefel umfasst; und Bearbeiten der Plattierungslösung (55) um den Schwefelgehalt in der Plattierungslösung (55) zu verringern.
  12. Verfahren (200) nach einem der Ansprüche 8 bis 10, wobei die Plattierungslösung (55) frei von Schwefel ist.
  13. Verfahren (200) nach einem der Ansprüche 8 bis 12, ferner umfassend: Bilden einer zusätzlichen dielektrischen Schicht über dem ILD (36), wobei die zusätzliche dielektrische Schicht und das ILD (36) aus verschiedenen Materialien gebildet sind, wobei die erste Kontaktöffnung (40) sowohl durch das ILD (36) als auch die zusätzliche dielektrische Schicht hindurchgeht, und die leitfähige Kappenschicht (48) einen Abschnitt umfasst, der die zusätzliche dielektrische Schicht überlappt.
  14. Verfahren (200) nach einem der Ansprüche 8 bis 13, ferner umfassend: Durchführen eines Temperns (210) an dem metallhaltigen Material (54) vor der Planarisierung.
  15. Verfahren (200), umfassend: Bilden eines Zwischenschichtdielektrikums (ILD); Ätzen (202, 204) des ILD zum Bilden einer Kontaktöffnung (40, 41), wobei ein Source/Drain-Gebiet (22) oder eine Gate-Elektrode (28) eines Transistors durch die Kontaktöffnung (40, 41) freigelegt wird; Abscheiden (206) einer Metallschicht, die sich in die Kontaktöffnung (40, 41) erstreckt; Abscheiden (208) einer leitfähigen Kappenschicht mit einem ersten Abschnitt, der sich in die Kontaktöffnung (40, 41) erstreckt, und einem zweiten Abschnitt, der über dem ILD (36) liegt; Plattieren (212) eines metallhaltigen Materials (54) auf die leitfähige Kappenschicht (48) in einer Plattierungslösung (55) mittels elektrochemischen Plattierens, wobei die Plattierungslösung (55) im Wesentlichen frei von Schwefel ist; Durchführen (214) einer Planarisierung, um überschüssige Abschnitte des metallhaltigen Materials (54) zu entfernen, wobei verbleibende Abschnitte des metallhaltigen Materials (54) und ein verbleibender Abschnitt der leitfähigen Kappenschicht (48) in Kombination einen Kontaktstecker (56A, 56B) bilden und eine obere Oberfläche des Kontaktsteckers (56A, 56B) von einer benachbarten oberen Oberfläche des ILD (36) vertieft ist, um eine Ausnehmung (60) zu bilden; und selektives Bilden einer Metallkappe (62) in der Ausnehmung (60).
  16. Verfahren (200) nach Anspruch 15, wobei die Ausnehmung in Randabschnitten tiefer und in zentralen Abschnitten flacher ist.
  17. Verfahren (200) nach Anspruch 15 oder 16, ferner umfassend: Durchführen eines Temperns (210) an einem entsprechenden Wafer (10), der das metallhaltige Material (54) umfasst, vor der Planarisierung.
  18. Verfahren (200) nach einem der Ansprüche 15 bis 16, wobei die Metallkappe (62) aus demselben Material gebildet ist wie das metallhaltige Material (54).
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