KR20240081137A - 집적회로 소자 - Google Patents

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KR20240081137A
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contact
contact structure
liner
intermediate insulating
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김락환
김정익
신충환
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Abstract

집적회로 소자는 기판 상에 배치되고 각각 상기 기판 상의 제1 수직 레벨에서 수평 방향으로 연장되는 상면을 가지는 중간 절연 구조물과, 상기 중간 절연 구조물을 수직 방향으로 관통하고 상기 중간 절연 구조물의 상면으로부터 제1 수직 길이만큼 상기 기판을 향해 연장된 제1 콘택 구조물과, 상기 제1 콘택 구조물로부터 상기 수평 방향으로 이격된 위치에서 상기 중간 절연 구조물을 상기 수직 방향으로 관통하고 상기 중간 절연 구조물의 상기 상면으로부터 상기 제1 수직 길이보다 더 큰 제2 수직 길이만큼 상기 기판을 향해 연장된 제2 콘택 구조물을 포함하고, 상기 제1 콘택 구조물은 상기 중간 절연 구조물의 상기 상면의 연장선을 따라 평탄하게 연장되는 제1 상면을 가지고, 상기 제2 콘택 구조물은 상기 중간 절연 구조물의 상기 상면으로부터 상기 기판으로부터 멀어지는 방향으로 볼록한 제2 상면을 가진다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 콘택 구조물들을 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 이에 따라 집적회로 소자에 포함되는 상기 콘택 구조물들의 평면 크기는 점차 감소되고, 상기 콘택 구조물들의 아스펙스 비(aspect ratio)는 점차 증가하고 있다. 이에 따라, 콘택 구조물들의 전기적 특성 및 신뢰성을 향상시킬 수 있는 구조를 가지는 집적회로 소자를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 콘택 구조물들의 전기적 특성 및 신뢰성을 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에 배치되고 각각 상기 기판 상의 제1 수직 레벨에서 수평 방향으로 연장되는 상면을 가지는 중간 절연 구조물과, 상기 중간 절연 구조물을 수직 방향으로 관통하고 상기 중간 절연 구조물의 상면으로부터 제1 수직 길이만큼 상기 기판을 향해 연장된 제1 콘택 구조물과, 상기 제1 콘택 구조물로부터 상기 수평 방향으로 이격된 위치에서 상기 중간 절연 구조물을 상기 수직 방향으로 관통하고 상기 중간 절연 구조물의 상기 상면으로부터 상기 제1 수직 길이보다 더 큰 제2 수직 길이만큼 상기 기판을 향해 연장된 제2 콘택 구조물을 포함하고, 상기 제1 콘택 구조물은 상기 중간 절연 구조물의 상기 상면의 연장선을 따라 평탄하게 연장되는 제1 상면을 가지고, 상기 제2 콘택 구조물은 상기 중간 절연 구조물의 상기 상면으로부터 상기 기판으로부터 멀어지는 방향으로 볼록한 제2 상면을 가진다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판상에 돌출되어 있는 핀형 활성 영역과, 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역과, 상기 핀형 활성 영역 위에서 상기 핀형 활성 영역에 교차하는 방향으로 연장된 게이트 라인과, 상기 소스/드레인 영역을 덮는 하부 절연 구조물과, 상기 하부 절연 구조물을 수직 방향으로 관통하고 상기 소스/드레인 영역에 연결되도록 구성된 소스/드레인 콘택과, 상기 게이트 라인의 상면을 덮는 캡핑 절연 패턴과, 상기 소스/드레인 콘택 및 상기 캡핑 절연 패턴 각각의 상부에 배치된 중간 절연 구조물과, 상기 중간 절연 구조물을 상기 수직 방향으로 관통하고 상기 소스/드레인 콘택에 연결되도록 구성된 제1 콘택 구조물과, 상기 중간 절연 구조물 및 상기 캡핑 절연 패턴을 상기 수직 방향으로 관통하고 상기 게이트 라인에 연결되도록 구성된 제2 콘택 구조물을 포함하고, 상기 제1 콘택 구조물은 상기 중간 절연 구조물의 상면의 연장선을 따라 평탄하게 연장되는 제1 상면을 가지고, 상기 제2 콘택 구조물은 상기 중간 절연 구조물의 상기 상면으로부터 상기 기판으로부터 멀어지는 방향으로 볼록한 제2 상면을 가진다.
본 발명의 기술적 사상에 의한 또 따른 양태에 따른 집적회로 소자는 기판 상에 배치된 소스/드레인 영역과, 상기 기판 상에 배치된 게이트 라인과, 상기 게이트 라인의 상면을 덮는 캡핑 절연 패턴과, 상기 소스/드레인 영역 상에서 상기 소스/드레인 영역에 연결되도록 구성된 소스/드레인 콘택과, 상기 소스/드레인 콘택 및 상기 캡핑 절연 패턴 각각의 상부에 배치된 중간 절연 구조물과, 상기 중간 절연 구조물을 관통하여 상기 소스/드레인 콘택에 연결된 제1 콘택 구조물과, 상기 중간 절연 구조물 및 상기 캡핑 절연 패턴을 관통하여 상기 게이트 라인에 연결된 제2 콘택 구조물을 포함하고, 상기 제1 콘택 구조물은 상기 중간 절연 구조물에 접하는 제1 텅스텐 라이너와, 상기 제1 텅스텐 라이너에 접하는 저면 및 측벽을 가지는 제1 텅스텐 플러그를 포함하고, 상기 중간 절연 구조물의 상면의 연장선을 따라 평탄하게 연장되는 제1 상면을 가지고, 상기 제2 콘택 구조물은 상기 중간 절연 구조물 및 상기 캡핑 절연 패턴 각각에 접하는 제2 텅스텐 라이너와, 상기 제2 텅스텐 라이너로 포위되는 저면 및 측벽을 가지는 제2 텅스텐 플러그와, 상기 제2 텅스텐 라이너와 상기 제2 텅스텐 플러그와의 사이에 개재되고 비금속 또는 반금속 원소들이 불규칙적으로 분산되어 있는 텅스텐 핵 형성층을 포함하고, 상기 중간 절연 구조물의 상기 상면으로부터 상기 기판으로부터 멀어지는 방향으로 볼록한 제2 상면을 가진다.
본 발명의 기술적 사상에 의한 집적회로 소자는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 서로 다른 아스펙스 비(aspect ratio)를 가지는 서로 다른 종류의 콘택 구조물들을 동일한 수직 레벨에 배치하는 경우에도 상기 콘택 구조물들 각각의 아스펙트 비에 따라 최적화된 구조를 채용함으로써 상기 콘택 구조물들 각각의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 2a는 도 1의 X1 - X1' 선 단면도이고, 도 2b는 도 1의 Y1 - Y1' 선 단면도이고, 도 2c는 도 2a에서 "EX1"으로 표시한 부분의 확대 단면도이고, 도 2d는 도 2b에서 "EX2"로 표시한 부분의 확대 단면도이고, 도 2e는 도 1에 예시한 집적회로 소자에 포함된 제2 콘택 구조물의 상면을 보여주는 평면도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 6a는 도 5의 X3 - X3' 선 단면의 일부 구성을 보여주는 단면도이고, 도 6b는 도 5의 Y3 - Y3' 선 단면의 일부 구성을 보여주는 단면도이다.
도 7a 내지 도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 7a, 도 8a, 도 9a, 도 10 내지 도 17은 도 1의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이고, 도 7b, 도 8b, 및 9b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다.
도 18a 내지 도 18k는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도들로서, 상기 집적회로 소자에 포함되는 제1 콘택 구조물 및 제2 콘택 구조물을 형성하기 위한 예시적인 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 2a는 도 1의 X1 - X1' 선 단면도이다. 도 2b는 도 1의 Y1 - Y1' 선 단면도이다. 도 2c는 도 2a에서 "EX1"으로 표시한 부분의 확대 단면도이다. 도 2d는 도 2b에서 "EX2"로 표시한 부분의 확대 단면도이다. 도 2e는 집적회로 소자(100)에 포함된 제2 콘택 구조물(CB)의 상면을 보여주는 평면도이다.
도 1과 도 2a 내지 도 2e를 참조하여, 나노와이어 또는 나노시트 형상의 활성 영역과, 상기 활성 영역을 감싸는 게이트를 포함하는 게이트 올 어라운드(gate-all-around) 구조를 가지는 전계효과 트랜지스터를 포함하는 집적회로 소자(100)에 대하여 설명한다.
도 1과 도 2a 내지 도 2e를 참조하면, 집적회로 소자(100)는 기판(102)으로부터 돌출되고 제1 수평 방향(X 방향)으로 길게 연장되는 복수의 핀형 활성 영역(F1)과, 복수의 핀형 활성 영역(F1)으로부터 수직 방향(Z 방향) 상측으로 이격된 위치에서 복수의 핀형 활성 영역(F1)의 핀 상면(FT)과 대면하는 복수의 나노시트 스택(NSS)를 포함할 수 있다. 본 명세서에서 사용되는 용어 "나노시트"는 전류가 흐르는 방향과 실질적으로 수직인 단면을 갖는 전도성 구조체를 의미한다. 상기 나노시트는 나노와이어를 포함하는 것으로 이해되어야 한다.
기판(102)에는 복수의 핀형 활성 영역(F1)을 한정하는 트렌치(T1)가 형성되고, 트렌치(T1)는 소자분리막(112)으로 채워질 수 있다. 기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 본 명세서에서 사용되는 용어 "SiGe", "SiC", "GaAs", "InAs", "InGaAs", 및 "InP"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다. 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 소자분리막(112)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 핀형 활성 영역(F1) 상에는 복수의 게이트 라인(160)이 배치될 수 있다. 복수의 게이트 라인(160)은 각각 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다.
복수의 핀형 활성 영역(F1)과 복수의 게이트 라인(160)이 교차하는 영역들에서 복수의 핀형 활성 영역(F1) 각각의 핀 상면(FT)의 상부에 복수의 나노시트 스택(NSS)이 배치될 수 있다. 복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(F1)의 핀 상면(FT)으로부터 수직 방향(Z 방향)으로 이격된 위치에서 핀 상면(FT)과 대면하는 적어도 하나의 나노시트를 포함할 수 있다.
도 2a 및 도 2b에 예시한 바와 같이, 복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(F1) 위에서 상호 수직 방향(Z 방향)으로 오버랩되어 있는 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다. 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 핀형 활성 영역(F1)의 핀 상면(FT)으로부터 수직 길이(Z 방향 거리)가 서로 다를 수 있다. 복수의 게이트 라인(160)은 각각 수직 방향(Z 방향)으로 오버랩되어 있는 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 감쌀 수 있다.
도 1에는 나노시트 스택(NSS)의 평면 형상이 대략 사각형인 경우를 예시하였으나, 이에 한정되는 것은 아니다. 나노시트 스택(NSS)은 핀형 활성 영역(F1) 및 게이트 라인(160) 각각의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다. 본 예에서는 1 개의 핀형 활성 영역(F1) 위에 복수의 나노시트 스택(NSS) 및 복수의 게이트 라인(160)이 배치되고, 1 개의 핀형 활성 영역(F1) 위에서 복수의 나노시트 스택(NSS)이 제1 수평 방향(X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 1 개의 핀형 활성 영역(F1) 위에 배치되는 나노시트 스택(NSS) 및 게이트 라인(160) 각각의 개수는 특별히 제한되지 않는다.
나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 채널 영역으로 기능할 수 있다. 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 수직 방향(Z 방향)을 따라 실질적으로 동일한 두께를 가질 수 있다. 다른 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 수직 방향(Z 방향)을 따라 서로 다른 두께를 가질 수 있다.
도 2a에 예시한 바와 같이, 1 개의 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 제1 수평 방향(X 방향)에서 서로 동일 또는 유사한 크기를 가질 수 있다. 다른 예시적인 실시예들에서, 도 2a에 예시한 바와 달리, 1 개의 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 제1 수평 방향(X 방향)에서 서로 다른 크기를 가질 수 있다.
도 2a 및 도 2b에 예시한 바와 같이, 복수의 게이트 라인(160)은 각각 메인 게이트 부분(160M)과 복수의 서브 게이트 부분(160S)을 포함할 수 있다. 메인 게이트 부분(160M)은 나노시트 스택(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 복수의 서브 게이트 부분(160S)은 메인 게이트 부분(160M)에 일체로 연결되고, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 사이, 및 제1 나노시트(N1)와 핀형 활성 영역(F1)과의 사이에 각각 하나씩 배치될 수 있다. 수직 방향(Z 방향)에서, 복수의 서브 게이트 부분(160S) 각각의 두께는 메인 게이트 부분(160M)의 두께보다 더 작을 수 있다.
도 2a에 예시한 바와 같이, 핀형 활성 영역(F1) 상에는 복수의 리세스(R1)가 형성될 수 있다. 복수의 리세스(R1) 각각의 최저면의 수직 레벨은 핀형 활성 영역(F1)의 핀 상면(FT)의 수직 레벨보다 낮을 수 있다. 본 명세서에서 사용되는 용어 "수직 레벨"은 기판(102)의 주면(102M)으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 거리를 의미한다.
도 2a에 예시한 바와 같이, 복수의 리세스(R1) 내에는 복수의 소스/드레인 영역(130)이 배치될 수 있다. 복수의 소스/드레인 영역(130)은 각각 복수의 게이트 라인(160) 중에서 선택되는 적어도 하나의 게이트 라인(160)에 인접한 위치에 배치될 수 있다. 복수의 소스/드레인 영역(130)은 각각 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 대면하는 표면들을 가질 수 있다. 복수의 소스/드레인 영역(130)은 각각 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 접할 수 있다.
복수의 게이트 라인(160)은 각각 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택될 수 있다. 상기 금속 질화물은 TiN 및 TaN 중에서 선택될 수 있다. 상기 금속 탄화물은 TiAlC일 수 있다. 그러나, 복수의 게이트 라인(160)을 구성하는 물질이 상기 예시한 바에 한정되는 것은 아니다. 복수의 게이트 라인(160)은 각각 갭필(gap-fill) 금속막을 더 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 게이트 라인(160)은 TiN 막, TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
나노시트 스택(NSS)과 게이트 라인(160)과의 사이에는 게이트 유전막(152)이 개재될 수 있다. 예시적인 실시예들에서, 게이트 유전막(152)은 인터페이스 유전막과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스 유전막은 유전율이 약 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 상기 인터페이스 유전막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 2a 및 도 2b에 예시한 바와 같이, 게이트 유전막(152) 및 게이트 라인(160) 각각의 상면은 캡핑 절연 패턴(168)으로 덮일 수 있다. 캡핑 절연 패턴(168)은 게이트 유전막(152) 및 게이트 라인(160) 각각의 상면에 접할 수 있다. 캡핑 절연 패턴(168)은 실리콘 질화막으로 이루어질 수 있다.
게이트 라인(160) 및 캡핑 절연 패턴(168) 각각의 양 측벽은 절연 스페이서(118)로 덮일 수 있다. 절연 스페이서(118)는 복수의 나노시트 스택(NSS)의 상면 위에서 메인 게이트 부분(160M)의 양 측벽을 덮을 수 있다. 절연 스페이서(118)는 게이트 유전막(152)을 사이에 두고 게이트 라인(160)과 이격될 수 있다. 절연 스페이서(118)는 실리콘 질화물, 실리콘 산화물, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiCN", "SiBN", "SiON", "SiOCN", "SiBCN", 및 "SiOC"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
기판(102) 상에서 복수의 절연 스페이서(118) 및 복수의 소스/드레인 영역(130)은 절연 라이너(142)로 덮일 수 있다. 절연 라이너(142)는 각각 실리콘 질화물(SiN), 실리콘 산화물(SiO), SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 절연 라이너(142)는 생략 가능하다. 절연 라이너(142) 위에는 게이트간 절연막(144)이 배치될 수 있다. 게이트간 절연막(144)은 실리콘 질화막, 실리콘 산화막, SiON, SiOCN, 또는 이들의 조합으로 이루어질 수 있다. 절연 라이너(142)가 생략된 경우, 게이트간 절연막(144)은 복수의 소스/드레인 영역(130)에 접할 수 있다. 본 명세서에서, 절연 라이너(142) 및 게이트간 절연막(144)은 복수의 소스/드레인 영역(130)을 덮는 하부 절연 구조물을 구성할 수 있다.
복수의 서브 게이트 부분(160S) 각각의 양 측벽은 게이트 유전막(152)을 사이에 두고 소스/드레인 영역(130)으로부터 이격될 수 있다. 게이트 유전막(152)은 게이트 라인(160)에 포함된 서브 게이트 부분(160S)과 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각과의 사이, 및 게이트 라인(160)에 포함된 서브 게이트 부분(160S)과 소스/드레인 영역(130)과의 사이에 개재될 수 있다.
복수의 나노시트 스택(NSS)은 복수의 핀형 활성 영역(F1)과 복수의 게이트 라인(160)이 교차하는 영역들에서 복수의 핀형 활성 영역(F1) 각각의 핀 상면(FT) 위에 배치되고, 핀형 활성 영역(F1)으로부터 이격된 위치에서 핀형 활성 영역(F1)의 핀 상면(FT)과 대면할 수 있다. 기판(102) 상에서 복수의 핀형 활성 영역(F1)과 복수의 게이트 라인(160)이 교차하는 부분들에 복수의 나노시트 트랜지스터가 형성될 수 있다.
도 1에는 나노시트 스택(NSS)의 평면 형상이 대략 사각형 형상을 가지는 경우를 예시하였으나, 이에 한정되는 것은 아니다. 나노시트 스택(NSS)은 핀형 활성 영역(F1) 및 게이트 라인(160) 각각의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다. 본 예에서는 1 개의 핀형 활성 영역(F1) 위에 복수의 나노시트 스택(NSS) 및 복수의 게이트 라인(160)이 형성되고, 1 개의 핀형 활성 영역(F1) 위에서 복수의 나노시트 스택(NSS)이 제1 수평 방향(X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 본 발명의 기술적 사상에 의하면 1 개의 핀형 활성 영역(F1) 위에 배치되는 나노시트 스택(NSS)의 수는 특별히 제한되지 않는다. 예를 들면, 1 개의 핀형 활성 영역(F1) 위에 1 개의 나노시트 스택(NSS)이 형성될 수도 있다. 본 예에서, 복수의 나노시트 스택(NSS)이 각각 3 개의 나노시트로 이루어지는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 나노시트 스택(NSS)은 적어도 1 개의 나노시트를 포함할 수 있으며, 나노시트 스택(NSS)를 구성하는 나노시트의 개수는 특별히 제한되지 않는다.
나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 채널 영역을 가질 수 있다. 예시적인 실시예들에서, 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 Si 층, SiGe 층, 또는 이들의 조합으로 이루어질 수 있다.
복수의 소스/드레인 영역(130) 각각의 상면에는 금속 실리사이드막(172)이 형성될 수 있다. 금속 실리사이드막(172)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd로 이루어지는 금속을 포함할 수 있다. 예를 들면, 금속 실리사이드막(172)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 소스/드레인 영역(130) 및 복수의 금속 실리사이드막(172) 위에는 절연 라이너(142) 및 게이트간 절연막(144)이 차례로 배치될 수 있다. 절연 라이너(142) 및 게이트간 절연막(144)은 하부 절연 구조물을 구성할 수 있다. 예시적인 실시예들에서, 절연 라이너(142)는 실리콘 질화물(SiN), SiCN, SiBN, SiON, SiOCN, SiBCN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 게이트간 절연막(144)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 소스/드레인 영역(130) 상에는 복수의 소스/드레인 콘택(CA)이 배치될 수 있다. 복수의 소스/드레인 콘택(CA)은 각각 게이트간 절연막(144) 및 절연 라이너(142)를 수직 방향(Z 방향)으로 관통하여 금속 실리사이드막(172)에 접할 수 있다. 복수의 소스/드레인 콘택(CA)은 각각 금속 실리사이드막(172)을 통해 소스/드레인 영역(130)에 전기적으로 연결 가능하게 구성될 수 있다. 복수의 소스/드레인 콘택(CA)은 각각 절연 스페이서(118)를 사이에 두고 메인 게이트 부분(160M)으로부터 제1 수평 방향(X 방향)으로 이격될 수 있다.
복수의 소스/드레인 콘택(CA)은 각각 금속 실리사이드막(172) 위에 차례로 적층된 도전성 배리어막(174) 및 콘택 플러그(176)를 포함할 수 있다. 도전성 배리어막(174)은 콘택 플러그(176)의 저면 및 측벽을 감싸며 콘택 플러그(176)의 저면 및 측벽에 접할 수 있다. 예시적인 실시예들에서, 도전성 배리어막(174)은 금속 또는 금속 질화물로 이루어질 수 있다. 예를 들면, 도전성 배리어막(174)은 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 콘택 플러그(176)는 몰리브데늄(Mo), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 망간(Mn), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 및 이들의 조합 중에서 선택되는 금속으로 이루어질 수 있다.
복수의 소스/드레인 콘택(CA)은 게이트간 절연막(144) 및 절연 라이너(142)를 관통하여 수직 방향(Z 방향)으로 길게 연장될 수 있다. 도전성 배리어막(174)은 금속 실리사이드막(172)과 콘택 플러그(176)와의 사이에 개재될 수 있다. 도전성 배리어막(174)은 금속 실리사이드막(172)에 접하는 표면과, 콘택 플러그(176)에 접하는 표면을 가질 수 있다.
도 2a 내지 도 2c에 예시한 바와 같이, 복수의 소스/드레인 콘택(CA) 및 복수의 캡핑 절연 패턴(168) 각각의 상면은 중간 절연 구조물(181)로 덮일 수 있다. 캡핑 절연 패턴(168)은 게이트 라인(160)과 중간 절연 구조물(181)과의 사이에 개재될 수 있다. 중간 절연 구조물(181)은 기판(102) 상의 제1 수직 레벨(LVA)에서 수평 방향으로 연장되는 상면을 가질 수 있다.
중간 절연 구조물(181)은 복수의 소스/드레인 콘택(CA) 및 캡핑 절연 패턴(168) 위에 차례로 적층된 식각 정지막(182) 및 중간 절연막(183)을 포함할 수 있다. 식각 정지막(182)은 실리콘 탄화물(SiC), SiN, 질소-도핑된 실리콘 탄화물(SiC:N), SiOC, AlN, AlON, AlO, AlOC, 또는 이들의 조합으로 이루어질 수 있다. 중간 절연막(183)은 산화막, 질화막, 약 2.2 내지 약 2.4의 초저유전상수(ultra low dielectric constant K)를 가지는 ULK(ultra low-k) 막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 중간 절연막(183)은 TEOS(tetraethylorthosilicate) 막, HDP(high density plasma) 산화막, BPSG(boro-phospho-silicate glass) 막, FCVD(flowable chemical vapor deposition) 산화막, SiON 막, SiN 막, SiOC 막, SiCOH 막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 1, 도 2a, 및 도 2c에 예시한 바와 같이, 복수의 소스/드레인 콘택(CA) 상에 복수의 제1 콘택 구조물(VA)이 배치될 수 있다. 복수의 제1 콘택 구조물(VA)은 각각 중간 절연 구조물(181)을 수직 방향(Z 방향)으로 관통하여 소스/드레인 콘택(CA)에 접할 수 있다. 복수의 제1 콘택 구조물(VA)은 각각 중간 절연 구조물(181)의 상면으로부터 제1 수직 길이(HA)만큼 기판(102)을 향해 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 소스/드레인 영역(130)은 각각 금속 실리사이드막(172) 및 소스/드레인 콘택(CA)을 통해 제1 콘택 구조물(VA)에 전기적으로 연결되도록 구성될 수 있다. 복수의 제1 콘택 구조물(VA) 각각의 저면은 소스/드레인 콘택(CA)의 상면에 접할 수 있다. 복수의 제1 콘택 구조물(VA)은 각각 중간 절연 구조물(181)의 상면의 연장선을 따라 평탄하게 연장되는 제1 상면(VAT)을 가질 수 있다.
예시적인 실시예들에서, 복수의 제1 콘택 구조물(VA)은 각각 소스/드레인 콘택(CA) 위에 차례로 적층된 제1 금속 라이너(192A) 및 제1 금속 플러그(196A)를 포함할 수 있다. 제1 금속 라이너(192A)의 외부 측벽은 중간 절연 구조물(181)에 포함된 식각 정지막(182) 및 중간 절연막(183) 각각에 접할 수 있다. 제1 금속 라이너(192A)는 단일 금속으로 이루어질 수 있다. 예를 들면, 제1 금속 라이너(192A)는 텅스텐(W)으로 이루어질 수 있다. 제1 금속 플러그(196A)는 제1 금속 라이너(192A)로 포위되는 저면 및 측벽을 가질 수 있다. 제1 금속 플러그(196A)의 저면 및 측벽은 제1 금속 라이너(192A)에 접할 수 있다. 제1 금속 플러그(196A)는 단일 금속으로 이루어질 수 있다. 예를 들면, 제1 금속 플러그(196A)는 텅스텐(W)으로 이루어질 수 있다. 복수의 제1 콘택 구조물(VA)은 각각 금속 질화막을 포함하지 않을 수 있다.
복수의 제1 콘택 구조물(VA) 각각에서, 제1 금속 라이너(192A)는 기판(102)으로부터 수직 방향(Z 방향)을 따르는 거리가 증가함에 따라 가변적인 두께로 제1 금속 플러그(196A)의 측벽을 덮을 수 있다. 제1 금속 라이너(192A)는 수직 방향(Z 방향)을 따라 제1 금속 플러그(196A)의 측벽 위에서 끊어짐 없이 연속적으로 연장될 수 있다. 이에 따라, 복수의 제1 콘택 구조물(VA) 각각에서 제1 금속 플러그(196A)는 제1 금속 라이너(192A)를 사이에 두고 중간 절연 구조물(181)로부터 이격될 수 있다. 복수의 제1 콘택 구조물(VA) 각각에서 제1 금속 플러그(196A)는 중간 절연 구조물(181)에 접하는 부분을 포함하지 않을 수 있다.
제1 금속 라이너(192A)는 기판(102)으로부터 수직 방향(Z 방향)을 따르는 거리가 증가함에 따라 수평 방향(예를 들면, X 방향 또는 Y 방향)의 두께가 가변적일 수 있다. 도 2a 및 도 2c에 예시한 바와 같이, 제1 금속 라이너(192A) 중 제1 금속 플러그(196A)의 저면을 덮는 부분의 두께는 제1 금속 라이너(192A) 중 제1 금속 플러그(196A)의 측벽을 덮는 부분의 두께보다 크고, 제1 금속 라이너(192A) 중 제1 금속 플러그(196A)의 측벽을 덮는 부분은 기판(102)으로부터 수직 방향(Z 방향)을 따르는 거리가 증가함에 따라 두께가 감소하는 부분과, 기판(102)으로부터 수직 방향(Z 방향)을 따르는 거리가 증가함에 따라 두께가 증가하는 부분을 포함할 수 있다. 본 명세서에서, 제1 금속 라이너(192A)는 금속 라이너로 칭해지고, 제1 금속 플러그(196A)는 금속 플러그로 칭해질 수 있다.
복수의 제1 콘택 구조물(VA) 각각으로부터 수평 방향으로 이격된 위치에 제2 콘택 구조물(CB)이 배치될 수 있다. 제2 콘택 구조물(CB)은 중간 절연 구조물(181) 및 캡핑 절연 패턴(168)을 수직 방향(Z 방향)으로 관통하여 게이트 라인(160)에 연결될 수 있다. 캡핑 절연 패턴(168)은 복수의 제1 콘택 구조물(VA) 각각의 저면의 수직 레벨보다 낮은 수직 레벨에서 기판(102)과 중간 절연 구조물(181)과의 사이에 개재될 수 있다. 제2 콘택 구조물(CB)의 저면은 게이트 라인(160)의 상면에 접할 수 있다. 제2 콘택 구조물(CB)은 중간 절연 구조물(181)의 상면으로부터 제1 수직 길이(HA)보다 큰 수직 길이만큼 기판(102)을 향해 수직 방향(Z 방향)으로 연장될 수 있다.
제2 콘택 구조물(CB)은 중간 절연 구조물(181)의 상면으로부터 기판(102)으로부터 멀어지는 방향으로 볼록한 제2 상면(CBT)을 가질 수 있다. 제2 콘택 구조물(CB)의 제2 상면(CBT) 중 기판(102)으로부터 가장 먼 최상면은 제1 수직 레벨(LVA)보다 기판(102)으로부터 먼 제2 수직 레벨(LVB)에 있을 수 있다. 제2 콘택 구조물(CB)의 제2 수직 길이(HB)는 복수의 제1 콘택 구조물(VA) 각각의 제1 수직 길이(HA)보다 더 클 수 있다.
예시적인 실시예들에서, 제2 콘택 구조물(CB)은 게이트 라인(160) 위에 차례로 적층된 제2 금속 라이너(192B), 핵 형성 금속층(194), 및 제2 금속 플러그(196B)를 포함할 수 있다. 제2 콘택 구조물(CB)은 캡핑 절연 패턴(168)으로 포위되는 하부와, 중간 절연 구조물(181)로 포위되는 상부를 포함할 수 있다. 제2 콘택 구조물(CB)의 상기 하부에서 제2 금속 라이너(192B)의 외부 측벽은 캡핑 절연 패턴(168)에 접하고, 제2 콘택 구조물(CB)의 상기 상부에서 제2 금속 라이너(192B)의 외부 측벽은 중간 절연 구조물(181)에 포함된 식각 정지막(182) 및 중간 절연막(183) 각각에 접할 수 있다.
제2 금속 라이너(192B)는 단일 금속으로 이루어질 수 있다. 예를 들면, 제2 금속 라이너(192B)는 제1 금속 라이너(192A)와 동일한 물질로 이루어질 수 있다. 예시적인 실시예들에서, 제2 금속 라이너(192B)는 텅스텐(W)으로 이루어질 수 있다.
핵 형성 금속층(194)은 제2 금속 라이너(192B)와 제2 금속 플러그(196B)와의 사이에 개재되고 제2 금속 라이너(192B)의 구성 물질과 동일한 물질로 이루어질 수 있다. 핵 형성 금속층(194)은 제1 콘택 구조물(VA) 및 제2 콘택 구조물(CB) 중 제2 콘택 구조물(CB)에만 포함될 수 있다. 예시적인 실시예들에서, 핵 형성 금속층(194)은 텅스텐(W)으로 이루어질 수 있다. 핵 형성 금속층(194)의 표면 및 내부 중 적어도 하나의 영역에는 비금속 또는 반금속 원소들로 이루어지는 이종 물질(MPT)이 불규칙적으로 분산되어 있을 수 있다. 이종 물질(MPT)을 구성하는 상기 비금속 또는 반금속 원소들은 보론 원자(B), 실리콘 원자(Si), 및 불소 원자(F) 중에서 선택되는 적어도 하나의 원자를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
제2 금속 플러그(196B)는 제2 금속 라이너(192B)로 포위되는 저면 및 측벽을 가질 수 있다. 제2 금속 플러그(196B)는 핵 형성 금속층(194)을 사이에 두고 제2 금속 라이너(192B)로부터 이격되어 있을 수 있다. 제2 금속 플러그(196B)는 복수의 제1 콘택 구조물(VA) 각각에 포함된 제1 금속 플러그(196A)의 구성 물질과 동일한 물질로 이루어질 수 있다. 제2 금속 플러그(196B)는 단일 금속으로 이루어질 수 있다. 예시적인 실시예들에서, 제2 금속 플러그(196B)는 텅스텐(W)으로 이루어질 수 있다. 제2 콘택 구조물(CB)은 금속 질화막을 포함하지 않을 수 있다.
예시적인 실시예들에서, 제2 금속 라이너(192B)는 수직 방향(Z 방향)을 따라 핵 형성 금속층(194)의 외부 측벽 위에서 끊어짐 없이 연속적으로 연장될 수 있다. 이에 따라, 제2 콘택 구조물(CB)에서 핵 형성 금속층(194)은 제2 금속 라이너(192B)를 사이에 두고 중간 절연 구조물(181) 및 캡핑 절연 패턴(168)으로부터 이격될 수 있다. 제2 콘택 구조물(CB)에서 핵 형성 금속층(194)은 중간 절연 구조물(181)에 접하는 부분 및 캡핑 절연 패턴(168)에 접하는 부분을 포함하지 않을 수 있다.
제2 콘택 구조물(CB)에서, 제2 금속 라이너(192B)는 기판(102)으로부터 수직 방향(Z 방향)을 따르는 거리가 증가함에 따라 수평 방향(예를 들면, X 방향 또는 Y 방향)의 두께가 가변적일 수 있다. 제2 금속 라이너(192B)는 핵 형성 금속층(194)을 사이에 두고 제2 금속 플러그(196B)의 측벽을 가변적인 두께로 덮을 수 있다.
도 2a 내지 도 2d에 예시한 바와 같이, 제2 금속 라이너(192B) 중 제2 금속 플러그(196B)의 저면을 덮는 부분의 두께는 제2 금속 라이너(192B) 중 제2 금속 플러그(196B)의 측벽을 덮는 부분의 두께보다 클 수 있다. 제2 금속 라이너(192B) 중 제2 금속 플러그(196B)의 측벽을 덮는 부분은 기판(102)으로부터 수직 방향(Z 방향)을 따르는 거리가 증가함에 따라 두께가 감소하는 부분(예를 들면, 도 2d에서 W1의 두께로부터 W2의 두께로 감소하는 부분)과, 기판(102)으로부터 수직 방향(Z 방향)을 따르는 거리가 증가함에 따라 두께가 증가하는 부분(예를 들면, 도 2d에서 W2의 두께로부터 W3의 두께로 증가하는 부분)을 포함할 수 있다. 본 명세서에서, 제2 금속 라이너(192B)는 금속 라이너로 칭해지고, 제2 금속 플러그(196B)는 금속 플러그로 칭해질 수 있다.
제2 콘택 구조물(CB)에서, 핵 형성 금속층(194)은 기판(102)으로부터 수직 방향(Z 방향)을 따르는 거리가 증가함에 따라 수평 방향의 두께가 대체로 일정할 수 있다. 비교적 큰 아스펙트 비(수직 길이와 수평 폭과의 비)를 가지는 제2 콘택 구조물(CB)에서 핵 형성 금속층(194)은 제2 금속 라이너(192B) 중 비교적 작은 두께를 가지는 부분으로 인해 열화된 제2 금속 라이너(192B)의 스텝 커버리지를 보완하고, 핵 형성 금속층(194) 위에 형성되는 제2 금속 플러그(196B)의 충진 특성을 향상시키는 역할을 할 수 있다.
제2 콘택 구조물(CB)에서, 핵 형성 금속층(194)은 제2 금속 라이너(192B) 및 제2 금속 플러그(196B)에 비해 연성 물질일 수 있다. 이는 제2 금속 라이너(192B), 핵 형성 금속층(194), 및 제2 금속 플러그(196B)이 각각 서로 다른 방식의 증착 공정에 의해 형성된 결과물인 것에 기인할 수 있다. 예를 들면, 제2 금속 라이너(192B)는 텅스텐 타겟을 이용하는 PVD(physical vapor deposition) 공정에 의해 형성된 것이고, 핵 형성 금속층(194) 및 제2 금속 플러그(196B)은 각각 텅스텐 함유 가스 및 환원제를 사용하는 CVD(chemical vapor deposition) 공정에 의해 형성된 것일 수 있다. 단, 핵 형성 금속층(194)은 상기 환원제로서 수소(H2)와, 보론 함유 환원제 및 실리콘 함유 환원제 중에서 선택되는 적어도 하나를 포함하는 복수 종류의 환원제를 사용하여 형성된 것이고, 제2 금속 플러그(196B)은 상기 환원제로서 수소(H2) 만으로 이루어지는 단일 종류의 환원제를 사용하여 형성된 것일 수 있다. 여기서, 상기 텅스텐 함유 가스는 텅스텐 헥사플루오라이드(WF6)로 이루어지고, 상기 보론 함유 환원제는 디보란(B2H6)으로 이루어지고, 상기 실리콘 함유 환원제는 실란(SiH4)으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 2e에 예시한 바와 같이, 제2 콘택 구조물(CB)의 제2 상면(CBT)에서 핵 형성 금속층(194)은 컷 영역(194C)에서 부분적으로 끊어지는 평면 형상을 가질 수 있다. 이에 따라, 제2 콘택 구조물(CB)의 제2 상면(CBT)에서 핵 형성 금속층(194)은 제2 금속 플러그(196B)를 불연속적으로 포위하는 평면 형상을 가질 수 있다. 제2 콘택 구조물(CB)의 제2 상면(CBT)은 제2 금속 라이너(192B)와 제2 금속 플러그(196B)가 핵 형성 금속층(194)을 사이에 두고 이격된 부분과, 제2 금속 라이너(192B)와 제2 금속 플러그(196B)가 접하는 부분을 포함할 수 있다.
제2 콘택 구조물(CB)의 아스펙트 비는 복수의 제1 콘택 구조물(VA) 각각의 아스펙트 비보다 더 클 수 있다. 예시적인 실시예들에서, 복수의 제1 콘택 구조물(VA) 각각의 아스펙트 비는 약 3.5 내지 약 10, 예를 들면 약 4 내지 약 6의 범위 내에서 선택되고, 복수의 제1 콘택 구조물(VA) 각각의 아스펙트 비는 약 1 내지 약 5, 예를 들면 약 2 내지 약 3.5의 범위 내에서 선택될 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상술한 바와 같이, 복수의 제1 콘택 구조물(VA) 및 제2 콘택 구조물(CB)은 각각 TiN, TaN 등과 같은 금속 질화물로 이루어지는 도전성 배리어막을 포함하지 않는다. 따라서, 복수의 제1 콘택 구조물(VA) 및 제2 콘택 구조물(CB)은 각각 금속 질화물로 이루어지는 도전성 배리어막을 포함하는 경우에 비해 비교적 작은 전기 저항을 가질 수 있다. 예를 들면, 복수의 제1 콘택 구조물(VA) 및 제2 콘택 구조물(CB)은 각각 금속 질화물로 이루어지는 도전성 배리어막을 포함하는 경우에 비해 적어도 60 % 감소된 전기 저항을 가질 수 있다. 따라서, 복수의 제1 콘택 구조물(VA) 및 제2 콘택 구조물(CB) 각각의 전기적 특성이 개선될 수 있다.
예시적인 실시예들에서, 제2 콘택 구조물(CB)에서의 전기 저항은 복수의 제1 콘택 구조물(VA) 각각에서의 전기 저항보다 더 클 수 있다. 이는 제2 콘택 구조물(CB)에 포함된 핵 형성 금속층(194)의 표면 및/또는 내부에 불규칙적으로 분산되어 있는 비금속 또는 반금속 원소들로 이루어지는 이종 물질(MPT)에 기인할 수 있다. 핵 형성 금속층(194)의 표면 및/또는 내부에 불규칙적으로 분산되어 있는 이종 물질(MPT)은 핵 형성 금속층(194)을 형성하는 공정 중에 사용된 텅스텐 함유 가스(예를 들면, WF6) 및 환원제(B2H6, SiH4, 또는 이들의 조합)으로부터 유래된 반응 잔류물일 수 있다. 핵 형성 금속층(194)의 표면 및/또는 내부에 불규칙적으로 분산되어 있는 이종 물질(MPT)의 함량은 제2 콘택 구조물(CB)의 전기적 특성에 악영향을 미치지 않을 정도의 허용 가능한 범위 이내일 수 있다. 따라서, 제2 콘택 구조물(CB)에 포함된 이종 물질(MPT)로 인한 집적회로 소자(100)의 열화는 초래되지 않을 수 있다.
도 2a 내지 도 2c에 예시한 바와 같이, 복수의 제1 콘택 구조물(VA), 제2 콘택 구조물(CB), 및 중간 절연 구조물(181) 각각의 상부에 상부 절연 구조물(185)이 배치될 수 있다. 상부 절연 구조물(185)은 중간 절연 구조물(181) 상에 차례로 적층된 식각 정지막(186) 및 상부 절연막(187)을 포함할 수 있다. 식각 정지막(186) 및 상부 절연막(187)에 대한 보다 상세한 구성은 중간 절연 구조물(181)에 포함된 식각 정지막(182) 및 중간 절연막(183)에 대하여 설명한 바와 대체로 동일하다.
상부 절연 구조물(185)의 저면은 중간 절연 구조물(181)의 상면에 접하는 평탄한 국부 저면과, 제2 콘택 구조물(CB)의 제2 상면(CBT)에 대면하고 제2 상면(CBT)을 향해 오목한 국부 저면을 포함할 수 있다. 본 명세서에서, 상부 절연 구조물(185)의 저면 중 중간 절연 구조물(181)의 상면에 접하는 상기 평탄한 국부 저면은 제1 국부 저면으로 칭해지고, 제2 콘택 구조물(CB)의 제2 상면(CBT)에 대면하는 상기 오목한 국부 저면은 제2 국부 저면으로 칭해질 수 있다.
도 2a 내지 도 2c에서 점선(CBX)으로 표시한 부분에서와 같이, 상부 절연 구조물(185)에 포함된 식각 정지막(186)은 제2 콘택 구조물(CB)의 제2 상면(CBT)을 덮는 부분을 포함하고, 식각 정지막(186) 중 제2 콘택 구조물(CB)의 제2 상면(CBT)을 덮는 부분은 제2 상면(CBT)의 볼록한 프로파일에 대응하여 볼록한 국부 상면(186T)을 포함할 수 있다.
도 2a에 예시한 바와 같이, 상부 배선층(M1)이 상부 절연 구조물(185)을 관통하여 제1 콘택 구조물(VA)에 연결될 수 있다. 본 예에서는 1 개의 상부 배선층(M1)이 예시되어 있으나, 집적회로 소자(100)은 상부 절연 구조물(185)을 관통하는 복수의 상부 배선층(M1)을 포함할 수 있다. 복수의 상부 배선층(M1)은 각각 복수의 제1 콘택 구조물(VA) 및 제2 콘택 구조물(CB) 중에서 선택되는 하나에 연결되도록 구성될 수 있다. 상부 배선층(M1)은 Mo, Co, Cu, W, Ru, Mn, Ti, Ta, Al, 이들의 조합, 또는 이들의 합금으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100A)를 설명하기 위한 단면도이다. 도 3에는 도 2b에서 "EX2"으로 표시한 부분에 대응하는 부분의 확대된 단면 구성이 예시되어 있다. 도 3에서, 도 1 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3을 참조하면, 집적회로 소자(100A)는 도 1 내지 도 2e를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100A)는 제2 콘택 구조물(CB) 대신 제2 콘택 구조물(CBA)을 포함한다.
집적회로 소자(100A)의 제2 콘택 구조물(CBA)은 도 1 내지 도 2e를 참조하여 제2 콘택 구조물(CB)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 제2 콘택 구조물(CBA)은 제2 금속 라이너(192B) 대신 수직 방향(Z 방향)을 따라 불연속적으로 연장되는 제2 금속 라이너(192BA)를 포함한다. 제2 콘택 구조물(CBA)은 제2 콘택 구조물(CBA)의 외부 측벽 중 캡핑 절연 패턴(168)에 접하는 제2 콘택 구조물(CBA)의 하측 국부 영역에서 제2 금속 라이너(192BA)의 일부가 끊어지는 컷 영역(W0)을 포함할 수 있다. 제2 금속 라이너(192BA)는 컷 영역(W0)에서 제2 금속 라이너(192BA)이 부분적으로 끊어짐에 따라 수직 방향(Z 방향)을 따라 불연속적으로 연장되는 형상을 가질 수 있다. 제2 금속 라이너(192BA)는 컷 영역(W0)으로부터 멀어짐에 따라 두께가 증가하는 부분들을 포함할 수 있다. 핵 형성 금속층(194)은 컷 영역(W0)이 있는 상기 하측 국부 영역에서 캡핑 절연 패턴(168)에 접할 수 있다.
집적회로 소자(100A)의 제2 콘택 구조물(CBA)에서, 핵 형성 금속층(194)은 수직 방향(Z 방향)을 따라 수평 방향의 두께가 대체로 일정할 수 있다. 비교적 큰 아스펙트 비를 가지는 제2 콘택 구조물(CBA)에서 핵 형성 금속층(194)은 컷 영역(W0)에서 제2 금속 라이너(192BA)가 부분적으로 끊어진 부분과, 제2 금속 라이너(192BA) 중 비교적 작은 두께를 가지는 부분으로 인해 열화된 제2 금속 라이너(192BA)의 스텝 커버리지를 보완하고, 핵 형성 금속층(194) 위에 형성되는 제2 금속 플러그(196B)의 충진 특성을 향상시키는 역할을 할 수 있다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도이다. 도 4에는 집적회로 소자(200) 중 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면 구성이 예시되어 있다. 도 4에서, 도 1 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 집적회로 소자(200)는 도 1 내지 도 2e를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 각각 게이트 라인(160)에 연결된 복수의 제2 콘택 구조물(CB)과, 상부 절연 구조물(185)을 관통하는 복수의 상부 배선층(M1)을 포함한다.
복수의 상부 배선층(M1)은 제2 콘택 구조물(CB)의 제2 상면(CBT)에 접하는 상부 배선층(M1)을 포함할 수 있다. 제2 콘택 구조물(CB)의 제2 상면(CBT)에 접하는 상부 배선층(M1)은 제2 콘택 구조물(CB)의 제2 상면(CBT)을 향해 오목한 국부 저면(M1B)을 포함할 수 있다. 복수의 상부 배선층(M1) 각각에 대한 보다 상세한 구성은 도 2a를 참조하여 상부 배선층(M1)에 대하여 설명한 바와 같다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 6a는 도 5의 X3 - X3' 선 단면의 일부 구성을 보여주는 단면도이고, 도 6b는 도 5의 Y3 - Y3' 선 단면의 일부 구성을 보여주는 단면도이다.
도 5, 도 6a, 및 도 6b를 참조하면, 집적회로 소자(300)는 FinFET(fin field effect transistor) 소자를 포함하는 논리 셀을 구성할 수 있다. 집적회로 소자(300)는 기판(310) 상의 셀 바운더리(BN)에 의해 한정되는 영역에 형성된 로직 셀(LC)을 포함할 수 있다.
기판(310)은 수평 방향(X-Y 평면 방향)으로 연장되는 주면(310M)을 가질 수 있다. 기판(310)은 도 2a 및 도 2b를 참조하여 기판(102)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
로직 셀(LC)은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함할 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에는 각각 기판(310)으로부터 돌출된 복수의 핀형 활성 영역(FA)이 배치될 수 있다. 복수의 핀형 활성 영역(FA)은 각각 로직 셀(LC)의 폭 방향, 즉 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다.
도 6b에 예시된 바와 같이, 제1 소자 영역(RX1)과 제2 소자 영역(RX2)에서 기판(310) 상에 소자분리막(312)이 배치될 수 있다. 소자분리막(312)은 복수의 핀형 활성 영역(FA) 각각의 사이에 배치되고 핀형 활성 영역(FA)의 하부 측벽을 덮을 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)이 소자분리막(312) 위로 핀(fin) 형상으로 돌출될 수 있다. 제1 소자 영역(RX1)과 제2 소자 영역(RX2)과의 사이에 소자간 분리 영역(DTA)이 배치될 수 있다. 소자간 분리 영역(DTA)에는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 정의하는 딥 트렌치(DT)가 형성되고, 딥 트렌치(DT)는 소자간 분리 절연막(314)으로 채워질 수 있다. 소자분리막(312) 및 소자간 분리 절연막(314)은 각각 산화막으로 이루어질 수 있다.
기판(310)상에는 복수의 게이트 유전막(332) 및 복수의 게이트 라인(GL)이 복수의 핀형 활성 영역(FA)과 교차하는 방향인 로직 셀(LC)의 높이 방향, 즉 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 게이트 유전막(332) 및 복수의 게이트 라인(GL)은 복수의 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 소자분리막(312)의 상면과, 소자간 분리 절연막(314)의 상면을 덮을 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 게이트 라인(GL)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터일 수 있다. 예시적인 실시예들에서, 제1 소자 영역(RX1)은 NMOS 트랜지스터 영역이고, 제1 소자 영역(RX1)에서 핀형 활성 영역(FA)과 게이트 라인(GL)이 교차하는 부분들에 복수의 NMOS 트랜지스터가 형성될 수 있다. 제2 소자 영역(RX2)은 PMOS 트랜지스터 영역이고, 제2 소자 영역(RX2)에서 핀형 활성 영역(FA)과 게이트 라인(GL)이 교차하는 부분들에 복수의 PMOS 트랜지스터가 형성될 수 있다.
셀 바운더리(BN) 중 제2 수평 방향(Y 방향)을 따라 연장되는 부분을 따라 더미 게이트 라인(DGL)이 연장될 수 있다. 더미 게이트 라인(DGL)은 복수의 게이트 라인(GL)과 동일한 재료로 구성될 수 있다. 더미 게이트 라인(DGL)은 집적회로 소자(100)의 동작 중에는 전기적 플로팅(floating) 상태를 유지함으로써 로직 셀(LC)과 그 주위의 다른 로직 셀과의 사이에서 전기적 분리 영역으로 기능할 수 있다. 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 제1 수평 방향(X 방향)에서 동일한 폭을 가지고, 제1 수평 방향(X 방향)을 따라 일정한 피치로 배열될 수 있다.
복수의 게이트 유전막(332)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 핀형 활성 영역(FA)과 게이트 유전막(332)과의 사이에 인터페이스막(도시 생략)이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL) 각각이 구성 물질은 도 1 내지 도 2c를 참조하여 게이트 라인(160)의 구성 물질에 대하여 설명한 바와 대체로 동일하다.
복수의 절연 스페이서(320)가 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)의 양 측벽을 덮을 수 있다. 복수의 게이트 라인(GL), 복수의 더미 게이트 라인(DGL), 복수의 게이트 유전막(332), 및 복수의 절연 스페이서(320)는 캡핑 절연 패턴(340)으로 덮일 수 있다. 캡핑 절연 패턴(340) 및 복수의 절연 스페이서(320)는 각각 제2 수평 방향(Y 방향)을 따라 라인 형상으로 연장될 수 있다.
복수의 절연 스페이서(320)는 각각 실리콘 질화물(SiN), SiCN, SiBN, SiON, SiOCN, SiBCN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 복수의 캡핑 절연 패턴(340)은 SiN으로 이루어질 수 있다.
복수의 핀형 활성 영역(FA)의 상면에 복수의 리세스 영역(RR)이 형성될 수 있다. 복수의 리세스 영역(RR)에는 복수의 소스/드레인 영역(330)이 배치될 수 있다. 게이트 라인(GL)과 소스/드레인 영역(330)은 게이트 유전막(332) 및 절연 스페이서(320)를 사이에 두고 서로 이격될 수 있다.
복수의 소스/드레인 영역(330)은 복수의 리세스 영역(RR)으로부터 에피택셜 성장된 에피택셜 반도체층으로 이루어질 수 있다. 예를 들면, 복수의 소스/드레인 영역(330)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe 층을 포함할 수 있다. 제1 소자 영역(RX1)이 NMOS 트랜지스터 영역이고, 제2 소자 영역(RX2)이 PMOS 트랜지스터 영역인 경우, 제1 소자 영역(RX1)에 있는 복수의 소스/드레인 영역(330)은 n 형 도판트로 도핑된 Si 층, 또는 n 형 도판트로 도핑된 SiC 층으로 이루어지고, 제2 소자 영역(RX2)에 있는 복수의 소스/드레인 영역(330)은 p 형 도판트로 도핑된 SiGe 층으로 이루어질 수 있다. 상기 n 형 도판트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다. 상기 p 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다.
예시적인 실시예들에서, 제1 소자 영역(RX1)에 있는 복수의 소스/드레인 영역(330)과 제2 소자 영역(RX2)에 있는 복수의 소스/드레인 영역(330)은 서로 다른 형상 및 크기를 가질 수 있다. 복수의 소스/드레인 영역(330) 각각의 형상은 도 6a에 예시된 바에 한정되지 않으며, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 다양한 형상 및 크기를 가지는 복수의 소스/드레인 영역(330)이 형성될 수 있다.
복수의 소스/드레인 영역(330) 상에는 복수의 금속 실리사이드막(372)이 배치될 수 있다. 금속 실리사이드막(372)은 도 2a를 참조하여 금속 실리사이드막(172)에 대하여 설명한 바와 같은 구성을 가질 수 있다.
복수의 소스/드레인 영역(330) 및 복수의 금속 실리사이드막(372) 위에는 절연 라이너(346) 및 게이트간 절연막(348)이 차례로 배치될 수 있다. 절연 라이너(346) 및 게이트간 절연막(348)은 하부 절연 구조물을 구성할 수 있다. 예시적인 실시예들에서, 절연 라이너(346)는 실리콘 질화물(SiN), SiCN, SiBN, SiON, SiOCN, SiBCN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 게이트간 절연막(348)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 소스/드레인 콘택(CA3)이 각각 게이트간 절연막(348) 및 절연 라이너(346)를 수직 방향(Z 방향)으로 관통하여 금속 실리사이드막(372)을 통해 소스/드레인 영역(330)에 연결되도록 구성될 수 있다. 복수의 소스/드레인 콘택(CA3)은 각각 절연 스페이서(320)를 사이에 두고 게이트 라인(GL)으로부터 제1 수평 방향(X 방향)으로 이격될 수 있다. 복수의 소스/드레인 영역(330)은 각각 금속 실리사이드막(372) 및 소스/드레인 콘택(CA3)을 통해 제1 콘택 구조물(VA3)에 연결될 수 있다.
복수의 소스/드레인 콘택(CA3)은 각각 금속 실리사이드막(372) 위에 차례로 적층된 도전성 배리어막(374) 및 콘택 플러그(376)를 포함할 수 있다. 도전성 배리어막(374)은 콘택 플러그(376)의 저면 및 측벽을 감싸며 콘택 플러그(376)의 저면 및 측벽에 접할 수 있다. 복수의 소스/드레인 콘택(CA3)과, 복수의 소스/드레인 콘택(CA3) 각각에 포함된 도전성 배리어막(374) 및 콘택 플러그(376)에 대한 보다 상세한 구성은 도 1 내지 도 2c를 참조하여 복수의 소스/드레인 콘택(CA)과, 복수의 소스/드레인 콘택(CA) 각각에 포함된 도전성 배리어막(174) 및 콘택 플러그(176)에 대하여 설명한 바와 대체로 동일하다.
복수의 소스/드레인 콘택(CA3) 각각의 상면과, 복수의 캡핑 절연 패턴(340) 각각의 상면은 중간 절연 구조물(181)로 덮일 수 있다. 캡핑 절연 패턴(340)은 게이트 라인(GL)과 중간 절연 구조물(181)과의 사이에 개재될 수 있다. 중간 절연 구조물(181)은 복수의 소스/드레인 콘택(CA3) 및 캡핑 절연 패턴(340) 위에 차례로 적층된 식각 정지막(182) 및 중간 절연막(183)을 포함할 수 있다.
도 6a에 예시한 바와 같이, 복수의 소스/드레인 콘택(CA3) 상에 복수의 제1 콘택 구조물(VA3)이 배치될 수 있다. 복수의 제1 콘택 구조물(VA3)은 각각 중간 절연 구조물(181)을 수직 방향(Z 방향)으로 관통하여 소스/드레인 콘택(CA3)에 접할 수 있다. 복수의 제1 콘택 구조물(VA3)은 중간 절연 구조물(181)의 상면의 연장선을 따라 평탄하게 연장되는 제1 상면(VAT)을 가질 수 있다. 복수의 제1 콘택 구조물(VA3)에 대한 보다 상세한 구성은 도 1, 도 2a, 및 도 2c를 참조하여 복수의 제1 콘택 구조물(VA)에 대하여 설명한 바와 같다.
복수의 제1 콘택 구조물(VA3) 각각으로부터 수평 방향으로 이격된 위치에 제2 콘택 구조물(CB3)이 배치될 수 있다. 제2 콘택 구조물(CB3)은 중간 절연 구조물(181) 및 캡핑 절연 패턴(340)을 수직 방향(Z 방향)으로 관통하여 게이트 라인(GL)에 연결될 수 있다. 제2 콘택 구조물(CB3)의 저면은 게이트 라인(GL)의 상면에 접할 수 있다. 제2 콘택 구조물(CB3)은 중간 절연 구조물(181)의 상면으로부터 기판(310)으로부터 멀어지는 방향으로 볼록한 제2 상면(CBT)을 가질 수 있다. 복수의 제2 콘택 구조물(CB3)에 대한 보다 상세한 구성은 도 1, 도 2a 내지 도 2e를 참조하여 제2 콘택 구조물(CB)에 대하여 설명한 바와 같다.
복수의 제1 콘택 구조물(VA3) 및 복수의 제2 콘택 구조물(CB3)은 각각 TiN, TaN 등과 같은 금속 질화물로 이루어지는 도전성 배리어막을 포함하지 않는다. 따라서, 복수의 제1 콘택 구조물(VA3) 및 제2 콘택 구조물(CB3)은 각각 금속 질화물로 이루어지는 도전성 배리어막을 포함하는 경우에 비해 비교적 작은 전기 저항을 가질 수 있다. 따라서, 복수의 제1 콘택 구조물(VA) 및 제2 콘택 구조물(CB) 각각의 전기적 특성이 개선될 수 있다.
복수의 제1 콘택 구조물(VA3), 복수의 제2 콘택 구조물(CB3), 및 중간 절연 구조물(181) 각각의 상부에 상부 절연 구조물(185)이 배치될 수 있다. 상부 절연 구조물(185)은 중간 절연 구조물(181) 상에 차례로 적층된 식각 정지막(186) 및 상부 절연막(187)을 포함할 수 있다. 상부 절연 구조물(185)의 저면은 중간 절연 구조물(181)의 상면에 접하는 평탄한 국부 저면과, 제2 콘택 구조물(CB3)의 제2 상면(CBT)에 대면하고 제2 상면(CBT)을 향해 오목한 국부 저면을 포함할 수 있다.
도 6a 및 도 6b에서 점선(CBX)으로 표시한 부분에서와 같이, 상부 절연 구조물(185)에 포함된 식각 정지막(186)은 제2 콘택 구조물(CB3)의 제2 상면(CBT)을 덮는 부분을 포함하고, 식각 정지막(186) 중 제2 콘택 구조물(CB3)의 제2 상면(CBT)을 덮는 부분은 제2 상면(CBT)의 볼록한 프로파일에 대응하여 볼록한 국부 상면(186T)을 포함할 수 있다.
도 6a에 예시한 바와 같이, 상부 배선층(M1)이 상부 절연 구조물(185)을 관통하여 제1 콘택 구조물(VA3)에 연결될 수 있다. 도시하지는 않았으나, 집적회로 소자(300)는 상부 절연 구조물(185)을 관통하는 복수의 상부 배선층(M1)을 더 포함하고, 복수의 상부 배선층(M1)은 각각 제1 콘택 구조물(VA3) 및 복수의 제2 콘택 구조물(CB3) 중에서 선택되는 어느 하나에 연결되도록 구성될 수 있다. 복수의 상부 배선층(M1) 중 제2 콘택 구조물(CB3)에 연결되는 상부 배선층(M1)은, 도 4를 참조하여 설명한 바와 유사하게, 제2 콘택 구조물(CB3)의 제2 상면(CBT)을 향해 오목한 국부 저면을 포함할 수 있다.
도 5에 예시한 바와 같이, 로직 셀(LC)에서, 접지선(VSS)은 복수의 소스/드레인 콘택(CA3) 중 제1 소자 영역(RX1)에 있는 소스/드레인 콘택(CA3)을 통해 제1 소자 영역(RX1)에 있는 핀형 활성 영역(FA)에 연결되고, 전원선(VDD)은 복수의 소스/드레인 콘택(CA3) 중 제2 소자 영역(RX2)에 있는 소스/드레인 콘택(CA3)을 통해 제2 소자 영역(RX2)에 있는 핀형 활성 영역(FA)에 연결될 수 있다. 접지선(VSS) 및 전원선(VDD)은 복수의 소스/드레인 콘택(CA3) 및 복수의 제2 콘택 구조물(CB3) 각각의 상면보다 더 높은 레벨에 형성될 수 있다.
도 7a 내지 도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 보다 구체적으로, 도 7a, 도 8a, 도 9a, 도 10 내지 도 17은 도 1의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다. 도 7b, 도 8b, 및 9b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다. 도 7a 내지 도 17을 참조하여 도 1과 도 2a 내지 도 2e에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 7a 내지 도 17에서, 도 1과 도 2a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 7a 및 도 7b를 참조하면, 기판(102) 상에 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층할 수 있다.
복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)은 식각 선택비가 서로 다른 반도체 재료로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 나노시트 반도체층(NS)은 Si 층으로 이루어지고, 복수의 희생 반도체층(104)은 SiGe 층으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104) 내에서 Ge 함량은 일정할 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층은 약 5 원자% 내지 약 60 원자%, 예를 들면 약 10 원자% 내지 약 40 원자%의 범위 내에서 선택되는 일정한 Ge 함량을 가질 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층 내에서의 Ge 함량은 필요에 따라 다양하게 선택될 수 있다.
도 8a 및 도 8b를 참조하면, 복수의 희생 반도체층(104), 복수의 나노시트 반도체층(NS), 및 기판(102)의 일부를 식각하여 기판(102)에 복수의 핀형 활성 영역(F1)을 정의할 수 있다. 그 후, 복수의 핀형 활성 영역(F1) 각각의 측벽을 덮는 소자분리막(112)을 형성할 수 있다. 복수의 핀형 활성 영역(F1) 각각의 핀 상면(FT) 위에는 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남아 있을 수 있다.
도 9a 및 도 9b를 참조하면, 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 복수의 더미 게이트 구조물(DGS)을 형성할 수 있다.
복수의 더미 게이트 구조물(DGS)은 각각 제2 수평 방향(Y 방향)으로 길게 연장되도록 형성될 수 있다. 복수의 더미 게이트 구조물(DGS)은 각각 산화막(D122), 더미 게이트층(D124), 및 캡핑층(D126)이 차례로 적층된 구조를 가질 수 있다. 예시적인 실시예들에서, 더미 게이트층(D124)은 폴리실리콘으로 이루어지고, 캡핑층(D126)은 실리콘 질화막으로 이루어질 수 있다.
복수의 더미 게이트 구조물(DGS) 각각의 양 측벽을 덮는 복수의 절연 스페이서(118)를 형성한 후, 복수의 더미 게이트 구조물(DGS) 및 복수의 절연 스페이서(118)를 식각 마스크로 이용하여 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS) 각각의 일부 및 핀형 활성 영역(F1)의 일부를 식각하여, 복수의 나노시트 반도체층(NS)을 복수의 나노시트 스택(NSS)으로 분할하고, 핀형 활성 영역(F1)의 상부에 복수의 리세스(R1)를 형성할 수 있다. 복수의 나노시트 스택(NSS)은 각각 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다. 복수의 리세스(R1)를 형성하기 위하여 건식 식각, 습식 식각, 또는 이들의 조합을 이용하여 식각할 수 있다.
도 10을 참조하면, 도 9a 및 도 9b의 결과물에서 복수의 리세스(R1)를 채우는 복수의 소스/드레인 영역(130)을 형성할 수 있다.
복수의 소스/드레인 영역(130)을 형성하기 위하여, 복수의 리세스(R1)의 저면에서 노출되는 핀형 활성 영역(FA)의 표면과, 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 측벽으로부터 반도체 물질을 에피택셜 성장시킬 수 있다.
도 11을 참조하면, 도 10의 결과물을 덮는 절연 라이너(142)를 형성하고, 절연 라이너(142) 위에 게이트간 절연막(144)을 형성한 후, 절연 라이너(142) 및 게이트간 절연막(144) 각각의 일부를 식각하여 복수의 캡핑층(D126)의 상면을 노출시킬 수 있다. 그 후, 복수의 캡핑층(D126)을 제거하여 더미 게이트층(D124)을 노출시키고, 게이트간 절연막(144)의 상면과 더미 게이트층(D124)의 상면이 대략 동일한 레벨로 되도록 절연 라이너(142) 및 게이트간 절연막(144)을 일부 제거할 수 있다.
도 12를 참조하면, 도 11의 결과물로부터 더미 게이트층(D124) 및 그 하부의 산화막(D122)을 제거하여 게이트 공간(GS)을 마련하고, 게이트 공간(GS)을 통해 복수의 나노시트 스택(NSS)을 노출시킬 수 있다. 그 후, 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(104)을 게이트 공간(GS)을 통해 제거하여, 게이트 공간(GS)을 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 사이의 공간과, 제1 나노시트(N1)와 핀 상면(FT)과의 사이의 공간까지 확장할 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)와 복수의 희생 반도체층(104)의 식각 선택비 차이를 이용할 수 있다.
복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여 액상 또는 기상의 에천트를 사용할 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여 CH3COOH 기반 식각액, 예를 들면 CH3COOH, HNO3, 및 HF의 혼합물로 이루어지는 식각액, 또는 CH3COOH, H2O2, 및 HF의 혼합물로 이루어지는 식각액을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 13을 참조하면, 도 12의 결과물에서 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)와 핀형 활성 영역(FA) 각각의 노출된 표면들을 덮는 게이트 유전막(152)을 형성할 수 있다. 게이트 유전막(152)을 형성하기 위하여 ALD(atomic layer deposition) 공정을 이용할 수 있다.
도 14를 참조하면, 게이트 유전막(152) 위에서 게이트 공간(GS)(도 13 참조)을 채우면서 게이트간 절연막(144)의 상면을 덮는 게이트 라인(160)과, 게이트 공간(GS)에서 게이트 라인(160) 및 게이트 유전막(152) 각각의 상면을 덮는 캡핑 절연 패턴(168)을 형성할 수 있다.
도 15를 참조하면, 도 14의 결과물에서 절연 라이너(142) 및 게이트간 절연막(144)을 포함하는 절연 구조물을 관통하여 소스/드레인 영역(130)을 노출시키는 소스/드레인 콘택홀(CAH)을 형성할 수 있다. 소스/드레인 콘택홀(CAH)을 통해 소스/드레인 영역(130)의 일부 영역을 이방성 식각 공정으로 제거하여 소스/드레인 콘택홀(CAH)이 기판(102) 측으로 더 길게 연장되도록 할 수 있다. 예시적인 실시예들에서, 소스/드레인 콘택홀(CAH)을 형성하기 위한 이방성 식각 공정은 플라즈마를 이용하여 수행될 수 있다.
소스/드레인 콘택홀(CAH)이 형성된 후, 소스/드레인 콘택홀(CAH)의 바텀 측에서 노출되는 소스/드레인 영역(130) 위에 금속 실리사이드막(172)을 형성할 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(172)을 형성하기 위하여, 소스/드레인 콘택홀(CAH)의 내벽을 컨포멀하게 덮는 금속 라이너(도시 생략)를 형성하고, 열처리하여 소스/드레인 영역(130)과 상기 금속 라이너를 구성하는 금속과의 반응을 유도하는 공정을 포함할 수 있다. 금속 실리사이드막(172)이 형성된 후, 상기 금속 라이너의 잔류 부분은 제거될 수 있다. 금속 실리사이드막(172)의 형성 공정시 소스/드레인 영역(130)의 일부가 소모될 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(172)이 티타늄 실리사이드막으로 이루어지는 경우, 상기 금속 라이너는 Ti 막으로 이루어질 수 있다. 그 후, 복수의 소스/드레인 콘택홀(CAH) 각각의 내부에 도전성 배리어막(174) 및 콘택 플러그(176)를 포함하는 소스/드레인 콘택(CA)을 형성할 수 있다.
도 16을 참조하면, 도 15의 결과물에서 소스/드레인 콘택(CA) 및 복수의 캡핑 절연 패턴(168) 각각의 상면을 덮는 식각 정지막(182) 및 중간 절연막(183)을 차례로 형성하여 중간 절연 구조물(181)을 형성할 수 있다.
도 17을 참조하면, 도 16의 결과물에서 소스/드레인 콘택(CA)에 연결되는 제1 콘택 구조물(VA)과, 게이트 라인(160)에 연결되는 제2 콘택 구조물(CB)을 형성할 수 있다.
도 18a 내지 도 18k는 도 17에 예시한 제1 콘택 구조물(VA) 및 제2 콘택 구조물(CB)을 형성하기 위한 예시적인 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 18a 내지 도 18k에는 도 16 및 도 17에서 "EX1"으로 표시한 부분에 대응하는 부분의 확대된 단면 구성이 예시되어 있다.
도 18a를 참조하면, 도 16의 결과물에서 중간 절연 구조물(181) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 중간 절연 구조물(181)을 식각하고, 이어서 캡핑 절연 패턴(168)을 식각하여, 게이트 라인(160)의 상면을 노출시키는 게이트 콘택 홀(H1)을 형성할 수 있다. 그 후, 상기 마스크 패턴을 제거할 수 있다.
도 18b를 참조하면, 도 18a의 결과물에서 게이트 콘택 홀(H1)의 내부 표면을 덮으며 중간 절연 구조물(181)의 상면을 덮는 제2 금속 라이너(192B)를 형성할 수 있다.
예시적인 실시예들에서, 제2 금속 라이너(192B)를 형성하기 위하여 텅스텐 타겟을 이용하는 PVD 공정을 수행할 수 있다. 그 결과, 텅스텐(W)으로 이루어지는 제2 금속 라이너(192B)가 얻어질 수 있다.
게이트 콘택 홀(H1)은 중간 절연 구조물(181) 및 캡핑 절연 패턴(168)을 수직 방향(Z 방향)으로 관통하는 것으로서, 비교적 큰 아스펙트 비를 가질 수 있다. 이에 따라, PVD 공정을 이용하여 제2 금속 라이너(192B)를 형성하는 동안, 게이트 콘택 홀(H1)의 내부 측벽에서 노출되는 중간 절연 구조물(181) 및 캡핑 절연 패턴(168) 각각의 표면 위에는 텅스텐의 퇴적량이 비교적 작고, 게이트 콘택 홀(H1)의 저면에서 노출되는 게이트 라인(160)의 상면 위에서는 텅스텐의 퇴적량이 비교적 클 수 있다. 그 결과, 게이트 콘택 홀(H1)의 내부에서 중간 절연 구조물(181) 및 캡핑 절연 패턴(168) 각각의 표면 위에는 제2 금속 라이너(192B)가 비교적 작은 두께로 형성되고, 수직 방향(Z 방향)을 따라 가변적인 두께를 가질 수 있다. 특히, 게이트 콘택 홀(H1)의 입구로부터 비교적 먼 위치, 예를 들면 게이트 콘택 홀(H1)의 바닥에 인접한 위치에서 캡핑 절연 패턴(168) 각각의 표면 위에 형성되는 제2 금속 라이너(192B) 부분은 다른 부분에 비해 더 작은 두께를 가지거나, 경우에 따라 연속성이 유지되지 않고 국부적으로 끊어지는 불연속 부분도 있을 수 있다. 게이트 콘택 홀(H1)의 내부에서 중간 절연 구조물(181) 및 캡핑 절연 패턴(168) 각각의 표면 위에 형성된 제2 금속 라이너(192B)는 게이트 콘택 홀(H1)의 바닥으로부터 게이트 콘택 홀(H1)의 입구에 가까워질수록 두께가 감소하는 부분과, 게이트 콘택 홀(H1)의 입구에 가까워질수록 두께가 증가하는 부분을 포함할 수 있다.
도 18c를 참조하면, 도 18b의 결과물에서 노출된 제2 금속 라이너(192B)의 표면을 컨포멀하게 덮는 핵 형성 금속층(194)을 형성할 수 있다. 예시적인 실시예들에서, 핵 형성 금속층(194)은 텅스텐(W)으로 이루어질 수 있다.
핵 형성 금속층(194)은 게이트 콘택 홀(H1)의 내부에서 제2 금속 라이너(192B)를 대체로 균일한 두께로 덮을 수 있다. 비교적 큰 아스펙트 비를 가지는 게이트 콘택 홀(H1)에서 제2 금속 라이너(192B)은 비교적 작은 두께를 가지는 부분으로 인해 열화된 스텝 커버리지를 가질 수 있으나, 핵 형성 금속층(194)은 제2 금속 라이너(192B)의 열화된 스텝 커버리지를 보완하고, 도 18d를 참조하여 설명하는 후속의 제2 금속 플러그(196B)의 형성 공정에서 핵 형성 금속층(194) 위에 형성되는 제2 금속 플러그(196B)의 충진 특성을 향상시키는 역할을 할 수 있다.
핵 형성 금속층(194)을 형성하기 위하여 텅스텐 함유 가스와 복수 종류의 환원제를 사용하는 CVD 공정을 수행할 수 있다. 예시적인 실시예들에서, 상기 텅스텐 함유 가스는 텅스텐 헥사플루오라이드(WF6)로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 복수 종류의 환원제는 수소(H2)와, 보론 함유 환원제 및 실리콘 함유 환원제 중에서 선택되는 적어도 하나를 포함할 수 있다. 상기 보론 함유 환원제는 디보란(B2H6)으로 이루어지고, 상기 실리콘 함유 환원제는 실란(SiH4)으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
핵 형성 금속층(194)이 형성된 후, 핵 형성 금속층(194)을 형성하는 동안 사용되었던 공정 가스들의 분해 산물들의 일부는 핵 형성 금속층(194)의 내부 또는 표면에 잔류할 수 있다. 예를 들면, 핵 형성 금속층(194)의 형성 공정 중에 사용되었던 텅스텐 함유 가스(예를 들면, WF6) 및 환원제(B2H6, SiH4, 또는 이들의 조합)으로부터 유래된 반응 잔류물이 이종 물질(MPT)(도 2d 및 도 2e 참조)로서 핵 형성 금속층(194)의 내부 또는 표면에 불규칙적으로 분산된 상태로 잔류할 수 있다. 이종 물질(MPT)은 보론 원자(B), 실리콘 원자(Si), 및 불소 원자(F) 중에서 선택되는 적어도 하나의 원자를 포함하는 비금속 또는 반금속 원소들로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 18d를 참조하면, 도 18e의 결과물에서 핵 형성 금속층(194) 위에 제2 금속 플러그(196B)를 형성할 수 있다. 제2 금속 플러그(196B)는 핵 형성 금속층(194) 위에서 게이트 콘택 홀(H1)을 채우기에 충분한 두께로 형성될 수 있다. 예시적인 실시예들에서, 제2 금속 플러그(196B)는 텅스텐(W)으로 이루어질 수 있다.
제2 금속 플러그(196B)를 형성하기 위하여 텅스텐 함유 가스와, 단일 종류의 환원제를 사용하는 CVD 공정을 수행할 수 있다. 예시적인 실시예들에서, 상기 텅스텐 함유 가스는 텅스텐 헥사플루오라이드(WF6)로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 환원제는 수소(H2)로 이루어질 수 있다.
게이트 콘택 홀(H1) 내에는 핵 형성 금속층(194)이 비교적 균일한 두께로 형성되어 있으므로, 게이트 콘택 홀(H1)이 비교적 큰 아스펙트 비를 가지는 경우에도 게이트 콘택 홀(H1) 내에 제2 금속 플러그(196B)가 우수한 충진 특성을 가지도록 형성될 수 있다.
예시적인 실시예들에서, 제2 금속 플러그(196B)를 CVD 공정을 이용하여 형성하는 동안, 게이트 콘택 홀(H1)의 내부에서는 핵 형성 금속층(194) 위에서 제2 금속 플러그(196B)가 점진적으로 성장하고, 제2 금속 플러그(196B) 중 게이트 콘택 홀(H1)의 측벽 위에서 핵 형성 금속층(194) 상에 성장되는 부분들이 게이트 콘택 홀(H1)의 내부 중앙 부분에서 서로 만나게 될 수 있다. 그 결과, 제2 금속 플러그(196B)가 형성된 후, 게이트 콘택 홀(H1)의 중앙 부분에서 제2 금속 플러그(196B) 내부에 수직 방향(Z 방향)으로 길게 연장되는 심(seam)이 남을 수 있다.
도 18e를 참조하면, 도 18d의 결과물에서 제2 금속 라이너(192B), 핵 형성 금속층(194), 및 제2 금속 플러그(196B) 중 중간 절연 구조물(181)의 상면을 덮는 불필요한 부분들을 CMP(chemical mechanical polishing) 공정으로 제거하여 중간 절연 구조물(181)의 상면을 노출시킬 수 있다.
도 18f를 참조하면, 도 18e의 결과물을 덮는 희생층(SL)을 형성할 수 있다. 희생층(SL)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 18g를 참조하면, 도 18f의 결과물 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 희생층(SL) 및 중간 절연 구조물(181)을 차례로 식각하여 소스/드레인 콘택(CA)의 상면을 노출시키는 비아 콘택 홀(H2)을 형성할 수 있다. 그 후, 상기 마스크 패턴을 제거할 수 있다.
도 18h를 참조하면, 도 18g의 결과물에서 비아 콘택 홀(H2)의 내부 표면을 덮으며 희생층(SL)의 상면을 덮는 제1 금속 라이너(192A)를 형성할 수 있다. 제1 금속 라이너(192A)는 텅스텐(W)으로 이루어질 수 있다.
예시적인 실시예들에서, 제1 금속 라이너(192A)를 형성하기 위하여 텅스텐 타겟을 이용하는 PVD 공정을 수행할 수 있다. 그 결과, 텅스텐(W)으로 이루어지는 제1 금속 라이너(192A)가 얻어질 수 있다.
예시적인 실시예들에서, 도 18b를 참조하여 제2 금속 라이너(192B)의 형성 공정에 대하여 설명한 바와 유사하게, PVD 공정을 이용하여 제1 금속 라이너(192A)를 형성하였을 때, 비아 콘택 홀(H2)의 내부에서 희생층(SL) 및 중간 절연 구조물(181) 각각의 표면 위에 형성된 제1 금속 라이너(192A)는 수직 방향(Z 방향)을 따라 가변적인 두께를 가질 수 있다. 비아 콘택 홀(H2)의 내부에서 희생층(SL) 및 캡핑 절연 패턴(168) 각각의 표면 위에는 제1 금속 라이너(192A)가 비교적 작은 두께로 형성되고, 소스/드레인 콘택(CA)의 상면 위에는 제1 금속 라이너(192A)가 비교적 큰 두께로 형성될 수 있다. 그러나, 비아 콘택 홀(H2)은 희생층(SL) 및 중간 절연 구조물(181)을 수직 방향(Z 방향)으로 관통하는 것으로서, 게이트 콘택 홀(H1)(도 18a 참조)보다 작은 아스펙트 비를 가질 수 있다. 이에 따라, 비아 콘택 홀(H2) 내에 형성된 제1 금속 라이너(192A)는 게이트 콘택 홀(H1) 내에 형성된 제2 금속 라이너(192B)에 비해 비아 콘택 홀(H2)의 바닥으로부터 입구까지 끊어지거나 지나치게 얇아지는 부분 없이 연속적으로 연장될 수 있으며, 게이트 콘택 홀(H1) 내에 형성된 제2 금속 라이너(192B)에 비해 양호한 스텝 커버리지를 제공할 수 있다.
도 18i를 참조하면, 도 18h의 결과물에서 제1 금속 라이너(192A) 위에 제1 금속 플러그(196A)를 형성할 수 있다. 제1 금속 플러그(196A)는 제1 금속 라이너(192A) 위에서 비아 콘택 홀(H2)을 채우기에 충분한 두께로 형성될 수 있다. 예시적인 실시예들에서, 제1 금속 플러그(196A)는 텅스텐(W)으로 이루어질 수 있다.
제1 금속 플러그(196A)를 형성하기 위하여 텅스텐 함유 가스와, 단일 종류의 환원제를 사용하는 CVD 공정을 수행할 수 있다. 예시적인 실시예들에서, 상기 텅스텐 함유 가스는 텅스텐 헥사플루오라이드(WF6)로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 환원제는 수소(H2)로 이루어질 수 있다.
예시적인 실시예들에서, 제1 금속 플러그(196A)를 CVD 공정을 이용하여 형성하는 동안, 비아 콘택 홀(H2)의 내부에서는 제1 금속 라이너(192A) 위에서 제1 금속 플러그(196A)가 점진적으로 성장하고, 제1 금속 플러그(196A) 중 비아 콘택 홀(H2)의 측벽 위에서 제1 금속 라이너(192A) 상에 성장되는 부분들이 비아 콘택 홀(H2)의 내부 중앙 부분에서 서로 만나게 될 수 있다. 그 결과, 제1 금속 플러그(196A)가 형성된 후, 비아 콘택 홀(H2)의 중앙 부분에서 제1 금속 플러그(196A) 내부에 수직 방향(Z 방향)으로 길게 연장되는 심(seam)이 남을 수 있다.
도 18j를 참조하면, 도 18i의 결과물에서 제1 금속 라이너(192A) 및 제1 금속 플러그(196A) 중 중간 절연 구조물(181)의 상면보다 높은 레벨에 있는 과량의 부분들과 희생층(SL)을 벌크(bulk) CMP 공정으로 제거할 수 있다.
상기 벌크 CMP 공정을 수행한 후 기판(102) 상에 남아 있는 연마 표면은 비교적 균일하지 않은 토폴로지를 가질 수 있으며, 상기 벌크 CMP 공정 후 수반되는 세정 공정을 거치고 난 후에는 기판(102) 상에의 연마 표면 위에 얇은 산화막(197)이 남아 있을 수 있다.
도 18k를 참조하면, 도 18j를 참조하여 설명한 벌크 CMP 공정을 거친 결과물에서 노출된 연마 표면에 대하여 버핑(buffing) 공정을 수행하여, 중간 절연 구조물(181)의 상면을 노출시키고, 제1 콘택 구조물(VA) 및 제2 콘택 구조물(CB)이 남아 있는 결과물을 얻을 수 있다.
상기 버핑 공정에서는 도 18j를 참조하여 설명한 벌크 CMP 공정 후 기판(102) 상의 연마 표면에 남아 있는 산화막(197) 및 불필요한 파편들이 제거될 수 있으며, 제1 콘택 구조물(VA), 제2 콘택 구조물(CB), 및 중간 절연 구조물(181) 각각에서 보다 균일한 토폴로지를 가지는 연마 표면이 제공될 수 있다. 상기 버핑 공정이 완료된 후, 중간 절연 구조물(181) 및 제1 콘택 구조물(VA) 각각의 상면의 수직 레벨(LV2)은 상기 벌크 CMP 공정을 거친 직후의 중간 절연 구조물(181), 제1 콘택 구조물(VA), 및 제2 콘택 구조물(CB) 각각의 상면의 수직 레벨(LV1)(도 18i 및 도 18j 참조)보다 낮아질 수 있다.
상기 버핑 공정에서는 제1 콘택 구조물(VA), 제2 콘택 구조물(CB), 및 중간 절연 구조물(181) 각각을 동시에 연마하므로 서로 상이한 물질들을 동시에 연마하는 공정이 수반될 수 있다. 따라서, 보다 균일한 토폴로지를 가지는 연마 표면을 얻기 위하여 상기 상이한 물질들의 제거율의 적절한 균형을 맞출 필요가 있다. 이를 위하여, 상기 버핑 공정에서는 제1 콘택 구조물(VA) 및 제2 콘택 구조물(CB)을 구성하는 텅스텐(W)과, 중간 절연 구조물(181)을 구성하는 산화물의 제거율이 대략 동일한 수준으로 될 수 있는 연마 조성물을 사용할 수 있다. 예를 들면, 상기 버핑 공정에서는 실리카 입자 및 알루미나 입자 중 적어도 하나를 포함하는 연마제와 물을 포함하는 연마 조성물을 사용할 수 있다. 상기 알루미나 입자는 음이온성 중합체로 표면 코팅된 것일 수 있다. 상기 음이온성 중합체는 카르복실산 모노머 유니트, 술폰산 모노머 유니트, 포스폰산 모노머 유니트, 및 이들의 조합으로부터 선택된 것일 수 있다. 그러나, 상기 버핑 공정에서 사용되는 연마 조성물이 상기 예시한 바에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
상기 버핑 공정을 수행하는 데 있어서, 제2 콘택 구조물(CB)은 제1 콘택 구조물(VA)과 달리 핵 형성 금속층(194)을 더 포함한다. 핵 형성 금속층(194)은 제2 금속 라이너(192B) 및 제2 금속 플러그(196B)에 비해 연성 물질로 이루어질 수 있다. 따라서, 상기 버핑 공정을 수행하는 동안 핵 형성 금속층(194)을 포함하는 제2 콘택 구조물(CB)과, 핵 형성 금속층(194)을 포함하지 않는 제1 콘택 구조물(VA)과의 사이에 상기 버핑 공정을 위해 사용되는 연마 조성물에 의한 제거율 차이, 상기 연마 조성물에 의한 녹음 차이 등이 발생될 수 있다. 그 결과, 상기 버핑 공정이 완료된 후, 핵 형성 금속층(194)을 포함하지 않는 제1 콘택 구조물(VA)은 중간 절연 구조물(181)의 상면의 연장선을 따라 평탄하게 연장되는 제1 상면(VAT)을 가질 수 있다. 반면, 상기 버핑 공정이 완료된 후 핵 형성 금속층(194)을 포함하는 제2 콘택 구조물(CB)은 중간 절연 구조물(181)의 상면으로부터 기판(102)으로부터 멀어지는 방향으로 볼록한 제2 상면(CBT)을 가지고, 도 2e에 예시한 바와 같이 제2 상면(CBT)에서 핵 형성 금속층(194)이 부분적으로 끊어지는 평면 형상을 가질 수 있다.
그 후, 도 2a 내지 도 2e에 예시한 바와 같이, 도 18k의 결과물 상에 식각 정지막(186) 및 상부 절연막(187)을 차례로 형성하여 상부 절연 구조물(185)을 형성하고, 상부 절연 구조물(185)을 관통하는 상부 배선층(M1)을 형성하여 집적회로 소자(100)를 제조할 수 있다.
이상, 도 7a 내지 도 18k를 참조하여 도 1과 도 2a 내지 도 2e에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명하였으나, 도 7a 내지 도 18k를 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 3 내지 도 6b에 예시한 집적회로 소자(100A, 200, 300), 및 이들로부터 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당 업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 130: 소스/드레인 영역, 160: 게이트 라인, 192A: 제1 금속 라이너, 192B: 제2 금속 라이너, 194: 핵 형성 금속층, 196A: 제1 금속 플러그, 196B: 제2 금속 플러그, CA: 소스/드레인 콘택, CB: 제2 콘택 구조물, VA: 제1 콘택 구조물.

Claims (20)

  1. 기판 상에 배치되고 각각 상기 기판 상의 제1 수직 레벨에서 수평 방향으로 연장되는 상면을 가지는 중간 절연 구조물과,
    상기 중간 절연 구조물을 수직 방향으로 관통하고 상기 중간 절연 구조물의 상면으로부터 제1 수직 길이만큼 상기 기판을 향해 연장된 제1 콘택 구조물과,
    상기 제1 콘택 구조물로부터 상기 수평 방향으로 이격된 위치에서 상기 중간 절연 구조물을 상기 수직 방향으로 관통하고 상기 중간 절연 구조물의 상기 상면으로부터 상기 제1 수직 길이보다 더 큰 제2 수직 길이만큼 상기 기판을 향해 연장된 제2 콘택 구조물을 포함하고,
    상기 제1 콘택 구조물은 상기 중간 절연 구조물의 상기 상면의 연장선을 따라 평탄하게 연장되는 제1 상면을 가지고,
    상기 제2 콘택 구조물은 상기 중간 절연 구조물의 상기 상면으로부터 상기 기판으로부터 멀어지는 방향으로 볼록한 제2 상면을 가지는 집적회로 소자.
  2. 제1항에 있어서,
    기판과 상기 제1 콘택 구조물과의 사이에 배치된 활성 영역과,
    상기 활성 영역 상에 배치된 소스/드레인 영역과,
    상기 활성 영역 위에서 상기 활성 영역에 교차하는 방향으로 연장된 게이트 라인을 더 포함하고,
    상기 제1 콘택 구조물은 상기 소스/드레인 영역에 연결되도록 구성되고,
    상기 제2 콘택 구조물은 상기 게이트 라인에 연결되도록 구성된 집적회로 소자.
  3. 제1항에 있어서,
    상기 기판상에 돌출되어 있는 핀형 활성 영역과,
    상기 핀형 활성 영역 상에 배치된 소스/드레인 영역과,
    상기 소스/드레인 영역과 상기 제1 콘택 구조물과의 사이에서 상기 수직 방향으로 연장되고, 상기 소스/드레인 영역에 연결되도록 구성된 소스/드레인 콘택과,
    상기 소스/드레인 콘택으로부터 상기 수평 방향으로 이격된 위치에 배치되고, 상기 핀형 활성 영역 위에서 상기 핀형 활성 영역에 교차하는 방향으로 연장된 게이트 라인과,
    상기 게이트 라인의 상면에 접하고, 상기 게이트 라인과 상기 중간 절연 구조물과의 사이에 개재된 캡핑 절연 패턴을 더 포함하고,
    상기 제1 콘택 구조물은 상기 소스/드레인 콘택에 접하는 제1 저면을 가지고,
    상기 제2 콘택 구조물은 상기 캡핑 절연 패턴을 상기 수직 방향으로 관통하며, 상기 게이트 라인에 접하는 제2 저면을 가지는 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 콘택 구조물은
    상기 중간 절연 구조물에 접하고 제1 금속으로 이루어지는 제1 금속 라이너와,
    상기 제1 금속 라이너로 포위되고 상기 제1 금속 라이너에 접하는 저면 및 측벽을 가지고 상기 제1 금속으로 이루어지는 제1 금속 플러그를 포함하고,
    상기 제2 콘택 구조물은
    상기 중간 절연 구조물에 접하고 상기 제1 금속 라이너의 구성 물질과 동일한 물질로 이루어지는 제2 금속 라이너와,
    상기 제2 금속 라이너로 포위되고, 적어도 일부가 상기 제2 금속 라이너로부터 이격되어 있고 상기 제1 금속 플러그의 구성 물질과 동일한 물질로 이루어지는 제2 금속 플러그와,
    상기 제2 금속 라이너와 상기 제2 금속 플러그와의 사이에 개재되고 상기 제2 금속 라이너의 구성 물질과 동일한 물질로 이루어지는 핵 형성 금속층을 포함하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 제1 콘택 구조물 및 상기 제2 콘택 구조물 각각은 상기 중간 절연 구조물에 접하고 제1 금속으로 이루어지는 금속 라이너와, 상기 제1 금속으로 이루어지고 상기 금속 라이너로 포위되는 금속 플러그를 포함하고,
    상기 제1 콘택 구조물 및 상기 제2 콘택 구조물 중 상기 제2 콘택 구조물 에만 상기 금속 라이너와 상기 금속 플러그와의 사이에 개재되고 상기 제1 금속으로 이루어지는 핵 형성 금속층을 포함하고,
    상기 핵 형성 금속층에는 보론 원자(B), 실리콘 원자(Si), 및 불소 원자(F) 중에서 선택되는 적어도 하나로 이루어지는 비금속 또는 반금속 원소들이 불규칙적으로 분산되어 있는 집적회로 소자.
  6. 제5항에 있어서,
    상기 금속 라이너는 상기 기판으로부터 상기 수직 방향을 따르는 거리가 증가함에 따라 가변적인 두께로 상기 금속 플러그의 측벽을 덮고,
    상기 제1 콘택 구조물에서는 상기 금속 라이너가 상기 수직 방향을 따라 상기 금속 플러그의 측벽 위에서 끊어짐 없이 연속적으로 연장되고,
    상기 제2 콘택 구조물에서는 상기 제2 콘택 구조물의 외부 측벽 중 상기 제2 콘택 구조물의 하측 국부 영역에서 상기 금속 라이너가 상기 수직 방향을 따라 불연속적으로 연장되는 집적회로 소자.
  7. 제5항에 있어서,
    상기 제1 콘택 구조물의 저면의 수직 레벨보다 낮은 수직 레벨에서 상기 기판과 상기 중간 절연 구조물과의 사이에 개재된 캡핑 절연 패턴을 더 포함하고,
    상기 제2 콘택 구조물은 상기 캡핑 절연 패턴으로 포위되는 하부와, 상기 중간 절연 구조물로 포위되는 상부를 포함하고,
    상기 제1 콘택 구조물에서는 상기 금속 플러그가 상기 중간 절연 구조물에 접하는 부분을 포함하지 않도록 상기 금속 라이너가 상기 수직 방향을 따라 상기 금속 플러그의 측벽 위에서 끊어짐 없이 연속적으로 연장되고,
    상기 제2 콘택 구조물에서는 상기 제2 콘택 구조물의 외부 측벽 중 상기 제2 콘택 구조물의 하측 국부 영역에서 상기 금속 라이너가 상기 수직 방향을 따라 불연속적으로 연장되고, 상기 핵 형성 금속층은 상기 하측 국부 영역에서 상기 캡핑 절연 패턴에 접하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 제1 콘택 구조물 및 상기 제2 콘택 구조물은 각각 금속 질화막을 포함하지 않는 집적회로 소자.
  9. 제1항에 있어서,
    상기 제2 콘택 구조물에서의 전기 저항은 상기 제1 콘택 구조물에서의 전기 저항보다 더 큰 집적회로 소자.
  10. 제1항에 있어서,
    상기 제2 콘택 구조물의 아스펙트 비는 상기 제1 콘택 구조물의 아스펙트 비보다 더 큰 집적회로 소자.
  11. 제1항에 있어서,
    상기 제1 콘택 구조물, 상기 제2 콘택 구조물, 및 상기 중간 절연 구조물을 덮는 상부 절연 구조물을 더 포함하고,
    상기 상부 절연 구조물은
    상기 중간 절연 구조물의 상면에 접하는 평탄한 제1 국부 저면과,
    상기 제2 콘택 구조물의 상기 제2 상면에 대면하고 상기 제2 상면을 향해 오목한 제2 국부 저면을 포함하는 집적회로 소자.
  12. 기판상에 돌출되어 있는 핀형 활성 영역과,
    상기 핀형 활성 영역 상에 배치된 소스/드레인 영역과,
    상기 핀형 활성 영역 위에서 상기 핀형 활성 영역에 교차하는 방향으로 연장된 게이트 라인과,
    상기 소스/드레인 영역을 덮는 하부 절연 구조물과,
    상기 하부 절연 구조물을 수직 방향으로 관통하고 상기 소스/드레인 영역에 연결되도록 구성된 소스/드레인 콘택과,
    상기 게이트 라인의 상면을 덮는 캡핑 절연 패턴과,
    상기 소스/드레인 콘택 및 상기 캡핑 절연 패턴 각각의 상부에 배치된 중간 절연 구조물과,
    상기 중간 절연 구조물을 상기 수직 방향으로 관통하고 상기 소스/드레인 콘택에 연결되도록 구성된 제1 콘택 구조물과,
    상기 중간 절연 구조물 및 상기 캡핑 절연 패턴을 상기 수직 방향으로 관통하고 상기 게이트 라인에 연결되도록 구성된 제2 콘택 구조물을 포함하고,
    상기 제1 콘택 구조물은 상기 중간 절연 구조물의 상면의 연장선을 따라 평탄하게 연장되는 제1 상면을 가지고,
    상기 제2 콘택 구조물은 상기 중간 절연 구조물의 상기 상면으로부터 상기 기판으로부터 멀어지는 방향으로 볼록한 제2 상면을 가지는 집적회로 소자.
  13. 제12항에 있어서,
    상기 제1 콘택 구조물은
    상기 중간 절연 구조물에 접하고 제1 금속으로 이루어지는 제1 금속 라이너와,
    상기 제1 금속 라이너로 포위되고 상기 제1 금속 라이너에 접하는 저면 및 측벽을 가지고 상기 제1 금속으로 이루어지는 제1 금속 플러그를 포함하고,
    상기 제2 콘택 구조물은
    상기 중간 절연 구조물 및 상기 캡핑 절연 패턴에 접하고 상기 제1 금속 라이너의 구성 물질과 동일한 물질로 이루어지는 제2 금속 라이너와,
    상기 제2 금속 라이너로 포위되고, 적어도 일부가 상기 제2 금속 라이너로부터 이격되어 있고 상기 제1 금속 플러그의 구성 물질과 동일한 물질로 이루어지는 제2 금속 플러그와,
    상기 제2 금속 라이너와 상기 제2 금속 플러그와의 사이에 개재되고 상기 제2 금속 라이너의 구성 물질과 동일한 물질로 이루어지는 핵 형성 금속층을 포함하고,
    상기 핵 형성 금속층에는 보론 원자(B), 실리콘 원자(Si), 및 불소 원자(F) 중에서 선택되는 적어도 하나로 이루어지는 비금속 또는 반금속 원소들이 불규칙적으로 분산되어 있는 집적회로 소자.
  14. 제13항에 있어서,
    상기 제1 금속 라이너 및 상기 제2 금속 라이너는 상기 기판으로부터 상기 수직 방향을 따르는 거리가 증가함에 따라 수평 방향의 두께가 가변적이고,
    상기 핵 형성 금속층은 상기 기판으로부터 상기 수직 방향을 따르는 거리가 증가함에 따라 상기 수평 방향의 두께가 일정한 집적회로 소자.
  15. 제12항에 있어서,
    상기 제2 콘택 구조물은
    상기 중간 절연 구조물 및 상기 캡핑 절연 패턴에 접하고 제1 금속으로 이루어지는 금속 라이너와,
    상기 금속 라이너로 포위되고, 적어도 일부가 상기 금속 라이너로부터 이격되어 있고 상기 제1 금속으로 이루어지는 금속 플러그와,
    상기 금속 라이너와 상기 금속 플러그와의 사이에 개재되고 상기 제1 금속으로 이루어지는 핵 형성 금속층을 포함하고,
    상기 제2 콘택 구조물의 상기 제2 상면에서 상기 핵 형성 금속층은 상기 금속 플러그를 불연속적으로 포위하는 평면 형상을 가지고,
    상기 제2 콘택 구조물의 상기 제2 상면은 상기 금속 라이너와 상기 금속 플러그가 상기 핵 형성 금속층을 사이에 두고 이격된 부분과, 상기 금속 라이너와 상기 금속 플러그가 접하는 부분을 포함하는 집적회로 소자.
  16. 제12항에 있어서,
    상기 제1 콘택 구조물 및 상기 제2 콘택 구조물은 각각 금속 질화막을 포함하지 않는 집적회로 소자.
  17. 제12항에 있어서,
    상기 제2 콘택 구조물에서의 전기 저항은 상기 제1 콘택 구조물에서의 전기 저항보다 더 큰 집적회로 소자.
  18. 제12항에 있어서,
    상기 제1 콘택 구조물, 상기 제2 콘택 구조물, 및 상기 중간 절연 구조물을 덮는 상부 절연 구조물을 더 포함하고,
    상기 상부 절연 구조물은
    상기 중간 절연 구조물의 상면에 접하는 평탄한 제1 국부 저면과,
    상기 제2 콘택 구조물의 상기 제2 상면에 대면하고 상기 제2 상면을 향해 오목한 제2 국부 저면을 포함하는 집적회로 소자.
  19. 제12항에 있어서,
    상기 제2 콘택 구조물의 상기 제2 상면에 접하는 상부 배선층을 더 포함하고,
    상기 상부 배선층은 상기 제2 콘택 구조물의 상기 제2 상면을 향해 오목한 국부 저면을 포함하는 집적회로 소자.
  20. 기판 상에 배치된 소스/드레인 영역과,
    상기 기판 상에 배치된 게이트 라인과,
    상기 게이트 라인의 상면을 덮는 캡핑 절연 패턴과,
    상기 소스/드레인 영역 상에서 상기 소스/드레인 영역에 연결되도록 구성된 소스/드레인 콘택과,
    상기 소스/드레인 콘택 및 상기 캡핑 절연 패턴 각각의 상부에 배치된 중간 절연 구조물과,
    상기 중간 절연 구조물을 관통하여 상기 소스/드레인 콘택에 연결된 제1 콘택 구조물과,
    상기 중간 절연 구조물 및 상기 캡핑 절연 패턴을 관통하여 상기 게이트 라인에 연결된 제2 콘택 구조물을 포함하고,
    상기 제1 콘택 구조물은 상기 중간 절연 구조물에 접하는 제1 텅스텐 라이너와, 상기 제1 텅스텐 라이너에 접하는 저면 및 측벽을 가지는 제1 텅스텐 플러그를 포함하고, 상기 중간 절연 구조물의 상면의 연장선을 따라 평탄하게 연장되는 제1 상면을 가지고,
    상기 제2 콘택 구조물은 상기 중간 절연 구조물 및 상기 캡핑 절연 패턴 각각에 접하는 제2 텅스텐 라이너와, 상기 제2 텅스텐 라이너로 포위되는 저면 및 측벽을 가지는 제2 텅스텐 플러그와, 상기 제2 텅스텐 라이너와 상기 제2 텅스텐 플러그와의 사이에 개재되고 비금속 또는 반금속 원소들이 불규칙적으로 분산되어 있는 텅스텐 핵 형성층을 포함하고, 상기 중간 절연 구조물의 상기 상면으로부터 상기 기판으로부터 멀어지는 방향으로 볼록한 제2 상면을 가지는 집적회로 소자.
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