CN118116900A - 集成电路器件 - Google Patents

集成电路器件 Download PDF

Info

Publication number
CN118116900A
CN118116900A CN202311543364.XA CN202311543364A CN118116900A CN 118116900 A CN118116900 A CN 118116900A CN 202311543364 A CN202311543364 A CN 202311543364A CN 118116900 A CN118116900 A CN 118116900A
Authority
CN
China
Prior art keywords
metal
contact
contact structure
top surface
intermediate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311543364.XA
Other languages
English (en)
Inventor
徐东熙
金洛焕
金桢益
申忠桓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN118116900A publication Critical patent/CN118116900A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种集成电路器件包括衬底上的中间绝缘结构、穿过中间绝缘结构并从中间绝缘结构的顶表面朝向衬底延伸第一垂直长度的第一接触结构、以及穿过中间绝缘结构的第二接触结构。中间绝缘结构可以具有在第一垂直水平处沿横向方向延伸的顶表面。第二接触结构可以从中间绝缘结构的顶表面朝向衬底延伸大于第一垂直长度的第二垂直长度。第一接触结构可以具有沿着中间绝缘结构的顶表面的延长线平面延伸的第一顶表面。第二接触结构可以具有可在远离衬底的方向上凸出的第二顶表面。

Description

集成电路器件
技术领域
发明构思涉及集成电路(IC)器件，更具体地，涉及包括接触结构的IC器件。
背景技术
由于电子技术的发展，IC器件的小型化已迅速进展。因此，包括在IC器件中的接触结构的平面尺寸已逐渐减小，并且接触结构的高宽比已逐渐增大。因此，有必要开发具有能够提高接触结构的电性能和可靠性的结构的IC器件。
发明内容
发明构思提供了一种集成电路(IC)器件，其具有能够改善接触结构的电性能和可靠性的结构。
根据发明构思的一实施方式，一种IC器件可以包括：衬底；在衬底上的中间绝缘结构，中间绝缘结构具有在衬底上的第一垂直水平处沿横向方向延伸的顶表面；在垂直方向上穿过中间绝缘结构的第一接触结构，第一接触结构从中间绝缘结构的顶表面朝向衬底延伸第一垂直长度；以及在横向方向上与第一接触结构间隔开的第二接触结构，第二接触结构在垂直方向上穿过中间绝缘结构，第二接触结构从中间绝缘结构的顶表面朝向衬底延伸第二垂直长度。第二垂直长度可以大于第一垂直长度。第一接触结构可以具有沿着中间绝缘结构的顶表面的延长线平面延伸的第一顶表面。第二接触结构可以具有第二顶表面。第二顶表面可以在远离衬底的方向上从中间绝缘结构的顶表面凸出。
根据发明构思的一实施方式，一种IC器件可以包括：衬底，包括从衬底突出的鳍型有源区；在鳍型有源区上的源极/漏极区；在鳍型有源区上的栅极线，栅极线在与鳍型有源区交叉的方向上延伸；覆盖源极/漏极区的下绝缘结构；在垂直方向上穿过下绝缘结构的源极/漏极接触，源极/漏极接触连接到源极/漏极区；覆盖栅极线的顶表面的覆盖绝缘图案；在源极/漏极接触和覆盖绝缘图案上的中间绝缘结构；在垂直方向上穿过中间绝缘结构的第一接触结构，第一接触结构连接到源极/漏极接触；以及在垂直方向上穿过中间绝缘结构和覆盖绝缘图案的第二接触结构，第二接触结构连接到栅极线。第一接触结构可以具有在中间绝缘结构的顶表面的延长线上平面延伸的第一顶表面。第二接触结构可以具有第二顶表面。第二顶表面可以在远离衬底的方向上从中间绝缘结构的顶表面凸出。
根据发明构思的一实施方式，一种IC器件可以包括：衬底；在衬底上的源极/漏极区；在衬底上的栅极线；覆盖栅极线的顶表面的覆盖绝缘图案；连接到源极/漏极区的源极/漏极接触；在源极/漏极接触和覆盖绝缘图案上的中间绝缘结构；穿过中间绝缘结构的第一接触结构，第一接触结构连接到源极/漏极接触；以及穿过中间绝缘结构和覆盖绝缘图案的第二接触结构，第二接触结构连接到栅极线。第一接触结构可以包括与中间绝缘结构接触的第一钨衬垫以及具有与第一钨衬垫接触的底表面和侧壁的第一钨插塞。第一接触结构可以具有沿着中间绝缘结构的顶表面的延长线平面延伸的第一顶表面。第二接触结构可以包括与中间绝缘结构和覆盖绝缘图案接触的第二钨衬垫、具有被第二钨衬垫围绕的底表面和侧壁的第二钨插塞、以及在第二钨衬垫和第二钨插塞之间的钨成核层。第二接触结构可以具有第二顶表面。第二顶表面可以在远离衬底的方向上从中间绝缘结构的顶表面凸出，非金属或半金属元素可以不规则地分散在钨成核层中。
附图说明
从以下结合附图的详细描述将更清楚地理解发明构思的实施方式，附图中：
图1是根据实施方式的集成电路(IC)器件的平面布局图；
图2A是沿着图1的线X1-X1'截取的截面图；
图2B是沿着图1的线Y1-Y1'截取的截面图。图2C是图2A的部分“EX1”的放大截面图；
图2D是图2B的部分“EX2”的放大截面图。图2E是包括在IC器件中的第二接触结构的顶表面的平面图；
图3是根据实施方式的IC器件的截面图；
图4是根据实施方式的IC器件的截面图；
图5是根据实施方式的IC器件的平面布局图。
图6A是与沿着图5的线X3-X3'截取的截面对应的一些部件的截面图；
图6B是与沿着图5的线Y3-Y3'截取的截面对应的一些部件的截面图；
图7A至图17是根据实施方式的制造IC器件的方法的工艺顺序的截面图，其中图7A、图8A、图9A和图10至图17是根据工序顺序与沿着图1的线X1-X1'截取的截面对应的部分的示例剖面结构的截面图，图7B、图8B和图9B是根据工艺顺序与沿着图1的线Y1-Y1'截取的截面对应的部分的示例剖面结构的截面图；以及
图18A至图18K是根据实施方式的制造IC器件的方法的截面图，其示出了根据工艺顺序形成包括在IC器件中的第一接触结构和第二接触结构的示例工艺。
具体实施方式
在下文中，将参照附图详细描述实施方式。附图中相同的附图标记用于表示相同的元件，并且省略其重复的描述。
诸如“……中的至少一个”的表述当在元素列表之后时修饰整个元素列表，而不修饰列表的个别元素。例如，“A、B和C中的至少一个”和类似的语言(例如，“选自由A、B和C构成的组的至少一个”)可以被解释为仅A，仅B，仅C，或者A、B和C中的两个或更多个的任意组合，诸如例如ABC、AB、BC和AC。
图1是根据实施方式的集成电路(IC)器件100的平面布局图。图2A是沿着图1的线X1-X1'截取的截面图。图2B是沿着图1的线Y1-Y1'截取的截面图。图2C是图2A的部分“EX1”的放大截面图。图2D是图2B的部分“EX2”的放大截面图。图2E是包括在IC器件100中的第二接触结构CB的顶表面的平面图。
参照图1和图2A至图2E描述了包括具有环绕栅极结构的场效应晶体管(FET)的IC器件100，该环绕栅极结构包括纳米线或纳米片类型的有源区和围绕有源区的栅极。
参照图1和图2A至图2E，IC器件100可以包括多个鳍型有源区F1和多个纳米片堆叠NSS。多个鳍型有源区F1可以突出高过衬底102并在第一横向方向(X方向)上延伸较长。多个纳米片堆叠NSS可以在垂直方向(Z方向)上在多个鳍型有源区F1之上并与多个鳍型有源区F1分开，并且分别面对多个鳍型有源区F1的鳍顶表面FT。如这里所使用的，术语“纳米片”是指具有基本上垂直于电流流动方向的截面的导电结构。纳米片可以被解释为包括纳米线。
限定多个鳍型有源区F1的沟槽T1可以形成在衬底102中。沟槽T1可以由器件隔离膜112填充。衬底102可以包括半导体，诸如硅(Si)或锗(Ge)，或者包括化合物半导体，诸如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、砷化铟镓(InGaAs)或磷化铟(InP)。如这里所使用的，术语“SiGe”、“SiC”、“GaAs”、“InAs”、“InGaAs”和“InP”中的每个是指包括其中所包括的元素的材料，而不是指表示化学计量关系的化学式。衬底102可以包括导电区域，例如掺杂阱或掺杂结构。器件隔离膜112可以包括氧化物膜、氮化物膜或其组合。
多条栅极线160可以在多个鳍型有源区F1上。多条栅极线160中的每条可以在与第一横向方向(X方向)交叉的第二横向方向(Y方向)上延伸较长。
多个纳米片堆叠NSS可以在多个鳍型有源区F1与多条栅极线160交叉的区域中分别在多个鳍型有源区F1的鳍顶表面FT上。多个纳米片堆叠NSS中的每个可以包括至少一个纳米片，所述至少一个纳米片在垂直方向(Z方向)上与鳍型有源区F1的鳍顶表面FT分开并面对鳍型有源区F1的鳍顶表面FT。
如图2A和图2B所示，多个纳米片堆叠NSS中的每个可以包括在鳍型有源区F1上沿垂直方向(Z方向)彼此重叠的第一纳米片N1、第二纳米片N2和第三纳米片N3。第一纳米片N1、第二纳米片N2和第三纳米片N3可以在距鳍型有源区F1的鳍顶表面FT不同的垂直距离(Z方向距离)处。多条栅极线160中的每条可以围绕在垂直方向(Z方向)上重叠并被包括在纳米片堆叠NSS中的第一至第三纳米片N1、N2和N3。
尽管图1和图2A示出了纳米片堆叠NSS具有基本上矩形的平面形状的情况，但发明构思的实施方式不限于此。纳米片堆叠NSS可以根据鳍型有源区F1和栅极线160中的每个的平面形状而具有其它平面形状。
包括在纳米片堆叠NSS中的第一至第三纳米片N1、N2和N3中的每个可以用作沟道区。在实施方式中，第一至第三纳米片N1、N2和N3可以在垂直方向(Z方向)上具有基本相同的厚度。在其它实施方式中，第一至第三纳米片N1、N2和N3中的至少一些可以在垂直方向(Z方向)上具有不同的厚度。
如图2A所示，包括在一个纳米片堆叠NSS中的第一至第三纳米片N1、N2和N3可以在第一横向方向(X方向)上具有相同的尺寸或相似的尺寸。在其它实施方式中，与图2A所示不同，包括在一个纳米片堆叠NSS中的第一至第三纳米片N1、N2和N3中的至少一些可以在第一横向方向(X方向)上具有不同的尺寸。
如图2A和图2B所示，多条栅极线160中的每条可以包括主栅极部分160M和多个子栅极部分160S。主栅极部分160M可以覆盖纳米片堆叠NSS的顶表面并在第二横向方向(Y方向)上延伸较长。多个子栅极部分160S可以一体地连接到主栅极部分160M并分别布置在第一至第三纳米片N1、N2和N3之间以及在第一纳米片N1和鳍型有源区F1之间。在垂直方向(Z方向)上，多个子栅极部分160S中的每个的厚度可以小于主栅极部分160M的厚度。
如图2A所示，多个凹陷R1可以形成在鳍型有源区F1中。多个凹陷R1中的每个的最下表面可以在比鳍型有源区F1的鳍顶表面FT低的垂直水平处。如这里所使用的，术语“垂直水平”是指在垂直方向(Z方向或-Z方向)上距衬底102的主表面102M的距离。
如图2A所示，多个源极/漏极区130可以分别在多个凹陷R1内部。多个源极/漏极区130中的每个可以与选自多条栅极线160的至少一条栅极线160相邻。多个源极/漏极区130中的每个可以具有面对包括在与其相邻的纳米片堆叠NSS中的第一至第三纳米片N1、N2和N3的表面。多个源极/漏极区130中的每个可以与包括在与其相邻的纳米片堆叠NSS中的第一至第三纳米片N1、N2和N3接触。
每条栅极线160可以包括金属、金属氮化物、金属碳化物或其组合。金属可以选自钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)。金属氮化物可以选自钛氮化物(TiN)和钽氮化物(TaN)。金属碳化物可以包括钛铝碳化物(TiAlC)。然而，多条栅极线160的构成材料不限于此。多条栅极线160中的每条可以进一步包括间隙填充金属膜。间隙填充金属膜可以包括钨(W)膜或铝(Al)膜。在实施方式中，多条栅极线160中的每条可以包括TiN膜、TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构、或者TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构，但不限于此。
栅极电介质膜152可以在纳米片堆叠NSS和栅极线160之间。在实施方式中，栅极电介质膜152可以具有界面电介质膜和高k电介质膜的堆叠结构。界面电介质膜可以包括具有约9或更小的介电常数的低k电介质材料膜(例如，硅氧化物膜、硅氮氧化物膜或其组合)。在实施方式中，可以省略界面电介质膜。高k电介质膜可以包括具有比硅氧化物膜高的介电常数的材料。例如，高k电介质膜可以具有约10至约25的介电常数。高k电介质膜可以包括铪氧化物，但不限于此。
如图2A和图2B所示，栅极电介质膜152和栅极线160中的每个的顶表面可以被覆盖绝缘图案168覆盖。覆盖绝缘图案168可以与栅极电介质膜152和栅极线160中的每个的顶表面接触。覆盖绝缘图案168可以包括硅氮化物膜。
栅极线160和覆盖绝缘图案168中的每个的两个侧壁可以被绝缘间隔物118覆盖。绝缘间隔物118可以覆盖多个纳米片堆叠NSS的顶表面上的主栅极部分160M的两个侧壁。绝缘间隔物118可以与栅极线160分开且栅极电介质膜152在它们之间。绝缘间隔物118可以包括硅氮化物、硅氧化物、硅氮碳化物(SiCN)、硅硼氮化物(SiBN)、硅氮氧化物(SiON)、硅氧碳氮化物(SiOCN)、硅硼碳氮化物(SiBCN)、硅氧碳化物(SiOC)或其组合。如这里所使用的，术语“SiCN”、“SiBN”、“SiON”、“SiOCN”、“SiBCN”和“SiOC”中的每个是指包括其中所包括的元素的材料，而不是指表示化学计量关系的化学式。
多个绝缘间隔物118和多个源极/漏极区130可以被衬底102上的绝缘衬垫142覆盖。绝缘衬垫142可以包括硅氮化物(SiN)、硅氧化物(SiO)、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC或其组合。在实施方式中，可以省略绝缘衬垫142。栅极间电介质膜144可以在绝缘衬垫142上。栅极间电介质膜144可以包括硅氮化物膜、硅氧化物膜、SiON膜、SiOCN膜或其组合。当省略绝缘衬垫142时，栅极间电介质膜144可以与多个源极/漏极区130接触。如这里所使用的，绝缘衬垫142和栅极间电介质膜144可以构成覆盖多个源极/漏极区130的下绝缘结构。
多个子栅极部分160S中的每个的两个侧壁可以与源极/漏极区130分开且栅极电介质膜152在它们之间。栅极电介质膜152可以在栅极线160中包括的子栅极部分160S与第一至第三纳米片N1、N2和N3中的每个之间以及在栅极线160中包括的子栅极部分160S与源极/漏极区130之间。
多个纳米片堆叠NSS可以在多个鳍型有源区F1与多条栅极线160交叉的区域中分别在多个鳍型有源区F1的鳍顶表面FT上。多个纳米片堆叠NSS中的每个可以与鳍型有源区F1分开并面对鳍型有源区F1的鳍顶表面FT。在衬底102上，多个纳米片晶体管可以形成在多个鳍型有源区F1与多条栅极线160交叉的部分中。
尽管图1和图2A示出了纳米片堆叠NSS具有基本上矩形的平面形状的情况，但发明构思的实施方式不限于此。纳米片堆叠NSS可以根据鳍型有源区F1和栅极线160中的每个的平面形状而具有其它平面形状。本实施方式属于多个纳米片堆叠NSS和多条栅极线160形成在一个鳍型有源区F1上并且多个纳米片堆叠NSS在一个鳍型有源区F1上沿第一横向方向(X方向)排成一排的配置。然而，根据发明构思的实施方式，一个鳍型有源区F1上的纳米片堆叠NSS的数量不受具体限制。例如，一个纳米片堆叠NSS可以形成在一个鳍型有源区F1上。本实施方式示出了多个纳米片堆叠NSS中的每个包括三个纳米片的示例，但发明构思的实施方式不限于此。例如，纳米片堆叠NSS可以包括至少一个纳米片，并且包括在纳米片堆叠NSS中的纳米片的数量不受具体限制。
包括在纳米片堆叠NSS中的第一至第三纳米片N1、N2和N3中的每个可以用作沟道区。在实施方式中，包括在纳米片堆叠NSS中的第一至第三纳米片N1、N2和N3中的每个可以包括Si层、SiGe层或其组合。
金属硅化物膜172可以在多个源极/漏极区130中的每个的顶表面上。金属硅化物膜172可以包括金属，该金属包括钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)。例如，金属硅化物膜172可以包括钛硅化物，但不限于此。
绝缘衬垫142和栅极间电介质膜144可以依次布置在多个源极/漏极区130和多个金属硅化物膜172上。绝缘衬垫142和栅极间电介质膜144可以构成下绝缘结构。在其它实施方式中，绝缘衬垫142可以包括硅氮化物(SiN)、SiCN、SiBN、SiON、SiOCN、SiBCN或其组合，但不限于此。栅极间电介质膜144可以包括硅氧化物膜，但不限于此。
多个源极/漏极接触CA可以在多个源极/漏极区130上。多个源极/漏极接触CA中的每个可以在垂直方向(Z方向)上穿过栅极间电介质膜144和绝缘衬垫142，并与金属硅化物膜172接触。多个源极/漏极接触CA中的每个可以通过金属硅化物膜172可电连接到源极/漏极区130。多个源极/漏极接触CA中的每个可以在第一横向(X方向)上与主栅极部分160M分开且绝缘间隔物118在它们之间。
多个源极/漏极接触CA中的每个可以包括依次堆叠在金属硅化物膜172上的导电阻挡膜174和接触插塞176。导电阻挡膜174可以围绕并接触接触插塞176的底表面和侧壁。在实施方式中，导电阻挡膜174可以包括金属或金属氮化物。例如，导电阻挡膜174可以包括钛(Ti)、钽(Ta)、钨(W)、钛氮化物(TiN)、钽(TaN)、钨氮化物(WN)、钨碳氮化物(WCN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钨硅氮化物(WSiN)或其组合，但不限于此。接触插塞176可以包括选自钼(Mo)、铜(Cu)、钨(W)、钴(Co)、钌(Ru)、锰(Mn)、钛(Ti)、钽(Ta)、铝(Al)及其组合的金属。
多个源极/漏极接触CA可以穿过栅极间电介质膜144和绝缘衬垫142并在垂直方向(Z方向)上延伸较长。导电阻挡膜174可以在金属硅化物膜172和接触插塞176之间。导电阻挡膜174可以具有与金属硅化物膜172接触的表面和与接触插塞176接触的表面。
如图2A至图2C所示，多个源极/漏极接触CA和多个覆盖绝缘图案168中的每个的顶表面可以被中间绝缘结构181覆盖。覆盖绝缘图案168可以在栅极线160和中间绝缘结构181之间。中间绝缘结构181可以具有在衬底102上的第一垂直水平LVA处沿横向方向延伸的顶表面。
中间绝缘结构181可以包括依次堆叠在多个源极/漏极接触CA和覆盖绝缘图案168上的蚀刻停止膜182和中间绝缘膜183。蚀刻停止膜182可以包括硅碳化物(SiC)、硅氮化物(SiN)、掺氮的硅碳化物(SiC:N)、硅碳氧化物(SiOC)、铝氮化物(AlN)、铝氮氧化物(AlON)、铝氧化物(AlO)、铝碳氧化物(AlOC))或其组合。中间绝缘膜183可以包括氧化物膜、氮化物膜、具有约2.2至约2.4的超低介电常数K的超低k(ULK)膜、或其组合。例如，中间绝缘膜183可以包括原硅酸四乙酯(TEOS)膜、高密度等离子体(HDP)膜、硼磷硅酸盐玻璃(BPSG)膜、可流动化学气相沉积(FCVD)氧化物膜、硅氮氧化物(SiON)膜、硅氮化物(SiN)膜、硅碳氧化物(SiOC)膜、SiCOH膜或其组合，但不限于此。
如图1、图2A和图2C所示，多个第一接触结构VA可以在多个源极/漏极接触CA上。多个第一接触结构VA中的每个可以在垂直方向(Z方向)上穿过中间绝缘结构181并与源极/漏极接触CA接触。多个第一接触结构VA中的每个可以在垂直方向(Z方向)上从中间绝缘结构181的顶表面朝向衬底102延伸第一垂直长度HA。多个源极/漏极区130中的每个可以通过金属硅化物膜172和源极/漏极接触CA电连接到第一接触结构VA。多个第一接触结构VA中的每个的底表面可以与源极/漏极接触CA的顶表面接触。多个第一接触结构VA中的每个可以具有第一顶表面VAT，第一顶表面VAT沿着中间绝缘结构181的顶表面的延长线平面延伸。
在其它实施方式中，多个第一接触结构VA中的每个可以包括依次堆叠在源极/漏极接触CA上的第一金属衬垫192A和第一金属插塞196A。第一金属衬垫192A的外侧壁可以与包括在中间绝缘结构181中的蚀刻停止膜182和中间绝缘膜183中的每个接触。第一金属衬垫192A可以包括单一金属。例如，第一金属衬垫192A可以包括钨(W)。第一金属插塞196A可以具有被第一金属衬垫192A围绕的底表面和侧壁。第一金属插塞196A的底表面和侧壁可以与第一金属衬垫192A接触。第一金属插塞196A可以包括单一金属。例如，第一金属插塞196A可以包括钨(W)。多个第一接触结构VA中的每个可以不包括金属氮化物膜。
在多个第一接触结构VA的每个中，第一金属衬垫192A可以覆盖第一金属插塞196A的侧壁至一厚度，该厚度随着在垂直方向(Z方向)上距衬底102的距离增加而可变。第一金属衬垫192A可以在第一金属插塞196A的侧壁上沿垂直方向(Z方向)连续延伸而不被切断。因此，在多个第一接触结构VA的每个中，第一金属插塞196A可以与中间绝缘结构181分开且第一金属衬垫192A在它们之间。在多个第一接触结构VA的每个中，第一金属插塞196A可以不包括与中间绝缘结构181接触的部分。
第一金属衬垫192A在横向方向(例如，X方向或Y方向)上的厚度可以随着在垂直方向(Z方向)上距衬底102的距离增加而变化。如图2A和图2C所示，第一金属衬垫192A的覆盖第一金属插塞196A的底表面的部分可以具有比第一金属衬垫192A的覆盖第一金属插塞196A的侧壁的部分大的厚度。第一金属衬垫192A的覆盖第一金属插塞196A的侧壁的部分可以包括其厚度随着在垂直方向(Z方向)上距衬底102的距离增加而减小的部分、以及其厚度随着在垂直方向(Z方向)上距衬底102的距离增加而增大的部分。如这里所使用的，第一金属衬垫192A可以被称为金属衬垫，并且第一金属插塞196A可以被称为金属插塞。
第二接触结构CB可以在横向方向上与多个第一接触结构VA中的每个分开。第二接触结构CB可以在垂直方向(Z方向)上穿过中间绝缘结构181和覆盖绝缘图案168，并连接到栅极线160。覆盖绝缘图案168可以在比多个第一接触结构VA中的每个的底表面的垂直水平低的垂直水平处在衬底102和中间绝缘结构181之间。第二接触结构CB的底表面可以与栅极线160的顶表面接触。第二接触结构CB可以在垂直方向(Z方向)上从中间绝缘结构181的顶表面朝向衬底102延伸大于第一垂直长度HA的垂直长度。
第二接触结构CB可以具有在远离衬底102的方向上从中间绝缘结构181的顶表面凸出的第二顶表面CBT。在第二接触结构CB的第二顶表面CBT中，距衬底102最远的最上表面可以在比第一垂直水平LVA距衬底102更远的第二垂直水平LVB处。第二接触结构CB的第二垂直长度HB可以大于多个第一接触结构VA中的每个的第一垂直长度HA。
在其它实施方式中，第二接触结构CB可以包括依次堆叠在栅极线160上的第二金属衬垫192B、成核金属层194和第二金属插塞196B。第二接触结构CB可以包括被覆盖绝缘图案168围绕的下部和被中间绝缘结构181围绕的上部。在第二接触结构CB的下部中，第二金属衬垫192B的外侧壁可以与覆盖绝缘图案168接触。在第二接触结构CB的上部中，第二金属衬垫192B的外侧壁可以与包括在中间绝缘结构181中的蚀刻停止膜182和中间绝缘膜183中的每个接触。
第二金属衬垫192B可以包括单一金属。例如，第二金属衬垫192B可以包括与第一金属衬垫192A相同的材料。在其它实施方式中，第二金属衬垫192B可以包括钨(W)。
成核金属层194可以在第二金属衬垫192B和第二金属插塞196B之间，并包括与第二金属衬垫192B的构成材料相同的材料。成核金属层194可以仅在第一接触结构VA和第二接触结构CB中的第二接触结构CB中。在其它实施方式中，成核金属层194可以包括钨(W)。包括非金属或半金属元素的异质材料MPT可以不规则地分散在成核金属层194的表面和内部的至少一个区域中。包括在异质材料MPT中的非金属或半金属元素可以包括选自硼(B)原子、硅(Si)原子和氟(F)原子的至少一种原子，但不限于此。
第二金属插塞196B可以具有被第二金属衬垫192B围绕的底表面和侧壁。第二金属插塞196B可以与第二金属衬垫192B分开且成核金属层194在它们之间。第二金属插塞196B可以包括与包括在多个第一接触结构VA的每个中的第一金属插塞196A的构成材料相同的材料。第二金属插塞196B可以包括单一金属。在其它实施方式中，第二金属插塞196B可以包括钨(W)。第二接触结构CB可以不包括金属氮化物膜。
在其它实施方式中，第二金属衬垫192B可以在成核金属层194的外侧壁上沿垂直方向(Z方向)连续延伸而不被切断。因此，在第二接触结构CB中，成核金属层194可以与中间绝缘结构181和覆盖绝缘图案168分开且第二金属衬垫192B在它们之间。在第二接触结构CB中，成核金属层194可以不包括与中间绝缘结构181接触的部分和与覆盖绝缘图案168接触的部分。
在第二接触结构CB中，第二金属衬垫192B在横向方向(例如，X方向或Y方向)上的厚度可以随着在垂直方向(Z方向)上距衬底102的距离增加而变化。第二金属衬垫192B可以覆盖第二金属插塞196B的侧壁至一可变厚度且成核金属层194在它们之间。
如图2A至图2D所示，第二金属衬垫192B的覆盖第二金属插塞196B的底表面的部分可以具有比第二金属衬垫192B的覆盖第二金属插塞196B的侧壁的部分大的厚度。第二金属衬垫192B的覆盖第二金属插塞196B的侧壁的部分可以包括其厚度随着在垂直方向(Z方向)上距衬底102的距离增加而减小的部分(例如，图2D中的其厚度从厚度W1减小到厚度W2的部分)、以及其厚度随着在垂直方向(Z方向)上距衬底102的距离增加而增大的部分(例如，图2D中的其厚度从厚度W2增大到厚度W3的部分)。如这里所使用的，第二金属衬垫192B可以被称为金属衬垫，并且第二金属插塞196B可以被称为金属插塞。
在第二接触结构CB中，随着在垂直方向(Z方向)上距衬底102的距离增加，成核金属层194在横向方向上的厚度可以基本上恒定。在具有相对高的高宽比(或者垂直长度与水平宽度的比率)的第二接触结构CB中，成核金属层194可以补充第二金属衬垫192B的台阶覆盖，该台阶覆盖由于第二金属衬垫192B的具有相对小的厚度的部分而劣化。此外，成核金属层194可以改善形成在成核金属层194上的第二金属插塞196B的间隙填充特性。
在第二接触结构CB中，由于第二金属衬垫192B、成核金属层194和第二金属插塞196B是通过使用彼此不同的沉积工艺获得的所得结构这一事实，成核金属层194可以包括比第二金属衬垫192B和第二金属插塞196B软的材料。例如，可以通过使用钨靶执行物理气相沉积(PVD)来形成第二金属衬垫192B，并且可以通过使用含钨气体和还原剂执行化学气相沉积(CVD)工艺来形成成核金属层194和第二金属插塞196B中的每个。然而，可以通过使用包括氢气(H2)以及选自含硼还原剂和含硅还原剂的至少一种的多种类型的还原剂作为还原剂来形成成核金属层194，并且可以通过使用仅包括氢气(H2)的单一类型的还原剂作为还原剂来形成第二金属插塞196B。这里，含钨气体可以包括六氟化钨(WF6)，含硼还原剂可以包括乙硼烷(B2H6)，含硅还原剂可以包括硅烷(SiH4)，但不限于此。
如图2E所示，在第二接触结构CB的第二顶表面CBT中，成核金属层194可以在切割区域194C中具有部分切割的平面形状。因此，在第二接触结构CB的第二顶表面CBT中，成核金属层194可以具有不连续地围绕第二金属插塞196B的平面形状。第二接触结构CB的第二顶表面CBT可以包括第二金属衬垫192B与第二金属插塞196B分开且成核金属层194在它们之间的部分、以及第二金属衬垫192B与第二金属插塞196B接触的部分。
第二接触结构CB的高宽比可以高于多个第一接触结构VA中的每个的高宽比。在其它实施方式中，多个第一接触结构VA中的每个的高宽比可以在约3.5至约10的范围内选择，例如，约4至约6，并且多个第一接触结构VA中的每个的高宽比可以在约1至约5的范围内选择，例如，约2至约3.5，但不限于此。
如上所述，多个第一接触结构VA和第二接触结构CB中的每个可以不包括包含诸如TiN和TaN的金属氮化物的导电阻挡膜。因此，与包括包含金属氮化物的导电阻挡膜的情况相比，多个第一接触结构VA和第二接触结构CB中的每个可以具有相对低的电阻。例如，与包括包含金属氮化物的导电阻挡膜的情况相比，多个第一接触结构VA和第二接触结构CB中的每个可以具有减小至少60％的电阻。因此，可以改善多个第一接触结构VA和第二接触结构CB中的每个的电性能。
在其它实施方式中，由于包括不规则地分散在第二接触结构CB中包括的成核金属层194的表面和/或内部的非金属或半金属元素的异质材料MPT，第二接触结构CB的电阻可以高于多个第一接触结构VA中的每个的电阻。不规则地分散在成核金属层194的表面上和/或内部的异质材料MPT可以是源自形成成核金属层194的工艺期间使用的含钨气体(例如，WF6)和还原剂(例如，B2H6、SiH4或其组合)的反应残留物。不规则地分散在成核金属层194的表面和/或内部的异质材料MPT的含量可以在不会不利地影响第二接触结构CB的电性能的可接受范围内。因此，可以不引起由于包括在第二接触结构CB中的异质材料MPT导致的IC器件100的劣化。
如图2A至图2C所示，上绝缘结构185可以在多个第一接触结构VA、第二接触结构CB和中间绝缘结构181中的每个上。上绝缘结构185可以包括依次堆叠在中间绝缘结构181上的蚀刻停止膜186和上绝缘膜187。蚀刻停止膜186和上绝缘膜187的细节可以基本上类似于在中间绝缘结构181中的蚀刻停止膜182和中间绝缘膜183的细节。
上绝缘结构185的底表面可以包括与中间绝缘结构181的顶表面接触的平坦的局部底表面、以及面对第二接触结构CB的第二顶表面CBT并朝向第二顶表面CBT凹入的凹的局部底表面。如这里所使用的，在上绝缘结构185的底表面中，与中间绝缘结构181的顶表面接触的平坦的局部底表面可以被称为第一局部底表面，并且面对第二接触结构CB的第二顶表面CBT的凹的局部底表面可以被称为第二局部底表面。
如在图2A至图2C中的虚线CBX所指示的部分中，包括在上绝缘结构185中的蚀刻停止膜186可以包括覆盖第二接触结构CB的第二顶表面CBT的部分。蚀刻停止膜186的覆盖第二接触结构CB的第二顶表面CBT的部分可以包括与第二顶表面CBT的凸轮廓对应的凸的局部顶表面186T。
如图2A所示，上布线层M1可以穿过上绝缘结构185并连接到第一接触结构VA。尽管在本实施方式中示出了一个上布线层M1，但是IC器件100可以包括穿过上绝缘结构185的多个上布线层M1。多个上布线层M1中的每个可以连接到多个第一接触结构VA和第二接触结构CB中的所选择的一个。上布线层M1可以包括Mo、Co、Cu、W、Ru、Mn、Ti、Ta、Al、其组合或其合金，但不限于此。
图3是根据实施方式的IC器件100A的截面图。图3示出了与图2B的“EX2”部分对应的部分的放大截面配置。在图3中，相同的附图标记用于表示与图1至2E中相同的元件，并且省略其详细描述。
参照图3，IC器件100A可以具有与参照图1和图2E描述的IC器件100基本相同的配置。然而，IC器件100A可以包括第二接触结构CBA来代替第二接触结构CB。
IC器件100A的第二接触结构CBA可以具有与参照图1和图2E描述的第二接触结构CB基本相同的配置。然而，第二接触结构CBA可以包括沿垂直方向(Z方向)不连续地延伸的第二金属衬垫192BA来代替第二金属衬垫192B。第二接触结构CBA可以包括切割区域W0，其中第二金属衬垫192BA的一部分在第二接触结构CBA的外侧壁中的与覆盖绝缘图案168接触的第二接触结构CBA的下局部区域中被切割。因为第二金属衬垫192BA在切割区域W0中被部分地切割，所以第二金属衬垫192BA可以具有在垂直方向(Z方向)上不连续地延伸的形状。第二金属衬垫192BA可以包括其厚度在远离切割区域W0的方向上增大的部分。成核金属层194可以在第二接触结构CBA的包括切割区域W0的下局部区域中与覆盖绝缘图案168接触。
在IC器件100A的第二接触结构CBA中，成核金属层194在横向方向上的厚度可以在垂直方向(Z方向)上基本上恒定。在具有相对高的高宽比的第二接触结构CBA中，尽管第二金属衬垫192BA由于切割区域W0中的部分切割部分和具有相对小的厚度的部分而具有劣化的台阶覆盖，但是成核金属层194可以补充第二金属衬垫192BA的劣化的台阶覆盖。此外，成核金属层194可以改善形成在成核金属层194上的第二金属插塞196B的间隙填充特性。
图4是根据实施方式的IC器件200的截面图。图4示出了IC器件200中的与沿着图1的线X1-X1'截取的截面对应的部分的截面构造。在图4中，相同的附图标记用于表示与图1至图2E中相同的元件，并且省略其详细描述。
参照图4，IC器件200可以具有与参照图1和图2E描述的IC器件100基本相同的配置。然而，IC器件200可以包括多个第二接触结构CB和穿过上绝缘结构185的多个上布线层M1，每个第二接触结构CB连接到栅极线160。
多个上布线层M1可以包括与第二接触结构CB的第二顶表面CBT接触的上布线层M1。与第二接触结构CB的第二顶表面CBT接触的上布线层M1可以包括朝向第二接触结构CB的第二顶表面CBT凹入的局部底表面M1B。多个上布线层M1中的每个的细节可以与已经参照图2A描述的上布线层M1的细节相同。
图5是根据实施方式的IC器件300的平面布局图。图6A是与沿着图5的线X3-X3'截取的截面对应的一些部件的截面图。图6B是与沿着图5的线Y3-Y3'截取的截面对应的一些部件的截面图。
参照图5、图6A和图6B，IC器件300可以包括逻辑单元，该逻辑单元包括鳍式场效应(FinFET)晶体管器件。IC器件300可以包括形成在衬底310上由单元边界BN限定的区域中的逻辑单元LC。
衬底310可以具有在横向方向上(在X-Y平面上)延伸的主表面310M。衬底310可以具有与参照图2A和图2B描述的衬底102基本相同的配置。
逻辑单元LC可以包括第一器件区RX1和第二器件区RX2。从衬底310突出的多个鳍型有源区FA可以在第一器件区RX1和第二器件区RX2的每个中。多个鳍型有源区FA可以在逻辑单元LC的宽度方向(即，第一横向方向(X方向))上彼此平行地延伸。
如图6B所示，器件隔离膜312可以在第一器件区RX1和第二器件区RX2中的衬底210上。器件隔离膜312可以在多个鳍型有源区FA中的每两个相邻的鳍型有源区之间，并覆盖鳍型有源区FA的下侧壁。在第一器件区RX1和第二器件区RX2中，多个鳍型有源区FA中的每个可以高过器件隔离膜312突出为鳍型。器件间隔离区DTA可以在第一器件区RX1和第二器件区RX2之间。限定第一器件区RX1和第二器件区RX2的深沟槽DT可以形成在器件间隔离区DTA中。深沟槽DT可以由器件间隔离绝缘膜314填充。器件隔离膜312和器件间隔离绝缘膜314中的每个可以包括氧化物膜。
多个栅极电介质膜332和多条栅极线GL可以在逻辑单元LC的与多个鳍型有源区FA交叉的方向(例如，第二横向(Y方向))上在衬底310上延伸。多个栅极电介质膜332和多条栅极线GL可以覆盖多个鳍型有源区FA中的每个的顶表面和两个侧壁、器件隔离膜312的顶表面以及器件间隔绝缘膜314的顶表面。
多个MOS晶体管可以在第一器件区RX1和第二器件区RX2中沿着多条栅极线GL形成。多个MOS晶体管中的每个可以是具有其中沟道形成在多个鳍型有源区FA中的每个的顶表面和两个侧壁上的三维(3D)结构的MOS晶体管。在其它实施方式中，第一器件区RX1可以是NMOS晶体管区，并且多个NMOS晶体管可以形成在第一器件区RX1中的其中鳍型有源区FA与栅极线GL交叉的部分中。第二器件区RX2可以是PMOS晶体管区，并且多个PMOS晶体管可以形成在第二器件区RX2中的其中鳍型有源区FA与栅极线GL交叉的部分中。
多条虚设栅极线DGL可以沿着单元边界BN的在第二横向方向(Y方向)上延伸的部分延伸。多条虚设栅极线DGL可以包括与多条栅极线GL相同的材料。多条虚设栅极线DGL可以在IC器件100的操作期间保持电浮置，并用作逻辑单元LC和与其相邻的另一逻辑单元之间的电隔离区域。多条栅极线GL和多条虚设栅极线DGL可以具有相同的宽度，并在第一横向(X方向)上以恒定的节距排列。
多个栅极电介质膜332可以包括硅氧化物膜、高k电介质膜或其组合。高k电介质膜可以包括具有比硅氧化物膜高的介电常数的材料。高k电介质膜可以包括金属氧化物或金属氮氧化物。界面膜(未示出)可以在鳍型有源区FA和栅极电介质膜332之间。界面膜可以包括氧化物膜、氮化物膜或氮氧化物膜。
多条栅极线GL和多条虚设栅极线DGL中的每条的构成材料可以与已参照图1和图2C描述的栅极线160的构成材料基本相同。
多个绝缘间隔物320可以覆盖多条栅极线GL和多条虚设栅极线DGL的两个侧壁。多条栅极线GL、多条虚设栅极线DGL、多个栅极电介质膜332和多个绝缘间隔物320可以被覆盖绝缘图案340覆盖。覆盖绝缘图案340和多个绝缘间隔物320中的每个可以在第二横向(Y方向)上延伸为线型。
多个绝缘间隔物320中的每个可以包括硅氮化物(SiN)、SiCN、SiBN、SiON、SiOCN、SiBCN或其组合，但不限于此。多个覆盖绝缘图案340可以包括硅氮化物(SiN)。
多个凹陷区RR可以分别形成在多个鳍型有源区FA的顶表面中。多个源极/漏极区330可以在多个凹陷区RR内部。栅极线GL可以与源极/漏极区330分开且栅极电介质膜332和绝缘间隔物320在它们之间。
多个源极/漏极区330可以包括从多个凹陷区RR外延生长的外延半导体层。例如，多个源极/漏极区330可以包括外延生长的Si层、外延生长的SiC层或多个外延生长的SiGe层。当第一器件区RX1是NMOS晶体管区并且第二器件区RX2是PMOS晶体管区时，第一器件区RX1中的多个源极/漏极区330可以包括掺有n型掺杂剂的Si层或掺有n型掺杂剂的SiC层，第二器件区RX2中的多个源极/漏极区330可以包括掺有p型掺杂剂的SiGe层。n型掺杂剂可以选自磷(P)、砷(As)和锑(Sb)。p型掺杂剂可以选自硼(B)和镓(Ga)。
在其它实施方式中，第一器件区RX1中的多个源极/漏极区330可以具有与第二器件区RX2中的多个源极/漏极区330不同的形状和尺寸。多个源极/漏极区330中的每个的形状不限于图6A所示的形状，具有各种其它形状和尺寸的多个源极/漏极区330可以形成在第一器件区RX1和第二器件区RX2中。
多个金属硅化物膜372可以分别在多个源极/漏极区330上。金属硅化物膜372可以具有与参照图2A描述的金属硅化物膜172的配置相同的配置。
绝缘衬垫346和栅极间电介质膜348可以依次布置在多个源极/漏极区330和多个金属硅化物膜372上。绝缘衬垫346和栅极间电介质膜348可以构成下绝缘结构。在其它实施方式中，绝缘衬垫346可以包括硅氮化物(SiN)、SiCN、SiBN、SiON、SiOCN、SiBCN或其组合，但不限于此。栅极间电介质膜348可以包括硅氧化物膜，但不限于此。
多个源极/漏极接触CA3中的每个可以在垂直方向(Z方向)上穿过栅极间电介质膜348和绝缘衬垫346，并通过金属硅化物膜372连接到源极/漏极区330。多个源极/漏极接触CA3中的每个可以在第一横向方向(X方向)上与栅极线GL分开且绝缘间隔物320在它们之间。多个源极/漏极区330中的每个可以通过金属硅化物膜372和源极/漏极接触CA3连接到第一接触结构VA3。
多个源极/漏极接触CA3中的每个可以包括依次堆叠在金属硅化物膜372上的导电阻挡膜374和接触插塞376。导电阻挡膜374可以围绕并接触接触插塞376的底表面和侧壁。多个源极/漏极接触CA3以及在多个源极/漏极接触CA3的每个中的导电阻挡膜374和接触插塞376的细节可以与已参照图1和图2C描述的多个源极/漏极接触CA以及在多个源极/漏极接触CA的每个中的导电阻挡膜174和接触插塞176的细节基本相同。
多个源极/漏极接触CA3中的每个的顶表面和多个覆盖绝缘图案340中的每个的顶表面可以被中间绝缘结构181覆盖。覆盖绝缘图案340可以在栅极线GL和中间绝缘结构181之间。中间绝缘结构181可以包括依次堆叠在多个源极/漏极接触CA3和覆盖绝缘图案340上的蚀刻停止膜182和中间绝缘膜183。
如图6A所示，多个第一接触结构VA3可以在多个源极/漏极接触CA3上。多个第一接触结构VA3中的每个可以在垂直方向(Z方向)上穿过中间绝缘结构181，并与源极/漏极接触CA3接触。多个第一接触结构VA3中的每个可以具有沿着中间绝缘结构181的顶表面的延长线平面延伸的第一顶表面VAT。多个第一接触结构VA3的细节可以与已参照图1和图2A至图2C描述的多个第一接触结构VA的细节相同。
第二接触结构CB3可以在横向方向上与多个第一接触结构VA3中的每个分开。第二接触结构CB3可以在垂直方向(Z方向)上穿过中间绝缘结构181和覆盖绝缘图案340，并连接到栅极线GL。第二接触结构CB3的底表面可以与栅极线GL的顶表面接触。第二接触结构CB3可以具有在远离衬底310的方向上从中间绝缘结构181的顶表面凸出的第二顶表面CBT。多个第二接触结构CB3的细节可以与参照图1和图2A至图2E描述的第二接触结构CB的细节相同。
多个第一接触结构VA3和多个第二接触结构CB3中的每个可以不包括包含诸如TiN和TaN的金属氮化物的导电阻挡膜。因此，与包括包含金属氮化物的导电阻挡膜的情况相比，多个第一接触结构VA3和第二接触结构CB3中的每个可以具有相对低的电阻。因此，可以改善多个第一接触结构VA和第二接触结构CB中的每个的电性能。
上绝缘结构185可以在多个第一接触结构VA3、多个第二接触结构CB3和中间绝缘结构181中的每个上。上绝缘结构185可以包括依次堆叠在中间绝缘结构181上的蚀刻停止膜186和上绝缘膜187。上绝缘结构185的底表面可以包括与中间绝缘结构181的顶表面接触的平坦的局部底表面、以及面对第二接触结构CB3的第二顶表面CBT并朝向第二顶表面CBT凹入的凹的局部底表面。
如在图6A和图6B中的虚线CBX所指示的部分中，包括在上绝缘结构185中的蚀刻停止膜186可以包括覆盖第二接触结构CB3的第二顶表面CBT的部分。蚀刻停止膜186的覆盖第二接触结构CB3的第二顶表面CBT的部分可以包括与第二顶表面CBT的凸轮廓对应的凸的局部顶表面186T。
如图6A所示，上布线层M1可以穿过上绝缘结构185并连接到第一接触结构VA3。尽管未示出，但IC器件300可以进一步包括穿过上绝缘结构185的多个上布线层M1，并且多个上布线层M1中的每个可以连接到第一接触结构VA3和多个第二接触结构CB3中所选择的一个。与参照图4所述的类似，在多个上布线层M1中，连接到第二接触结构CB3的上布线层M1可以包括朝向第二接触结构CB3的第二顶表面CBT凹入的局部底表面。
如图5所示，在逻辑单元LC中，接地线VSS可以通过多个源极/漏极接触CA3之中的位于第一器件区RX1中的源极/漏极接触CA3连接到第一器件区RX1中的鳍型有源区FA。电源线VDD可以通过多个源极/漏极接触CA3之中的位于第二器件区RX2中的源极/漏极接触CA3连接到第二器件区RX2中的鳍型有源区FA。接地线VSS和电源线VDD可以形成在比多个源极/漏极接触CA3和多个第二接触结构CB3中的每个的顶表面高的水平处。
图7A至图17是根据实施方式的制造IC器件的方法的工艺顺序的截面图。更具体地，图7A、图8A、图9A和图10至图17是根据工艺顺序与沿着图1的线X1-X1'截取的截面对应的部分的示例剖面结构的截面图。图7B、图8B和图9B是根据工艺顺序与沿着图1的线Y1-Y1'截取的截面对应的部分的示例剖面结构的截面图。制造图1和图2A至图2E所示的IC器件100的示例方法参照图7A至图17描述。在图7A至图17中，相同的附图标记用于表示与图2A至图2E中相同的元件，并且省略其详细描述。
参照图7A和图7B，可以在衬底102上一层接一层交替地堆叠多个牺牲半导体层104和多个纳米片半导体层NS。
多个牺牲半导体层104和多个纳米片半导体层NS可以包括具有彼此不同的蚀刻选择性的半导体材料。在其它实施方式中，多个纳米片半导体层NS可以包括Si层，多个牺牲半导体层104可以包括SiGe层。在其它实施方式中，多个牺牲半导体层104可以具有恒定的Ge含量。包括在多个牺牲半导体层104中的SiGe层可以具有在约5at％至约60at％的范围内选择(例如，约10at％至约40at％)的恒定的Ge含量。可以根据需要各种各样地选择包括在多个牺牲半导体层104中的SiGe层的Ge含量。
参照图8A和图8B，可以部分地蚀刻多个牺牲半导体层104、多个纳米片半导体层NS和衬底102，因此，可以在衬底102中限定多个鳍型有源区F1。此后，可以形成器件隔离膜112以覆盖多个鳍型有源区F1中的每个的侧壁。多个牺牲半导体层104和多个纳米片半导体层NS的堆叠结构可以保留在多个鳍型有源区F1中的每个的鳍顶表面FT上。
参照图9A和图9B，可以在多个牺牲半导体层104和多个纳米片半导体层NS的堆叠结构上形成多个虚设栅极结构DGS。
多个虚设栅极结构DGS中的每个可以形成为在第二横向方向(Y方向)上延伸较长。多个虚设栅极结构(DGS)中的每个可以具有氧化物膜D122、虚设栅极层D124和覆盖层D126依次堆叠的结构。在其它实施方式中，虚设栅极层D124可以包括多晶硅，覆盖层D126可以包括硅氮化物膜。
在形成多个绝缘间隔物118以覆盖多个虚设栅极结构DGS中的每个的两个侧壁之后，可以通过使用多个虚设栅极结构DGS和多个绝缘间隔物118作为蚀刻掩模来蚀刻多个牺牲半导体层104和多个纳米片半导体层NS中的每个的一部分和鳍型有源区F1的一部分。因此，可以将多个纳米片半导体层NS分成多个纳米片堆叠NSS，并且可以在鳍型有源区F1的上部中形成多个凹陷R1。多个纳米片堆叠NSS中的每个可以包括第一纳米片N1、第二纳米片N2和第三纳米片N3。可以通过使用干蚀刻工艺、湿蚀刻工艺或其组合来蚀刻多个凹陷R1。
参照图10，在图9A和图9B的所得结构中，可以形成多个源极/漏极区130以填充多个凹陷R1。
为了形成多个源极/漏极区130，可以从鳍型有源区F1的表面外延半导体材料，该表面暴露在多个凹陷R1的底表面以及包括在纳米片堆叠NSS中的第一至第三纳米片N1、N2和N3中的每个的侧壁处。
参照图11，可以形成绝缘衬垫142以覆盖图10的所得结构，并且可以在绝缘衬垫142上形成栅极间电介质膜144。可以平坦化绝缘衬垫142和栅极间电介质膜144以暴露覆盖层D126的顶表面。此后，可以去除覆盖层D126以暴露虚设栅极层D124的顶表面。可以部分地去除绝缘衬垫142和栅极间电介质膜144，使得栅极间电介质膜144的顶表面变为在与虚设栅极层D124的顶表面基本相同的水平处。
参照图12，可以从图11的所得结构中去除虚设栅极层D124和位于其下方的氧化物膜D122以制备栅极空间GS，并且可以通过栅极空间GS暴露多个纳米片堆叠NSS。此后，可以通过栅极空间GS去除保留在鳍型有源区F1上的多个牺牲半导体层104。因此，栅极空间GS可以延伸到第一纳米片N1、第二纳米片N2和第三纳米片N3之间的相应空间以及第一纳米片N1和鳍型有源区F1的鳍顶表面FT之间的空间。在其它实施方式中，为了选择性地去除多个牺牲半导体层104，可以利用第一至第三纳米片N1、N2和N3与多个牺牲半导体层104之间的蚀刻选择性的差异。
可以使用液体或气体蚀刻剂来选择性地去除多个牺牲半导体层104。在其它实施方式中，为了选择性地去除多个牺牲半导体层104，可以使用基于CH3COOH的蚀刻剂，例如，包括CH3COOH、HNO3和HF的混合物的蚀刻剂或者包括CH3COOH、H2O2和HF的混合物的蚀刻剂，但不限于此。
参照图13，在图12的所得结构中，可以形成栅极电介质膜152以覆盖第一至第三纳米片N1、N2和N3以及鳍型有源区F1各自的暴露表面。可以通过使用原子层沉积(ALD)工艺来形成栅极电介质膜152。
参照图14，可以形成栅极线160以在栅极电介质膜152上填充栅极空间(参照图13中的GS)并覆盖栅极间电介质膜144的顶表面，并且可以在栅极空间GS中形成覆盖绝缘图案168以覆盖栅极线160和栅极电介质膜152中的每个的顶表面。
参照图15，在图14的所得结构中，可以形成暴露源极/漏极区130的源极/漏极接触孔CAH以穿过包括绝缘衬垫142和栅极间电介质膜144的绝缘结构。可以通过使用各向异性蚀刻工艺经由源极/漏极接触孔CAH来去除源极/漏极区130的部分区域，因此，源极/漏极接触孔CAH可以进一步朝向衬底102延伸。在其它实施方式中，可以通过使用等离子体来执行用于形成源极/漏极接触孔CAH的各向异性蚀刻工艺。
在形成源极/漏极接触孔CAH之后，可以在暴露在源极/漏极接触孔CAH的底侧上的源极/漏极区130上形成金属硅化物膜172。在其它实施方式中，金属硅化物膜172的形成可以包括形成金属衬垫(未示出)以共形地覆盖源极/漏极接触孔CAH的内壁以及执行退火工艺以引发源极/漏极区130与包括在金属衬垫中的金属的反应。在形成金属硅化物膜172之后，可以去除金属衬垫的剩余部分。在形成金属硅化物膜172的工艺期间，可以消耗源极/漏极区130的一部分。在其它实施方式中，当金属硅化物膜172包括钛硅化物膜时，金属衬垫可以包括钛(Ti)膜。此后，可以在多个源极/漏极接触孔CAH中的每个内部形成包括导电阻挡膜174和接触插塞176的源极/漏极接触CA。
参照图16，在图15的所得结构中，可以依次形成蚀刻停止膜182和中间绝缘膜183以覆盖源极/漏极接触CA和多个覆盖绝缘图案168中的每个的顶表面，因此，可以形成中间绝缘结构181。
参照图17，在图16的所得结构中，可以形成连接到源极/漏极接触CA的第一接触结构VA和连接到栅极线160的第二接触结构CB。
图18A至图18K是根据工艺顺序形成图17所示的第一接触结构VA和第二接触结构CB的示例工艺的截面图。图18A至图18K示出了与图16和图17的部分“EX1”对应的部分的放大截面配置。
参照图18A，在图16的所得结构中，可以在中间绝缘结构181上形成掩模图案(未示出)，并且可以通过使用掩模图案作为蚀刻掩模来蚀刻中间绝缘结构181。此后，可以蚀刻覆盖绝缘图案168以形成暴露栅极线160的顶表面的栅极接触孔H1。此后，可以去除掩模图案。
参照图18B，在图18A的所得结构中，可以形成第二金属衬垫192B以覆盖栅极接触孔H1的内表面并覆盖中间绝缘结构181的顶表面。
在其它实施方式中，可以通过使用钨靶执行PVD工艺来形成第二金属衬垫192B。结果，可以获得包括钨(W)的第二金属衬垫192B。
栅极接触孔H1可以在垂直方向(Z方向)上穿过中间绝缘结构181和覆盖绝缘图案168，并具有相对高的高宽比。因此，当通过使用PVD工艺形成第二金属衬垫192B时，沉积的钨量可以在中间绝缘结构181和覆盖绝缘图案168中的每个的暴露在栅极接触孔H1的内侧壁上的表面上相对小，并且沉积的钨量可以在栅极线160的暴露在栅极接触孔H1的底表面上的顶表面上相对大。结果，第二金属衬垫192B可以在栅极接触孔H1内部的每个中间绝缘结构181的表面上形成至相对小的厚度，并且可以在垂直方向(Z方向)上具有可变厚度。特别地，第二金属衬垫192B的形成在距栅极接触孔H1的入口相对远的位置处(例如，与栅极接触孔H1的底部相邻的位置处)的覆盖绝缘图案168的表面上的部分可以具有较小的厚度或者具有不保持连续而是被局部切断的不连续部分。形成在栅极接触孔H1内部的中间绝缘结构181和覆盖绝缘图案168中的每个的表面上的第二金属衬垫192B可以包括其厚度从栅极接触孔H1的底部朝向栅极接触孔H1的入口减小的部分、以及其厚度朝向栅极接触孔H1的入口增大的部分。
参照图18C，可以形成成核金属层194以共形地覆盖暴露在图18B的所得结构中的第二金属衬垫192B的表面。在其它实施方式中，成核金属层194可以包括钨(W)。
成核金属层194可以在栅极接触孔H1内部覆盖第二金属衬垫192B至基本上均匀的厚度。在具有相对高的高宽比的栅极接触孔H1中，尽管第二金属衬垫192B可能由于具有相对小的厚度的部分而具有劣化的台阶覆盖，但是成核金属层194可以补充第二金属衬垫192B的劣化的台阶覆盖。此外，成核金属层194可以改善在如将参照图18D描述的形成第二金属插塞196B的后续工艺中形成在成核金属层194上的第二金属插塞196B的间隙填充特性。
可以通过经由使用含钨气体和多种类型的还原剂执行CVD工艺来形成成核金属层194。在其它实施方式中，含钨气体可以包括六氟化钨(WF6)，但不限于此。多种类型的还原剂可以包括氢气(H2)以及含硼还原剂和含硅还原剂中的至少一种。含硼还原剂可以包括乙硼烷(B2H6)，含硅还原剂可以包括硅烷(SiH4)，但不限于此。
在形成成核金属层194之后，在形成成核金属层194期间使用的工艺气体的一些分解产物可以保留在成核金属层194的内部或表面上。在形成成核金属层194的工艺期间源自含钨气体(例如，WF6)和还原剂(B2H6、SiH4或其组合)的反应残留物可以保持不规则地分散在成核金属层194的内部或表面上作为异质材料(参照图2D和图2E中的MPT)。异质材料MPT可以包括包含选自硼(B)原子、硅(Si)原子和氟(F)原子的至少一种原子的非金属或半金属元素，但不限于此。
参照图18D，在图18C的所得结构中，可以在成核金属层194上形成第二金属插塞196B。第二金属插塞196B可以在成核金属层194上形成至足以填充栅极接触孔H1的厚度。在其它实施方式中，第二金属插塞196B可以包括钨(W)。
可以通过使用含钨气体和单一类型的还原剂执行CVD工艺来形成第二金属插塞196B。在其它实施方式中，含钨气体可以包括六氟化钨(WF6)，但不限于此。还原剂可以包括氢气(H2)。
因为成核金属层194在栅极接触孔H1内部形成至相对均匀的厚度，所以即使当栅极接触孔H1具有相对高的高宽比时，第二金属插塞196B也可以在栅极接触孔H1内部形成为具有优异的间隙填充特性。
在其它实施方式中，当通过使用CVD工艺形成第二金属插塞196B时，第二金属插塞196B可以在栅极接触孔H1内部逐渐生长在成核金属层194上，并且第二金属插塞196B的生长在栅极接触孔H1的侧壁上的成核金属层194上的部分可以在栅极接触孔H1的内部中心部分中彼此相遇。结果，在形成第二金属插塞196B之后，在垂直方向(Z方向)上延伸较长的接缝可以在栅极接触孔H1的中心部分中保留在第二金属插塞196B内部。
参照图18E，在图18D的所得结构中，在第二金属衬垫192B、成核金属层194和第二金属插塞196B之中，可以通过使用化学机械抛光(CMP)工艺去除覆盖中间绝缘结构181的顶表面的不必要的部分以暴露中间绝缘结构181的顶表面。
参照图18F，可以形成牺牲层SL以覆盖图18E的所得结构。牺牲层SL可以包括硅氧化物膜，但不限于此。
参照图18G，可以在图18F的所得结构上形成掩模图案(未示出)，并且可以使用掩模图案作为蚀刻掩模依次蚀刻牺牲层SL和中间绝缘结构181，以形成暴露源极/漏极接触CA的顶表面的通路接触孔H2。此后，可以去除掩模图案。
参照图18H，在图18G的所得结构中，可以形成第一金属衬垫192A以覆盖通路接触孔H2的内表面和牺牲层SL的顶表面。第一金属衬垫192A可以包括钨(W)。
在其它实施方式中，可以通过使用钨靶执行PVD工艺来形成第一金属衬垫192A。结果，可以获得包括钨(W)的第一金属衬垫192A。
在其它实施方式中，当通过使用PVD工艺以与参照图18B对形成第二金属衬垫192B的工艺的描述类似的方式形成第一金属衬垫192A时，形成在通路接触孔H2内部的牺牲层SL和中间绝缘结构181中的每个的表面上的第一金属衬垫192A可以在垂直方向(Z方向)上具有可变厚度。第一金属衬垫192A可以在通路接触孔H2内部在牺牲层SL和覆盖绝缘图案168中的每个的表面上形成至相对小的厚度，而第一金属衬垫192A可以在源极/漏极接触CA的顶表面上形成至相对大的厚度。然而，因为通路接触孔H2在垂直方向(Z方向)上穿过牺牲层SL和中间绝缘结构181，所以通路接触孔H2可以具有比栅极接触孔(参照图18A中的H1)低的高宽比。因此，与形成在栅极接触孔H1内部的第二金属衬垫192B相比，形成在通路接触孔H2内部的第一金属衬垫192A可以从通路接触孔H2的底部连续地延伸到其入口而不被切断或过度变薄，并提供良好的台阶覆盖。
参照图18I，在图18H的所得结构上，可以在第一金属衬垫192A上形成第一金属插塞196A。第一金属插塞196A可以在第一金属衬垫192A上形成至足以填充通路接触孔H2的厚度。在其它实施方式中，第一金属插塞196A可以包括钨(W)。
可以通过使用含钨气体和单一类型的还原剂执行CVD工艺来形成第一金属插塞196A。在其它实施方式中，含钨气体可以包括六氟化钨(WF6)，但不限于此。还原剂可以包括氢气(H2)。
在其它实施方式中，当通过使用CVD工艺形成第一金属插塞196A时，第一金属插塞196A可以在通路接触孔H2内部逐渐生长在第一金属衬垫192A上，并且第一金属插塞196A的生长在通路接触孔H2的侧壁上的第一金属衬垫192A上的部分可以在通路接触孔H2的内部中心部分中彼此相遇。结果，在形成第一金属插塞196A之后，在垂直方向(Z方向)上延伸较长的接缝可以在通路接触孔H2的中心部分中保留在第一金属插塞196A内部。
参照图18J，在图18I的所得结构中，可以通过使用体CMP工艺来去除第一金属衬垫192A和第一金属插塞196A的在比中间绝缘结构181的顶表面高的水平处的多余部分以及牺牲层SL。
在执行体CMP工艺之后，保留在衬底102上的抛光表面可以具有相对不均匀的拓扑。在执行体CMP工艺之后的清洁工艺之后，作为薄膜的氧化物膜197可以保留在衬底102上的抛光表面上。
参照图18K，可以对暴露在已经历了参照图18J描述的体CMP工艺的所得结构中的抛光表面执行擦光(buffing)工艺。因此，可以暴露中间绝缘结构181的顶表面，并且可以获得其中保留第一接触结构VA和第二接触结构CB的所得结构。
可以在擦光工艺期间去除在参照图18J描述的体CMP工艺之后保留在衬底102上的抛光表面上的氧化物膜197和不必要的碎片。因此，可以在第一接触结构VA、第二接触结构CB和中间绝缘结构181的每个中提供具有更均匀的拓扑的抛光表面。在完成擦光工艺之后，中间绝缘结构181和第一接触结构VA中的每个的顶表面的垂直水平LV2可以低于中间绝缘结构181、第一接触结构VA和第二接触结构CB中的每个的顶表面的在体CMP工艺之后立即获得的垂直水平(参照图18J中的LV1)。
擦光工艺可以涉及同时抛光不同的材料，因为第一接触结构VA、第二接触结构CB和中间绝缘结构181被同时抛光。因此，可能需要适当地平衡不同材料的去除速率以获得具有更均匀的拓扑的抛光表面。为此，可以通过使用抛光组合物来执行擦光工艺，通过该抛光组合物，包括在第一接触结构VA和第二接触结构CB中的钨(W)的去除速率可以变得在与包括在中间绝缘结构181中的氧化物的去除速率基本相同的水平。例如，可以通过使用包括浆料和水的抛光组合物来执行擦光工艺，该浆料包括二氧化硅颗粒和氧化铝颗粒中的至少一种。氧化铝颗粒可以表面涂覆有阴离子聚合物。阴离子聚合物可以选自羧酸单体单元、磺酸单体单元、膦酸单体单元及其组合。然而，擦光工艺中使用的抛光组合物不限于上述示例，并且可以在发明构思的实施方式的范围内进行各种各样的改变和修改。
为了执行擦光工艺，与第一接触结构VA不同，第二接触结构CB可以进一步包括成核金属层194。成核金属层194可以包括比第二金属衬垫192B和第二金属插塞196B软的材料。因此，在擦光工艺期间，在包括成核金属层194的第二接触结构CB和不包括成核金属层194的第一接触结构VA之间可能出现擦光工艺中使用的抛光组合物导致的去除速率的差异以及与抛光组合物的反应性的差异。结果，在完成擦光工艺之后，不包括成核金属层194的第一接触结构VA可以具有沿着中间绝缘结构181的顶表面的延长线平面延伸的第一顶表面VAT。相反，在完成擦光工艺之后，包括成核金属层194的第二接触结构CB可以具有在远离衬底102的方向上从中间绝缘结构181的顶表面凸出的第二顶表面CBT，并且可以具有其中成核金属层194如图2E所示在第二顶表面CBT上被部分切割的平面形状。
此后，如图2A至图2E所示，可以在图18K的所得结构上依次形成蚀刻停止膜186和上绝缘膜187以形成上绝缘结构185，并且可以形成上布线层M1以穿过上绝缘结构185。因此，可以制造IC器件100。
尽管已参照图7A至图18K描述了制造图1和图2A至图2E所示的IC器件100的方法，但是将理解，图3至图6B所示的IC器件100A、200和300以及具有各种改变的结构的IC器件可以通过在发明构思的范围内对参照图7A至图18K描述的工艺应用各种修改和改变来制造。
虽然已参照发明构思的实施方式具体示出和描述了发明构思的一些实施方式，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请基于2022年11月30日在韩国知识产权局提交的第10-2022-0165106号韩国专利申请并要求其优先权，该韩国专利申请的公开内容通过引用整体合并于此。

Claims (20)

1.一种集成电路器件，包括：
衬底；
在所述衬底上的中间绝缘结构，所述中间绝缘结构具有在所述衬底上的第一垂直水平处沿横向方向延伸的顶表面；
在垂直方向上穿过所述中间绝缘结构的第一接触结构，所述第一接触结构从所述中间绝缘结构的顶表面朝向所述衬底延伸第一垂直长度；以及
在所述横向方向上与所述第一接触结构间隔开的第二接触结构，所述第二接触结构在所述垂直方向上穿过所述中间绝缘结构，所述第二接触结构从所述中间绝缘结构的所述顶表面朝向所述衬底延伸第二垂直长度，其中
所述第二垂直长度大于所述第一垂直长度，
所述第一接触结构具有沿着所述中间绝缘结构的所述顶表面的延长线平面延伸的第一顶表面，
所述第二接触结构具有第二顶表面，以及
所述第二顶表面在远离所述衬底的方向上从所述中间绝缘结构的所述顶表面凸出。
2.根据权利要求1所述的集成电路器件，进一步包括：
栅极线；以及
源极/漏极区，其中
所述衬底包括所述第一接触结构下方的有源区，
所述源极/漏极区在所述有源区上，
所述栅极线在所述有源区上并且在与所述有源区交叉的方向上延伸，
所述第一接触结构连接到所述源极/漏极区，以及
所述第二接触结构连接到所述栅极线。
3.根据权利要求1所述的集成电路器件，进一步包括：
栅极线；
源极/漏极区；
源极/漏极接触，在所述源极/漏极区和所述第一接触结构之间沿所述垂直方向延伸；以及
与所述栅极线的顶表面接触的覆盖绝缘图案，其中
所述衬底包括从所述衬底突出的鳍型有源区，
所述源极/漏极区在所述鳍型有源区上，
所述源极/漏极接触连接到所述源极/漏极区；
所述栅极线与所述源极/漏极接触在所述横向方向上间隔开，
所述栅极线在所述鳍型有源区上沿与所述鳍型有源区交叉的方向延伸，
所述覆盖绝缘图案在所述栅极线和所述中间绝缘结构之间，
所述第一接触结构具有与所述源极/漏极接触接触的第一底表面，
所述第二接触结构在所述垂直方向上穿过所述覆盖绝缘图案，以及
所述第二接触结构具有与所述栅极线接触的第二底表面。
4.根据权利要求1所述的集成电路器件，其中
所述第一接触结构包括第一金属衬垫和第一金属插塞，
所述第一金属衬垫与所述中间绝缘结构接触，
所述第一金属衬垫包括第一金属，
所述第一金属插塞的底表面和所述第一金属插塞的侧壁被所述第一金属衬垫围绕并与所述第一金属衬垫接触，
所述第一金属插塞包括所述第一金属，
所述第二接触结构包括第二金属衬垫、第二金属插塞以及在所述第二金属衬垫和所述第二金属插塞之间的成核金属层，
所述第二金属衬垫与所述中间绝缘结构接触，
所述第二金属衬垫的材料与所述第一金属衬垫的构成材料相同，
所述第二金属插塞被所述第二金属衬垫围绕，
所述第二金属插塞的至少一部分与所述第二金属衬垫分开，以及
所述第二金属插塞的材料与所述第一金属插塞的构成材料相同，
所述成核金属层的材料与所述第二金属衬垫的构成材料相同。
5.根据权利要求1所述的集成电路器件，其中
所述第一接触结构和所述第二接触结构每个包括与所述中间绝缘结构接触的金属衬垫和被所述金属衬垫围绕的金属插塞，
所述金属衬垫和所述金属插塞每个包括第一金属，
所述第二接触结构包括在所述第二接触结构的所述金属衬垫和所述第二接触结构的所述金属插塞之间的成核金属层，
所述成核金属层包括所述第一金属和不规则地分散在所述成核金属层中的非金属或半金属元素，
所述第一接触结构不包括在所述第一接触结构的所述金属衬垫和所述第一接触结构的所述金属插塞之间的成核金属层，以及
所述非金属或半金属元素包括硼(B)原子、硅(Si)原子和氟(F)原子中的至少一种。
6.根据权利要求5所述的集成电路器件，其中
在所述第一接触结构中，所述第一接触结构的所述金属衬垫覆盖所述第一接触结构的所述金属插塞的侧壁至一厚度，所述厚度随着在所述垂直方向上距所述衬底的距离增加是可变的，
所述第一接触结构的所述金属衬垫在所述垂直方向上连续地延伸，而没有在所述第一接触结构的所述金属插塞的所述侧壁上被切断，以及
在所述第二接触结构中，所述第二接触结构的所述金属衬垫沿着所述第二接触结构的外侧壁在所述垂直方向上不连续地延伸，使得所述第二接触结构的所述金属衬垫在所述第二接触结构的下局部区域中被切断。
7.根据权利要求5所述的集成电路器件，进一步包括：
在所述衬底和所述中间绝缘结构之间的覆盖绝缘图案，其中
所述覆盖绝缘图案的垂直水平低于所述第一接触结构的底表面的垂直水平，
所述第二接触结构的下部被所述覆盖绝缘图案围绕，
所述第二接触结构的上部被所述中间绝缘结构围绕，
在所述第一接触结构中，所述第一接触结构的所述金属衬垫在所述垂直方向上连续地延伸，而没有在所述第一接触结构的所述金属插塞的侧壁上被切断，使得所述第一接触结构的所述金属插塞不包括与所述中间绝缘结构接触的部分，以及
在所述第二接触结构中，所述第二接触结构的所述金属衬垫沿着所述第二接触结构的外侧壁在所述垂直方向上不连续地延伸，使得所述第二接触结构的所述金属衬垫在所述第二接触结构的下局部区域中被切断，并且在所述第二接触结构的所述下局部区域中，所述第二接触结构的所述成核金属层与所述覆盖绝缘图案接触。
8.根据权利要求1所述的集成电路器件，其中所述第一接触结构和所述第二接触结构每个不包括金属氮化物膜。
9.根据权利要求1所述的集成电路器件，其中所述第二接触结构的电阻高于所述第一接触结构的电阻。
10.根据权利要求1所述的集成电路器件，其中所述第二接触结构的高宽比高于所述第一接触结构的高宽比。
11.根据权利要求1所述的集成电路器件，进一步包括：
上绝缘结构，覆盖所述第一接触结构、所述第二接触结构和所述中间绝缘结构，其中
所述上绝缘结构包括与所述中间绝缘结构的顶表面接触的第一局部底表面以及面对所述第二接触结构的所述第二顶表面的第二局部底表面，
所述第一局部底表面是平坦的，以及
所述第二局部底表面朝向所述第二接触结构的所述第二顶表面凹入。
12.一种集成电路器件，包括：
衬底，包括从所述衬底突出的鳍型有源区；
在所述鳍型有源区上的源极/漏极区；
在所述鳍型有源区上的栅极线，所述栅极线在与所述鳍型有源区交叉的方向上延伸；
覆盖所述源极/漏极区的下绝缘结构；
在垂直方向上穿过所述下绝缘结构的源极/漏极接触，所述源极/漏极接触连接到所述源极/漏极区；
覆盖所述栅极线的顶表面的覆盖绝缘图案；
在所述源极/漏极接触和所述覆盖绝缘图案上的中间绝缘结构；
在所述垂直方向上穿过所述中间绝缘结构的第一接触结构，所述第一接触结构连接到所述源极/漏极接触；以及
在所述垂直方向上穿过所述中间绝缘结构和所述覆盖绝缘图案的第二接触结构，所述第二接触结构连接到所述栅极线，其中
所述第一接触结构具有在所述中间绝缘结构的顶表面的延长线上平面延伸的第一顶表面，
所述第二接触结构具有第二顶表面，以及
所述第二顶表面在远离所述衬底的方向上从所述中间绝缘结构的所述顶表面凸出。
13.根据权利要求12所述的集成电路器件，其中
所述第一接触结构包括第一金属衬垫和第一金属插塞，
所述第一金属衬垫与所述中间绝缘结构接触，
所述第一金属衬垫包括第一金属，
所述第一金属插塞的底表面和所述第一金属插塞的侧壁被所述第一金属衬垫围绕，
所述第一金属插塞的所述底表面和所述第一金属插塞的所述侧壁与所述第一金属衬垫接触，
所述第一金属插塞包括所述第一金属，
其中所述第二接触结构包括第二金属衬垫、第二金属插塞以及在所述第二金属衬垫和所述第二金属插塞之间的成核金属层，
所述第二金属衬垫与所述中间绝缘结构和所述覆盖绝缘图案接触，
所述第二金属衬垫的材料与所述第一金属衬垫的构成材料相同，
所述第二金属插塞被所述第二金属衬垫围绕，
所述第二金属插塞的至少一部分与所述第二金属衬垫分开，并且
所述第二金属插塞的材料与所述第一金属插塞的构成材料相同，
所述成核金属层的材料与所述第二金属衬垫的构成材料相同，
非金属或半金属元素不规则地分散在所述成核金属层中，以及
所述非金属或半金属元素包括硼(B)原子、硅(Si)原子和氟(F)原子中的至少一种。
14.根据权利要求13所述的集成电路器件，其中
所述第一金属衬垫在横向方向上的厚度和所述第二金属衬垫在所述横向方向上的厚度每个随着在所述垂直方向上距所述衬底的距离增加是可变的，以及
随着在所述垂直方向上距所述衬底的所述距离增加，所述成核金属层在所述横向方向上的厚度是恒定的。
15.根据权利要求12所述的集成电路器件，其中
所述第二接触结构包括与所述中间绝缘结构和所述覆盖绝缘图案接触的金属衬垫、被所述金属衬垫围绕的金属插塞、以及在所述金属衬垫和所述金属插塞之间的成核金属层，
所述金属衬垫包括第一金属，
所述金属插塞的至少一部分与所述金属衬垫分开，
所述金属插塞包括所述第一金属，
所述成核金属层包括所述第一金属，
在平面图中，所述成核金属层具有不连续地围绕所述第二接触结构的所述第二顶表面中的所述金属插塞的形状，以及
所述第二接触结构的所述第二顶表面包括第一部分和第二部分，在所述第一部分中，所述金属衬垫与所述金属插塞分开且所述成核金属层在它们之间，在所述第二部分中，所述金属衬垫与所述金属插塞接触。
16.根据权利要求12所述的集成电路器件，其中所述第一接触结构和所述第二接触结构每个不包括金属氮化物膜。
17.根据权利要求12所述的集成电路器件，其中所述第二接触结构的电阻高于所述第一接触结构的电阻。
18.根据权利要求12所述的集成电路器件，进一步包括：
上绝缘结构，覆盖所述第一接触结构、所述第二接触结构和所述中间绝缘结构，其中
所述上绝缘结构包括与所述中间绝缘结构的顶表面接触的第一局部底表面以及面对所述第二接触结构的所述第二顶表面的第二局部底表面，
所述第一局部底表面是平坦的，以及
所述第二局部底表面朝向所述第二顶表面凹入。
19.根据权利要求12所述的集成电路器件，进一步包括：
上布线层，与所述第二接触结构的所述第二顶表面接触，其中
所述上布线层的局部底表面朝向所述第二接触结构的所述第二顶表面凹入。
20.一种集成电路器件，包括：
衬底；
在所述衬底上的源极/漏极区；
在所述衬底上的栅极线；
覆盖所述栅极线的顶表面的覆盖绝缘图案；
连接到所述源极/漏极区的源极/漏极接触；
在所述源极/漏极接触和所述覆盖绝缘图案上的中间绝缘结构；
穿过所述中间绝缘结构的第一接触结构，所述第一接触结构连接到所述源极/漏极接触；以及
穿过所述中间绝缘结构和所述覆盖绝缘图案的第二接触结构，所述第二接触结构连接到所述栅极线，其中
所述第一接触结构包括与所述中间绝缘结构接触的第一钨衬垫以及具有与所述第一钨衬垫接触的底表面和侧壁的第一钨插塞，
所述第一接触结构具有沿着所述中间绝缘结构的顶表面的延长线平面延伸的第一顶表面，
所述第二接触结构包括与所述中间绝缘结构和所述覆盖绝缘图案接触的第二钨衬垫、具有被所述第二钨衬垫围绕的底表面和侧壁的第二钨插塞、以及在所述第二钨衬垫和所述第二钨插塞之间的钨成核层，
所述第二接触结构具有第二顶表面，
所述第二顶表面在远离所述衬底的方向上从所述中间绝缘结构的所述顶表面凸出，以及
非金属或半金属元素不规则地分散在所述钨成核层中。
CN202311543364.XA 2022-11-30 2023-11-17 集成电路器件 Pending CN118116900A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0165106 2022-11-30
KR1020220165106A KR20240081137A (ko) 2022-11-30 2022-11-30 집적회로 소자

Publications (1)

Publication Number Publication Date
CN118116900A true CN118116900A (zh) 2024-05-31

Family

ID=88833941

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311543364.XA Pending CN118116900A (zh) 2022-11-30 2023-11-17 集成电路器件

Country Status (4)

Country Link
US (1) US20240178061A1 (zh)
EP (1) EP4379786A1 (zh)
KR (1) KR20240081137A (zh)
CN (1) CN118116900A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10186456B2 (en) * 2017-04-20 2019-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming contact plugs with reduced corrosion
KR20220101377A (ko) * 2021-01-11 2022-07-19 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11961893B2 (en) * 2021-04-28 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts for semiconductor devices and methods of forming the same

Also Published As

Publication number Publication date
KR20240081137A (ko) 2024-06-07
US20240178061A1 (en) 2024-05-30
EP4379786A1 (en) 2024-06-05

Similar Documents

Publication Publication Date Title
US10522537B2 (en) Integrated circuit device
CN109390337B (zh) 集成电路装置
US20230377965A1 (en) Semiconductor Device with Reduced Contact Resistance and Methods of Forming the Same
US10854608B2 (en) Integrated circuit device
TW202101765A (zh) 半導體裝置
KR102458311B1 (ko) 집적회로 소자
CN112652579A (zh) 半导体装置的形成方法
CN112563243A (zh) 半导体装置
US20240030283A1 (en) Integrated circuit device
EP4379786A1 (en) Integrated circuit device
TW202437500A (zh) 積體電路裝置
KR20210047688A (ko) 집적회로 장치 및 그 제조 방법
US20230178476A1 (en) Integrated circuit device
US20230012516A1 (en) Integrated circuit device
US20240243188A1 (en) Integrated circuit device including a field-effect transistor and method of manufacturing the same
US20240170370A1 (en) Integrated circuit device
US20240128319A1 (en) Integrated circuit device
TWI854005B (zh) 半導體裝置及其形成方法
US20240304623A1 (en) Integrated circuit device
US20240170483A1 (en) Integrated circuit device
US20240250135A1 (en) Integrated circuit device
KR20240143527A (ko) 집적 회로 소자
CN118053845A (zh) 集成电路器件
TW202305892A (zh) 積體電路結構及其形成方法
CN118431256A (zh) 半导体器件和用于制造该半导体器件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication