DE102014107437B4 - Metall-Halbleiter-Kontaktstruktur mit dotierter Zwischenschicht und Herstellungsverfahren dafür - Google Patents

Metall-Halbleiter-Kontaktstruktur mit dotierter Zwischenschicht und Herstellungsverfahren dafür Download PDF

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    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
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    • H01L21/31155—Doping the insulating layers by ion implantation
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    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
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    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
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Abstract

Verfahren zum Ausbilden einer Vorrichtung, das Folgendes umfasst:
Ausbilden einer Isolierschicht (106) auf einer oberen Fläche eines Halbleitersubstrats (104), das mindestens eine aktive Vorrichtung aufweist, die darin ausgebildet ist, wobei ein Zielbereich (102) der mindestens einen aktiven Vorrichtung an der oberen Fläche des Halbleitersubstrats angeordnet ist;
Ätzen einer Öffnung (202) durch die Isolierschicht, wobei die Öffnung den Zielbereich freilegt;
Ausbilden einer Metalloxid-Zwischenschicht (402) in der Öffnung und in Kontakt mit dem Zielbereich;
Dotieren der Metalloxid-Zwischenschicht mit einem ersten Dotiermittel (502);
Ausbilden einer Haftschicht (602) in der Öffnung, die über der dotierten Metalloxid-Zwischenschicht angeordnet ist;
Ausbilden eines Metallzapfens (702) in der Öffnung und über der Haftschicht, wobei die dotierte Metalloxid-Zwischenschicht zwischen dem Metallzapfen und dem Halbleitersubstrat angeordnet ist; und
Ausbilden einer Redistribution-Layer (RDL) (1002) über der oberen Fläche der Isolierschicht, wobei ein Metallmerkmal der RDL in elektrischem Kontakt mit dem Metallzapfen steht.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, wie beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden üblicherweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten aus verschiedenen Materialien über einem Halbleitersubstrat abgeschieden werden und die unterschiedlichen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden.
  • Die Halbleiterbranche fährt damit fort, die Integrationsdichte der verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren etc.) durch fortlaufende Verringerung der minimalen Merkmalgröße zu verbessern, was es ermöglicht, dass mehr Komponenten in eine vorgegebene Fläche integriert werden. Um die Dichte der aktiven Vorrichtungen zu vergrößern, werden die aktiven Vorrichtung auf einem Halbleitersubstrat ausgebildet und miteinander, mit anderen Vorrichtung auf einem Die oder mit externen Vorrichtungen über Redistribution-Layeren (RDLs) mit Leitungen in Isolierschichten verbunden. Verbindungen in den RDLs werden mit einzelnen Elementen in jeder der aktiven Vorrichtungen durch leitende Zapfen bzw. „Plugs” oder Kontakte verbunden, die in einer dielektrischen Zwischenschicht (ILD) zwischen der Halbleiteroberfläche und der RDL ausgebildet werden. Passivierungsschichten und Post-Passivation-Interconnects stellen Verbindungen zwischen den RDLs und einem Anschlussteil bereit, etwa einer Lotkugel, einem Stift, einem Kontakthügel und Ähnlichem. Die RDLs und die Passivierungsschichten werden häufig mittels Back-End-Of-Line(BEOL)-Verfahren nach der Herstellung der aktiven Halbleitervorrichtungen ausgebildet, jedoch bevor die Dies eines Wafers vereinzelt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aufgabe der vorliegenden Erfindung ist es die oben genannten Probleme und Schwierigkeiten zu überwinden und eine verbesserte Metall-Halbleiter Kontaktstruktur und ein Herstellungsverfahren dafür anzugeben.
  • Gelöst wird diese Aufgabe durch ein Verfahren gemäß Anspruch 1 und eine Metall-Halbleiter Kontaktstruktur gemäß Anspruch 7. Die Merkmale des Oberbegriffes des Anspruchs 7 sind aus der US 2008/0188076 A1 bekannt.
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Elemente, außer es ist anderweitig angezeigt. Die Figuren sind so gezeichnet, dass sie die relevanten Aspekte der Ausführungsformen zeigen, und man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht im Maßstab gezeichnet sind. In Wirklichkeit können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
  • 1–8 sind Schnittansichten, die Zwischenschritte in einem Verfahren zum Ausbilden von Metall-Halbleiter-Kontakten mit einer dotierten Zwischenschicht zeigen, gemäß manchen Ausführungsformen;
  • 9–11B sind Schnittansichten, die Metall-Halbleiter-Kontakte mit einer dotierten Zwischenschicht in verschiedenen Kontexten zeigen, gemäß manchen Ausführungsformen; und
  • 12 ist ein Flussdiagramm, das ein Verfahren zum Ausbilden von Metall-Halbleiter-Kontakten mit einer dotierten Zwischenschicht zeigt, gemäß manchen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmals ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und Ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Aktive Vorrichtungen, die auf einem Halbleitersubstrat ausgebildet werden, werden manchmal mit elektronischen Verbindungen durch Metallzapfen oder -kontakte, sogenannte „Plugs” versehen, die in einer dielektrischen oder Halbleiterschicht angeordnet sind, etwa in einer dielektrischen Zwischenschicht (ILD) oder Ähnlichem. Abhängig von dem Metall und dem Halbleitermaterial wird dort, wo der Metallkontakt die Halbleiterschicht kontaktiert, ein Schottky-Übergang oder eine Schottky-Barriere ausgebildet. Die Schottky-Barriere erzeugt einen gleichrichtenden Kontakt aufgrund des Fermi-Level Pinnings, das durch den Endbereich der Halbleiterkristallstruktur an einer Metallfläche hervorgerufen wird.
  • Es wird hier ein Verfahren zum Ausbilden eines Metall-Halbleiter-Kontakts mit einer dotierten Zwischenschicht offenbart. Es wurde herausgefunden, dass ein Kontakt mit einer äußeren Zwischenschicht aus einem Metalloxid, das mit Fluor dotiert ist, das Fermi-Level-Pinning verringert und auch den Tunnel-Widerstand an der Zwischenschicht-Halbleiter-Barriere verringert. Das verringerte Fermi-Level Pinning und der verringerte Tunnel-Widerstand erlauben eine Kontakt-Grenzfläche mit weniger Stromwiderstand. Es wurde auch herausgefunden, dass in manchen Ausführungsformen das Dotieren der Metalloxid-Zwischenschicht erreicht wird, indem die Nebenprodukte des Ätzens der ILD-Schicht verwendet werden, oder durch Plasmadotierung, was zu weniger erforderlichem Ausheilen und Dotiermittel-Wanderung in die ILD und die Halbleiterschicht führt. Zusätzlich verringert das Verwenden der Nebenprodukte des Ätzverfahrens die Notwendigkeit, die ILD und die Halbleiteroberfläche nach dem Ätzen zu reinigen, was den Durchsatz von aktiven Vorrichtungen in dem Herstellungsverfahren erhöht.
  • 1 ist eine Schnittansicht, die ein Substrat 104 mit einer Isolierschicht 106 zeigt, gemäß manchen Ausführungsformen. Das Substrat 104 besteht aus einem Halbleitermaterial, wie Silizium, Galliumarsenid, Silizium-Germanium, Siliziumkarbid, Siliziumphosphid oder einem anderen Halbleitermaterial. In manchen Ausführungsformen ist das Substrat 104 beispielsweise ein Wafer, eine aktive Vorrichtung, eine Halbleiter-auf-Isolator-Schicht, eine gestreckte (engl. „strained”) Schicht, eine epitaktische Schicht oder Ähnliches. Das Substrat hat einen Zielbereich 102, der darin angeordnet ist. Der Zielbereich 102 ist ein Abschnitt des Substrats 104, in dem ein nachfolgend ausgebildeter Metall-Halbleiter-Kontakt das Substrat 104 kontaktiert und eine elektrische Verbindung bereitstellt. Abhängig von der Struktur, die auf dem Substrat 104 ausgebildet wird, ändert sich die Verwendung, das Material und die Struktur des Zielbereichs 102. Beispielsweise ist in einer Ausführungsform, in der ein lateraler Transistor auf dem Substrat 104 ausgebildet wird, die Zielstruktur eine Source oder ein Drain oder ein Teil des Substrat-Bulks, in dem der Kontakt beispielsweise eine Substrat-Masse bereitstellt. In anderen Ausführungsformen wird ein FinFET auf dem Substrat 104 ausgebildet und der Zielbereich 102 ist eine Source oder ein Drain in einem erhöhten Grat, oder ein Bipolartransistor wird in dem Substrat ausgebildet und der Zielbereich 102 ist der Emitter, Kollektor oder die Basis. Ähnlich ist, wenn eine Diode in dem Substrat 104 ausgebildet wird, der Zielbereich 102 eine Anode oder Kathode der Diode. Es versteht sich, dass die Ausführungsformen, die hier offenbart sind, nicht auf eine bestimmte Struktur eingeschränkt sind und auf jede Metall-Halbleiter-Grenzfläche angewendet werden können. Zusätzlich ist in manchen Ausführungsformen das Substrat 104 ein Chip, ein Die-Wafer oder eine andere Halbleiterstruktur.
  • Eine Isolierschicht 106 ist über dem Substrat 104 ausgebildet und bedeckt den Zielbereich 102. In manchen Ausführungsformen ist die Isolierschicht 106 ein Oxid, Nitrid, Oxinitrid, Karbid oder anderes Isoliermaterial. Abhängig von dem Material der Isolierschicht wird die Isolierschicht 106 durch Verfahren wie chemische Gasphasenabscheidung (CVD), CVD im Plasma (PECVD), Niederdruck-CVD (LPCVD), Atomlagenabscheidung (ALD), Spin-on-Glass-Verfahren, thermische Oxidation oder ein anderes Abscheidungs- oder Ausbildungsverfahren ausgebildet. In manchen Ausführungsformen ist die Isolierschicht 106 eine ILD-Schicht, die mit einer Dicke so ausgebildet wird, dass sie sich über die Strukturen, die auf dem Substrat 104 angeordnet sind, hinaus erstreckt und sie bedeckt. Wenn beispielsweise ein oder mehrere planare Transistoren auf dem Substrat ausgebildet werden, erstreckt sich die Isolierschicht 106 der ILD über die Gatestruktur des Transistors hinaus und bedeckt sie, was eine im Wesentlichen planare Oberfläche für nachfolgende Schichten bietet.
  • 2 ist eine Schnittansicht, die das Ätzen einer Kontaktöffnung 202 in der Isolierschicht 106 zeigt, gemäß manchen Ausführungsformen. Eine Maske 204 wird über der Isolierschicht 106 ausgebildet und strukturiert, um Teile der Oberfläche der Isolierschicht 106 freizulegen. In einer Ausführungsform ist die Maske 204 eine harte Maske, etwa ein Nitrid oder Ähnliches, die abgeschieden und geätzt wird, um die Ätzstruktur zu bilden. In einer anderen Ausführungsform ist die Maske 204 ein Resist, etwa ein Photoresist, das strukturiert, belichtet und entwickelt wird, um die Struktur zu bilden.
  • Die Isolierschicht 106 wird durch die Maske 204 geätzt, um die Öffnung 202 auszubilden, wobei die Öffnung 202 sich durch die Isolierschicht 106 erstreckt, um zumindest einen Teil des Zielbereichs 102 freizulegen. Die Isolierschicht 106 wird beispielsweise mittels einer Nass- oder Trockenätzung, einem Nass- oder Trocken-Plasmaätzverfahren, einem reaktiven Ionenätzen oder einem anderen Ätzverfahren geätzt. Die Reaktanten, die verwendet werden, um die Isolierschicht zu ätzen, hängen von der Zusammensetzung der Isolierschicht 106 ab. In manchen Ausführungsformen wird eine Siliziumdioxid-(SiO2)-Isolierschicht 106 mit einem fluorbasierten Ätzmittel geätzt, wie Flusssäure (HF), oder eine Siliziumnitrid(Si3N4)-Schicht wird mit einem fluor- oder phosphorbasierten Ätzmittel geätzt, wie Phosphorsäure (H3PO4).
  • In manchen Ausführungsformen, in denen die Isolierschicht beispielsweise aus Siliziumdioxid besteht, wird ein Oxid-Ätzverfahren angewendet, das für das Ätzen von Siliziumdioxid gegenüber Silizium hoch selektiv ist. In einem solchen Verfahren werden Stickstofftrifluorid-(NF3)- und Ammoniak-(NH3)-Präkursoren bzw. -Vorläufer verwendet, um Ammoniumfluorid-(NH4F)- und Ammoniumbifluorid-(NH4F.HF)-Ätzmittel mittels eines Plasmas oder einer HF-Quelle entfernt zu erzeugen. Siehe Gl. 1. NF3 + NH3 → NH4F + NH4F.HF (1)
  • Die Ätzmittel werden dann verwendet, um die Siliziumdioxid-Isolierschicht 106 zu ätzen.
    Siehe Gl. 2–3. NH4F + SiO2 → (NH4)2SiF6 (Feststoff) + H2O (2) NH4F.HF + SiO2 → (NH4)2SiF6 (Feststoff) + H2O (3)
  • Das Oxid-Ätzverfahren erlaubt Niedertemperatur-Ätzen, beispielsweise zwischen etwa 20°C und etwa 50°C. Die entfernte Plasma-Erzeugung der Ätzmittel stellt aktive Ätzmittel ohne Schäden durch Plasma für das Substrat 104 bereit.
  • 3 ist eine Schnittansicht, die das Substrat 104 nach dem Ätzen der Öffnung 202 zeigt, gemäß manchen Ausführungsformen. Die Maske 204 (siehe 2) wird von der Isolierschicht 106 entfernt. In manchen Ausführungsformen hinterlässt das Ätzverfahren einen Rückstand oder ein Nebenprodukt 302. Wie oben in den Gleichungen 2 und 3 gezeigt ist, führt das Oxid-Ätzverfahren beispielsweise zu einem Ammoniumhexafluorsilikat-((NH4)2SiF6)-Nebenprodukt. Das Ätz-Nebenprodukt 302 wird in manchen Ausführungsformen durch eine Ausheilung bzw. Wärmebehandlung entfernt oder durch ein Wasch-, Spül-, Ätz- oder sonstiges Reinigungsverfahren gereinigt.
  • Es wurde herausgefunden, dass das Belassen eines Ätz-Nebenprodukts auf dem Boden und den Seitenwänden der Öffnung 202 die Verwendung des Nebenprodukts in späteren Verfahrensschritten erlaubt. In manchen Ausführungsformen wird das Ätz-Nebenprodukt 302 beispielsweise verwendet, um eine nachfolgend abgeschiedene Schicht zumindest teilweise zu dotieren. Somit kann ein Ätzmittel gewählt werden, um ein Ätz-Nebenprodukt 302 mit einem angestrebten Dotiermittel zurückzulassen, um später eine abgeschiedene Schicht zu dotieren. Dies erlaubt das Vermeiden eines Reinigungs- oder Ausheilungs- bzw. Wärmebehandlungsschritts, um das Ätz-Nebenprodukt 302 zu entfernen, was Verarbeitungsgeschwindigkeit und -durchsatz erhöht.
  • 4 ist eine Schnittansicht, die das Ausbilden einer Zwischenschicht 402 zeigt, gemäß machen Ausführungsformen. Eine Metalloxid-Zwischenschicht 402 wird über der Isolierschicht 106 und in der Öffnung 202 ausgebildet. Die Zwischenschicht 402 wird mindestens am Boden der Öffnung 202 ausgebildet und kontaktiert den Zielbereich 102. In manchen Ausführungsformen kontaktiert die Zwischenschicht 402 die Oberfläche des Substrats 104 direkt in dem Zielbereich 102. In anderen Ausführungsformen sind Hilfsschichten, wie ein natives Oxid, eine Ätzstopp-Schicht, eine Sperrschicht oder Ähnliches, zwischen dem Substrat und der Zwischenschicht 402 angeordnet. In manchen Ausführungsformen wird ein Reinigungsverfahren ausgeführt, um beispielsweise ein natives Oxid zu entfernen, oder das native Oxid kann vermieden werden, indem die freiliegende Oberfläche des Substrats 104 in einem Vakuum oder einer Sauerstoff- oder Oxidationsmittelfreien Umgebung gehalten wird.
  • In manchen Ausführungsformen wird die Zwischenschicht 402 aus einem Metalloxid ausgebildet, wie TiO2, SnO2, ZnO oder einem anderen Oxid, mittels einer Abscheidungstechnik, wie Atomlagenabscheidung (ALD), physikalischer Gasphasenabscheidung (PVD), chemischer Gasphasenabscheidung (CVD) oder Ähnlichem. Es wurde herausgefunden, dass TiO2, SnO2, ZnO mit Fluor (F) dotiert werden kann und das unerwartete Ergebnis hervorbringen kann, dass es, wenn es dotiert wird, das Fermi-Level Pinning der Bandlücke des Substrat-Halbleitermaterials verringert und den Tunnel-Widerstand an der Zwischenschicht-Substrat-Grenzfläche senkt. Das verringerte Fermi-Level Pinning bietet eine größere Leitfähigkeit an der Zwischenschicht-Substrat-Grenzfläche, indem die Höhe der Schottky-Barriere gesenkt wird. Zusätzlich erlaubt ein verringerter Tunnel-Widerstand, der von der dotierten Zwischenschicht 402 bereitgestellt wird, eine größere Leitfähigkeit an der Zwischenschicht-Substrat-Grenzfläche, indem er einer höheren Zahl von Elektronen erlaubt, die Grenzfläche durch Tunneln zu überqueren, anstatt die Schottky-Barriere zu überwinden.
  • In einer Ausführungsform wird die Zwischenschicht 402 mittels eines ALD-Verfahrens ausgebildet, um einen unteren Abschnitt der Zwischenschicht 402 zu erzeugen, der den Zielbereich 102 mit einer Dicke von zwischen etwa 0,5 nm und 15 nm (5 Angstrom und 150 Angstrom) kontaktiert. Die Dicke der Zwischenschicht 402 auf den Seitenwänden der Öffnung 202 ist im Allgemeinen geringer als die Dicke im unteren Abschnitt. Es wurde ermittelt, dass eine solche Dicke für den unteren Abschnitt der Zwischenschicht zu Dotiermittel-Konzentrationen führt, die eine Spenderelektronen-Dichte bereitstellt, die das Fermi-Level Pinning und den Tunnel-Widerstand verringert. Somit wird ein im Wesentlichen ohmscher Kontakt zwischen der Zwischenschicht 402 und dem Substrat 104 hergestellt, ohne dass ein Silizid oder eine andere Modifikation an dem Substrat 104 nötig wäre, was zu einem im Wesentlichen Silizid-freien Zielbereich 102 führt. Das ALD-Verfahren scheidet eine Metallschicht ab, die dann oxidiert wird. In manchen Ausführungsformen verwendet das ALD-Verfahren beispielsweise Tetrakis(dimethylamino)titan (TDMAT oder C8H24N4Ti), Titantetrachlorid (TiCl4), Titantetraethanolat (auch Titanmethoxid, Ti(OMe)4, wobei Me eine Methylgruppe ist) oder Ähnliches als Präkursor für Titan-Abscheidung in einem Temperaturbereich zwischen etwa 100°C und etwa 500°C, Diethylzink (DEZ oder Zn(C2H5)2) oder Ähnliches als Präkursor für Zink-Abscheidung in einem Temperaturbereich zwischen etwa 100°C und etwa 500°C oder Dibutylzinndiacetat (DBTDA oder (C4H9)2Sn(OOCCH3)2), Zinn(IV)-Chlorid (SnCl4), Zinn(II)-chlorid (SnCl2) oder Ähnliches als Präkursor für Zinn-Abscheidung in einem Temperaturbereich von etwa 50°C bis etwa 500°C. Nach der ALD-Abscheidung einer Metallschicht wird die Metallschicht beispielsweise mit Sauerstoff (O2), Ozon (O3), Wasser (H2O) oder einem anderen Oxidationsmittel oxidiert. In manchen Ausführungsformen kann das ALD-Verfahren wiederholt werden, um die Zwischenschicht 402 auf die angestrebte Dicke aufzubauen.
  • In anderen Ausführungsformen wird die Zwischenschicht durch ein PVD- oder CVD-Verfahren ausgebildet, wie CVD im Plasma (PECVD), Niederdruck-CVD (LPCVD), Sputtern, Verdampfungsabscheidung oder Ähnliches. In solchen Ausführungsformen wird eine Metalloxid-Zwischenschicht 402 ausgebildet, indem ein Metall abgeschieden wird und das Metall dann oxidiert wird oder indem ein Metalloxid abgeschieden wird.
  • In manchen Ausführungsformen, die denen das Ätz-Nebenprodukt 302 (siehe 3) nicht durch Ausheilen bzw. Wärmebehandlung oder Reinigen entfernt wird, wird die Zwischenschicht 402 über dem Ätz-Nebenprodukt 302 abgeschieden. Das Nebenprodukt 302 wird in die Zwischenschicht 402 aufgenommen. Wenn beispielsweise die Oxid-Ätzung verwendet wird, um die Öffnung 202 in der Isolierschicht 106 zu ätzen, wird ein Ammoniumhexafluorsilikat-Nebenprodukt 302 auf den Oberflächen der Öffnung 202 zurückgelassen. Wenn eine Metallschicht über dem Ammoniumhexafluorsilikat-Nebenprodukt 302 ausgebildet wird, zerfällt das Ammoniumhexafluorsilikat-Nebenprodukt 302 und wird es in die Metallschicht aufgenommen. Das Fluor in dem Ammoniumhexafluorsilikat-Nebenprodukt 302 wirkt als Dotiermittel für die Metallschicht, wobei es in der Metallschicht während der Oxidation und nachfolgenden ALD-Metallschicht-Abscheidungsschritten verbleibt und eine dotierte Metalloxid-Zwischenschicht 402 ausbildet. In manchen Ausführungsformen wird die Zwischenschicht 402 bei einer relativ niedrigen Temperatur oder einem kurzen Zeitraum ausgeheilt, um das Dotiermittel von dem Ätz-Nebenprodukt 302 in die Zwischenschicht 402 zu versetzen, ohne der Isolierschicht 106 und dem Substrat 104 eine erhebliche Dotierung zuzuführen. Es wurde herausgefunden, dass das Ausheilen bzw. die Wärmebehandlung und das Versetzen bei niedriger Temperatur oder kurzer Zeitdauer die Wanderung des Dotiermittels in die Isolierschicht 106 und das Substrat 104 verhindern.
  • 5 ist eine Schnittansicht, die eine Implantierungsdotierung der Zwischenschicht 402 zeigt, gemäß manchen Ausführungsformen. Die Zwischenschicht 402 wird mit einem Donator-Dotierungsmittel 502 dotiert. In manchen Ausführungsformen wird die Zwischenschicht 402 durch eine HF-Plasmabehandlung oder eine PECVD-Abscheidung von beispielsweise Fluor oder Ähnlichem dotiert. In einem Beispiel, in dem eine Plasmabehandlung verwendet wird, liegt die Dauer der Plasmabehandlung zwischen etwa 5 Sekunden und etwa 500 Sekunden bei einer Leistung von zwischen etwa 50 W und etwa 2000 W. Eine Gasströmung zwischen etwa 5 sccm und etwa 500 sccm mittels eines Präkursors, wie Kohlenstofftetrafluorid (CF4) oder Hexafluorethan (C2F6), wird verwendet, um die Zwischenschicht 402 mit einer Fluorkonzentration zwischen etwa 0,1% und etwa 15% in dem Metall-Halbleiter-Kontaktbereich am Boden der Öffnung 202 zu dotieren. Es wurde herausgefunden, dass die vorgenannten Parameter zu einer Dotierung führen, die das Fermi-Level Pinning der Bandlücke des Substrat-Halbleitermaterials verringert und den Tunnel-Widerstand an der Zwischenschicht-Halbleiter-Grenzfläche senkt. Zusätzlich stellt das Dotieren der Zwischenschicht 402 mit einem Plasma-Dotierungsverfahren sicher, dass die Dotierung im Wesentlichen in der Zwischenschicht 402 gleichförmig ist. Man beachte, dass das Dotieren der Zwischenschicht 402 in den Seitenwandbereichen wenig Auswirkungen auf die Charakteristika des Kontakts zwischen der Zwischenschicht 402 und dem Zielbereich 102 hat. In manchen Ausführungsformen unterscheidet sich das Dotiermittel, das verwendet wird, um die Zwischenschicht 402 zu dotieren, von dem Dotiermittel, das verwendet wird, um die Zielbereiche 102 oder andere dotierte Bereiche des Substrats 104 zu dotieren. Man beachte weiter, dass während die Ausführungsformen so beschrieben sind, dass sie eine Zwischenschicht haben, die mit Fluor dotiert ist, andere Ausführungsformen ein oder mehrere Dotiermittel aufweisen können, die das Fermi-Level Pinning und den Tunnel-Widerstand verringern, und dass die Parameter zum Dotieren gemäß den Dotiermitteln modifiziert werden können.
  • 6 ist eine Schnittansicht, die das Ausbilden einer Klebeschicht oder Haftschicht 602 zeigt, gemäß manchen Ausführungsformen. Die Haftschicht 602 wird durch ALD, CVD, Epitaxie oder ein anderes Abscheidungsverfahren abgeschieden. In manchen Ausführungsformen wird die Haftschicht 602 aus Titannitrid (TiN) oder einem anderen Material mit einer Dicke zwischen etwa 1 nm und 4 nm (10 Angstrom und 40 Angstrom) ausgebildet.
  • 7 ist eine Schnittansicht, die das Ausbilden des Zapfens 702 in einer Füllschicht zeigt, gemäß machen Ausführungsformen. Die Füllschicht wird in der Öffnung 202 (siehe 2–6) abgeschieden und erstreckt sich über sie hinaus, so dass die Öffnung 202 mit einem leitenden Material gefüllt ist, das ein Metall sein kann, wie Wolfram (W), Kupfer (Cu), Gold (Au) oder Ähnliches, oder eine Legierung, ein Polysilizium oder ein anderes leitendes Material. Der Zapfen 702 wird in manchen Ausführungsformen ausgebildet, indem das leitende Material durch CVD, PVD, Sputtern oder einem anderen Abscheidungsverfahren abgeschieden wird. In manchen Ausführungsformen wird eine Keimschicht über der Haftschicht 602 ausgebildet und die Füllschicht wird durch Elektroplattieren, stromloses Plattieren oder ein anderes Plattierverfahren ausgebildet. In solchen Ausführungsformen wird die Keimschicht mittels ALD, CVD oder Ähnlichem ausgebildet und die Keimschicht wird in die Füllschicht während der Abscheidung der Füllschicht integriert.
  • 8 ist eine Schnittansicht, die das Planarisieren eines Kontakts 802 zeigt, gemäß einer Ausführungsform. In einer solchen Ausführungsform werden Teile der Zwischenschicht 402, der Haftschicht 602 und des Zapfens 702 beispielsweise durch ein chemisch-mechanisches Polier-(CMP)-Verfahren, eine Ätzung, einem mechanischen Polier- oder Schleifverfahren oder einem anderen Planarisierungsverfahren planarisiert. In manchen Ausführungsformen wird die Isolierschicht 106 auch planarisiert, um eine angestrebte Dicke zu erreichen. Der sich ergebende Kontakt 802 weist eine Zwischenschicht 402, eine Haftschicht 602 und einen Zapfen 702 auf, deren obere Flächen im Wesentlichen planar oder eben zu einander und zu der oberen Fläche der Isolierschicht 106 sind. Der Zielbereich 102 ist im Wesentlichen Silizid-frei. Zusätzlich ist der Zielbereich 102 im Wesentlichen frei von dem Dotiermittel, das verwendet wird, um die Zwischenschicht 402 zu dotieren.
  • 9 ist eine Schnittansicht, die eine planare aktive Transistor-Vorrichtung mit Kontakten 802 zeigt, gemäß manchen Ausführungsformen. In einer solchen Ausführungsform ist die Isolierschicht 106 eine ILD, wobei sich Kontakte 802 durch die Isolierschicht 106 erstrecken und die Source/Drain-Bereiche 904 kontaktieren, die in dem Substrat 104 angeordnet sind.
  • Der Transistor hat auch eine Gatestruktur 902, beispielsweise mit einer Grenzschicht 908, einem Gate-Dielektrikum 910 und einem Gate-Kontakt 906. In manchen Ausführungsformen wird ein Kontakt 802 mit einer dotierten Zwischenschicht über dem Gate-Kontakt 906 ausgebildet und kontaktiert ihn. In manchen Ausführungsformen wird der Gate-Kontakt 906 jedoch aus einer Metalllegierung oder einem anderen Material ausgebildet, wenn ein Schottky-Übergang nicht ausgebildet werden soll. In manchen Ausführungsformen ist der Kontakt 802 für die Gatestruktur 902 ein Kontakt ohne dotierte Zwischenschicht. Wenn eine Struktur, Schaltung oder Vorrichtung mehrere Halbleiter-Zielbereiche hat, etwa Sources und Drains 904, können mehrere Kontakte 802 in einem einzigen Verfahren ausgebildet werden. In solchen Ausführungsformen werden die Zwischenschicht 402, die Haftschicht 602 und der Zapfen 702 in jedem der Kontakte 802 jeweils aus einzelnen Schichten ausgebildet, die sich über mehrere Öffnungen in der Isolierschicht 106 erstrecken, und werden nachfolgend getrennt, wenn der Kontakt durch ein CMP oder Ähnliches planarisiert wird (siehe z. B. 8).
  • 10 ist eine Schnittansicht, die ein Gehäuse mit einem planaren Transistor mit Kontakten 802 zeigt, gemäß machen Ausführungsformen. Eine RDL 1002 und eine oder mehrere Endbearbeitungsschichten 1004 werden über der ILD-Isolierschicht 106 ausgebildet. Die RDL 1002 hat ein oder mehrere Metallmerkmale 1018, die in dielektrischen Schichten 1016 in Kontakt mit dem Kontakt 802 angeordnet sind und die eine elektrische Verbindung zwischen den Kontakten 802 und externen Vorrichtungen bereitstellen. In manchen Ausführungsformen umfassen die Endbearbeitungsschichten 1004 eine oder mehrere Passivierungsschichten 1014 mit Post-Passivation-Interconnects (PPIs) 1010, die über Öffnungen in der Passivierungsschicht 1014 angeordnet sind und sich durch sie erstrecken. Eine oder mehrere Schutzschichten 1012 sind über der Passivierungsschicht 1014 und den PPIs 1010 angeordnet und Metallisierungsstrukturen unter dem Bondhügel 1008 und Anschlussteile 1006 sind über den Schutzschichten 1012 ausgebildet und stellen eine Befestigung und elektrische Verbindung des Gehäuses an einer externen Vorrichtung bereit, etwa einem Die, einem Gehäuse, einem Interposer, einer Platine oder Ähnlichem. Somit sind die Kontakte 802 in elektrischem Kontakt mit der RDL 1002 und die RDL ist in elektrischem Kontakt mit den Anschlussteilen 1006.
  • 11A ist eine Schnittansicht, die eine Bipolartransistor-(BJT)-Vorrichtung 1100 mit Kontakten 802 zeigt, gemäß manchen Ausführungsformen. Die BJT-Vorrichtung hat Wannen, sogenannte „wells” 1102, die in einem Substrat ausgebildet sind. Die Wannen 1102 bilden den Emitter 1108, die Basis 1106 und den Kollektor 1104. Mindestens ein Kontakt 802 ist ausgebildet, um jede einzelne der Wannen 1102 zu kontaktieren und mit ihr elektrisch verbunden zu sein.
  • 11B ist eine Schnittansicht, die eine FinFET-Struktur 1120 mit Kontakten 802 zeigt, gemäß manchen Ausführungsformen. Der FinFET hat einen Grat 1122 mit Source/Drain-Bereichen 1124 und einem Kanalbereich 1126. Ein Gate-Dielektrikum 1130 und ein Gate-Kontakt 1128 sind auf oberen und Seitenwand-Flächen des Grats 1122 angeordnet und umgeben den Kanalbereich. Kontakte 802 stellen eine elektrische Verbindung mit den Source/Drain-Bereichen 1124 bereit. In manchen Ausführungsformen wird ein Kontakt 802 mit einer dotierten Zwischenschicht gemäß den Ausführungsformen als Kontakt für das Gate verwendet.
  • 12 ist ein Flussdiagramm, das ein Verfahren 1200 zum Ausbilden einer Struktur mit einem Kontakt mit einer dotierten Zwischenschicht zeigt, gemäß manchen Ausführungsformen. Eine Isolierschicht wird in Block 1202 ausgebildet, wobei die Isolierschicht über einem Substrat angeordnet ist, das einen oder mehrere Zielbereiche aufweist. Die Isolierschicht wird in Block 1204 maskiert und geätzt und eine Öffnung, die einen Zielbereich auf dem Substrat freilegt, wird durch das Ätzen ausgebildet. In manchen Ausführungsformen wird jeder Ätz-Reststoff oder jedes Ätz-Nebenprodukt in Block 1206 durch Reinigen oder Ausheilen bzw. Wärmebehandlung entfernt. Die Zwischenschicht wird in Block 1208 in der Öffnung in der Isolierschicht ausgebildet. In manchen Ausführungsformen wird die Zwischenschicht in Block 1210 dotiert und die dotierte Zwischenschicht wird in Block 1212 ausgeheilt. In manchen Ausführungsformen wird die Zwischenschicht beispielsweise mit Fluor oder Ähnlichem durch eine Plasma-Implantation, durch das Verwenden des Ätz-Reststoffs oder -Nebenprodukts, durch eine Kombination aus Implantation und Wiederverwendung des Reststoffs oder eine andere Technik dotiert. Eine Haftschicht wird in Block 1214 über der Zwischenschicht ausgebildet, wobei die Haftschicht sich in die Öffnung in der Isolierschicht erstreckt und den Zielbereich kontaktiert. Eine Füllschicht wird in Block 1216 ausgebildet, wobei die Füllschicht einen Zapfen bildet, der den Rest der Öffnung in der Isolierschicht füllt. Der Zapfen, die Haftschicht und die Zwischenschicht werden in Block 1218 planarisiert und nachfolgende Verbindungs- und Endbearbeitungsschichten, wie RDL-Schichten und Passivierungsschichten und zugehörige Verbindungen werden in Block 1220 ausgebildet. In manchen Ausführungsformen werden in Block 1220 eine oder mehrere Anschlussteile über den Endbearbeitungsschichten ausgebildet, was es erlaubt, dass das Substrat mit einem Gehäuse, einem Träger, einer Platine, einem Die oder Ähnlichem gebondet wird, beispielsweise in einem 3D-IC, einem vertikal gestapelten Gehäuse, einer Flip-Chip-Anordnung oder Ähnlichem. Zusätzlich wird das Substrat in manchen Ausführungsformen nach dem Ausbilden der Endbearbeitungsschichten vereinzelt, getestet und gekapselt.
  • Ein Verfahren zum Ausbilden einer Vorrichtung gemäß einer Ausführungsform umfasst das Ausbilden einer Isolierschicht auf einer oberen Fläche eines Halbleitersubstrats, wobei mindestens eine aktive Vorrichtung darin ausgebildet ist, wobei ein Zielbereich der mindestens einen aktiven Vorrichtung an einer oberen Fläche des Substrats angeordnet ist. Eine Öffnung wird durch die Isolierschicht geätzt, so dass die Öffnung den Zielbereich freilegt. Eine Metalloxid-Zwischenschicht wird in der Öffnung und den Zielbereich kontaktierend ausgebildet und die Metalloxid-Zwischenschicht wird mit einem ersten Dotiermittel dotiert. Eine Haftschicht wird in der Öffnung ausgebildet und über der dotierten Metalloxid-Zwischenschicht angeordnet. Ein Metallzapfen wird in der Öffnung und über der Haftschicht ausgebildet, wobei die dotierte Metalloxid-Zwischenschicht zwischen dem Metallzapfen und dem Substrat angeordnet ist. Eine Redistribution-Layer (RDL) wird über der oberen Fläche der Isolierschicht ausgebildet, wobei ein Metallmerkmal der RDL in elektrischem Kontakt mit dem Metallzapfen ist. Das Ausbilden der Metalloxid-Zwischenschicht umfasst das Ausbilden der Metalloxid-Zwischenschicht aus entweder Zinnoxid, Titanoxid oder Zinkoxid. Das Ausbilden der dotierten Metalloxid-Zwischenschicht umfasst das Implantieren eines ersten Dotiermittels in die Metalloxid-Zwischenschicht. Das Implantieren des ersten Dotiermittels umfasst das Implantieren von Fluor in die Metalloxid-Zwischenschicht. In manchen Ausführungsformen wird ein Transistor auf dem Substrat ausgebildet, bevor die Isolierschicht ausgebildet wird, und der Zielbereich ist eine Source oder ein Drain des Transistors. Der Zielbereich wird mit einem zweiten Dotiermittel dotiert, das sich von dem ersten Dotiermittel unterscheidet, und der Zielbereich ist im Wesentlichen Silizid-frei.
  • Eine Struktur gemäß einer Ausführungsform umfasst eine Isolierschicht, die über einem Halbleitersubstrat angeordnet ist und eine Öffnung aufweist, die sich durch sie erstreckt, wobei eine erste Fläche des Substrats an einem Boden der Öffnung angeordnet ist. Eine Zwischenschicht eines Kontakts ist in der Öffnung angeordnet und hat einen ersten Abschnitt, der die erste Fläche des Substrats kontaktiert. Ein Metallzapfen des Kontakts ist in der Öffnung angeordnet, wobei die Zwischenschicht den Metallzapfen von der ersten Fläche des Substrats trennt. Die Zwischenschicht umfasst ein dotiertes Oxid. In einer Ausführungsform umfasst die Zwischenschicht ein dotiertes Metalloxid. Das Metalloxid des dotierten Metalloxids ist entweder Zinnoxid, Titanoxid oder Zinkoxid und das dotierte Metalloxid ist mit Fluor dotiert, das mit einer Konzentration von zwischen etwa 0,1% und etwa 15% dotiert ist. Die Struktur umfasst weiter eine Haftschicht, die zwischen der Zwischenschicht und dem Metallzapfen angeordnet ist, wobei die Haftschicht Titannitrid umfasst und der Metallzapfen Wolfram umfasst. Eine obere Fläche des Metallzapfens ist im Wesentlichen plan mit einer oberen Fläche der Zwischenschicht, einer oberen Fläche der Haftschicht und einer oberen Fläche der Isolierschicht. In manchen Ausführungsformen ist eine Redistribution-Layer (RDL) mit mindestens einem Metallmerkmal elektrisch mit dem Metallzapfen verbunden.

Claims (15)

  1. Verfahren zum Ausbilden einer Vorrichtung, das Folgendes umfasst: Ausbilden einer Isolierschicht (106) auf einer oberen Fläche eines Halbleitersubstrats (104), das mindestens eine aktive Vorrichtung aufweist, die darin ausgebildet ist, wobei ein Zielbereich (102) der mindestens einen aktiven Vorrichtung an der oberen Fläche des Halbleitersubstrats angeordnet ist; Ätzen einer Öffnung (202) durch die Isolierschicht, wobei die Öffnung den Zielbereich freilegt; Ausbilden einer Metalloxid-Zwischenschicht (402) in der Öffnung und in Kontakt mit dem Zielbereich; Dotieren der Metalloxid-Zwischenschicht mit einem ersten Dotiermittel (502); Ausbilden einer Haftschicht (602) in der Öffnung, die über der dotierten Metalloxid-Zwischenschicht angeordnet ist; Ausbilden eines Metallzapfens (702) in der Öffnung und über der Haftschicht, wobei die dotierte Metalloxid-Zwischenschicht zwischen dem Metallzapfen und dem Halbleitersubstrat angeordnet ist; und Ausbilden einer Redistribution-Layer (RDL) (1002) über der oberen Fläche der Isolierschicht, wobei ein Metallmerkmal der RDL in elektrischem Kontakt mit dem Metallzapfen steht.
  2. Verfahren nach Anspruch 1, wobei das Ätzen der Öffnung das Erzeugen eines Ätz-Nebenprodukts (302) umfasst, das auf Oberflächen der Öffnung angeordnet ist und das erste Dotiermittel umfasst, und wobei das Ausbilden der Metalloxid-Zwischenschicht das Ausbilden einer Metalloxid-Zwischenschicht über dem Ätz-Nebenprodukt umfasst und wobei das erste Dotiermittel von dem Ätz-Nebenprodukt zumindest teilweise die Metalloxid-Zwischenschicht dotiert.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Ausbilden der Metalloxid-Zwischenschicht das Ausbilden der Metalloxid-Zwischenschicht aus entweder Zinnoxid, Titanoxid oder Zinkoxid umfasst.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei das Dotieren der Metalloxid-Zwischenschicht das Implantieren des ersten Dotiermittels in die Metalloxid-Zwischenschicht umfasst.
  5. Verfahren nach Anspruch 4, wobei das Implantieren des ersten Dotiermittels das Implantieren von Fluor in die Metalloxid-Zwischenschicht umfasst.
  6. Verfahren nach einem der vorangehenden Ansprüche, das weiter das Ausbilden eines Transistors auf dem Halbleitersubstrat umfasst, bevor die Isolierschicht ausgebildet wird, wobei der Zielbereich (102) eine Source oder ein Drain des Transistors ist; wobei der Zielbereich mit einem zweiten Dotiermittel dotiert ist, das sich von dem ersten Dotiermittel unterscheidet; und wobei der Zielbereich im Wesentlichen Silizid-frei ist.
  7. Struktur, die Folgendes umfasst: eine Isolierschicht (106), die über einem Halbleitersubstrat (104) angeordnet ist und eine Öffnung (202) aufweist, die sich durch sie erstreckt, wobei eine erste Fläche des Halbleitersubstrats an einem Boden der Öffnung angeordnet ist; eine Zwischenschicht (402) eines Kontakts, die in der Öffnung angeordnet ist und einen ersten Abschnitt aufweist, der die erste Fläche des Halbleitersubstrats kontaktiert; und einen Metallzapfen (702) des Kontakts, der in der Öffnung angeordnet ist, wobei die Zwischenschicht den Metallzapfen von der ersten Fläche des Halbleitersubstrats trennt; wobei die Zwischenschicht ein dotiertes Oxid umfasst, dadurch gekennzeichnet, dass die Struktur weiter ein Ätz-Nebenprodukt (302) umfasst, das auf Oberflächen der Öffnung angeordnet ist und das erste Dotiermittel umfasst, wobei die Zwischenschicht (402) über dem Ätz-Nebenprodukt angeordnet und zumindest teilweise von dem ersten Dotiermittel von dem Ätz-Nebenprodukt dotiert ist.
  8. Struktur nach Anspruch 7, wobei die Zwischenschicht ein dotiertes Metalloxid umfasst.
  9. Struktur nach Anspruch 8, wobei das Metalloxid des dotierten Metalloxids entweder Zinnoxid, Titanoxid oder Zinkoxid ist.
  10. Struktur nach Anspruch 8 oder 9, wobei das dotierte Metalloxid mit Fluor dotiert ist.
  11. Struktur nach Anspruch 10, wobei das dotierte Metalloxid mit einer Konzentration von zwischen etwa 0,1% und etwa 15% dotiert ist.
  12. Struktur nach einem der vorangehenden Ansprüche, die weiter eine Haftschicht umfasst, die zwischen der Zwischenschicht und dem Metallzapfen angeordnet ist.
  13. Struktur nach Anspruch 12, wobei die Haftschicht Titannitrid umfasst und der Metallzapfen Wolfram umfasst.
  14. Struktur nach Anspruch 12 oder 13, wobei eine obere Fläche des Metallzapfens im Wesentlichen plan mit einer oberen Fläche der Zwischenschicht, einer oberen Fläche der Haftschicht und einer oberen Fläche der Isolierschicht ist.
  15. Struktur nach Anspruch 14, die weiter eine Redistribution-Layer (RDL) umfasst, die mindestens ein Metallmerkmal aufweist, das elektrisch mit dem Metallzapfen verbunden ist.
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