KR101039923B1 - 불휘발성 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 기억 장치 및 그 제조 방법 Download PDF

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Abstract

불휘발성 기억 장치는 서로 적층되어 있는 복수의 컴포넌트 기억층을 포함한다. 복수의 컴포넌트 기억층 각각은 제1 배선, 상기 제1 배선에 비평행하게 제공되는 제2 배선, 및 제1 배선과 제2 배선 사이에 제공된 적층 구조부를 포함한다. 적층 구조부는 기억층 및 정류 소자를 갖는다. 정류 소자는 전극과 산화물 반도체 사이의 계면 상에 형성된 쇼트키 접합을 갖는다. 전극과 산화물 반도체는 금속을 포함한다.
불휘발성 기억 장치, 비트선, 워드선, 쇼트키 접합, 배선

Description

불휘발성 기억 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME}
관련 출원들에 대한 상호 참조
본 출원은 2008년 5월 22일자로 출원된 일본 특허 출원 제2008-134208호에 기초한 것으로 그 우선권을 주장하며, 상기 출원의 전체 내용은 본 명세서에 참조 인용된다.
본 발명은 불휘발성 기억 장치(nonvolatile memory device) 및 그 제조 방법에 관한 것이다.
NAND 플래시 메모리로 대표되는 불휘발성 메모리는 이동 전화, 디지털 스틸 카메라, USB 메모리, 실리콘 오디오(silicon audio) 등에서 대용량 데이터 저장 장치용으로 널리 사용되고 있다. 빠른 다운사이징에 의해 가능하게 된 비트당 제조 비용의 감소로 인해 시장이 계속 커가고 있다. 그렇지만, NAND 플래시 메모리는 임계값 시프트를 사용하여 정보를 기록하는 트랜지스터 동작을 이용한다. 특성의 균일성, 신뢰성, 고속 동작 및 높은 비트 밀도의 향상이 한계에 도달한 것으로 생각된다. 따라서, 새로운 불휘발성 메모리의 개발이 요망된다.
다른 한편으로, 예를 들어, 상변화 메모리(phase change memory) 또는 가변 저항 메모리(variable resistance memory)는 저항 물질의 가변 저항 상태를 이용하여 동작한다. 따라서, 기록/소거 동안에 트랜지스터 동작이 불필요하고, 저항 물질의 크기가 감소됨에 따라 소자 특성이 향상된다. 그러므로, 이 기술은 고도로 균일한 특성, 높은 신뢰성, 고속 동작 및 높은 비트 밀도를 실현함으로써 장래의 요구에 부응할 것으로 기대된다.
가변 저항 메모리는 전류량으로 감지가 수행된다는 점에서 종래의 NAND 플래시 메모리와 다르다. 이를 위해, 가변 저항 상태를 갖는 기억층에 흐르는 전류의 방향을 조절하기 위해 정류 소자(다이오드)가 각각의 메모리 셀에 제공된다.
정류 소자는 통상적으로 실리콘 장치와 아주 비슷한 PIN 다이오드로 형성된다. 그렇지만, 이하의 문제점들이 일어난다. 예를 들어, p-형, 비도핑(진성 반도체) 유형 및 n-형의 3 부분을 갖는 다결정 실리콘을 형성할 필요가 있다. 또한, 불순물을 활성화시킬 필요가 있으며, 따라서 공정 단계의 수가 증가한다. 항복 전압을 보호하기 위해 비도핑층의 층 두께를 증가시키면 전체 두께가 증가하게 되어 셀 부분과 주변 회로 부분 간의 레벨차를 증가시키게 되고 제조가 어렵게 된다. 게다가, PIN 층의 형성 후의 열적 단계 동안에 PIN 층에서의 불순물 프로파일이 쉽게 변하여, 적층된 불휘발성 기억 장치의 각 층에서 PIN 다이오드의 균일한 특성을 제공하기가 어렵게 된다. PIN 다이오드를 형성할 때 가열 단계의 제약조건들로 인 해 배선으로 사용될 수 있는 물질들에 제약조건이 있다. 또한, PIN 다이오드를 처리한 후에 손상을 제거하는 후속 산화 처리는 배선 및 배리어 금속의 산화를 야기하여 성능 열화를 가져온다. 다수 캐리어가 전류를 전달하는 쇼트키 접합과 비교하여, PIN 다이오드는 소수 캐리어가 주로 전류를 전달하는 PN 접합을 사용한다. 따라서, 가변 저항 메모리를 기록 및 소거하는 데 필요한 동작 전류를 얻기가 어렵고, 그에 따라 줄 열(Joule heat)로 인한 소자 과열을 야기한다. 이에, PIN 다이오드를 정류 소자로서 사용할 때 여러 가지 문제점들이 일어난다.
JP-A 2005-522045호는 결정 상변화(crystalline phase change) 및 쇼트키 다이오드에 의해 측정된 저항값으로서 정보를 기억하는 가변 저항 소자를 포함하는 상변화 메모리에 관한 기술을 개시하고 있다. 그렇지만, 쇼트키 다이오드를 형성하는 물질이 검사되지 않고, 종래 기술에 의하면, 예를 들어, 정류 소자의 물질 및 기억층의 물질이 반응을 하여, 예를 들어, 정류 소자 및/또는 기억층의 특성의 열화를 야기할 수 있으며, 정류 소자와 기억층의 집적이 어렵다. 게다가, 정류 소자의 물질이 서로 반응을 하여, 정류 소자의 특성의 열화를 야기할 수 있다. 그에 부가하여, 적층된 불휘발성 기억 장치에서, 제조 단계 이력이 서로 상에 적층된 층들 각각마다 다르며, 따라서 제조 단계 이력이 각 층의 정류 소자마다 다르다. 따라서, 예를 들어, 열처리 이력의 차이에 의해 정류 소자의 층들의 특성이 서로 다르게 되고 균일한 정류 특성이 달성될 수 없다.
본 발명의 일 측면에 따르면, 복수의 컴포넌트 기억층(component memory layer)이 서로 적층되어 있는 불휘발성 기억 장치로서, 상기 복수의 컴포넌트 기억층 각각은, 제1 배선; 상기 제1 배선에 비평행하게 배치된 제2 배선; 및 상기 제1 배선과 상기 제2 배선 사이에 배치된 적층 구조부(stacked structure unit)를 포함하며, 상기 적층 구조부는 기억층 및 정류 소자를 구비하고, 상기 정류 소자는 전극과 산화물 반도체 사이의 계면 상에 형성된 쇼트키 접합을 가지며, 상기 전극과 상기 산화물 반도체는 금속을 각각 포함하고, 상기 정류 소자는 상기 전극의 맞은편 상의 상기 산화물 반도체 상에 배치된 순방향 전극을 더 포함하고, 상기 순방향 전극에 포함된 금속의 산화물의 단위 금속 원자당 자유 에너지는 상기 산화물 반도체에 포함된 금속의 산화물의 단위 금속 원자당 자유 에너지 이하인, 불휘발성 기억 장치가 제공된다.
본 발명의 다른 측면에 따르면, 복수의 컴포넌트 기억층 - 상기 컴포넌트 기억층 각각은 제1 배선, 상기 제1 배선에 비평행하게 배치된 제2 배선 및 상기 제1 배선과 상기 제2 배선 사이에 배치된 적층 구조부를 포함하고, 상기 적층 구조부는 기억층 및 정류 소자를 구비함 - 이 서로 적층되어 있는 불휘발성 기억 장치의 제조 방법으로서, 상기 제1 배선 역할을 하는 제1 도전막을 반도체 기판 상에 형성하는 단계; 상기 기억층 역할을 하는 기억층막을 형성하는 단계; 상기 정류 소자의 전극 역할을 하는 전극막을 형성하는 단계; 상기 정류 소자의 산화물 반도체 역할을 하는 산화물 반도체막을 형성하는 단계; 상기 제2 배선 역할을 하는 제2 도전막을 형성하는 단계; 상기 제1 도전막을 제1 방향으로 정렬되는 밴드 구성으로 처리하여 상기 제1 배선을 형성하는 단계; 및 상기 제2 도전막을 상기 제1 방향에 비평행한 제2 방향으로 정렬되는 밴드 구성으로 처리하여 상기 제2 배선을 형성하는 단계를 포함하고, 상기 제1 배선을 형성하는 단계와 상기 제2 배선을 형성하는 단계 중 적어도 하나는 상기 기억층막, 상기 전극막 및 상기 산화물 반도체막을 상기 제1 배선과 상기 제2 배선 중 하나를 따른 구성으로 처리하는, 불휘발성 기억 장치의 제조 방법이 제공된다.
본 발명의 또다른 측면에 따르면 불휘발성 기억 장치의 제조 방법이 제공되는데, 불휘발성 기억 장치가 서로 다중 적층된 복수의 컴포넌트 기억층을 포함하고, 컴포넌트 기억층은 제1 배선, 제1 배선에 비평행하게 제공되는 제2 배선, 및 제1 배선과 제2 배선 사이에 제공되는 적층 구조부를 포함하고, 적층 구조부는 기억층과 정류 소자를 포함하며, 불휘발성 기억 장치의 제조 방법은, 반도체 기판 상에 제공된 제1 트렌치를 갖는 제1 유전막을 형성하고, 제1 배선 역할을 하는 제1 도전막을 제1 트렌치에 채우는 단계; 기억층 역할을 하는 기억층막을 형성하는 단계; 정류 소자의 전극 역할을 하는 전극막과, 정류 소자의 산화물 반도체 역할을 하는 산화물 반도체막을 형성하는 단계; 기억층막, 전극막 및 산화물 반도체막을 주상 구성으로 일괄 처리하는 단계; 및 일괄 처리되는 기억층막, 전극막 및 산화물 반도체막 사이에 층간 유전막을 채우고, 기억층막, 전극막, 산화물 반도체막 및 층간 유전막 위에 제2 트렌치를 갖는 제2 유전막을 형성하고, 제2 배선 역할을 하는 제2 도전막을 제2 트렌치에 채우는 단계를 포함한다.
이하에서, 본 발명의 실시예들이 첨부 도면을 참조하여 상세히 기술된다.
도면들은 개략적이고 개념적이며, 부분들의 두께와 폭 사이의 관계, 부분들 간의 크기의 비율 등이 이들의 실제 값과 반드시 똑같은 것은 아니다. 게다가, 도면들 간에, 심지어 동일한 부분에 대해서도 치수 및 비율이 다르게 도시되어 있을 수도 있다.
명세서 및 도면에서, 도면에 기술되거나 도시된 것과 유사한 구성요소에 대 해서는 유사한 참조 부호가 부여되어 있으며, 경우에 따라 그 상세한 설명을 생략한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른, 불휘발성 기억 장치의 주요 구성요소의 구성 및 특성을 나타낸 개략적인 도면이다.
즉, 도 1은 이 실시예에 따른 불휘발성 기억 장치(10)의 정류 소자(70)의 구성 및 정류 소자(70)의 전압-전류 특성을 나타낸 것이다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른, 불휘발성 기억 장치의 구성을 나타낸 개략적인 도면이다.
즉, 도 2a는 개략적인 투시도이고, 도 2b는 도 2a의 라인 A-A'을 따른 단면도이며, 도 2c는 도 2a의 라인 B-B'을 따른 단면도이다.
도 3은 본 발명의 제1 실시예에 따른, 불휘발성 기억 장치의 구성을 나타낸 회로도이다.
도 4a 및 도 4b는 본 발명의 제1 실시예에 따른, 불휘발성 기억 장치의 정류 소자의 구성을 나타낸 개략적인 단면도이다.
즉, 도 4a 및 도 4b는 이 실시예에 따른 불휘발성 기억 장치의 정류 소자의 2개의 예의 구성을 나타낸 것이다.
도 5는 본 발명의 제1 실시예에 따른, 불휘발성 기억 장치의 주요 구성요소의 다른 구성을 나타낸 개략적인 단면도이다.
즉, 도 5는 이 실시예에 따른 불휘발성 기억 장치의 다른 정류 소자 및 기억 층의 구성을 나타낸 것이다.
도 2a 내지 도 2c에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 불휘발성 기억 장치(10)는 서로 다중 적층된 컴포넌트 기억층(component memory layer)(66)을 포함하며, 컴포넌트 기억층(66)은 제1 배선(50), 제1 배선(50)에 비평행하게 제공되는 제2 배선(80), 및 제1 배선(50)과 제2 배선(80) 사이에 제공되는 적층 구조부(65)를 포함하며, 적층 구조부(65)는 기억층(60)과 정류 소자(70)를 포함한다.
예를 들어, 불휘발성 기억 장치(10)의 최하위 컴포넌트 기억층(66)에서, 제1 배선(50)은 워드선(WL11, WL12, WL13)이고, 제2 배선(80)은 비트선(BL11, BL12, BL13)이다. 아래로부터 두번째인 컴포넌트 기억층(66)에서, 제1 배선(50)은 워드선(WL21, WL22, WL23)이고, 제2 배선(80)은 비트선(BL11, BL12, BL13)이다. 아래로부터 세번째인 컴포넌트 기억층(66)에서, 제1 배선(50)은 워드선(WL21, WL22, WL23)이고, 제2 배선(80)은 비트선(BL21, BL22, BL23)이다. 최상위 컴포넌트 기억층(66)(아래로부터 네번째)에서, 제1 배선(50)은 워드선(WL31, WL32, WL33)이고, 제2 배선(80)은 비트선(BL21, BL22, BL23)이다.
불휘발성 기억 장치(10)가 서로 적층된 4개의 컴포넌트 기억층(66)을 갖지만, 이 실시예에 따른 불휘발성 기억 장치에서 컴포넌트 기억층(66)의 수는 임의적이다.
이러한 불휘발성 기억 장치는 반도체 기판 상에 제공될 수 있다. 이러한 경우에, 컴포넌트 기억층(66)은 반도체 기판의 주표면에 평행하게 배치될 수 있다. 환언하면, 컴포넌트 기억층은 반도체 기판의 주표면에 평행하게 다중 적층될 수 있다.
복잡함을 피하기 위해, 도 2a 내지 도 2c는 각각의 컴포넌트 기억층(66)의 3개의 제1 배선(50)(워드선) 및 3개의 제2 배선(80)(비트선)을 나타내고 있다. 그렇지만, 이 실시예에 따른 불휘발성 기억 장치(10)에서의 제1 배선(50)의 수 및 제2 배선(80)의 수는 임의적이고, 제1 배선(50)의 수와 제2 배선(80)의 수가 상이할 수 있다.
인접한 컴포넌트 기억층(66)은 제1 배선(50)(워드선) 및 제2 배선(80)(비트선)을 공유한다.
즉, 도 2b, 도 2c 및 도 3에 도시된 바와 같이, 워드선(WL21, WL22, WL23)은 위아래의 컴포넌트 기억층에 의해 공유되고, 비트선(BL11, BL12, BL13) 및 비트선(BL21, BL22, BL23)은 위아래의 컴포넌트 기억층에 의해 공유된다. 환언하면, 공유 비트선/워드선 구조의 워드선 및 비트선은 위아래의 컴포넌트 기억층(66)에 의해 공유된다. 그렇지만, 본 발명은 그것으로 제한되지 않으며, 워드선 및 비트선이 적층된 컴포넌트 기억층(66) 각각에 독립적으로 제공될 수 있다. 워드선 및 비트선이 각각의 컴포넌트 기억층(66)에 독립적으로 제공되어 있는 경우, 워드선의 정렬 방향 및 비트선의 정렬 방향이 각각의 컴포넌트 기억층(66)마다 다를 수 있다.
여기서, 제1 배선(50)이 워드선이고 제2 배선(80)이 비트선인 것으로 가정되고 있지만, 제1 배선(50)이 비트선인 것으로 가정될 수 있고, 제2 배선(80)이 워드 선인 것으로 가정될 수 있다. 환언하면, 비트선 및 워드선이 이하에 기술되는 실시예들에 따른 불휘발성 기억 장치 및 이를 제조하는 방법에서 상호 교환가능하다. 이하에서는, 제1 배선(50)이 워드선이고 제2 배선(80)이 비트선인 경우가 기술된다.
도 2b 및 도 2c에 도시된 컴포넌트 기억층(66) 각각에서, 기억층(60) 및 정류 소자(70)를 포함하는 적층 구조부(65)는 제1 배선(50)과 제2 배선(80)이 3차원으로 교차하는 부분(교차점) 상에 제공되고, 불휘발성 기억 장치(10)는 소위 교차점 불휘발성 기억 장치(crosspoint nonvolatile memory device)이다. 각각의 교차점의 기억층(60)이 하나의 저장 단위이고, 기억층(60)을 포함하는 적층 구조부(65)가 하나의 셀이다.
이하에서 기술하는 바와 같이, 예를 들어, 기억층(60)의 한쪽 또는 양쪽에 전극(제1 도전층 및 제2 도전층)을 제공함으로써 기록부(recording unit)가 형성된다. 그렇지만, 이들 도면에서, 이러한 전극은 생략되어 있으며, 기억층(60)만이 도시되어 있다.
도 2b 및 도 2c에 도시된 예에서 정류 소자(70)는 제1 배선(50)측에 제공되어 있고, 기억층(60)(이하에 기술되는 기록부)은 제2 배선측에 제공되어 있지만, 기억층(60)이 제1 배선(50)측에 제공될 수 있고 정류 소자(70)가 제2 배선측에 제공될 수도 있다. 게다가, 정류 소자(70) 및 기억층(60)의 적층 순서는 각각의 컴포넌트 기억층(66)마다 제1 배선(50) 및 제2 배선(80)에 대해 다를 수 있고, 따라서 정류 소자(70) 및 기억층(60)의 적층 순서는 임의적이다.
양단에 인가되는 전압에 의해 저항이 변하는 가변 저항 물질이 기억층(60)으로서 사용될 수 있다. 이러한 가변 저항 물질은 종종 산화물에 의해 형성된다. 게다가, 예를 들어, 인가된 전류에 의해 발생된 줄 열로 인해 저항 상태가 변하는 칼코겐화물 상변화 물질이 기억층(60)으로서 사용될 수 있다.
도 4a에 도시된 이 실시예에 따른 불휘발성 기억 장치(10)의 정류 소자(70)는 금속을 포함하는 전극(71)과 금속을 포함하는 산화물 반도체(73) 사이의 계면(쇼트키 계면(72))에 형성된 쇼트키 접합을 포함한다. 환언하면, 정류 소자(70)는 금속 산화물을 반도체층으로서 사용하는 쇼트키 다이오드이다.
따라서, 예를 들어, PIN 다이오드가 정류 소자(70)로서 사용되는 경우에 일어날 수 있는 문제점들(공정 단계 수의 증가, 레벨차 증가, 불순물 프로파일의 변화로 인한 다이오드 특성의 불균일성, 배선 물질에 대한 제약조건, 배선 및/또는 배리어 금속의 산화, 다층 구조의 열처리 이력의 차이로 인한 특성 변동 등)이 방지된다.
다시 말하면, 특성이 불순물 농도 및 활성화 거동에 좌우되지 않는 쇼트키 다이오드를 불휘발성 기억 장치의 정류 소자(70)로서 사용하는 것은 문제점들(배선, 배리어 금속 등 간의 집적의 차이로 인한 여러 가지 문제점들 및 다층 구조의 열처리 이력의 차이로 인한 특성의 변동 등)을 해결한다. 그에 따라, 기판에 수직인 방향으로 메모리 셀을 적층함으로써 비트 밀도를 증가시킬 수 있다.
게다가, 불휘발성 기억 장치(10)의 쇼트키 다이오드의 반도체층은, 예를 들어, 실리콘 반도체층 대신에 금속을 포함하는 산화물 반도체(73)를 사용한다. 따 라서, 여러 가지 산화물 및 산화물과 유사한 화학적 성질을 갖는 물질들이 기억층(60)의 물질로서 사용되는 경우, 기억층(60) 및 산화물 반도체(73)가 반응할지도 모를 위험이 감소된다. 그에 의해, 정류 소자(70) 및 기억층(60)의 집적이 더 쉽다.
금속을 포함하는 산화물 반도체(73)를 불휘발성 기억 장치(10)의 쇼트키 다이오드 반도체층으로서 사용함으로써 저온에서 산화물 반도체(73)를 형성할 수 있게 된다. 따라서, 예를 들어, 물리적 기상 증착(Physical Vapor Deposition : PVD) 등을 사용하여 상온에서 형성하는 것이 가능하다.
그에 부가하여, 산화물 반도체(73)의 막 형성 후의 가열 단계 동안에도, 실리콘 등의 반도체와 비교하여 불순물 프로파일(예를 들어, 불순물 농도 분포)이 변하지 않으며, 특성이 안정적이다.
환언하면, 실리콘 등의 반도체가 다층 구조에서 쇼트키 다이오드의 반도체층으로서 사용되는 경우에, 제조 단계 이력의 차이로 인해 불순물 프로파일이 변하고 균일한 정류 특성이 달성될 수 없지만, 이 실시예에 따라 불휘발성 기억 장치(10)의 정류 소자(70)의 반도체로서 산화물 반도체(73)를 사용하는 것은 열적으로 안정된 정류 특성을 제공한다. 다층 구조에서도, 그에 따라 제조 단계 이력의 차이로 인한 특성 변동이 거의 균일한 정류 특성이 달성된다. 그에 의해, 비트 밀도를 증가시킬 수 있다.
따라서, 이 실시예에 따른 불휘발성 기억 장치(10)는 단계들의 수를 감소시키고, 레벨차를 감소시키며, 용이한 집적을 가능하게 해주고, 다중 기억층에서도 각 층의 정류 소자의 균일한 특성을 갖는 고성능 불휘발성 기억 장치의 용이한 제조를 가능하게 해준다.
불휘발성 기억 장치(10)의 정류 소자(70)에 쇼트키 다이오드를 형성하기 위해, 역방향 다이오드를 형성하는 계면, 즉 쇼트키 계면(72)에 충분한 쇼트키 배리어를 형성하기에 충분히 서로 다른 일함수를 갖는 물질들을 사용할 필요가 있다. 환언하면, 전극 물질의 일함수가 산화물 반도체의 일함수보다 높을 필요가 있다. 쇼트키 접합을 형성하기 위해, 전극 물질의 일함수와 반도체의 일함수 간의 차이가 적어도 0.5eV인 것이 바람직하다. Si 반도체를 사용하는 통상적인 쇼트키 다이오드인 CoSi2/n- Si의 경우에, 쇼트키 배리어는 약 0.61eV이고, 금속/금속 산화물 반도체인 Pd/TiO2의 경우에, 쇼트키 배리어는 약 0.67eV이다.
이 실시예에 따른 불휘발성 기억 장치(10)의 정류 소자(70)의 전극(71)과 산화물 반도체(73) 간에 반응성이 낮은 것이 중요하다. 다시 말하면, 정류 소자(70)의 전극(71) 내의 금속이 산화물 반도체(73)를 용이하게 감소시키지 않는 것이 중요하다. 이를 위해, 전극(71)의 금속의 산화물의 단위 금속 원자당 자유 에너지(깁스 자유 에너지(Gibbs free energy))가 산화물 반도체(73)의 금속의 산화물의 단위 금속 원자당 자유 에너지보다 높게 설정된다.
따라서, 산화물이 정류 소자(70)의 전극으로 사용되는 경우, 금속 원소만 또는 산화물 반도체(73)의 금속 원소의 산화물의 자유 에너지보다 높은 자유 에너지(단위 금속 원자당 자유 에너지)를 갖는 질화물, 실리사이드, 카바이드 등을 사용 함으로써 가열 단계들에 대해 안정적인 양호한 쇼트키 계면을 형성하여 유지할 수 있다.
환언하면, 산화물 반도체(73)의 금속의 산화물의 단위 금속 원자당 자유 에너지가 전극(71)의 금속의 산화물의 단위 금속 원자당 자유 에너지보다 낮게 설정된다. 즉, Gele1 및 Gsem은 이하의 수학식 1을 만족시키며, 여기서 Gele1은 전극(71)의 금속의 산화물의 단위 금속 원자당 자유 에너지이고, Gsem은 금속을 포함하는 산화물 반도체(73)의 단위 금속 원자당 자유 에너지이다.
Gsem < Gele1
산화물로서 형성된 금속들에 대해 단위 금속 원자당 자유 에너지가 높은 것부터 낮은 것으로 여러 가지 금속들이 이하에 열거되어 있다.
Au > Ag > Pt > Pd > Ir > Ru > Cu > Ni > Co > Cd > Os > Bi > Rb > Cs > Zn > Sb > Fe > Re > In > Ga > Ba > Ge > Sn > Mg > W > Sr > Cr > Ca > Mo > Mn > Ta > Nb > V > Si > Ti > La > Sc > Y > Ho > Er > Ce > Zr > Hf > Al.
이상에 열거한 목록에서 좌에서 우로, 즉 부등호 기호의 방향으로, 금속의 산화물의 단위 금속 원자당 자유 에너지가 감소한다.
따라서, 예를 들어, 쇼트키 접합을 형성하기 위해 TaN 또는 TiN이 전극(71)으로서 사용되는 경우에, 산화물 반도체(73)는 이상에 열거된 금속들의 목록에서 Ta 또는 Ti의 우측에 있는 금속의 산화물(예를 들어, Hf02, Zr02, Al203 등)에 의해 형성될 수 있다.
쇼트키 접합을 형성하기 위해 W 또는 WN이 전극(71)으로서 사용되는 경우에, 산화물 반도체(73)는 이상에 열거된 금속들의 목록에서 W의 우측에 있는 금속의 산화물(예를 들어, Mn02, Ta205, Nb205, V203, Zr02, Hf02, Al203 등)에 의해 형성될 수 있다.
환언하면, 금속을 포함하는 전극(71) 및 금속을 포함하는 산화물 반도체(73)를 사용하여 이 실시예에 따른 불휘발성 기억 장치(10)의 정류 소자(70)의 쇼트키 배리어를 형성하기 위해, 산화물 반도체(73)의 금속은 이하에 열거되는 부등호 수식에서 전극(71)의 금속의 우측에 있는 물질들 중에서 선택된다.
Au > Ag > Pt > Pd > Ir > Ru > Cu > Ni > Co > Cd > Os > Bi > Rb > Cs > Zn > Sb > Fe > Re > In > Ga > Ba > Ge > Sn > Mg > W > Sr > Cr > Ca > Mo > Mn > Ta > Nb > V > Si > Ti > La > Sc > Y > Ho > Er > Ce > Zr > Hf > Al.
그에 의해, 정류 소자(70)를 형성하는 물질들 간의 반응, 즉 전극(71)과 산화물 반도체(73) 간의 반응이 억제될 수 있고, 정류 소자의 특성들이 안정화된다.
따라서, 단계들의 수가 감소되고, 레벨차가 감소되며, 용이한 집적이 가능하게 되고, 다중 기억층에서도 각 층의 정류 소자의 균일한 특성을 갖는 고성능 불휘발성 기억 장치의 용이한 제조가 가능하다.
도 4a에 나타낸 바와 같이, 순방향 전극(forward-direction electrode)(77)이 전극(71)의 맞은편의 산화물 반도체(73) 상에 제공될 수 있다. 산화물 반도 체(73)와 순방향 전극(77) 사이의 계면에서 충분한 순방향 전류를 수용하기 위해, 산화물 반도체(73)의 일함수와 순방향 전극(77)의 일함수의 차이가 충분히 작도록 하기 위해 이들의 물질 또는 막 조성, 결정성(crystallinity) 등을 적절히 선택할 수 있다. 또한, 산화물 반도체(73)와 순방향 전극(77)이 반응하게 함으로써 충분한 순방향 전류를 수용할 수 있는 계면을 형성하는 것이 가능하다. 다시 말하면, 산화물 반도체(73)와 순방향 전극(77) 간의 순방향 계면(76)에 대해, 순방향 전극(77)의 금속의 산화물의 단위 금속 원자당 자유 에너지가 산화물 반도체(73)의 금속의 산화물의 단위 금속 원자당 자유 에너지보다 낮을 수 있다. 즉, Gsem 및 Gele2가 이하의 수학식 2를 만족시키며, 여기서 Gele2는 순방향 전극(77)의 금속의 산화물의 단위 금속 원자당 자유 에너지이다.
Gsem ≥ Gele2
환언하면, 순방향 전극(77)은 산화물 반도체(73)보다 더 쉽게 산화되는 금속을 포함할 수 있다. 이와 달리, 순방향 전극(77)은 산화물 반도체(73)만큼 쉽게 산화하는 금속을 포함할 수 있다.
따라서, 다이오드의 순방향 계면에서의 산화물 반도체(73)가 감소되어 양호한 쇼트키 배리어를 형성하지 않으며, 적절한 순방향 특성이 얻어질 수 있다.
순방향 계면(76)에서 충분히 작은 일함수 차이를 제공하는 물질이 순방향 전극(77)으로서 사용될 수 있다.
도 4b에 나타낸 바와 같이, 이 실시예에 따른 불휘발성 기억 장치(10)의 정류 소자(70)의 산화물 반도체(73)는 2층 구조를 가질 수 있다. 즉, 산화물 반도체(73)는 제1 산화물 반도체층(73a) 및 제2 산화물 반도체층(73b)의 적층 구조를 포함할 수 있다. 제1 산화물 반도체층(73a)은 제2 산화물 반도체층(73b)과 전극(71) 사이에 제공될 수 있다. 쇼트키 접합은 제1 산화물 반도체층(73a)과 전극(71)에 의해 형성된다. 제2 산화물 반도체층(73b)은 정류 소자(70)의 ON 저항을 감소시키는 기능을 한다. 제1 산화물 반도체층(73a)은 전극(71)과의 안정된 쇼트키 접합을 실현하기 위해 결함이 거의 없는 화학적으로 안정된 물질을 포함한다. 이러한 물질이 제1 산화물 반도체층(73a)으로 사용될 때 ON 저항이 증가하는 경향이 있지만, ON 저항을 감소시키는 역할을 하면서 제1 산화물 반도체층(73a)보다 화학적으로 덜 안정된 제2 산화물 반도체층(73b)을 사용할 수 있다.
이러한 경우에, 제1 산화물 반도체층(73a)과 전극(71)의 금속의 산화물 간의 관계가 수학식 1과 유사하게 설정된다. 즉, Gele1 및 Gsem1이 이하의 수학식 3을 만족시키며, 여기서 Gsem1은 제1 산화물 반도체층(73a)의 금속의 산화물의 단위 금속 원자당 자유 에너지이다.
Gsem1 < Gele1
그에 따라 전극(71)과 제1 산화물 반도체층(73a)이 반응하지 않는다. 상세하게는, 전극(71)의 금속은 금속을 포함하는 제1 산화물 반도체층(73a)을 감소시키 지 않고, 양호한 정류 특성을 갖는 쇼트키 접합이 얻어진다. 가열 단계들의 영향이 그에 따라 가능한 한 많이 억제될 수 있다.
게다가, 제1 산화물 반도체층(73a)을 제2 산화물 반도체층(73b)보다 화학적으로 안정되도록 하기 위해, 제1 산화물 반도체층(73a)의 단위 금속 원자당 자유 에너지가 제2 산화물 반도체층(73b)의 단위 금속 원자당 자유 에너지보다 낮게 설정될 수 있다. 즉, Gsem1 및 Gsem2가 이하의 수학식 4를 만족시키는 것이 바람직하며, 여기서 Gsem2은 제2 산화물 반도체층(73b)의 금속의 산화물의 단위 금속 원자당 자유 에너지이다.
Gsem1 < Gsem2
이러한 특성을 갖는 제2 산화물 반도체층(73b)은 제1 산화물 반도체층(73a)의 감소를 방지할 수 있다. 가열 단계들의 영향도 역시 가능한 한 많이 억제될 수 있다.
다이오드의 순방향 계면(76)에서, 즉 제2 산화물 반도체층(73b)과 순방향 전극(77) 사이의 계면에서, 순방향 전극(77)의 금속의 산화물의 단위 금속 원자당 자유 에너지가 제2 산화물 반도체층(73b)의 금속의 산화물의 단위 금속 원자당 자유 에너지보다 낮은 것이 바람직하다. 즉, Gsem2 및 Gele2가 이하의 수학식 5를 만족시키는 것이 바람직하다.
Ge1e2 ≤ Gsem2
환언하면, 순방향 전극(77)이 제2 산화물 반도체층(73b)의 금속보다 더 용이하게 산화되는 금속을 포함하는 것이 바람직하다. 또한, 순방향 전극(77)이 제2 산화물 반도체층(73b)의 금속만큼 용이하게 산화되는 금속을 포함하는 것이 바람직하다.
따라서, 제2 산화물 반도체층(73b)이 감소되고 다이오드의 순방향 계면(76)에 양호한 쇼트키 배리어가 형성되지 않으며, 적절한 순방향 특성들이 얻어질 수 있다. 가열 단계들의 영향도 가능한 한 많이 억제될 수 있다.
순방향 전극(77)과 다이오드의 순방향 계면(76)에 있는 제2 산화물 반도체층(73b) 사이에 충분히 작은 일함수 차이를 제공하는 물질도 순방향 전극(77)으로서 사용될 수 있다. 따라서, 다이오드의 순방향 계면(76)에 양호한 쇼트키 배리어가 형성되지 않으며, 적절한 순방향 특성들이 얻어질 수 있다.
예를 들어, TaN 또는 TiN이 쇼트키 접합을 형성하는 전극(71)으로서 사용되는 경우에, 예를 들어, Hf02, Zr02, Al203 등이 쇼트키 접합측에서 제1 산화물 반도체층(73a)으로서 사용될 수 있다. 그에 의해, 수학식 3이 만족된다. 이러한 물질을 사용함으로써, 제1 산화물 반도체층(73a)의 단위 금속 원자당 자유 에너지가 전극(71)의 금속의 금속 산화물의 단위 금속 원자당 자유 에너지보다 낮을 수 있다.
이러한 경우에, 예를 들어, Ta205, Nb205, V203, Mn02, Ti02 등이 순방향측에서 제2 산화물 반도체층(73b)으로서 사용될 수 있다. 그에 의해 수학식 4가 만족되 고, 따라서 이러한 경우가 더 바람직하다.
예를 들어, Ta2O5가 제2 산화물 반도체층(73b)으로서 사용되는 경우에, 예를 들어, Ti02 등이 순방향 전극(77)으로서 사용될 수 있다. 그에 의해 수학식 5가 만족되고, 따라서 이러한 경우가 더 바람직하다.
상기한 바와 같이, 정류 소자(70)의 전극(71), 제1 산화물 반도체층(73a), 제2 산화물 반도체층(73b), 및 순방향 전극(77) 각각에 수학식 3 내지 수학식 5를 만족시키는 물질들을 사용하는 것은 정류 소자(70)를 형성하는 물질들이 부적절하게 반응하지 못하게 하며, 감소된 ON 저항 및 양호한 특성을 갖는 정류 소자(70)가 얻어진다.
이상의 설명에서 TiO2가 제2 산화물 반도체층(73b)로서 사용되고 WN이 순방향 전극(77)으로서 사용되는 경우에 수학식 5가 만족되지 않지만, 순방향 계면(76)에서의 작은 일함수 차이가 제공되고, 물질들의 이러한 조합이 사용될 수 있다.
환언하면, 상기한 수학식 3 내지 수학식 5가 동시에 만족될 필요가 없으며, 예를 들어, 수학식 3만이 만족되어도 된다. 수학식 3에 부가하여 수학식 4가 만족되는 경우, 상기한 바와 같이 ON 저항이 감소되고, 더 나은 정류 특성이 달성된다. 예를 들어, 수학식 3에 부가하여 수학식 5가 만족되는 경우에, 상기한 바와 같이 제2 산화물 반도체층(73b)이 감소되고 양호한 쇼트키 배리어가 형성되지 않으며, 적절한 순방향 특성이 얻어지고 더 나은 특성들이 얻어진다.
예를 들어, 비교적 작은 일함수를 갖는 W 또는 WN이 쇼트키 접합을 형성하는 전극(71)으로서 사용되는 경우에, Mn02, Ta205, Nb205, V203, Ti02, Zr02, Hf02, Al203, Si02 등이 쇼트키 접합측에서 제1 산화물 반도체층(73a)으로서 사용될 수 있다. 그에 의해 수학식 3이 만족된다.
이러한 경우에 Mg02, In203, Sn02, Zn02, Ti02 등이 순방향측에서 제2 산화물 반도체층(73b)으로서 사용될 수 있다. 그에 의해 수학식 4가 만족된다.
상기한 바와 같이 TiO2가 제2 산화물 반도체층(73b)으로서 사용되고 WN이 순방향 전극(77)으로서 사용되는 경우에 수학식 5가 만족되지 않지만, 순방향 계면(76)에서의 일함수 차이가 감소될 수 있고, 물질들의 이러한 조합이 사용될 수 있다.
따라서, 전극(71), 제1 산화물 반도체층(73a), 제2 산화물 반도체층(73b), 및 순방향 전극(77) 중 하나로서 사용될 물질을 선택한 후에, 나머지 것들로서 사용될 물질이 상기한 바와 같이 적절히 선택될 수 있다.
상기한 순방향 전극(77)도 이하에서 기술하는 바와 같이 기억층(60)을 포함하는 기록부를 형성하는 도전층의 일부분일 수 있다. 게다가, 순방향 전극(77)이 생략될 수 있고, 예를 들어, 제2 산화물 반도체층(73b)이 기록부에 직접 접촉할 수 있으며, 예를 들어, 제2 산화물 반도체층(73b)이 기억층(60)에 직접 접촉할 수 있다.
예를 들어, 도 5에 도시된 바와 같은 이 실시예에 따른 불휘발성 기억 장치(10)의 다른 정류 소자(70)에서, 전극(71), 제1 산화물 반도체층(73a), 및 제2 산화물 반도체층(73b)이 적층된다. 전극(71)과 제1 산화물 반도체층(73a) 사이의 계면(쇼트키 계면(72))에 쇼트키 접합이 형성된다. 다시 말하면, 전극(71) 및 제1 산화물 반도체층(73a)이 쇼트키 접합을 형성한다. 제2 산화물 반도체층(73b)측에 순방향 전극(77)이 제공된다.
이 예에서, 예를 들어, TiN이 전극(71)으로서 사용되고, 예를 들어, ZrO2가 제1 산화물 반도체층(73a)으로서 사용되며, 예를 들어, Ta2O5가 제2 산화물 반도체층(73b)으로서 사용되고, 예를 들어, TiN이 순방향 전극(77)으로서 사용된다. 그에 의해 상기한 수학식 3 내지 수학식 5가 만족된다.
반면에, 정류 소자(70)에서 제2 산화물 반도체층(73b)측에 기록부(63)가 제공된다. 기록부(63)는 제1 도전층(61), 제2 도전층(62), 및 제1 도전층(61)과 제2 도전층(62) 사이에 제공된 기억층(60)을 포함한다. 환언하면, 불휘발성 기억 장치는 정류 소자(70)측의 기억층(60)에 제공된 제1 도전층(61) 및 제1 도전층(61) 맞은편의 기억층(60)에 제공된 제2 도전층(62)을 더 포함한다.
이 경우에, 정류 소자(70)의 순방향 전극(77)이 기록부(63)의 제1 도전층(61)으로서 공유된다.
이 예에서, 예를 들어, TiN이 제1 도전층(61)(정류 소자(70)의 순방향 전극(77))으로서 사용되고, Ti-도핑 NiOx는 기억층(60)으로서 사용되며, TiN은 제2 도전층(62)으로서 사용된다.
따라서, 이 실시예에 따른 불휘발성 기억 장치(10)는 쇼트키 다이오드를 정 류 소자(70)로서 사용한다. 쇼트키 다이오드는 금속/반도체 계면만을 필요로 한다. 따라서, 레벨차 및 제조 단계의 수를 감소시키는 것이 쉽다.
쇼트키 다이오드의 반도체층은 금속을 포함하는 반도체, 구체적으로는 금속 산화물 반도체(산화물 반도체(73), 제1 산화물 반도체층(73a), 및 제2 산화물 반도체층(73b))로 형성된다. 그에 의해, 기록부(63)의 기억층(60)의 금속 산화물(이 경우에, Ti-도핑 NiOx)과의 반응이 쉽게 일어날 수 없다. 이에 따라, 집적이 쉽게 수행될 수 있다.
쇼트키 다이오드를 형성하기 위해 전극(71), 산화물 반도체(산화물 반도체(73), 제1 산화물 반도체층(73a) 및 제2 산화물 반도체층(73b)), 및 순방향 전극(77)으로 사용되는 물질을 적절히 선택함으로써 수학식 1 내지 수학식 3이 만족된다. 그에 의해, 이들 물질이 반응하여 변하는 것을 방지할 수 있다. 가열 단계들의 영향이 가능한 한 많이 억제되어, 적층된 다이오드의 균일한 특성을 제공하고 우수한 셀 특성을 실현할 수 있다.
도 1은 도 5에 나타낸 정류 소자(70)의 전압-전류 특성을 나타낸 것이다. 다시 말하면, 도 1은 도 5에 나타낸 정류 소자(70)의 전극(71)과 순방향 전극(77) 간의 전압-전류 특성을 나타낸 것이다. 도 1에서, 실선은 상온에서의 형성 직후의 정류 소자(70)의 특성이고, 파선은 상온에서의 정류 소자(70)의 형성 후에 700℃에서 어닐링을 수행한 후의 특성이다. 도 1의 정류 소자(70)의 구성은 도 5와 수직으로 반전되어 나타내어져 있다.
도 1에 나타낸 바와 같은, 이 실시예에 따른 불휘발성 기억 장치(10)의 정류 소자(70)에서, 어닐링이 있는 경우 또는 어닐링이 없는 경우에 전압-전류 특성에는 본질적으로 아무런 변화가 없다. 따라서, 정류 소자(70)가 상온에서 형성될 수 있고 제조하기 용이하다. 게다가, 어닐링될 때에도 특성이 변하지 않는다. 따라서, 안정된 성능을 제공할 수 있고, 적층된 정류 소자의 균일한 특성을 얻을 수 있으며, 우수한 기억 동작을 실현할 수 있다.
(비교예)
도 6a 및 도 6b는 각각 제1 및 제2 비교예의 정류 소자의 구성 및 특성을 나타낸 개략적인 도면 및 그래프이다.
이들 그래프에서, 실선은 상온에서의 정류 소자(70)의 형성 직후의 특성이고, 파선은 상온에서의 정류 소자(70)의 형성 후에 700℃에서 어닐링한 후의 특성이다.
도 6a에 나타낸 바와 같이, 제1 비교예의 불휘발성 기억 장치의 정류 소자(78a)는 PIN 구조를 갖는 다이오드이다. 즉, 정류 소자(78a)는 n+ 폴리실리콘층(n+ Poly Si), 비도핑 폴리실리콘(Poly Si) 및 p+ 폴리실리콘층(p+ Poly Si)이 실리콘 기판(Si Sub. (n-)) 상에 적층되어 있는 구성을 갖는다. 제1 비교예의 불휘발성 기억 장치(10)의 정류 소자(78a)에서, 비도핑층(Poly Si)의 두께가 상세하게는 절연 특성을 보장하기 위해 증가되어야만 한다. 따라서, 전체 두께가 증가되고, 가공 단계들 동안의 레벨차가 증가되며, 제조가 어렵게 된다.
도 6a에 나타낸 바와 같이, 어닐링 이후의 전압-전류 특성이 어닐링 이전의 전압-전류 특성에 비해 크게 변한다. 이 변화는 실리콘 등의 반도체를 사용하는 PIN 구조에서의 PIN 층의 불순물 프로파일이 PIN 층의 형성 이후의 단계들 동안에 쉽게 변하기 때문이다. 따라서, 이러한 PIN 다이오드 구성이 정류 소자로서 사용되는 경우에, 적층된 불휘발성 기억 장치의 각 층에서 정류 소자의 균일한 특성을 제공하기가 어렵고, 기억층들 간에 기록 및 판독 특성이 다르게 되며, 균일한 기록/소거 동작이 달성될 수 없다.
도 6b에 나타낸 바와 같이, 제2 비교예의 불휘발성 기억 장치의 정류 소자(78b)는 코발트 실리사이드(CoSi2) 및 n-형 다결정 실리콘으로 형성된 쇼트키 다이오드이다. 즉, n+ 폴리실리콘층(n+ Poly Si) 및 코발트 실리사이드층(CoSi2)이 실리콘 기판(Si Sub. (n-)) 상에 적층된다.
도 6b에 나타낸 바와 같이, 어닐링 이후의 전압-전류 특성이 어닐링 이전의 전압-전류 특성과 비교하여 크게 변한다. 이 변화는 금속을 포함하는 산화물보다는 실리콘을 포함하는 반도체가 쇼트키 다이오드의 반도체층으로 사용되기 때문이다. 이 경우에, CoSi2 전극이 열처리 동안에 n+ 폴리실리콘층과 반응하고, 쇼트키 접합이 열화된다.
따라서, 이러한 구성의 쇼트키 다이오드, 즉 실리콘 반도체를 사용하는 쇼트키 다이오드가 정류 소자로서 사용되는 경우에, 적층된 불휘발성 기억 장치의 각 층에서 정류 소자들의 균일한 특성을 제공하기가 어렵고, 기록, 판독 및 소거 특성 이 기억층마다 다르고, 정상적인 기억 동작이 달성될 수 없다.
따라서, 제1 및 제2 비교예의 불휘발성 기억 장치의 정류 소자(78a, 78b) 각각은, 적층된 불휘발성 기억 장치에 적용될 때, 적층된 소자들의 높이가 너무 높은 것, 제조 단계들에서 사용되는 가열 단계들에 엄격한 제한이 가해지는 것 등의 기술적 어려움에 봉착한다.
이와 달리, 상기한 바와 같이, 이 실시예에 따른 불휘발성 기억 장치(10)의 정류 소자(70)에서는, 어닐링될 때에도 특성들이 본질적으로 변하지 않는다. 따라서, 안정된 성능을 제공할 수 있고, 적층된 정류 소자의 균일한 특성을 얻을 수 있으며, 우수한 기억 동작을 실현할 수 있다.
이 실시예에 따른 불휘발성 기억 장치(10)에서, 정류 소자(70)의 전극(71), 산화물 반도체(73) 및 제1 산화물 반도체층(73a) 각각에 다수의 금속이 포함되어 있는 경우에도 수학식 1 및 수학식 3이 적용될 수 있지만, 쇼트키 다이오드의 쇼트키 접합에 의해 형성된 계면에서, 불순물로서 포함된 원소들을 제외하고는, 전극의 모든 금속 원소와 산화물 반도체의 모든 금속 원소 간에 수학식 1 또는 수학식 3이 성립되어야만 한다. 순방향 계면에서, 불순물로서 포함된 원소들을 제외하고는, 전극의 적어도 하나의 금속 원소와 산화물 반도체의 적어도 하나의 금속 원소 간에 수학식 2 또는 수학식 5가 성립되어야만 한다.
예를 들어, 전극(71)이 금속 A 및 금속 B를 포함하고 산화물 반도체(73)가 금속 B 및 금속 C를 포함하는 산화물 반도체인 경우, 금속 A와 금속 C 간에 수학식 1이 성립한다.
예를 들어, 전극(71)이 금속 A 및 금속 B를 포함하고 산화물 반도체(73)가 금속 C 및 금속 D를 포함하는 산화물 반도체인 경우, 금속 A와 금속 C 간에 또한 금속 A와 금속 D 간에 수학식 1이 성립한다. 금속 B와 금속 C 간에 또한 금속 B와 금속 D 간에도 수학식 1이 성립한다.
전극(71)이 금속 A 및 금속 B를 포함하고 제1 산화물 반도체층(73a)이 금속 B 및 금속 C를 포함하는 산화물 반도체인 경우에, 금속 A와 금속 B 간에 또한 금속 A와 금속 C 간에 수학식 3이 성립한다.
예를 들어, 전극(71)이 금속 A 및 금속 B를 포함하고 제1 산화물 반도체층(73a)이 금속 C 및 금속 D를 포함하는 산화물 반도체인 경우, 금속 A와 금속 C 간에 또한 금속 A와 금속 D 간에 수학식 1이 성립한다. 또한, 금속 B와 금속 C 간에 또한 금속 B와 금속 D 간에 수학식 3이 성립한다.
이 실시예에 따른 불휘발성 기억 장치(10)에서, 정류 소자(70)의 순방향 전극(77), 산화물 반도체(73), 및 제2 산화물 반도체층(73b) 각각에 다수의 금속이 포함되어 있는 경우에도 수학식 2 및 수학식 5가 적용될 수 있다.
예를 들어, 순방향 전극(77)이 금속 A 및 금속 B를 포함하고 산화물 반도체(73)가 금속 B 및 금속 C를 포함하는 산화물 반도체인 경우에, 금속 A와 금속 B 간에, 금속 A와 금속 C 간에, 또는 금속 B와 금속 C 간에 수학식 2가 성립한다.
예를 들어, 순방향 전극(77)이 금속 A 및 금속 B를 포함하고 산화물 반도체(73)가 금속 C 및 금속 D를 포함하는 산화물 반도체인 경우에, 금속 A와 금속 C 간에, 금속 A와 금속 D 간에, 금속 B와 금속 C 간에, 또는 금속 B와 금속 D 간에 수학식 2가 성립한다.
순방향 전극(77)이 금속 A 및 금속 B를 포함하고 제2 산화물 반도체층(73b)이 금속 B 및 금속 C를 포함하는 산화물 반도체인 경우, 금속 A와 금속 B 간에, 금속 A와 금속 C 간에, 또는 금속 B와 금속 C 간에 수학식 5가 성립한다.
예를 들어, 순방향 전극(77)이 금속 A 및 금속 B를 포함하고 제2 산화물 반도체층(73b)이 금속 C 및 금속 D를 포함하는 산화물 반도체인 경우, 금속 A와 금속 C 간에, 금속 A와 금속 D 간에, 금속 B와 금속 C 간에, 또는 금속 B와 금속 D 간에 수학식 5가 성립한다.
따라서, 이 실시예에 따른 불휘발성 기억 장치(10)에서, 공정 단계들의 수가 감소되고, 레벨차가 감소되며, 용이한 집적이 가능하게 되고, 다중 기억층에서도 각 층의 정류 소자의 균일한 특성을 갖는 고성능 불휘발성 기억 장치의 용이한 제조가 가능하다.
(제1 예)
이제, 이 실시예에 따른 제1 예에 대해 설명한다.
도 7a 및 도 7b는 본 발명의 제1 예에 따른 불휘발성 기억 장치의 구성을 나타낸 개략적인 단면도이다.
도 7a 및 도 7b에 나타낸 바와 같이 본 발명의 제1 예에 따른 불휘발성 기억 장치(11)에서, 도 2a 내지 도 2c에 나타낸 불휘발성 기억 장치(10)의 워드선 및 비트선이 상호교환된다. 즉, 비트선(BLll, BL12, BL13)이 최하위 층에 제공되고, 워드선(WLll, WL12, WL13)이 그 위에 제공되며, 비트선(BL21, BL22, BL23)이 그 위에 제공되고, 워드선(WL21, WL22, WL23)이 그 위에 제공되며, 비트선(BL31, BL32, BL33)이 그 위에 제공된다. 기억층(60) 및 정류 소자(70)를 포함하는 적층 구조부(65)가 그 사이에 제공된다. 다시 말하면, 불휘발성 기억 장치(11)는 4개의 적층된 컴포넌트 기억층(66)을 갖는 4층 불휘발성 기억 장치의 일례이다. 이 예에서, 제1 배선(50)은 비트선이고 제2 배선(80)은 워드선이다.
이 예의 불휘발성 기억 장치(11)는 도 5에 나타낸 구성의 정류 소자(70) 및 기록부(63)를 포함한다. 즉, 이 구성은 티타늄 질화물(TiN)/지르코니아(ZrO2)/탄탈륨 산화물(Ta2O5)/(TiN) 구조를 갖는 쇼트키 다이오드에 의해 형성된 정류 소자(70) 및 MIN(Metal-Insulator-Metal) 구조를 갖는 가변 저항 소자(기록부(63))를 포함하는 적층 구성이다. 기록부(63)는 TiN(정류 소자(70)의 순방향 전극(77)으로서 공유됨)에 의해 형성된 제1 도전층(61), Ti-도핑 NiOx에 의해 형성된 기억층(60), 및 TiN에 의해 형성된 제2 도전층(62)을 포함하는 적층 구성을 갖는다. 이 실시예는 불휘발성 기억 장치의 셀 부분의 구성에 관한 것이며, 따라서 주변 회로 등의 형성에 대한 설명은 복잡함을 피하기 위해 생략되어 있다.
상기한 바와 같이, 이러한 구성을 갖는 정류 소자(70) 및 기록부(63)를 포함하는 불휘발성 기억 장치(11)는 단계들의 수를 감소시키고, 레벨차를 감소시키며, 용이한 집적을 가능하게 해주고, 다중 기억층에서도 각 층의 정류 소자의 균일한 특성을 갖는 고성능 불휘발성 기억 장치의 용이한 제조를 가능하게 해준다.
이하에서는, 이 예에 따른 불휘발성 기억 장치(11)를 제조하는 방법에 대해 설명한다.
도 8a 및 도 8b는 본 발명의 제1 예에 따른 불휘발성 기억 장치를 제조하는 방법을 단계들의 순서대로 나타낸 개략적인 단면도이다.
즉, 도 8a는 제1 단계들을 나타낸 것이고, 도 8b는 도 8a로부터 계속된다.
도 9는 도 8b로부터 계속되는 단계들을 순서대로 나타낸 개략적인 단면도이다.
이들 도면 각각에서, 좌측에 있는 도면은 비트선 방향에서의 단면도, 즉 비트선의 정렬 방향에 수직인 평면을 따라 절단한 단면도이고, 우측에 있는 도면은 워드선 방향에서의 단면도, 즉 워드선의 정렬 방향에 수직인 평면을 따라 절단된 단면도이다.
먼저, 도 8a에 나타낸 바와 같이, 비트선(예를 들어, BL11, BL12, BL13 등)을 형성하는 텅스텐막(101)이 반도체 기판(기판)(100) 상에 70 nm의 두께로 형성된다.
이들 비트선이 비트선(BL11, BL12, BL13)일 필요는 없으며, 적층 컴포넌트 기억층들 중 다른 컴포넌트 기억층의 비트선(예를 들어, 비트선(BL21, BL22, BL23) 또는 비트선(BL31, BL32, BL33))일 수 있거나, 더 많은 층들의 구조를 갖는 불휘발성 기억 장치에서의 임의의 일련의 비트선일 수 있다.
정류 소자(70)의 전극(71)을 형성하는 티타늄 질화물(TiN) 막(102)이 이어서 10 nm의 두께로 형성된다. 이어서, 정류 소자(70)의 제1 산화물 반도체층(73a)을 형성하는 지르코니아(ZrO2)막(103) 및 제2 산화물 반도체층(73b)을 형성하는 탄탈륨 산화물(Ta2O5)막(104)이 각각 10 nm 및 20 nm의 두께로 형성된다.
계속하여, 기록부(63)의 전극(제1 도전층(61))을 형성하는 탄탈륨 질화물막(105)이 10 nm의 두께로 형성되고, 기억층(60)을 형성하는 Ti-도핑 NiOx막(106)이 10 nm의 두께로 형성되며, 기록부(63)의 전극(제2 도전층(62))을 형성하는 티타늄 질화물막(107)이 10 nm의 두께로 형성되고, CMP(Chemical Mechanical Polishing) 스토퍼를 형성하는 텅스텐막(108)이 50 nm의 두께로 형성되며, 이 적층된 막들이 리소그래피 및 반응성 이온 에칭에 의해 일괄 처리되어 밴드 구성을 형성한다.
도 8b에 나타낸 바와 같이, 층간 유전막(109)이 이어서 밴드 구성으로 패터닝된 적층된 막들 사이에 채워지고 CMP에 의해 평탄화된다. 이어서, 워드선을 형성하는 텅스텐막(110)이 이 구성(상기한 바와 같이 형성된 적층된 막들을 포함하는 기판)의 전체 표면 상에 70 nm의 두께로 형성된다. 그 위에, 기록부(63)의 전극(제2 도전층(62))을 형성하는 티타늄 질화물막(111)이 10 nm의 두께로 형성되고, 기억층(60)을 형성하는 Ti-도핑 NiOx막(112)이 10 nm의 두께로 형성되며, 기록부(63)의 전극(제1 도전층(61))을 형성하는 티타늄 질화물막(113)이 10 nm의 두께로 형성되고, 정류 소자(70)의 제2 산화물 반도체층(73b)을 형성하는 탄탈륨 산화물 막(114)이 20 nm의 두께로 형성되며, 제1 산화물 반도체층(73a)을 형성하는 지르코니아막(115)이 10 nm의 두께로 형성되고, 정류 소자(70)의 전극(71)을 형성하는 티타늄 질화물막(116)이 10 nm의 두께로 형성되며, CMP 스토퍼를 형성하는 텅스 텐막(117)이 50 nm의 두께로 형성된다.
계속하여 도 9에 나타낸 바와 같이, 적층된 막들은 리소그래피 및 반응성 이온 에칭에 의해 밴드 구성으로 일괄 패터닝되어 2개의 컴포넌트 기억층을 형성한다.
그 다음에, 4개의 컴포넌트 기억층을 형성하기 위해 유사하게 형성이 계속되고, 이 예에 따른 불휘발성 기억 장치(11)가 제조된다. 5개 이상의 층의 경우에도, 다수의 컴포넌트 기억층을 갖는 불휘발성 기억 장치를 형성하기 위해 상기한 방법과 유사한 방법들이 반복된다.
이 예에 따른 불휘발성 기억 장치(11)의 정류 소자(70)의 다이오드 특성(전압-전류 특성)은 도 1에서 상기한 바와 같다.
따라서, 이 예에 따른 불휘발성 기억 장치(11) 및 이를 제조하는 방법은 단계들의 수를 감소시키고, 레벨차를 감소시키며, 용이한 집적을 가능하게 해주고, 다중 기억층에서도 각 층의 정류 소자의 균일한 특성을 갖는 고성능 불휘발성 기억 장치의 용이한 제조를 가능하게 해준다.
이 예에서 Ti-도핑 NiOx 막이 기억층(60)으로서 사용되지만, 양단에 인가되는 전압이 저항 상태를 변화시키는 임의의 물질이 사용될 수 있다. 즉, 기억층(60)은, 예를 들어, C, NbOx, Cr-도핑 SrTi03-x, PrxCayMnOz, ZrOx, NiOx, Ti-도핑 NiOx, ZnOx, TiOx, TiOxNy, CuOx, GdOx, CuTex, HfOx, ZnMnxOy 및 ZnFexOy를 포함할 수 있고, 양단 간에 흐르는 전류에 의해 발생된 줄 열이 저항 상태를 변화시키는 임의 의 물질(GST에 도펀트가 추가되어 있는 칼코겐화물 GST(GexSbyTez), N-도핑 GST, O-도핑 GST와, GexSby, InxGeyTez로 이루어진 그룹으로부터 선택된 적어도 하나 등)을 포함할 수 있다. 그에 부가하여, 이러한 물질들 중 2개 이상이 혼합된 물질이 포함될 수 있다. 게다가, 이러한 물질들의 다중 적층된 층들의 구조가 사용될 수 있다.
이 예에서 티타늄 질화물이 기록부(63)의 전극(제1 도전층(61) 및 제2 도전층(62))의 물질로서 사용되었지만, 상기한 기억층(60)과 반응하지 않고 가변 저항 특성을 열화시키지 않는 여러 가지 물질들이 사용될 수 있다. 즉, 기록부(63)의 전극 물질은 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 티타늄 실리사이드 질화물, 탄탈륨 카바이드, 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 니켈 백금 실리사이드, 백금, 루테늄, 백금-로듐 및 이리듐으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 그에 부가하여, 이러한 물질들 중 2개 이상이 혼합되어 있는 물질이 포함될 수 있다. 게다가, 이러한 물질들의 다중 적층된 층들의 구조가 사용될 수 있다.
(제2 예)
도 10a 및 도 10b는 본 발명의 제2 예에 따른 불휘발성 기억 장치의 구성을 나타낸 개략적인 단면도이다.
이 실시예에 따른 제2 예의 불휘발성 기억 장치(12)는 도 2a에 도시된 적층 구성을 포함한다. 즉, 불휘발성 기억 장치(12)는 최하위 층에 제공되는 워드선(WL11, WL12, WL13), 그 위에 제공되는 비트선(BL11, BL12, BL13), 그 위에 제공되는 워드선(WL21, WL22, WL23), 그 위에 제공되는 비트선(BL21, BL22, BL23), 그 위에 제공되는 워드선(WL31, WL32, WL33), 및 이들 사이에 제공되는 기억층(60) 및 정류 소자(70)를 포함하는 적층 구조부(65)를 포함하는 4층 구조를 갖는 불휘발성 기억 장치의 일례이다. 이 예에서, 제1 배선(50)은 워드선이고 제2 배선(80)은 비트선이다.
그렇지만, 불휘발성 기억 장치(12)는 기억층(60) 및 정류 소자(70)의 적층 순서가 도 2b 및 도 2c에 도시된 불휘발성 기억 장치(10)의 적층 순서와 반대인 일례이다.
도 11은 본 발명의 제2 예에 따른 불휘발성 기억 장치의 주요 구성요소의 구성을 나타낸 개략적인 단면도이다.
도 11에 도시된 바와 같이, 전극(71), 제1 산화물 반도체층(73a), 및 제2 산화물 반도체층(73b)이 이 예에 따른 불휘발성 기억 장치(12)의 정류 소자(70)에 적층되어 있다. 쇼트키 접합이 전극(71)과 제1 산화물 반도체층(73a) 간의 계면(쇼트키 계면(72))에 형성된다. 다시 말하면, 전극(71) 및 제1 산화물 반도체층(73a)이 쇼트키 접합을 형성한다.
이 예에서, 예를 들어, WN이 전극(71)으로서 사용되고, 예를 들어, HfO2가 제1 산화물 반도체층(73a)으로서 사용되며, 예를 들어, TiO2가 제2 산화물 반도체 층(73b)으로서 사용된다.
상기한 수학식 3 및 수학식 4가 그에 따라 만족된다.
불휘발성 기억 장치(12)에서 정류 소자(70)는 기억층(60)에 직접 접촉한다. 즉, 정류 소자(70)의 산화물 반도체를 형성하는 제2 산화물 반도체층(73b), 및 기록부(63)의 기억층(60)이 직접 접촉하게 제공된다. 다시 말하면, 정류 소자(70)의 순방향 전극(77) 및 기록부(63)의 제1 도전층(61)이 생략된다.
ZnFexOy는 기억층(60)으로서 사용되고, WN은 기록부(63)의 제2 도전층(62)으로서 사용된다.
따라서, 이 예에 따른 불휘발성 기억 장치(12)에서 정류 소자(70)로서 쇼트키 다이오드를 사용함으로써 레벨차 및 제조 단계들의 수를 감소시키기 쉽다.
게다가, 금속 산화물 반도체(제1 산화물 반도체층(73a) 및 제2 산화물 반도체층(73b))를 정류 소자(70)의 반도체층으로서 사용함으로써 기억층(60)의 ZnFexOy와의 반응이 용이하게 일어나지 않으며 집적이 쉽다.
정류 소자(70)의 전극(71), 제1 산화물 반도체층(73a), 및 제2 산화물 반도체층(73b)의 물질을 적절히 선택함으로써 수학식 3 및 수학식 4가 만족된다. 그에 의해 이들 물질이 반응하여 변하는 것을 방지할 수 있다. 그에 따라, 가열 단계들의 영향이 가능한 한 많이 억제될 수 있으며 적층된 다이오드의 균일한 특성을 제공하고 우수한 셀 특성을 실현한다.
여기서, 정류 소자(70)의 순방향 전극(77) 및 기록부(63)의 제1 도전층 (61)(둘다 배리어 금속으로서도 기능함)이 생략되고, 정류 소자(70)의 제2 산화물 반도체층(73b) 및 기억층(60)이 직접 접촉하게 제공된다. 그에 의해, 구성 및 제조 단계들이 간략화될 수 있어, 비용의 저하를 가져온다. 적층 구조부(65)의 층들을 생략함으로써 처리 동안에 레벨차를 감소시키며 또한 불휘발성 기억 장치의 용이한 제조를 가능하게 해준다.
따라서, 이 예에 따른 불휘발성 기억 장치(12)는 단계들의 수를 감소시키며, 레벨차를 감소시키고, 용이한 집적을 가능하게 해주며, 다중 기억층에서도 각 층의 정류 소자의 균일한 특성을 갖는 고성능 불휘발성 기억 장치의 용이한 제조를 가능하게 해준다.
이제, 불휘발성 기억 장치(12)를 제조하는 방법에 대해 설명한다.
도 12a 및 도 12b는 본 발명의 제2 예에 따른 불휘발성 기억 장치를 제조하는 방법을 단계들의 순서대로 나타낸 개략적인 단면도이다.
도 12a는 제1 단계들을 나타낸 것이고, 도 12b는 도 12a로부터 계속된 것이다.
도 13은 도 12b로부터 계속되는 단계들을 순서대로 나타낸 개략적인 단면도이다.
이들 도면 각각에서, 좌측에 있는 도면은 비트선 방향에서의 단면도, 즉 비트선의 정렬 방향에 수직인 평면을 따라 절단된 단면도이고, 우측에 있는 도면은 워드선 방향에서의 단면도, 즉 워드선의 정렬 방향에 수직인 평면을 따라 절단된 단면도이다.
먼저, 도 12a에 나타낸 바와 같이, 불휘발성 기억 장치의 워드선을 형성하는 텅스텐막(201)이 반도체 기판(기판)(200) 상에 70 nm의 두께로 형성된다.
제1 예와 유사하게, 워드선은 적층 메모리의 최하위층의 워드선일 필요는 없으며, 적층된 상위층의 워드선일 수 있다.
이어서, 기록부(63)의 전극(배리어 금속으로서도 기능하는 제2 도전층(62))을 형성하는 텅스텐 질화물막(202)이 10 nm의 두께로 형성되고, 기억층(60)을 형성하는 ZnFexOy 막(203)이 10 nm의 두께로 형성되며, 정류 소자(70)의 제2 산화물 반도체층(73b)을 형성하는 티타니아(TiO2)(204)가 20 nm의 두께로 형성되고, 정류 소자(70)의 제1 산화물 반도체층(73a)을 형성하는 하프니아(HfO2)막(205)이 10 nm의 두께로 형성되며, 정류 소자(70)의 전극(71)을 형성하는 텅스텐 질화물(WN)막(206)이 10 nm의 두께로 형성되고, CMP 스토퍼를 형성하는 텅스텐막(207)이 50 nm의 두께로 형성된다.
기억층(60)을 형성하는 ZnFexOy막(203) 및 제2 산화물 반도체층(73b)을 형성하는 티타니아막(204)이 이 예의 적층 구조에서 직접 접촉하고 있지만, 둘다 산화물이고, 쇼트키 배리어가 이들 사이에 형성되지 않으며, 양호한 전기적 접속이 제공될 수 있다. 따라서, 적층 구조를 간단화할 수 있다.
제1 산화물 반도체층(73a)을 형성하는 하프니아막(205)이 텅스텐 질화물막(206)으로 형성된 전극(71)과의 양호한 쇼트키 접합을 형성하는 기능을 하지만, 전극(71)을 Pt, Au, Ir, Ru, Re 등의 물질(이들의 산화물의 단위 금속 원자당 자유 에너지가 W의 단위 금속 원자당 자유 에너지보다 높음)로 형성함으로써 제1 산화물 반도체층(73a)(하프니아막(205))이 생략될 수 있다. 이러한 경우에, 제2 산화물 반도체층(73b)을 형성하는 티타니아막의 막 두께는 쇼트키 접합에 인가되는 전계를 완화시키기 위해 이 예의 두께보다 두껍게 만들어진다. 이러한 경우에, 산화물 반도체는 단층 구조(티타니아막(204))이고, 전극(71)(텅스텐 질화물막(206))으로 수학식 1이 만족된다.
게다가, 적절한 워드선 물질을 선택함으로써 배리어 금속 및 전극막으로서 기능하는 기록부(63)의 제2 도전층(62)을 형성하는 텅스텐 질화물막(202)을 생략할 수 있다. 따라서, 금속과 반도체 간의 계면이 쇼트키 다이오드를 형성하기에 충분하고, 적절한 금속 선택에 의해 다이오드 구조를 아주 간단히 할 수 있다.
적층된 막들은 이어서 리소그래피 및 반응성 이온 에칭에 의해 밴드 구성으로 일괄 패터닝된다(순차적으로 패터닝된다).
도 12b에 도시된 바와 같이, 층간 유전막(208)은 처리되어 밴드 구성을 형성한 적층된 막들 간에 채워지고, CMP에 의해 평탄화된다.
계속하여, 비트선을 형성하는 텅스텐막(209)이 이 구성(기판)의 전체 표면 상에 형성된다. 그 위에, 정류 소자(70)의 전극(71)을 형성하는 텅스텐 질화물막(210)이 10 nm의 두께로 형성되고, 정류 소자(70)의 제1 산화물 반도체층(73a)을 형성하는 하프니아막(211)이 10 nm의 두께로 형성되며, 정류 소자(70)의 제2 산화물 반도체층(73b)을 형성하는 티타니아막(212)이 20 nm의 두께로 형성되고, 기억 층(60)을 형성하는 ZnFexOy막(213)이 10 nm의 두께로 형성되며, 기록부(63)의 전극(제2 도전층(62))을 형성하는 텅스텐 질화물막(214)이 10 nm의 두께로 형성되고, CMP 스토퍼를 형성하는 텅스텐막(215)이 50 nm의 두께로 형성된다.
도 13에 나타낸 바와 같이, 이어서 리소그래피 및 반응성 이온 에칭에 의해 적층된 막들을 밴드 구성으로 일괄 패터닝함으로써 2개의 컴포넌트 기억층이 형성된다.
이어서, 4개의 컴포넌트 기억층을 형성하기 위해 유사하게 형성이 계속되며, 이 예에 따른 불휘발성 기억 장치(12)가 제조된다. 5개 이상의 컴포넌트 기억층의 경우에도, 다중 컴포넌트 기억층을 갖는 불휘발성 기억 장치를 형성하기 위해 상기한 것과 유사한 방법들이 반복된다.
이 예에서, ZnFexOy막이 기억층(60)으로서 사용되지만, 양단에 인가된 전압에 의해 저항 상태가 변하는 임의의 물질이 사용될 수 있다. 예를 들어, 제1 예와 관련하여 기술된 물질 및 구성이 사용될 수 있다.
이 예에서 텅스텐 질화물이 기록부(63)의 전극(제2 도전막)으로서 사용되고 있지만, 기록부(63)의 가변 저항 물질과 반응하지 않고 가변 저항 특성을 열화시키지 않는 여러 가지 물질이 사용될 수 있다. 예를 들어, 제1 예와 관련하여 기술된 물질 및 구성이 사용될 수 있다.
정류 소자(70)의 금속의 제약조건은 제1 예의 제약조건과 유사하다. 수학식 3이 만족되는 것이 바람직하며, 수학식 4가 만족되는 것이 더 바람직하다.
이상에서, 본 발명을 실시하는 방법이 2개의 예를 사용하여 기술되어 있지만, 본 발명을 실시하는 방법이 그것으로 제한되지 않는다. 이들 예에서 예시된 것들을 비롯한 물질들이 적절히 조합될 수 있다. 이러한 경우에도, 본 발명의 예상된 효과, 즉 쇼트키 다이오드의 사용에 의해 막 형성을 간단화하고 제조 단계들을 간단화하는 것, 및 다이오드의 적층이 가열 단계들 동안에 작은 특성 변동을 갖는 것이 가능하고, 고집적 가변 저항 메모리의 제조를 실현하는 것이 비교적 쉽다.
(제2 실시예)
본 발명의 제2 실시예에 따른 불휘발성 기억 장치를 제조하는 방법은 서로 다중 적층된 컴포넌트 기억층(66)을 포함하는 불휘발성 기억 장치를 제조하는 방법이며, 컴포넌트 기억층(66)은 제1 배선(50), 제1 배선(50)에 비평행하게 제공되는 제2 배선(80), 및 제1 배선(50)과 제2 배선(80) 사이에 제공되고 정류 소자(70) 및 기억층(60)을 포함하는 적층 구조부(65)를 포함한다. 이 실시예에 따른 불휘발성 기억 장치를 제조하는 방법에서, 기억층(60) 및 정류 소자(70)를 포함하는 적층 구조부(65)를 제조하는 방법은, 특히 정류 소자(70)에 대해, 독특하다. 따라서, 그의 일부분이 이하에서 설명되며, 나머지 부분들은 통상적인 제조 방법을 사용할 수 있다.
도 14는 본 발명의 제2 실시예에 따른 불휘발성 기억 장치를 제조하는 방법을 나타낸 플로우차트이다.
도 14에 나타낸 바와 같은 본 발명의 제2 실시예에 따른 불휘발성 기억 장치를 제조하는 방법에서, 먼저 제1 배선(50)을 형성하는 제1 도전막이 반도체 기판 상에 형성된다(단계 S110). 예를 들어, 제1 및 제2 예에서 텅스텐막 등이 제1 도전막으로서 사용될 수 있다.
이어서, 기억층(60)을 형성하는 기억층막이 형성된다(단계 S120). 예를 들어, 제1 예에서 설명된 Ti-도핑 NiOx막, 제2 예에서 설명된 ZnFexOy막 등이 기억층막으로서 사용될 수 있다.
정류 소자(70)를 형성하는 금속을 포함하는 전극을 형성하는 전극막, 및 금속을 포함하는 산화물 반도체를 형성하는 산화물 반도체막이 형성된다(단계 S130). 제1 예에서 설명된 TiN막 또는 제2 예에서 설명된 WN막이 전극막으로서 사용될 수 있다. 산화물 반도체막은 또한 2층 구조일 수 있고, 제1 및 제2 예에서 설명된 여러 가지 물질을 사용할 수 있다.
계속하여, 제2 배선(80)을 형성하는 제2 도전막이 형성된다(단계 S140). 제1 및 제2 예에서 설명된, 예를 들어, 텅스텐막 등이 제2 도전막으로서 사용될 수 있다. 이어서, 제1 도전막 및 제2 도전막 중 적어도 하나가 기억층막, 전극막 및 산화물 반도체막과 순차 패터닝된다(단계 S150).
따라서, 정류 소자(70)의 특성이 불순물 농도 또는 활성화 거동에 의해 좌우되지 않으며, 불순물 프로파일이 가열 단계 동안에 변하지 않는다. 따라서, 적층되어 있을 때에도 각 층 간의 변동이 감소될 수 있고, 다층 구조를 갖는 불휘발성 기억 장치가 실현될 수 있고, 비트 밀도가 증가될 수 있다.
따라서, 이 실시예에 따른 불휘발성 기억 장치를 제조하는 방법은 단계들의 수를 감소시키고, 레벨차를 감소시키며, 용이한 집적을 가능하게 해주고, 다중 기억층에서도 각 층의 정류 소자의 균일한 특성을 갖는 고성능 불휘발성 기억 장치의 용이한 제조를 가능하게 해준다.
수학식 1 내지 수학식 5의 관계를 만족시키는 여러 가지 물질들이 상기한 전극막 및 산화물 반도체막으로서 사용될 수 있다.
상기한 단계(S110)와 단계(S140)가 바뀔 수 있고, 상기한 단계(S120)와 단계(S130)가 바뀔 수 있다. 다중 컴포넌트 기억층을 갖는 불휘발성 기억 장치가 상기한 단계(S110) 내지 단계(S150)를 반복적으로 수행함으로써 제조될 수 있다.
상기한 단계(S110) 내지 단계(S150)는 하나의 컴포넌트 기억층에 대응한다. 제1 및 제2 예에서 설명된 바와 같이, 다른 컴포넌트 기억층을 형성하는 전극막, 산화물 반도체막 및 기억층막을 형성하기 위해 다른 단계(S130) 및 다른 단계(S120)가 단계(S110) 내지 단계(S140) 이후에 수행될 수 있고, 이후에 단계(S150)가 수행될 수 있다.
이러한 제조 방법은 다음과 같이 다시 기술될 수 있다.
도 15는 본 발명의 제2 실시예에 따른 불휘발성 기억 장치를 제조하는 방법을 나타낸 다른 플로우차트이다.
도 15에 도시된 이 실시예에 따른 불휘발성 기억 장치를 제조하는 방법은, 반도체 기판 상에 제1 배선(50)을 형성하는 제1 도전막을 형성하는 단계(단계 S110), 기억층(60)을 형성하는 기억층막을 형성하는 단계(단계 S120), 정류 소자(70)의 전극을 형성하는 전극막을 형성하는 단계(단계 S131), 정류 소자(70)의 산화물 반도체(73)를 형성하는 산화물 반도체막을 형성하는 단계(단계 S132), 제2 배선(80)을 형성하는 제2 도전막을 형성하는 단계(단계 S140), 제1 리소그래피 단계를 포함하고 제1 도전막을 제1 방향으로 정렬된 밴드 구성으로 패터닝하여 제1 배선(50)을 형성하는 제1 처리 단계(단계 S135), 및 제2 리소그래피 단계를 포함하고 제2 도전막을 제1 방향에 비평행한 제2 방향으로 정렬된 밴드 구성으로 패터닝하여 제2 배선(80)을 형성하는 제2 처리 단계(S150)를 포함한다. 따라서, 제1 처리 단계(단계 S135)는 제1 배선(50)을 형성하는 단계를 포함하고, 제2 처리 단계(단계 S150)는 제2 배선(80)을 형성하는 단계를 포함한다.
제1 처리 단계 및 제2 처리 단계 중 적어도 하나는 기억층막, 전극막 및 산화물 반도체막을 제1 배선(50) 및 제2 배선(80) 중 하나를 따른 구성으로 처리한다.
이러한 처리 단계들은 기술적 실현가능성의 범위 내에서 바뀔 수 있으며, 동시에 수행될 수 있다.
이 특정의 예는 단계(S135)와 단계(S140) 사이에 층간 유전막을 형성하는 단계(단계 S138)를 포함한다.
제1 처리 단계는 또한 에칭 단계, 구체적으로는, 예를 들어, 건식 에칭 단계를 포함할 수 있다.
제2 처리 단계는 또한 에칭 단계, 구체적으로는, 예를 들어, 건식 에칭 단계를 포함할 수 있다.
예를 들어, 제1 예에서 설명된 제조 방법에서, 제1 처리 단계는 제1 도전막 이 처리될 때 제1 층의 기억층막, 제1 층의 전극막 및 제1 층의 산화물 반도체막을 제1 배선(50)을 따른 구성으로 처리할 수 있다. 전술한 제2 처리 단계는 제2 도전막을 처리할 때 제2 층의 기억층막, 제2 층의 전극막 및 제2 층의 산화물 반도체막을 제2 배선(80)을 따른 구성으로 처리하고, 제1 층의 기억층막, 제1 층의 전극막 및 제1 층의 산화물 반도체막을 제2 배선(60)을 따른 구성으로 처리할 수 있다. 그에 의해, 제1 층의 기억층막, 제1 층의 전극막 및 제1 층의 산화물 반도체막이 제1 배선(50) 및 제2 배선(60)을 따른 측면을 갖는 주상 구성으로 처리된다.
(제3 예)
도 16a 및 도 16b는 본 발명의 제3 예에 따른 불휘발성 기억 장치의 구성을 나타낸 개략적인 단면도이다.
이 실시예에 따른 제3 예의 불휘발성 기억 장치(13)는 도 2a에 도시된 구성과 유사한 적층 구조를 포함한다. 즉, 불휘발성 기억 장치(13)는 워드선(WL11, WL12, WL13)이 최하위층에 제공되고 비트선(BL11, BL12, BL13)이 그 위에 제공되며 워드선(WL21, WL22, WL23)이 그 위에 제공되고 비트선(BL21, BL22, BL23)이 그 위에 제공되고 워드선(WL31, WL32, WL33)이 그 위에 제공되며 기억층(60) 및 정류 소자(70)를 포함하는 적층 구조부(65)가 이들 사이에 제공되어 있는 4층 구조를 갖는 불휘발성 기억 장치의 일례이다. 이 예에서, 제1 배선(50)은 워드선이고 제2 배선(80)은 비트선이다.
불휘발성 기억 장치(13)에서, 정류 소자(70)의 산화물 반도체층(73)은 워드선 또는 비트선(제1 배선(50) 및 제2 배선(80) 중 하나)을 따라 밴드 구성으로 형 성되고, 정류 소자(70)의 전극(71)은 각각의 셀마다 분리되어 있는 주상 구성으로 형성된다. 환언하면, 쇼트키 다이오드에서, 다이오드를 형성하는 막(산화물 반도체층(73))은 유전막이고, 그에 따라 각각의 셀마다 처리되지 않고도 다이오드로서의 기능이 달성될 수 있다. 이 예에서 이러한 기능이 이용됨으로써 다이오드의 산화물 반도체층(73)만이 배선과 동시에 밴드 구성으로 처리되며, 그에 의해 처리 단계의 종횡비를 줄일 수 있는 이점을 제공한다.
도 17은 본 발명의 제3 예에 따른 불휘발성 기억 장치의 주요 구성요소의 구성을 나타낸 개략적인 단면도이다.
도 17에 나타낸 것과 같은 이 예에 따른 불휘발성 기억 장치(13)의 정류 소자(70)에서, 순방향 전극(77), 제2 산화물 반도체층(73b), 제1 산화물 반도체층(73a) 및 전극(71)이 적층되어 있다. 전극(71)과 제1 산화물 반도체층(73a) 간의 계면(쇼트키 계면(72))에 쇼트키 접합이 형성되어 있다.
이 예에서, 전극(71)은, 예를 들어, 제1 산화물 반도체층(73a)측 상의 WN막 및 제1 산화물 반도체층(73a) 맞은편의 W막을 포함한다. 정류 소자(70)의 전극(71)은 기록부(63)의 제1 도전층(61)으로서 공유된다.
전극(71)의 제1 산화물 반도체층(73a)측은 WN막이고, 예를 들어, HfO2는 제1 산화물 반도체층(73a)으로서 사용되며, 예를 들어, Ta2O5는 제2 산화물 반도체층(73b)으로서 사용된다. 그에 의해, 상기한 수학식 3 및 수학식 4가 만족된다.
여기서, 단독일 때 쇼트키 다이오드의 제1 산화물 반도체층(73a) 및 제2 산 화물 반도체층(73b)은 절연체이다. 따라서, 이 예에서, 제1 산화물 반도체층(73a) 및 제2 산화물 반도체층(73b)은 전극(71)과는 일괄적인 밴드 구성으로 패터닝되지만, 순방향 전극(77)과는 일괄적으로 패터닝되지 않는다. 따라서, 쇼트키 다이오드 부분의 처리가 생략되고, 더 용이한 처리 및 처리 동안의 더 낮은 종횡비를 가능하게 해준다.
C(탄소)는 기억층(60)으로서 사용되고, TiN은 기록부(63)의 제2 도전층(62)으로서 사용된다. WN/W 적층막은 기록부(63)의 제1 도전층(61)(전극(71)으로서 공유됨)으로서 사용된다.
상기 설명에서, WN막은 전극(71)으로 생각될 수 있고, 전극(71)에 포함되는 것으로 설명된 W막은 제1 도전층(61)으로 생각될 수 있으며, 전극(71) 및 제1 도전층(61)은 공유되지 않고 독립적인 것으로 생각될 수 있다.
따라서, 이 예에 따른 불휘발성 기억 장치(13)에서 쇼트키 다이오드를 정류 소자(70)로 사용함으로써, 정류 소자(70)가 주상 구성으로 추가 처리되지 않는다. 따라서, 레벨차를 감소시키고 단계들의 수를 감소시키기 쉽다.
정류 소자(70)의 전극(71), 제1 산화물 반도체층(73a) 및 제2 산화물 반도체층(73b)으로 사용되는 물질들을 적절히 선택함으로써, 수학식 3 및 수학식 4가 만족된다. 따라서, 물질들이 반응하여 열화하는 것을 방지할 수 있다. 그에 의해 가열 단계들의 영향이 가능한 한 많이 억제될 수 있고, 적층 다이오드의 균일한 특성을 제공하고 우수한 셀 특성을 실현한다.
따라서, 이 예에 따른 불휘발성 기억 장치(13)는 단계들의 수를 감소시키고, 레벨차를 감소시키며, 용이한 집적을 가능하게 해주고, 다중 기억층에서도 각 층의 정류 소자의 균일한 특성을 갖는 고성능 불휘발성 기억 장치의 용이한 제조를 가능하게 해준다.
이제, 불휘발성 기억 장치(13)를 제조하는 방법에 대해 설명한다.
도 18a 및 도 18b는 본 발명의 제3 예에 따른 불휘발성 기억 장치를 제조하는 방법을 단계들의 순서대로 나타낸 개략적인 단면도이다.
도 19a 및 도 19b는 도 18b로부터 계속되는 단계들의 순서대로 나타낸 개략적인 단면도이다.
도 20a 및 도 20b는 도 19b로부터 계속되는 단계들의 순서대로 나타낸 개략적인 단면도이다.
도 21a 및 도 21b는 도 20b로부터 계속되는 단계들의 순서대로 나타낸 개략적인 단면도이다.
이들 도면 각각에서, 좌측에 있는 도면은 비트선 방향에서의 단면도, 즉 비트선의 정렬 방향에 수직인 평면을 따라 절단된 단면도이고, 우측에 있는 도면은 워드선 방향에서의 단면도, 즉 워드선의 정렬 방향에 수직인 평면을 따라 절단된 단면도이다.
먼저, 도 18a 및 도 18b에 나타낸 바와 같이, 불휘발성 기억 장치의 워드선을 형성하는 텅스텐막(401)은 반도체 기판(기판)(400) 상에 70 nm의 두께로 형성된다.
제1 예와 유사하게, 워드선은 적층 메모리의 최하위층의 워드선일 필요가 없 으며, 적층된 상위층의 워드선일 수 있다.
그 다음에, 기록부(63)의 전극(배리어 금속으로도 기능하는 제2 도전층(62))을 형성하는 티타늄 질화물막(402)이 10 nm의 두께로 형성되고, 기억층(60)을 형성하는 C막(403)이 10 nm의 두께로 형성되며, 기록부(63)의 전극(정류 소자(70)의 전극(71)으로서 공유되는 제1 도전층(61))을 형성하는 WN/W 적층막(404)이 10 nm의 두께를 갖는 WN막 및 50 nm의 두께를 갖는 W막으로서 이 순서로 형성되며, 이 구성은 리소그래피 및 반응성 이온 에칭에 의해 밴드 구성으로 패터닝된다.
계속하여 도 19a 및 도 19b에 나타낸 바와 같이, 층간 유전막(405)은 밴드 구성으로 처리되어 적층된 막들 사이에 채워지고, WN/W 적층막(404)을 스토퍼로서 사용하여 CMP에 의해 평탄화된다.
도 20a 및 도 20b에 나타낸 바와 같이, 정류 소자(70)의 제1 산화물 반도체층(73a)을 형성하는 하프니아(HfO2) 막(406)이 이 구성(기판)의 전체 표면 상에 5 nm의 두께로 형성되고, 이어서 그 위에 정류 소자(70)의 제2 산화물 반도체층(73b)을 형성하는 Ta2O5막(407)이 20 nm의 두께로 형성되며, 정류 소자(70)의 순방향 전극(77)을 형성하는 티타늄 질화물(TiN)막(408)이 10 nm의 두께로 형성되고, 비트선을 형성하는 텅스텐막(409)이 70 nm의 두께로 형성되며, 메모리 셀의 제2 층의 기록부(63)의 제2 도전층(62)을 형성하는 티타늄 질화물막(410)이 10 nm의 두께로 형성되고, 기억층(60)을 형성하는 C막(411)이 10 nm의 두께로 형성되며, WN/W 적층막(412)(정류 소자(70)의 전극(71)으로서 공유되는 막)이 10 nm의 두께를 갖는 WN 막 및 50 nm의 두께를 갖는 W막으로서 이 순서로 형성된다.
적층된 막들은 리소그래피 및 반응성 이온 에칭에 의해 하프니아(HfO2) 막(406)에 대한 밴드 구성으로 일괄 패터닝되고, 또한 WN/W 적층막(404) 및 C 막(403)의 하위층들이 일괄적으로 순차 패터닝된다. 층간 유전막(405)을 패터닝할 필요가 없다.
이어서, 도 21a 및 도 21b에 나타낸 바와 같이, 층간 유전막(413)이 밴드 구성으로 처리된 적층된 막들 사이에 채워지고, WN/W 적층막(411)을 스토퍼로서 사용하여 CMP에 의해 평탄화되며, 그에 의해 메모리 셀의 제1 층이 형성된다.
계속하여 도 21a 및 도 21b에 나타낸 바와 같이, 정류 소자(70)의 제1 산화물 반도체층(73a)을 형성하는 하프니아(HfO2)막(414)이 이 구성(기판)의 전체 표면 상에 5 nm의 두께로 형성되고, 이어서 그 위에 정류 소자(70)의 제2 산화물 반도체층(73b)을 형성하는 Ta2O5막(415)이 20 nm의 두께로 형성되며, 정류 소자(70)의 순방향 전극(77)을 형성하는 티타늄 질화물(TiN)막(416)이 10 nm의 두께로 형성되고, 비트선을 형성하는 텅스텐막(417)이 70 nm의 두께로 형성되며, 메모리 셀의 제2 층의 기록부(63)를 형성하는 티타늄 질화물막(418)이 10 nm의 두께로 형성되고, 기억층(60)을 형성하는 C막(419)이 10 nm의 두께로 형성되며, WN/W 적층막(420)이 10 nm의 두께를 갖는 WN막 및 50 nm의 두께를 갖는 W막으로서 이 순서로 형성되고, 적층된 막들이 리소그래피 및 반응성 이온 에칭에 의해 밴드 구성으로 일괄 패터닝됨으로써, 제2 층의 컴포넌트 기억층을 형성한다.
이어서, 4개의 컴포넌트 기억층을 형성하기 위해 유사하게 형성이 계속되고, 이 예에 따른 불휘발성 기억 장치(13)가 제조된다. 5개 이상의 층의 경우에도, 다중 컴포넌트 기억층을 갖는 불휘발성 기억 장치를 형성하기 위해 상기한 것들과 유사한 방법들이 반복된다.
도 22는 본 발명의 일 실시예에 따른 불휘발성 기억 장치를 제조하는 방법을 나타낸 플로우차트이다.
즉, 도 22는 상기한 제3 예와 관련하여 설명된 제조 방법을 나타낸 것이다. 도 15에 나타낸 단계(S132), 단계(S140) 및 단계(S150)의 순서가 바꿔져 있다.
도 22에 나타낸 바와 같이, 반도체 기판 상에 제1 배선(50)(워드선)을 형성하는 제1 도전막을 형성하는 단계(단계 S110b), 제1 층의 기억층(60)을 형성하는 제1 층의 기억층 막을 형성하는 단계(단계 S120b), 제1 층의 정류 소자(70)의 전극(71)을 형성하는 전극막(예를 들어, 기록부(63)의 제1 도전층(61)으로서 공유되는 WN/W 적층막)을 형성하는 단계(단계 S131b), 및 제1 처리 단계(단계 S135b)가 수행된다.
제1 처리 단계는 제1 층의 기억층 막 및 제1 층의 전극막을 제1 배선(50)을 따른 밴드 구성으로 처리하고, 이와 동시에 제1 도전막을 처리한다.
환언하면, 예를 들어, 도 18a 및 도 18b와 관련하여 설명된 처리가 수행된다.
이어서, 밴드 구성으로 처리된 적층 막들 사이에 층간 유전막이 채워지고, 평탄화된다(단계 S138b).
환언하면, 예를 들어, 도 19a 및 도 19b와 관련하여 설명된 처리가 수행된다.
이어서, 제1 층의 정류 소자(70)의 산화물 반도체(73)를 형성하는 산화물 반도체막이 형성된다(단계 S132b).
계속하여, 정류 소자(70)의 순방향 전극(77)을 형성하는 순방향 전극막, 제2 배선(80)(비트선)을 형성하는 제2 도전막, 제2 층의 기억층(60)을 형성하는 제2 층의 기억층 막, 및 제2 층의 정류 소자(70)의 전극(73)을 형성하는 전극막이 형성된다(단계 S140b). 이 단계는 도 15에 나타낸 단계(S140)에 대응한다.
이어서, 제2 처리 단계(단계 S150b)가 수행된다. 이 단계에서, 제2 층의 기억층(60)을 형성하는 제2 층의 전극막, 제2 층의 기억층막, 및 제2 층의 산화물 반도체막이 제2 배선(80)을 따라 밴드 구성으로 패터닝된다. 계속하여, 제1 층의 산화물 반도체막이 제2 배선(80)을 따른 밴드 구성으로 패터닝된다.
이어서, 제1 층의 기억층막 및 제1 층의 전극막이 추가적으로 처리되어 제2 배선(80)을 따른 구성을 형성한다. 그에 의해 제1 층의 기억층막 및 제1 층의 전극막이 제1 배선(50) 및 제2 배선(80)을 따른 측면을 갖는 주상 구성으로 처리된다.
환언하면, 예를 들어, 도 20a 및 도 20b와 관련하여 설명된 처리가 수행된다.
이어서, 밴드 구성으로 일괄 패터닝된 적층된 막들 사이에 층간 유전막이 채워지고 평탄화된다(단계 S139b).
이어서, 적층 메모리 셀을 형성하기 위해 상기한 단계들이 반복된다.
이러한 제1 처리 단계는 제1 층의 기억층막 및 제1 층의 전극막을 제1 배선(50)을 따른 구성으로 처리하는 단계이다. 제2 처리 단계는 제1 층의 기억층막, 제1 층의 전극막 및 제1 층의 산화물 반도체층을 제2 배선을 따른 구성으로 처리하고, 제1 층의 기억층 및 제1 층의 전극막을 주상 구성으로 처리하면서 제1 층의 산화물 반도체막을 제2 배선(80)을 따른 밴드 구성으로 처리한다.
이 예에서 C막이 기억층(60)으로서 사용되지만, 양단에 인가되는 전압이 저항 상태를 변화시키는 임의의 물질이 사용될 수 있다. 예를 들어, 제1 예와 관련하여 설명된 물질 및 구성이 사용될 수 있다.
이 예에서 티타늄 질화물이 기록부(63)의 전극(제2 도전막)으로서 사용되었지만, 기록부(63)로서 사용되는 가변 저항 물질과 반응하여 가변 저항 특성을 열화시키지 않는 여러 가지 물질이 사용될 수 있다. 예를 들어, 제1 예와 관련하여 설명된 물질 및 구성이 사용될 수 있다.
정류 소자(70)의 금속의 제약조건은 제1 예의 제약조건과 유사하다. 수학식 3이 만족되는 것이 바람직하며, 수학식 4가 만족되는 것이 더욱 바람직하다.
(제4 예)
도 23a 및 도 23b는 본 발명의 제4 예에 따른 불휘발성 기억 장치의 구성을 나타낸 개략적인 단면도이다.
본 발명의 일 실시예에 따른 제4 예의 불휘발성 기억 장치(14)는 도 2a에 나타낸 구성과 유사한 적층 구조를 포함한다. 즉, 불휘발성 기억 장치(14)는 워드 선(WL11, WL12, WL13)이 최하위층에 제공되고 비트선(BL11, BL12, BL13)이 그 위에 제공되며 워드선(WL21, WL22, WL23)이 그 위에 제공되고 비트선(BL21, BL22, BL23)이 그 위에 제공되며 워드선(WL31, WL32, WL33)이 그 위에 제공되고 기억층(60) 및 정류 소자(70)를 포함하는 적층 구조부(65)가 이들 사이에 제공되어 있는 4층 구조를 갖는 불휘발성 기억 장치의 일례이다. 이 예에서, 제1 배선(50)은 워드선이고 제2 배선(80)은 비트선이다.
그렇지만, 이 예는 기억층(60) 및 정류 소자(70)를 포함하는 적층 구조부(65)가 워드선 및 비트선과 별도로 처리된다는 점에서 제1, 제2 및 제3 예와 다르다. 따라서, 워드선 및 비트선이 CVD에 의해 사전 형성된 트렌치에 금속막을 채운 다음에 CMP를 수행함으로써 다마신 배선으로서 형성될 수 있고, 적층 구조부(65)에 대해서만 처리가 필요하고, 처리 종횡비가 비교적 낮다는 이점이 제공된다.
도 24는 본 발명의 제4 예에 따른 불휘발성 기억 장치의 주요 구성요소의 구성을 나타낸 개략적인 단면도이다.
전극(71), 제1 산화물 반도체층(73a), 및 제2 산화물 반도체층(73b)이 도 24에 나타낸 바와 같이 이 예에 따른 불휘발성 기억 장치(14)의 정류 소자(70)에 적층되어 있다.
전극(71)과 제1 산화물 반도체층(73a) 간의 계면(쇼트키 계면(72))에 쇼트키 접합이 형성된다. 다시 말하면, 전극(71) 및 제1 산화물 반도체층(73a)이 쇼트키 접합을 형성한다.
이 예에서, 예를 들어, TiN이 전극(71)으로서 사용되고, 예를 들어, Al2O3가 제1 산화물 반도체층(73a)으로서 사용되며, 예를 들어, TiO2가 제2 산화물 반도체층(73b)으로서 사용된다.
그에 의해 상기한 수학식 3 및 수학식 4가 만족된다.
C(탄소)가 기억층(60)으로서 사용되고, TiN이 기록부(63)의 제1 도전층(61) 및 제2 도전층(62)으로서 사용된다.
따라서, 정류 소자(70)의 전극(71), 제1 산화물 반도체층(73a), 및 제2 산화물 반도체층(73b)으로서 사용되는 물질들을 적절히 선택함으로써 수학식 3 및 수학식 4가 만족된다. 그에 의해 물질들이 반응하여 열화하는 것을 방지할 수 있다. 따라서, 가열 단계들의 영향이 가능한 한 많이 억제될 수 있으며, 적층 다이오드들의 균일한 특성을 제공하고 우수한 셀 특성을 실현한다.
따라서, 이 예에 따른 불휘발성 기억 장치(14)는 단계들의 수를 감소시키고, 레벨차를 감소시키며, 용이한 집적을 가능하게 해주고, 다중 기억층에서도 각 층의 정류 소자의 균일한 특성을 갖는 고성능 불휘발성 기억 장치의 용이한 제조를 가능하게 해준다.
이제, 불휘발성 기억 장치(14)를 제조하는 방법에 대해 설명한다.
도 25a 내지 도 25c는 본 발명의 제4 예에 따른 불휘발성 기억 장치를 제조하는 방법을 단계들의 순서대로 나타낸 개략적인 단면도이다.
도 26a 및 도 26b는 도 25c로부터 계속되는 단계들을 순서대로 나타낸 개략 적인 단면도이다.
이들 도면 각각에서, 좌측에 있는 도면은 비트선 방향에서의 단면도, 즉 비트선의 정렬 방향에 수직인 평면을 따라 절단된 단면도이고, 우측에 있는 도면은 워드선 방향에서의 단면도, 즉 워드선의 정렬 방향에 수직인 평면을 따라 절단된 단면도이다.
먼저, 도 25a에 도시된 바와 같이, 워드선에 대한 주형인 트렌치를 정의하기 위해 층간 유전막(ILD)(301)이 반도체 기판(기판)(300) 상에 형성된다. TiN 막(302)이 스퍼터링에 의해 배리어 금속으로서 10 nm의 두께로 형성되고, 불휘발성 기억 장치의 워드선을 형성하는 텅스텐막(303)이 70 nm의 두께로 형성되어 트렌치를 완전히 채운다.
층간 유전막(301) 상의 TiN막(302) 및 텅스텐막(303)이 불휘발성 기억 장치의 워드선을 형성하기 위해 CMP에 의해 제거된다.
제1 예와 유사하게, 워드선이 적층된 메모리의 최하위층의 워드선일 필요가 없으며 적층된 상위층의 워드선일 수 있다.
이어서, 도 25b에 나타낸 바와 같이, 기록부(63)의 하부 전극(배리어 금속으로도 기능하는 제2 도전층(62))을 형성하는 티타늄 질화물막(304)이 10 nm의 두께로 형성되고, 기억층(60)을 형성하는 C막이 10 nm의 두께로 형성되며, 기록부(63)의 상부 전극을 형성하는 티타늄 질화물막(306)이 10 nm의 두께로 형성되고, 정류 소자(70)의 제2 산화물 반도체층(73b)을 형성하는 티타니아(TiO2)막(307)이 20 nm의 두께로 형성되며, 정류 소자(70)의 제1 산화물 반도체층(73a)을 형성하는 알루미나(Al2O3)막(308)이 10 nm의 두께로 형성되고, 정류 소자(70)의 전극(71)을 형성하는 티타늄 질화물막(309)이 10 nm의 두께로 형성되며, CMP 스토퍼를 형성하는 텅스텐막(310)이 50 nm의 두께로 형성된다.
제1 산화물 반도체층(73a)을 형성하는 알루미나막(308)이 티타늄 질화물막(309)에 의해 형성되는 전극(71)과 양호한 쇼트키 접합을 형성하는 기능을 하지만, Pt, Au, Ir, Ru, Re 등의 물질(이들의 산화물의 단위 금속 원자당 자유 에너지가 W의 단위 금속 원자당 자유 에너지보다 높음)로 전극(71)을 형성함으로써 제1 산화물 반도체층(73a)(하프니아막(205))이 생략될 수 있다. 이러한 경우에, 제2 산화물 반도체층(73b)을 형성하는 티타니아막의 막 두께는 쇼트키 접합에 인가되는 전계를 완화시키기 위해 이 예의 두께보다 더 두껍게 만들어진다. 이러한 경우에, 산화물 반도체는 단층 구조(티타니아막(307))이고, 전극(71)(텅스텐 질화물막(206))으로 수학식 1이 만족된다.
이어서, 적층된 막들이 리소그래피 및 반응성 이온 에칭에 의해 주상 구성으로 일괄 패터닝된다.
이어서, 도 25c에 나타낸 바와 같이, 주상 구성으로 처리된 적층 막들 사이에 층간 유전막(311)이 채워지고 스토퍼로서 텅스텐막(310)을 사용하여 CMP에 의해 평탄화된다.
계속하여, 층간 유전막(312)이 기판의 전체 표면 상에 형성되고, 비트선에 대한 주형을 형성하기 위해 리소그래피 및 반응성 이온 에칭에 의해 트렌치가 만들어진다.
이어서, 비트선을 형성하는 텅스텐막(313)이 채워지고 CMP에 의해 평탄화되어 비트선을 형성한다.
이어서, 도 26a에 나타낸 바와 같이, 정류 소자(70)의 전극(71)을 형성하는 티타늄 질화물막(314)이 이 구성(기판)의 전체 표면 상에 10 nm의 두께로 형성되고, 그 위에 정류 소자(70)의 제1 산화물 반도체층(73a)을 형성하는 알루미나 막(315)이 10 nm의 두께로 형성되며, 정류 소자(70)의 제2 산화물 반도체층(73b)을 형성하는 티타니아막(316)이 20 nm의 두께로 형성되고, 기록부(63)의 하부 전극을 형성하는 티타늄 질화물막(317)이 10 nm의 두께로 형성되며, 기억층(60)을 형성하는 C막(318)이 10 nm의 두께로 형성되고, 기록부(63)의 전극을 형성하는 티타늄 질화물막(319)이 10 nm의 두께로 형성되며, CMP 스토퍼를 형성하는 텅스텐막(320)이 50 nm의 두께로 형성된다.
적층된 막들이 리소그래피 및 반응성 이온 에칭에 의해 주상 구성으로 일괄 패터닝된다.
도 26b에 나타낸 바와 같이, 주상 구성으로 처리된 적층 막들 사이에 층간 유전막(321)이 채워지고 텅스텐막(320)을 스토퍼로서 사용하여 CMP에 의해 평탄화된다. 이어서, 층간 유전막(322)이 이 구성(기판)의 전체 표면 상에 형성되고, 워드선에 대한 주형을 형성하기 위해 리소그래피 및 반응성 이온 에칭에 의해 트렌치가 만들어지며, 워드선을 형성하는 텅스텐막(323)이 채워지고 CMP에 의해 평탄화되 어 워드선을 형성한다. 그에 의해 2개의 컴포넌트 기억층이 형성된다.
이어서, 4개의 컴포넌트 기억층을 형성하기 위해 유사하게 형성이 계속되고, 이 예에 따른 불휘발성 기억 장치(13)가 제조된다. 5개 이상의 층의 경우에도, 다중 컴포넌트 기억층을 갖는 불휘발성 기억 장치를 형성하기 위해 상기한 것과 유사한 방법이 반복된다.
도 27은 본 발명의 일 실시예에 따른 불휘발성 기억 장치를 제조하는 방법을 나타낸 플로우차트이다.
즉, 도 27은 상기한 제4 예와 관련하여 기술된 제조 방법을 나타낸 것이다.
도 27에 나타낸 바와 같이, 제1 트렌치를 갖는 제1 유전막이 반도체 기판 상에 형성되고, 제1 배선을 형성하는 제1 도전막이 제1 트렌치 내에 채워진다(단계 S210).
환언하면, 예를 들어, 도 25a와 관련하여 기술된 처리가 수행된다.
이어서, 기억층(60)을 형성하는 기억층막이 형성된다(단계 S220).
정류 소자(70)의 전극을 형성하는 전극막 및 정류 소자의 산화물 반도체를 형성하는 산화물 반도체막이 형성된다(단계 S230).
계속하여, 기억층막, 전극막 및 산화물 반도체막이 주상 구성으로 일괄 처리된다(순차적으로 패터닝된다)(단계 S240). 즉, 일괄 패터닝하는 것은 제1 배선(예를 들어, 워드선)의 정렬 방향 및 제2 배선(예를 들어, 비트선)의 정렬 방향 둘다에 수직인 방향과, 제1 배선의 정렬 방향을 포함하는 면을 따라, 그리고 제2 배선의 수직 방향과 정렬 방향을 포함하는 면을 따라 절단한다.
환언하면, 도 25b와 관련하여 설명한 처리가 수행된다.
이어서, 층간 유전막이 일괄 패터닝된 기억층막, 전극막 및 산화물 반도체막 사이에 채워지고, 제2 트렌치를 갖는 제2 유전막이 기억층막, 유전막, 산화물 반도체막, 및 층간 유전막 상에 형성되며, 제2 배선을 형성하는 제2 도전막이 제2 트렌치에 채워진다(단계 S250).
환언하면, 도 25c와 관련하여 설명된 처리가 수행된다.
따라서, 예를 들어, 워드선 및 비트선이 금속막을 미리 만들어진 트렌치에 채워 CMP를 수행함으로써 다마신 배선 구조로 형성될 수 있다. 그에 의해, 적층 구조부(65)의 처리가 워드선 및 비트선의 형성과 별도로 수행된다. 따라서, 처리 종횡비가 비교적 낮고, 소자 밀도가 향상된다.
이 예에서 C막이 기억층(60)으로서 사용되지만, 양단에 인가된 전압이 저항 상태를 변화시키는 임의의 물질이 사용될 수 있다. 예를 들어, 제1 예와 관련하여 설명된 물질 및 구성이 사용될 수 있다.
이 예에서 티타늄 질화물이 기록부(63)의 전극(제2 도전막)으로서 사용되었지만, 기록부(63)로서 사용되는 가변 저항 물질과 반응하지 않고 가변 저항 특성을 열화시키지 않는 여러 가지 물질들이 사용될 수 있다. 예를 들어, 제1 예와 관련하여 설명된 물질 및 구성이 사용될 수 있다.
정류 소자(70)에서의 금속의 제약조건이 제1 예의 제약조건과 유사하다. 수학식 3이 만족되는 것이 바람직하며, 수학식 4가 만족되는 것이 더 바람직하다.
본 발명은 불휘발성 기억 장치의 집적 향상에 대한 추가적인 장래의 진보를 가능하게 해주며, 따라서 이후에 불휘발성 기억 장치의 더욱 광범위한 응용이 예상될 수 있다.
이상에서, 본 발명의 실시예들이 특정의 예들과 관련하여 기술되어 있다. 그렇지만, 본 발명이 이들 특정의 예로 국한되는 것은 아니다. 예를 들어, 당업자들이라면 불휘발성 기억 장치 및 이를 제조하는 방법의 구성요소의 특정의 구성을 종래 기술로부터 적절히 선택할 수 있고 이와 유사하게 본 발명을 실시할 수 있다. 이러한 실시는 유사한 효과가 얻어지는 한 본 발명의 범주 내에 포함된다.
게다가, 특정의 예의 임의의 2개 이상의 구성요소가 기술적 실현가능성의 범위 내에서 결합될 수 있고, 본 발명의 목적이 포함되어 있는 한 본 발명의 범주 내에 포함된다.
더욱이, 본 발명의 실시예들로서 이상에 기술된 불휘발성 기억 장치 및 그 제조 방법에 기초하여 당업자들에 의한 적절한 설계 변경에 의해 달성될 수 있는 불휘발성 기억 장치 및 그 제조 방법 모두도 역시 본 발명의 요지가 포함되어 있는 한 본 발명의 범주 내에 속한다.
또한, 당업자들이라면 본 발명의 사상과 범주 내에서 다양한 변경 및 수정을 행할 수 있을 것이다. 따라서, 이러한 변경 및 수정 모두도 본 발명의 범주 내에 속하는 것으로 보아야 한다.
도 1은 본 발명의 제1 실시예에 따른, 불휘발성 기억 장치의 주요 구성요소의 구성 및 특성을 나타낸 개략적인 도면.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른, 불휘발성 기억 장치의 구성을 나타낸 개략적인 도면.
도 3은 본 발명의 제1 실시예에 따른, 불휘발성 기억 장치의 구성을 나타낸 회로도.
도 4a 및 도 4b는 본 발명의 제1 실시예에 따른, 불휘발성 기억 장치의 정류 소자의 구성을 나타낸 개략적인 단면도.
도 5는 본 발명의 제1 실시예에 따른, 불휘발성 기억 장치의 주요 구성요소의 다른 구성을 나타낸 개략적인 단면도.
도 6a 및 도 6b는 각각 제1 및 제2 비교예의 정류 소자의 구성 및 특성을 나타낸 개략적인 도면 및 그래프.
도 7a 및 도 7b는 본 발명의 제1 예에 따른, 불휘발성 기억 장치의 구성을 나타낸 개략적인 단면도.
도 8a 및 도 8b는 본 발명의 제1 예에 따른, 불휘발성 기억 장치를 제조하는 방법을 단계들의 순서대로 나타낸 개략적인 단면도.
도 9는 도 8b로부터 계속되는 단계들을 순서대로 나타낸 개략적인 단면도.
도 10a 및 도 10b는 본 발명의 제2 예에 따른, 불휘발성 기억 장치의 구성을 나타낸 개략적인 단면도.
도 11은 본 발명의 제2 예에 따른, 불휘발성 기억 장치의 주요 구성요소의 구성을 나타낸 개략적인 단면도.
도 12a 및 도 12b는 본 발명의 제2 예에 따른, 불휘발성 기억 장치를 제조하는 방법을 단계들의 순서대로 나타낸 개략적인 단면도.
도 13은 도 12b로부터 계속되는 단계들을 순서대로 나타낸 개략적인 단면도.
도 14는 본 발명의 제2 실시예에 따른, 불휘발성 기억 장치를 제조하는 방법을 나타낸 플로우차트.
도 15는 본 발명의 제2 실시예에 따른, 불휘발성 기억 장치를 제조하는 방법을 나타낸 다른 플로우차트.
도 16a 및 도 16b는 본 발명의 제3 예에 따른, 불휘발성 기억 장치의 구성을 나타낸 개략적인 단면도.
도 17은 본 발명의 제3 예에 따른, 불휘발성 기억 장치의 주요 구성요소의 구성을 나타낸 개략적인 단면도.
도 18a 및 도 18b는 본 발명의 제3 예에 따른, 불휘발성 기억 장치를 제조하는 방법을 단계들의 순서대로 나타낸 개략적인 단면도.
도 19a 및 도 19b는 도 18b로부터 계속되는 단계들을 순서대로 나타낸 개략적인 단면도.
도 20a 및 도 20b는 도 19b로부터 계속되는 단계들을 순서대로 나타낸 개략적인 단면도.
도 21a 및 도 21b는 도 20b로부터 계속되는 단계들을 순서대로 나타낸 개략 적인 단면도.
도 22는 본 발명의 일 실시예에 따른, 불휘발성 기억 장치를 제조하는 방법을 나타낸 플로우차트.
도 23a 및 도 23b는 본 발명의 제4 예에 따른, 불휘발성 기억 장치의 구성을 나타낸 개략적인 단면도.
도 24는 본 발명의 제4 예에 따른, 불휘발성 기억 장치의 주요 구성요소의 구성을 나타낸 개략적인 단면도.
도 25a 내지 도 25c는 본 발명의 제4 예에 따른, 불휘발성 기억 장치를 제조하는 방법을 단계들의 순서대로 나타낸 개략적인 단면도.
도 26a 및 도 26b는 도 25c로부터 계속되는 단계들을 순서대로 나타낸 개략적인 단면도.
도 27은 본 발명의 일 실시예에 따른, 불휘발성 기억 장치를 제조하는 방법을 나타낸 플로우차트.
<도면의 주요 부분에 대한 부호의 설명>
10 : 불휘발성 기억 장치
50 : 제1 배선
60 : 기억층
65 : 적층 구조부
70 : 정류 소자
80 : 제2 배선

Claims (21)

  1. 복수의 컴포넌트 기억층(component memory layer)이 서로 적층되어 있는 불휘발성 기억 장치로서,
    상기 복수의 컴포넌트 기억층 각각은,
    제1 배선;
    상기 제1 배선에 비평행하게 배치된 제2 배선; 및
    상기 제1 배선과 상기 제2 배선 사이에 배치된 적층 구조부(stacked structure unit)를 포함하며,
    상기 적층 구조부는 기억층 및 정류 소자를 구비하고,
    상기 정류 소자는 전극과 산화물 반도체 사이의 계면 상에 형성된 쇼트키 접합을 가지며,
    상기 전극과 상기 산화물 반도체는 금속을 각각 포함하고,
    상기 정류 소자는 상기 전극의 맞은편 상의 상기 산화물 반도체 상에 배치된 순방향 전극을 더 포함하고,
    상기 순방향 전극에 포함된 금속의 산화물의 단위 금속 원자당 자유 에너지는 상기 산화물 반도체에 포함된 금속의 산화물의 단위 금속 원자당 자유 에너지 이하인, 불휘발성 기억 장치.
  2. 제1항에 있어서,
    상기 산화물 반도체에 포함된 금속의 산화물의 단위 금속 원자당 깁스 자유 에너지(Gibbs free energy)는 상기 전극에 포함된 금속의 산화물의 단위 금속 원자당 깁스 자유 에너지보다 낮은, 불휘발성 기억 장치.
  3. 제1항에 있어서,
    상기 전극은 상기 전극에 포함된 금속의 산화물, 질화물, 실리사이드 및 카바이드로 이루어진 그룹에서 선택되는 적어도 하나를 포함하는, 불휘발성 기억 장치.
  4. 제1항에 있어서,
    상기 전극의 일함수는 상기 산화물 반도체의 일함수보다 큰, 불휘발성 기억 장치.
  5. 제1항에 있어서,
    상기 전극의 일함수는 상기 산화물 반도체의 일함수보다 0.5 전자 볼트 이상 큰, 불휘발성 기억 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 산화물 반도체는
    금속을 포함하는 제2 산화물 반도체층; 및
    금속을 포함하고 상기 제2 산화물 반도체층과 상기 전극 사이에 배치된 제1 산화물 반도체층을 포함하며,
    상기 제1 산화물 반도체층에 포함된 금속의 산화물의 단위 금속 원자당 깁스 자유 에너지는 상기 전극에 포함된 금속의 산화물의 단위 금속 원자당 깁스 자유 에너지보다 높은, 불휘발성 기억 장치.
  8. 제1항에 있어서,
    상기 산화물 반도체는
    금속을 포함하는 제2 산화물 반도체층; 및
    금속을 포함하고 상기 제2 산화물 반도체층과 상기 전극 사이에 배치된 제1 산화물 반도체층을 포함하며,
    상기 제2 산화물 반도체층에 포함된 금속의 산화물의 단위 금속 원자당 깁스 자유 에너지는 상기 제1 산화물 반도체층에 포함된 금속의 산화물의 단위 금속 원자당 깁스 자유 에너지보다 높은, 불휘발성 기억 장치.
  9. 제1항에 있어서,
    상기 산화물 반도체는
    금속을 포함하며 상기 순방향 전극과 상기 전극 사이에 배치된 제2 산화물 반도체층; 및
    금속을 포함하고 상기 제2 산화물 반도체층과 상기 전극 사이에 배치된 제1 산화물 반도체층을 포함하며,
    상기 순방향 전극에 포함된 금속의 산화물의 단위 금속 원자당 자유 에너지는 상기 제2 산화물 반도체층에 포함된 금속의 산화물의 단위 금속 원자당 자유 에너지 이하인, 불휘발성 기억 장치.
  10. 제1항에 있어서,
    상기 산화물 반도체는 상기 기억층과 접촉하는, 불휘발성 기억 장치.
  11. 제1항에 있어서,
    상기 정류 소자는 상기 제1 배선 또는 상기 제2 배선과 집적된 밴드 구성을 갖는, 불휘발성 기억 장치.
  12. 제1항에 있어서,
    상기 산화물 반도체는
    금속을 포함하는 제2 산화물 반도체층; 및
    금속을 포함하고 상기 제2 산화물 반도체층과 상기 전극 사이에 배치된 제1 산화물 반도체층을 포함하며,
    상기 전극은 TaN과 TiN 중 적어도 하나를 포함하고,
    상기 제1 산화물 반도체층은 HfO2, ZrO2 및 Al2O3 중 적어도 하나를 포함하고,
    상기 제2 산화물 반도체층은 Ta2O5, Nb2O5, V2O3, MnO2 및 TiO2 중 적어도 하나를 포함하는, 불휘발성 기억 장치.
  13. 제1항에 있어서,
    상기 기억층의 저항은 인가된 전압에 의해 변하는, 불휘발성 기억 장치.
  14. 제1항에 있어서,
    상기 기억층의 저항은 인가된 전압에 의해 발생되는 줄 열(Joule heat)로 인해 변하는, 불휘발성 기억 장치.
  15. 제1항에 있어서,
    상기 기억층은 C, NbOx, Cr-도핑 SrTiO3-x, PrxCayMnOz, ZrOx, NiOx, Ti-도핑 NiOx, ZnOx, TiOx, TiOxNy, CuOx, GdOx, CuTex, HfOx, ZnMnxOy, ZnFexOy, GexSbyTez, N-도핑 GexSbyTez, O-도핑 GexSbyTez, GexSby 및 InxGeyTez로 이루어진 그룹에서 선택되는 적어도 하나를 포함하는, 불휘발성 기억 장치.
  16. 제1항에 있어서,
    상기 적층 구조부는
    상기 기억층과 상기 정류 소자 사이에 배치된 제1 도전층; 및
    제2 도전층을 더 포함하고,
    상기 기억층은 상기 제2 도전층과 상기 제1 도전층 사이에 배치되고,
    상기 제1 도전층과 상기 제2 도전층 중 적어도 하나는, 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 티타늄 실리사이드 질화물, 탄탈륨 카바이드, 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 니켈 백금 실리사이드, 백금, 루테늄, 백금-로듐 및 이리듐으로 이루어진 그룹에서 선택되는 적어도 하나를 포함하는, 불휘발성 기억 장치.
  17. 복수의 컴포넌트 기억층 - 상기 컴포넌트 기억층 각각은 제1 배선, 상기 제1 배선에 비평행하게 배치된 제2 배선 및 상기 제1 배선과 상기 제2 배선 사이에 배치된 적층 구조부를 포함하고, 상기 적층 구조부는 기억층 및 정류 소자를 구비함 - 이 서로 적층되어 있는 불휘발성 기억 장치의 제조 방법으로서,
    상기 제1 배선 역할을 하는 제1 도전막을 반도체 기판 상에 형성하는 단계;
    상기 기억층 역할을 하는 기억층막을 형성하는 단계;
    상기 정류 소자의 전극 역할을 하는 전극막을 형성하는 단계;
    상기 정류 소자의 산화물 반도체 역할을 하는 산화물 반도체막을 형성하는 단계;
    상기 제2 배선 역할을 하는 제2 도전막을 형성하는 단계;
    상기 제1 도전막을 제1 방향으로 정렬되는 밴드 구성으로 처리하여 상기 제1 배선을 형성하는 단계; 및
    상기 제2 도전막을 상기 제1 방향에 비평행한 제2 방향으로 정렬되는 밴드 구성으로 처리하여 상기 제2 배선을 형성하는 단계를 포함하고,
    상기 제1 배선을 형성하는 단계와 상기 제2 배선을 형성하는 단계 중 적어도 하나는 상기 기억층막, 상기 전극막 및 상기 산화물 반도체막을 상기 제1 배선과 상기 제2 배선 중 하나를 따른 구성으로 처리하는, 불휘발성 기억 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 배선을 형성하는 단계는 상기 기억층막, 상기 전극막 및 상기 산화물 반도체막을 상기 제1 배선을 따른 구성으로 처리하고,
    상기 제2 배선을 형성하는 단계는 상기 기억층막, 상기 전극막 및 상기 산화물 반도체막을 상기 제2 배선을 따른 구성으로 처리하며,
    상기 기억층막, 상기 전극막 및 상기 산화물 반도체막은 상기 제1 배선을 형성하는 단계 및 상기 제2 배선을 형성하는 단계에 의해 주상 구성(columnar configuration)으로 처리되는, 불휘발성 기억 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 제1 배선을 형성하는 단계는 상기 기억층막 및 상기 전극막을 상기 제1 배선을 따른 구성으로 처리하고,
    상기 제2 배선을 형성하는 단계는, 상기 기억층막, 상기 전극막 및 상기 산화물 반도체막을 상기 제2 배선을 따른 구성으로 처리하고, 상기 기억층 및 상기 전극막을 주상 구성으로 처리하면서 상기 산화물 반도체막을 상기 제2 배선을 따른 밴드 구성으로 처리하는, 불휘발성 기억 장치의 제조 방법.
  20. 삭제
  21. 제1항에 있어서,
    상기 적층 구조부는 도전층을 더 포함하고,
    상기 기억층은 상기 도전층과 상기 정류 소자 사이에 배치되고,
    상기 도전층은 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 티타늄 실리사이드 질화물, 탄탈륨 카바이드, 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 니켈 백금 실리사이드, 백금, 루테늄, 백금-로듐 및 이리듐으로 이루어진 그룹에서 선택되는 적어도 하나를 포함하는, 불휘발성 기억 장치.
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