CN102104055B - 可变电阻存储器 - Google Patents

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Abstract

本发明提供了可变电阻存储器及其形成方法。可变电阻存储器可以包括基板、在基板上的多个底电极、以及包括形成在其中的沟槽的第一层间绝缘层。沟槽暴露底电极并沿第一方向延伸。可变电阻存储器还包括顶电极和多个可变电阻图案，该顶电极设置在第一层间绝缘层上并沿与第一方向交叉的第二方向延伸，该多个可变电阻图案设置在沟槽中并具有与顶电极的侧壁对准的侧壁。

Description

可变电阻存储器
技术领域
本公开在此涉及半导体存储器，更具体地，涉及可变电阻存储器及其形成方法。
背景技术
通常，半导体存储器被分为易失性存储器和非易失性存储器。当易失性存储器的电源被中断时，易失性存储器会丢失其存储的数据。易失性存储器可以，例如，包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。当非易失存储器的电源被中断时，非易失存储器会保留其存储的数据。非易失存储器可以，例如，包括可编程只读存储器(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、快闪存储器。
同样，根据近来的半导体存储器的高性能和低功率的趋势，已经开发了下一代半导体存储器。下一代半导体存储器可以，例如，包括铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)以及相变随机存取存储器(PRAM)。构成下一代半导体存储器的材料可以根据加于其上的电流或施加于其上的电压而具有不同的电阻，并且即使电流供应或电压供应被中断时也具有保持电阻的特性。
发明内容
发明构思的实施方式提供了可变电阻存储器。可变电阻存储器可以包括基板；在基板上的多个底电极；第一层间绝缘层，包括形成在其中的沟槽。沟槽暴露底电极并沿第一方向延伸。可变电阻存储器还包括顶电极和多个可变电阻图案，该顶电极设置在第一层间绝缘层上并沿与第一方向交叉的第二方向延伸，该多个可变电阻图案设置在沟槽中并具有与顶电极的侧壁对准的侧壁。
发明构思的实施方式提供了可变电阻存储器。可变电阻存储器可以包括在基板上的多个底电极以及提供在底电极上并沿第一方向延伸的多个可变电阻线。可变电阻线设置在沟槽内部，该沟槽暴露底电极并沿第一方向延伸。可变电阻存储器包括顶电极和扩散防止图案，该顶电极设置在可变电阻线上并沿与第一方向交叉的第二方向延伸，该扩散防止图案在可变电阻图案与顶电极之间。
发明构思的实施方式还提供了可变电阻存储器的制造方法。该方法可以包括在基板上形成多个底电极以及在底电极上形成沿第一方向延伸的多个可变电阻线。形成可变电阻线包括在底电极上形成第一层间绝缘层、在第一层间绝缘层中形成沟槽以及在沟槽中形成可变电阻材料层，该沟槽沿第一方向延伸并暴露底电极的顶表面的一部分。该方法还包括在可变电阻线上形成沿与第一方向交叉的第二方向延伸的顶电极。
附图说明
包括附图以提供对发明构思的进一步理解，并且被并入和构成本说明书的一部分。附图和文字描述一起示出发明构思的示范性实施方式，并且用来解释发明构思的原理。在图中：
图1是电路图，示出根据本发明构思实施方式的可变电阻存储器的存储单元陈列；
图2是根据本发明构思第一实施方式的可变电阻存储器的顶视平面图；
图3A和图3B为根据本发明构思第一实施方式的可变电阻存储器的横截面图，该横截面图分别沿图2中示出的A-A’线和B-B’线截取；
图4A至图8A为沿图2的A-A’线截取的横截面图，示出根据本发明构思第一实施方式的可变电阻存储器的制造方法；
图4B至图8B为沿图2的B-B’线截取的横截面图，示出根据本发明构思第一实施方式的可变电阻存储器的制造方法；
图9是根据本发明构思第二实施方式的可变电阻存储器的顶视平面图；
图10A和图10B为根据本发明构思第二实施方式的可变电阻存储器的横截面图，该横截面图分别沿图9中示出的C-C’线和D-D’线截取；
图11A至图13A为沿图9的C-C’线截取的横截面图，示出根据本发明构思第二实施方式的可变电阻存储器的制造方法；
图11B至图13B为沿图9的D-D’线截取的横截面图，示出根据本发明构思第二实施方式的可变电阻存储器的制造方法；
图14是根据本发明构思第三实施方式的可变电阻存储器的顶视平面图；
图15A和图15B为根据本发明构思第三实施方式的可变电阻存储器的横截面图，该横截面图分别沿图14中示出的E-E’线和F-F’线截取；
图16A至图19A为沿图14的E-E’线截取的横截面图，示出根据本发明构思第三实施方式的可变电阻存储器的制造方法；
图16B至图19B为沿图14的F-F’线截取的横截面图，示出根据本发明构思第三实施方式的可变电阻存储器的制造方法；
图20是根据本发明构思第四实施方式的可变电阻存储器的顶视平面图；
图21A和图21B为根据本发明构思第四实施方式的可变电阻存储器的横截面图，该横截面图分别沿图20中示出的G-G’线和H-H’线截取；
图22A至图24A为沿图20的G-G’线截取的横截面图，示出根据本发明构思第四实施方式的可变电阻存储器的制造方法；
图22B至图24B为沿图20的H-H’线截取的横截面图，示出根据本发明构思第四实施方式的可变电阻存储器的制造方法；
图25是存储系统方框图，示出根据本发明构思实施方式的可变电阻存储器的应用实例。
具体实施方式
以下将参考附图在其后更详细地描述发明构思的优选实施方式。然而，发明构思的实施方式可以以不同的形式实现且不应解释为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开充分和完整，且向那些本领域的技术人员全面地传达本发明构思的范围。通篇相似的附图标记指示相似的元件。
在附图中，为了清晰夸大了层和区域的厚度。还将理解当元件诸如层、区域或基板被称为在另一元件“上”时，它可以直接在其它元件上或也可以存在中间的元件。
将理解虽然术语第一、第二等可以用于此来描述各种元件，但是这些元件不受这些术语限制。这些术语只用于区分一个元件与另一元件。例如，第一区域/层可以被称为第二区域/层，相似地，第二区域/层可以被称为第一区域/层，而不背离本公开的教导。
这里所使用的术语是只为了描述特别实施方式的目的且不旨在限制本发明。如这里所用，单数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。还将理解当在此说明书中使用时术语“包括”和/或“包含”说明所述特征、区域、整体、步骤、操作、元件和/或组分的存在，但是不排除存在或添加一个或更多其它特征、区域、整体、步骤、操作、元件、组分和/或其组。
参考横截面图示描述发明构思的实施方式，该图示是本发明的理想实施方式的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，本发明的实施方式不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，示为矩形的区域可以是圆化或弯曲的特征。因此，图中示出的区域本质上是示意性的且不旨在限制本发明的范围。
图1是电路图，示出根据本发明构思实施方式的可变电阻存储器的存储单元陈列。
参考图1，多个存储单元10可以以矩阵形式排列。存储单元10可以包括可变电阻器件11和选择器件12。可变电阻器件11和选择器件12可以插置在位线(BL)与字线(WL)之间。
可变电阻器件的状态可以由通过位线(BL)供应的电流量确定。选择器件12可以连接在可变电阻器件11和字线(WL)之间并根据字线(WL)的电压控制供应到可变电阻器件11的电流。选择器件12可以是，例如，二极管、MOS晶体管或双极型晶体管。
在本发明构思的实施方式中，相变存储器被作为实例描述。相变存储器包括采用相变材料作为可变电阻器件11的存储单元。然而，本发明构思的技术精神不限于此。相变材料根据温度和冷却时间具有非晶态和结晶状态，该非晶态具有相对高的电阻，该结晶状态具有相对低的电阻。非晶态可以是设定状态，结晶状态可以是复位状态。根据通过相变存储器的底电极供应的电流量在相变存储器中产生焦耳热，从而加热相变材料。此时，焦耳热与相变材料的电阻率和电流供应时间成比例的产生。
图2是根据本发明构思第一实施方式的可变电阻存储器的顶视平面图。图3A和图3B是根据本发明构思第一实施方式的可变电阻存储器的横截面图。图3A和图3B分别为沿图2中示出的A-A’线和B-B’线截取的横截面图。
参考图2、图3A和图3B，包含底电极112的第一层间绝缘层110可以设置在基板101上。基板101可以包含沿第一方向延伸的字线(WL)。字线(WL)可以是掺杂有杂质的掺杂线。半导体基板101可以包括连接到字线(WL)的选择器件。底电极112可以具有例如线形、弧形、圆形(round shape)、四边形或环形的顶表面。在当前实施方式中，底电极112具有在与第一方向交叉的第二方向上布置成单个线的线形的顶表面。也就是说，底电极112的顶表面可以具有在第二方向上的长轴和在第一方向上的短轴。
可变电阻图案123，例如，相变材料图案可以设置在底电极112上。可变电阻图案123可以是其状态可逆地变化的材料。例如，可变电阻图案123可以由化合物形成，该化合物是硫系元素碲(Te)和硒(Se)中的至少之一与从锗(Ge)、锑(Sb)、铋(Bi)、铅(Pb)、锡(Sn)、银(Ag)、砷(As)、硫(S)、硅(Si)、磷(P)、氧(O)和碳(C)中选出的至少之一的组合物。在本实施方式中，可变电阻图案123可以具有例如U形。可变电阻图案123可以设置在沿第一方向延伸的沟槽115中。沟槽115可以形成在第二层间绝缘层120中。因而，可变电阻图案123可以在第二方向上分离地设置在底电极112上。可变电阻图案123可以在第一方向上分离开。也就是说，如图3A所示，可变电阻图案123可以沿第一方向分离地设置在底电极112上。也就是说，可变电阻图案123可以提供为在底电极112上的隔离型结构(isolatedtype structure)。可变电阻图案123的隔离型结构可以减轻单元之间的干扰现象。
热损失防止图案128可以设置在可变电阻图案123上。热损失防止图案128可以防止在加热相变材料时产生的热量损失。因而，相变材料能被少量电流加热到熔点。也就是说，可以减少可变电阻存储器的能耗。热损失防止图案128可以由绝缘层形成，该绝缘层包括例如选自由硅氮氧化物(SiON)、碳(C)、原子层沉积(ALD)-铝氮化物(AlN)、锗氮化物(GeN)、铝氧化物(Al2O3)、镁氧化物(MgO)、硅氧化物(SiO2)、钙氧化物(CaO)、钇氧化物(Y2O3)、钛氧化物(TiO2)、铬氧化物(Cr2O3)、铁氧化物(FeO)、钴氧化物(CoO)、锆氧化物(ZrO)和铜氧化物(CuO2)组成的组中的一种。热损失防止图案128可以形成在可变电阻图案123上并具有与可变电阻图案123相同的形状。填充沟槽115的绝缘图案131可以设置在热损失防止图案128上。绝缘图案131可以是例如氧化物层。
沿第二方向延伸的顶电极137可以设置在可变电阻图案123上。顶电极137可以与沟槽115交叉。扩散防止图案135可以设置在可变电阻图案123与顶电极137之间。扩散防止图案135可以沿第二方向延伸。
可变电阻图案123、热损失防止图案128、绝缘图案131、扩散防止图案135和顶电极137可以具有对准的侧壁138，如图3A所示。也就是说，可变电阻图案123、热损失防止图案128和绝缘图案131包括与顶电极137的侧壁对准的侧壁。第三层间绝缘层140可以设置在对准的侧壁138之间。
与字线(WL)交叉的位线(BL)可以设置在顶电极137上。位线(BL)可以通过形成在第四层间绝缘层145中的接触插塞141而电连接到顶电极137。
在本实施方式中，可变电阻图案123的与顶电极137对准的侧壁以长距离远离底电极112。因此，因可变电阻图案123通过图案化而形成时发生的损坏所导致的电特征的劣化会得到改善。
在下文，将描述根据本发明构思第一实施方式的可变电阻存储器的制造方法。
图4A至图8A为沿图2的A-A’线截取的横截面图，示出根据本发明构思第一实施方式的可变电阻存储器的制造方法。图4B至图8B为沿图2的B-B’线截取的横截面图，示出根据本发明构思第一实施方式的可变电阻存储器的制造方法。
参考图2、图4A和图4B，提供了包括字线(WL)和选择器件(未示出)的基板101。在基板101中的字线(WL)可以是形成为线形并掺杂有杂质的杂质区，器件隔离层(未示出)可以形成在字线(WL)之间。选择器件(未示出)例如诸如二极管或晶体管可以设置在字线(WL)上。
第一层间绝缘层110形成在基板101上。例如，第一层间绝缘层110可以由硅氧化物层诸如BSG(硼硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅玻璃)、PE-TEOS(等离子体增强正硅酸乙酯)或HDP(高密度等离子体)形成。将在下文描述的其它层间绝缘层可以由与第一层间绝缘层相同的材料形成。底电极112形成在第一层间绝缘层110中。底电极112可以形成在字线(WL)上使得底电极112在第二方向上的长度大于在第一方向上的长度。在图案化第一层间绝缘层110之后，通过沉积导电层可以形成底电极112。在沉积导电层之后，可以执行平坦化工艺。底电极112可以由例如选自由钛(Ti)、钛硅化物(TiSix)、钛氮化物(TiN)、钛氮氧化物(TiON)、钛钨(TiW)、钛铝氮化物(TiAlN)、钛铝氮氧化物(TiAlON)、钛硅氮化物(TiSiN)、钛硼氮化物(TiBN)、钨(W)、钨硅化物(WSix)、钨铟(WIN)、钨氮氧化物(WON)、钨硅氮化物(WSiN)、钨硼氮化物(WBN)、钨氰化物(WCN)、钽(Ta)、钽硅化物(TaSix)、钽氮化物(TaN)、钽氮氧化物(TaON)、钽铝氮化物(TaAlN)、钽硅氮化物(TaSiN)、钽氰化物(TaCN)、钼(Mo)、钼氮化物(MoN)、钼硅氮化物(MoSiN)、钼铝氮化物(MoAlN)、氮化铌(NbN)、锆硅氮化物(ZrSiN)、锆铝氮化物(ZrAlN)、钌(Ru)、钴硅化物(CoSix)、镍硅化物(NiSix)、导电碳、铜(Cu)及其组合物层组成的组中的材料形成。
参考图2、图5A和图5B，第二层间绝缘层120设置在底电极112上。第二层间绝缘层120被图案化以形成沿第一方向延伸的沟槽115。沟槽115暴露底电极112的顶表面的一部分。沟槽115可以通过，例如，各向异性地蚀刻第二层间绝缘层120使得沟槽的宽度从上部到下部减小而形成。
可变电阻材料层121可以形成在沟槽115的侧壁和底表面上并在第二层间绝缘层120上。可变电阻材料层121可以电连接到底电极112。可变电阻材料层121可以由例如化合物形成，该化合物是硫系元素Te和Se中的至少之一与从Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、P、O和C中选出的至少之一的组合物。可变电阻材料层121可以通过例如物理气相沉积(PVD)法或化学气相沉积(CVD)法形成。可变电阻材料层121可以共形地沉积在沟槽115内部。在形成可变电阻材料层121之前，可以额外地形成籽晶层(未示出)。籽晶层可以是，例如，金属氧化物层，诸如，钛氧化物层、锆氧化物层和镁氧化物层。
热损失防止层126可以形成在可变电阻材料层121上。热损失防止层126可以共形地形成以沿着可变电阻材料层121的表面延伸。热损失防止层126可以防止在加热相变材料时产生的热量被损失。热损失防止层126还可以保护可变电阻材料层121不受随后的工艺影响。热损失防止层126可以由绝缘层形成，该绝缘层包括选自由例如SiON、C、ALD-AlN、GeN、Al2O3、MgO、SiO2、CaO、Y2O3、TiO2、Cr2O3、FeO、CoO、ZrO和CuO2组成的组中的一种。热损失防止层126可以通过例如等离子增强CVD(PE-CVD)形成。
参考图2、图6A和图6B，绝缘层130可以形成为完全填充热损失防止层126上的沟槽115。绝缘层130可以包括具有良好的填充缝隙特性的硅氧化物层，例如，HDP(高密度等离子体)氧化物、PE-TEOS(等离子体增强正硅酸乙酯)、BPSG(硼磷硅玻璃)、USG(未掺杂硅酸盐玻璃)、FOX(可流动氧化物)、HSQ(含氢的硅酸盐(hydrosilsequioxane))或SOG(旋涂玻璃)。
用绝缘层130填充沟槽115之后，执行平坦化工艺以将可变电阻材料层121分割成可变电阻线122。可变电阻线122可以沿第一方向在沟槽115中延伸。热损失防止层126可以通过平坦化工艺变成热损失防止初始图案127。平坦化工艺可以是，例如，化学机械抛光(CMP)工艺或回蚀工艺。此时，热损失防止层126可以起蚀刻停止层的作用。在平坦化工艺之后，可以执行利用例如惰性气体的等离子体工艺。等离子体工艺能去除由平坦化工艺所引起的可变电阻图案的表面损伤或表面污染物。也就是说，射频能量被施加到惰性气体以产生等离子体，等离子体与可变电阻图案的表面反应。结果，在平坦化工艺期间被损坏的可变电阻图案的表面可以被去除。这里，例如，氩(Ar)、氦(He)、氖(Ne)、氪(Kr)或氙(Xe)可以用作惰性气体。
参考图2、图7A和图7B，导电层136可以形成在可变电阻线122、热损失防止初始图案127和绝缘层130上。导电层136可以与底电极112的材料相同。扩散防止层134可以设置在导电层136与可变电阻线122之间。导电层136和扩散防止层134可以通过例如PVD工艺或CVD工艺形成。扩散防止层134可以包括例如钛(Ti)、钽(Ta)、钼(Mo)、铪(Hf)、锆(Zr)、铬(Cr)、钨(W)、铌(Nb)、钒(V)、氮(N)、碳(C)、铝(Al)、硼(B)、磷(P)、氧(O)和硫(S)中的至少之一。例如，扩散防止层134可以包括钛氮化物(TiN)、钛钨(TiW)、钛氰化物(TiCN)、钛铝氮化物(TiAlN)、钛硅碳化物(TiSiC)、钽氮化物(TaN)、钽硅氮化物(TaSiN)、钨氮化物(WN)、钼氮化物(MoN)和氰化物(CN)中的至少之一。掩模图案139可以设置在导电层136上。掩模图案139可以沿第二方向延伸。
参考图2、图8A和图8B，可以利用掩模图案139作为掩模来图案化导电层136、扩散防止层134、绝缘层130、热损失防止初始图案127和可变电阻线122。图案化工艺可以是，例如，干法蚀刻。在图案化工艺之后，可以去除掩模图案139。顶电极137、扩散防止图案135、绝缘图案131、热损失防止图案128和可变电阻图案123可以通过图案化工艺来形成。也就是说，顶电极137和可变电阻图案123可以同时通过图案化工艺形成。因此，可变电阻图案123可以具有与顶电极137的侧壁对准的侧壁。可变电阻图案123可以被提供为在其中可变电阻图案123通过图案化工艺被分成各个单元的隔离型结构。
返回参考图2、图3A和图3B，第三层间绝缘层140可以形成在由图案化工艺形成的凹陷区中。第三层间绝缘层140可以通过在基板101上沉积绝缘材料以及接着向下平坦化绝缘材料至顶电极137的顶表面而形成。
通过在顶电极137上形成第四层间绝缘层145以及接着图案化第四层间绝缘层145，可以形成暴露顶电极137的用于位线的接触孔。接触插塞141可以通过用导电材料填充用于位线的接触孔而形成。与接触插塞141接触的位线(BL)可以形成在接触插塞141上。位线(BL)可以具有平行于顶电极137并沿第二方向延伸的长度。
随着存储器变得高度集成，电极与可变电阻图案之间的对准会变得更困难。也就是说，在可变电阻图案和顶电极沿相同方向延伸的结构中，对于对准的工艺容限会逐渐地降低。根据本实施方式，由于可变电阻线122与导电层136一起被图案化，所以能够防止可变电阻图案123与顶电极137之间的未对准故障。
同样，可变电阻图案123可以被提供为在其中可变电阻图案123通过图案化工艺被分成各个单元的隔离型结构。隔离型结构能减轻单元之间的干扰现象。
根据本实施方式，在可变电阻线122形成在沿第一方向延伸的沟槽115的内部之后，可变电阻图案可以通过将沿第一方向的可变电阻线122与顶电极137一起图案化来形成。可变电阻图案具有在其中可变电阻图案被分成各个单元的隔离型结构。在层间绝缘层中形成通孔之后，隔离型结构可以通过用可变电阻材料填充通孔来形成。然而，随着存储单元的尺寸减少，填充工艺会变得更困难。根据本实施方式，更易于形成具有隔离型结构的可变电阻图案。
在下文，将描述根据本发明构思第二实施方式的可变电阻存储器及其制造方法。
第二实施方式与第一实施方式相似，除了在底电极的类型和可变电阻图案的类型方面的差异之外。因此，为了方便描述，以下将省略在第一实施方式中已经讨论的共同特征的描述。
图9是根据本发明构思第二实施方式的可变电阻存储器的顶视平面图。图10A和图10B是根据本发明构思第二实施方式的可变电阻存储器的横截面图。图10A和图10B分别为沿图9所示的C-C’线和D-D’线截取的横截面图。
参考图9、图10A和图10B，包含底电极112的第一层间绝缘层110可以设置在基板101上。基板101可以包含沿第一方向延伸的字线(WL)。字线(WL)可以是掺杂有杂质的掺杂线。半导体基板101可以包含连接到字线(WL)的选择器件(未示出)。底电极121可以具有例如线形、弧形、圆形、四边形或环形的顶表面。在本实施方式中，底电极112具有弧形顶表面。弧形底电极112可以具有在第二方向上的长度长于在第一方向上的长度的顶表面。
可以提供可变电阻图案，例如，相变材料图案。在本实施方式中，可变电阻图案123可以具有四边形的纵截面。可变电阻图案123可以设置在沿第一方向延伸的沟槽115中。沟槽115可以形成在第二层间绝缘层120中。因而，可变电阻图案123可以提供为在底电极112上沿第二方向分离开。可变电阻图案123可以在第一方向上分离开。也就是说，如图10A所示，可变电阻图案123可以被提供为在底电极112上沿第一方向分离开。也就是说，可变电阻图案123可以以隔离型结构设置在每个底电极112上。可变电阻图案123的隔离型结构能减轻单元之间的干扰现象。
沿第二方向延伸的顶电极137可以设置在可变电阻图案123上。顶电极137可以交叉沟槽115。扩散防止图案135可以设置在可变电阻图案123和顶电极137之间。扩散防止图案135可以沿第二方向延伸。
可变电阻图案123、扩散防止图案135和顶电极137可以具有对准的侧壁138，如图10A所示。也就是说，可变电阻图案123可以包括与顶电极137的侧壁对准的侧壁。第三层间绝缘层140可以设置在对准的侧壁138之间。
与字线(WL)交叉的位线(BL)可以设置在顶电极137上。位线(BL)可以通过形成在第四层间绝缘层145中的接触插塞141而电连接到顶电极137。
在本实施方式中，可变电阻图案123的与顶电极137对准的侧壁以长距离远离底电极112。因此，因可变电阻图案123通过图案化形成时发生的损坏所导致的电特征的劣化会得到改善。
在下文，将提供根据本发明构思第二实施方式的可变电阻存储器的制造方法。
图11A至图13A为沿图9的C-C’线截取的横截面图，示出根据本发明构思第二实施方式的可变电阻存储器的制造方法。图11B至图13B为沿图9的D-D’线截取的横截面图，示出根据本发明构思第二实施方式的可变电阻存储器的制造方法。
参考图9、图11A和图11B，第一层间绝缘层110形成在基板101上。底电极112形成在第一层间绝缘层110中。在实施方式中，底电极112形成为具有弧形顶表面。具有弧形顶表面的底电极112可以与相邻的存储单元对称。例如，具有弧形顶表面的底电极112可以通过以下步骤形成：在相邻的两个存储单元区上方形成开口，沿着开口的内壁共形地沉积用于底电极的导电层，然后图案化用于底电极的导电层，从而去除部分导电层以在相邻的两个存储单元区形成底电极。底电极112可以形成为具有例如“U”形而不是弧形顶表面。
第二层间绝缘层120设置在底电极112上。第二层间绝缘层120被图案化以形成沿第一方向延伸的沟槽115。沟槽115暴露底电极112的顶表面的一部分。沟槽115可以通过例如各向异性地蚀刻第二层间绝缘层120使得沟槽115的宽度从上部到下部减小而形成。
可变电阻线122可以形成在沟槽115中。可变电阻线122可以沿第一方向延伸。可变电阻线122设置为在第二方向上分离开。可变电阻线122可以通过以下步骤形成：在第二层间绝缘层120上沉积可变电阻材料层以填充沟槽115，然后平坦化可变电阻材料层。
参考图9、图12A和图12B，导电层136可以形成在可变电阻线122上。导电层136可以与底电极112的材料相同。扩散防止层134可以设置在导电层136与可变电阻线122之间。导电层136和扩散防止层134可以通过例如PVD工艺或CVD工艺形成。掩模图案139可以设置在导电层136上。掩模图案139可以沿第二方向延伸。
参考图9、图13A和图13B，可以利用掩模图案139作为掩模来图案化导电层136、扩散防止层134和可变电阻线122。图案化工艺可以是，例如，干法蚀刻工艺。在图案化工艺之后，可以去除掩模图案139。通过图案化工艺可以形成顶电极137、扩散防止图案135和可变电阻图案123。也就是说，可以同时通过图案化工艺形成顶电极137和可变电阻图案123。因此，可变电阻图案123具有与顶电极137的侧壁对准的侧壁。可变电阻图案123可以被提供为在其中可变电阻图案123通过图案化工艺被分成各个单元的隔离型结构。
返回参考图9、图10A和图10B，第三层间绝缘层140可以形成在通过图案化工艺形成的凹陷区中。第三层间绝缘层140可以通过以下步骤形成：在基板101上沉积绝缘材料，接着向下平坦化绝缘材料至顶电极137的顶表面。
通过在顶电极137上形成第四层间绝缘层145以及接着图案化第四层间绝缘层145，可以形成暴露顶电极137的用于位线的接触孔。接触插塞141可以通过用导电材料填充用于位线的接触孔来形成。与接触插塞141接触的位线(BL)可以形成在接触插塞141上。位线(BL)可以沿顶电极137在第二方向上延伸。
在下文，将描述根据本发明构思第三实施方式的可变电阻存储器及其制造方法。
第三实施方式与第一实施方式相似，除了在底电极的类型和可变电阻图案的类型方面的差异之外。因此，为了方便描述，以下将省略在第一实施方式中已经讨论的共同特征的描述。
图14是根据本发明构思第三实施方式的可变电阻存储器的顶视平面图。图15A和图15B为根据本发明构思第三实施方式的可变电阻存储器的横截面图，该横截面图分别沿图14中示出的E-E’线和F-F’线截取。
参考图14、图15A和图15B，包括底电极112的第一层间绝缘层110可以设置在基板101上。底电极112可以具有例如线形、弧形、圆形、四边形或环形的顶表面。在本实施方式中，底电极112具有在与第一方向交叉的第二方向上布置成单个线的线形的顶表面。也就是说，底电极112的顶表面可以具有在第二方向上的长轴和在第一方向上的短轴。
可变电阻图案123，例如，相变材料图案可以设置在底电极112上。也就是说，如图15A所示，可变电阻图案123可以沿第二方向分离地设置在底电极112上。可变电阻图案123可以具有例如U形、L形状或四边形的纵截面。在本实施方式中，可变电阻图案123具有L形的纵截面。也就是说，可变电阻图案123由底部和侧部组成并由此可以具有基本L形的纵截面。具有L形的可变电阻图案123可以与沿第二方向相邻的单元的可变电阻图案对称。具有彼此对称的L形的可变电阻图案可以形成在沿第一方向延伸的沟槽115的两个侧壁上。沟槽115可以形成在第二层间绝缘层120中。因而，可变电阻图案123可以沿第二方向分离地设置在底电极112上。可变电阻图案123可以在第一方向上被分隔开。也就是说，可变电阻图案123可以提供为在底电极112上的隔离型结构。可变电阻图案123的隔离型结构可以减轻单元之间的干扰现象。
热损失防止图案128可以设置在可变电阻图案123上。热损失防止图案128可以防止在加热相变材料时产生的热量被损失。热损失防止图案128可以提供为具有在可变电阻图案123上的间隔体形状。填充沟槽115的绝缘图案131可以设置在热损失防止图案128上。绝缘图案131可以是，例如，氧化层。
沿第二方向延伸的顶电极137可以设置在可变电阻图案123上。顶电极137可以与沟槽115垂直。扩散防止层135可以设置在可变电阻图案123与顶电极137之间。扩散防止层135可以具有沿第二方向延伸的长度。
可变电阻图案123、热损失防止图案128、扩散防止图案135和顶电极137可以具有对准的侧壁138，如图15A所示。也就是说、可变电阻图案123、热损失防止图案128和扩散防止图案135可以包括与顶电极137的侧壁对准的侧壁。第三层间绝缘层140可以设置在对准的侧壁138之间。
与字线(WL)交叉的位线(BL)可以设置在顶电极137上。位线(BL)能通过形成在第四层间绝缘层145中的接触插塞141而电连接到顶电极137。
在本实施方式中，可变电阻图案123的与顶电极137对准的侧壁以长距离远离底电极112。因此，可以改善通过图案化而形成可变电阻图案123时发生的损坏所导致的电特征的劣化。
在下文，将描述根据本发明构思第三实施方式的可变电阻存储器的制造方法。
图16A至图19A为沿图14的E-E’线截取的横截面图，示出根据本发明构思第三实施方式的可变电阻存储器的制造方法。图16B至图19B为沿图14的F-F’线截取的横截面图，示出根据本发明构思第三实施方式的可变电阻存储器的制造方法。
参考图14、图16A和图16B，包含底电极112的第一层间绝缘层110形成在基板101上。第二层间绝缘层120设置在底电极112上。第二层间绝缘层120被图案化以形成沿第一方向延伸的沟槽115。沟槽115可以设置在沿第二方向彼此相邻的两个底电极112上。沟槽115暴露两个相邻的底电极112的顶表面的一部分。
可变电阻材料层121和热损失防止层126可以形成在沟槽115的侧壁和底表面上并在第二层间绝缘层120上。
参考图14、图17A和图17B，在热损失防止层126上执行间隔体形成工艺以在沟槽115的两个侧壁上形成热损失防止初始图案127。热损失防止初始图案127可以暴露可变电阻材料层121在沟槽115中的一部分。
参考图14、图18A和图18B，通过利用热损失防止初始图案127作为掩模去除可变电阻材料层121的暴露部分以及然后执行平坦化工艺而形成具有彼此分离开的L形的可变电阻线122。可变电阻线122可以分离地形成在沟槽115的侧壁上。在平坦化工艺之前，可以形成绝缘图案131以便完全填充沟槽115。在平坦化工艺之后，可以执行利用例如惰性气体的等离子体工艺。
导电层136可以形成在可变电阻线122、热损失防止初始图案127和绝缘图案131上。导电层136可以与底电极112的材料相同。扩散防止层134可以设置在导电层136与可变电阻线122之间。导电层136和扩散防止层134可以通过例如PVD工艺或CVD工艺形成。掩模图案139可以设置在导电层136上。掩模图案139可以沿第二方向延伸。
参考图14、图19A和图19B，可以利用掩模图案139作为掩模来图案化导电层136、扩散防止层134、热损失防止初始图案127和可变电阻线122。图案化工艺可以是，例如，干法蚀刻工艺。在图案化工艺之后，可以去除掩模图案139。顶电极137、扩散防止图案135、热损失防止图案128和可变电阻图案123可以通过图案化工艺来形成。也就是说，顶电极137和可变电阻图案123可以同时通过图案化工艺形成。因此，可变电阻图案123可以具有与顶电极137的侧壁对准的侧壁。可变电阻图案123可以被提供为在其中可变电阻图案123通过图案化工艺被分成各个单元的隔离型结构。
返回参考图14、图15A和图15B，第三层间绝缘层140可以形成在通过图案化工艺形成的凹陷区中。第四层间绝缘层145形成在顶电极137上，并且第四层间绝缘层145被图案化以形成暴露顶电极137的用于位线的接触孔。接触插塞141可以通过用导电材料填充用于位线的接触孔来形成。与接触插塞141接触的位线(BL)可以形成在接触插塞141上。位线(BL)可以具有平行于顶电极137并沿第二方向延伸的长度。
在下文，将描述根据本发明构思第四实施方式的可变电阻存储器的制造方法。
第四实施方式与第一实施方式相似，除了在底电极的类型和可变电阻图案的类型方面的差异之外。因此，为了方便描述，以下将省略在第一实施方式中已经讨论的共同特征的描述。
图20是根据本发明构思第四实施方式的可变电阻存储器的顶视平面图。图21A和图21B是根据本发明构思第四实施方式的可变电阻存储器的横截面图。图21A和图21B分别为沿图20所示的G-G’线和H-H’线截取的横截面图。
参考图20、图21A和图21B，包括底电极112的第一层间绝缘层110可以设置在基板101上。底电极112可以具有例如线形、弧形、圆形、四边形或环形的顶表面。在本实施方式中，底电极112具有圆形顶表面。
可变电阻线122，例如，相变材料线，可以设置在底电极112上。在附图中，可变电阻线122被示为具有四边形的纵截面，但不限于此。也就是说，可变电阻线122可以具有例如U形或L形的纵截面。可变电阻线122可以设置在沿第一方向延伸的沟槽115中。沟槽115可以形成在第二层间绝缘层120上。因此，可变电阻线122可以沿第二方向分离地设置在底电极112上。
沿第二方向延伸的顶电极137可以设置在可变电阻线122上。顶电极137可以与沟槽115交叉。扩散防止图案135可以设置在可变电阻线122和顶电极137之间。扩散防止图案135可以沿第二方向延伸。
与字线(WL)交叉的位线(BL)可以形成在顶电极137上。位线(BL)可以通过形成在第四层间绝缘层145中的接触插塞141而电连接到顶电极137。
在下文，将提供根据本发明构思第四实施方式的可变电阻存储器的制造方法。
图22A至图24A为沿图20的G-G’线截取的横截面图，示出根据本发明构思第四实施方式的可变电阻存储器的制造方法。图22B至图24B为沿图20的H-H’线截取的横截面图，示出根据本发明构思第四实施方式的可变电阻存储器的制造方法。
参考图20、图22A和图22B，第一层间绝缘层110形成在基板101上。底电极112形成在第一层间绝缘层110中。在本实施方式中，底电极112形成为具有圆形顶表面。第二层间绝缘层120可以设置在底电极112上。第二层间绝缘层120被图案化以形成沿第一方向延伸的沟槽115。沟槽115暴露底电极112的顶表面的一部分。沟槽115可以通过例如各向异性地蚀刻第二层间绝缘层120使得沟槽115的宽度从上部到下部减小而形成。
可变电阻线122可以形成在沟槽115内部。可变电阻线122可以沿第一方向延伸。可变电阻线122沿第二方向分离地设置。可变电阻线122可以通过在第二层间绝缘层120上沉积可变电阻材料层以及然后平坦化该可变电阻材料层而形成。
参考图20、图23A和图23B，导电层136可以形成在可变电阻线122上。导电层136可以与底电极112的材料相同。扩散防止层134可以设置在导电层136和扩散防止层134之间。导电层136和扩散防止层134可以通过例如PVD工艺或CVD工艺形成。掩模图案139可以设置在导电层136上。掩模图案139可以沿第二方向延伸。参考图20、图24A和图24B，可以利用掩模图案139作为掩模来图案化导电层136和扩散防止层134。在本实施方式中，可变电阻线122不与导电层136和扩散防止层134一起被图案化。图案化工艺可以是，例如，干法蚀刻工艺。在图案化工艺之后，可以去除掩模图案139。通过图案化工艺可以形成顶电极137和扩散防止图案135。
返回参考图20、图21A和图21B，第三层间绝缘层140可以形成在通过图案化工艺形成的凹陷区中。通过在基板101上沉积绝缘材料以及然后向下平坦化绝缘材料至顶电极137的顶表面，可以形成第三层间绝缘层140。第四层间绝缘层145形成在顶电极137上，暴露顶电极137的用于位线的接触孔可以通过图案化第四层间绝缘层145来形成。接触插塞141可以通过用导电材料填充用于位线的接触孔来形成。与接触插塞141接触的位线(BL)可以形成在接触插塞141上。位线(BL)可以具有平行于顶电极137并沿第二方向延伸的长度。
图25是存储系统方框图，示出根据本发明构思实施方式的可变电阻存储器的应用实例。
参考图25，根据本发明构思的存储系统1000包括电连接到系统总线1450的半导体存储器1300、中央处理器1500、用户接口1600和电源器件1700，该半导体存储器1300由可变电阻存储器(例如，PRAM：1100)和存储控制器1200组成。
通过用户接口1600提供或通过中央处理器1500处理的数据经由用户接口1600存储在可变电阻存储器1100中。可变电阻存储器1100可以由固态驱动器(SSD)构成。在该情况下，存储系统1000的写入速度可以大大加快。
虽然未在附图中示出，但是例如，应用芯片组、摄影图象处理器(CIS)、移动DRAM等等可以进一步提供到根据本发明构思的存储系统。
同时，存储系统1000可以应用于，例如，PDA、便携式计算机、上网本(web tablet)、无线电话、移动式电话、数字音乐播放器、存储卡或能在无线环境传输和/或接收数据的所有装置。
此外，可变电阻存储器或存储系统可以通过多种封装来安装，诸如，例如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件内管芯(diein waffle pack)、晶圆片内管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形封装(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统内封装(system in package，SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)和晶圆级处理堆叠封装(WSP)。
根据本发明构思的实施方式，能防止可变电阻图案与顶电极之间的未对准故障。因此，可以改善电阻可变存储器的电特征和可靠性。
上文公开的主题被认为是说明性的，而不是限制性的，附加权利要求旨在覆盖落入发明构思的真实精神和范围内的所有这样的变形、改进及其他实施方式。因此，在法律允许的最大程度内，发明构思的范围由以下权利要求及其等价物的最宽可允许解释来确定，并不会被前述的详细描述所限制或限定。
本申请要求享有2009年12月21日提交的韩国专利申请No.10-2009-0128097的权益，在此结合其全部内容作为参考。

Claims (9)

1.一种可变电阻存储器，包括：
基板；
在所述基板上的多个底电极；
第一层间绝缘层，包括形成在其中的沟槽，所述沟槽暴露所述底电极并沿第一方向延伸；
顶电极，设置在所述第一层间绝缘层上并沿与所述第一方向交叉的第二方向延伸；以及
多个可变电阻图案，设置在所述沟槽中并具有与所述顶电极的侧壁对准的侧壁，
其中所述可变电阻图案是其中所述可变电阻图案沿所述第一方向和沿所述第二方向被分离开的隔离型结构。
2.如权利要求1所述的可变电阻存储器，其中所述可变电阻图案的对准侧壁平行于所述第二方向。
3.如权利要求1所述的可变电阻存储器，其中沟槽暴露沿所述第二方向彼此相邻的两个底电极。
4.如权利要求1所述的可变电阻存储器，还包括在所述可变电阻图案与所述顶电极之间的扩散防止图案。
5.如权利要求1所述的可变电阻存储器，其中所述可变电阻图案具有U形、L形或四边形的第二方向纵截面。
6.如权利要求5所述的可变电阻存储器，还包括在所述可变电阻图案上的U形或L形的热损失防止图案。
7.一种可变电阻存储器，包括：
基板；
在所述基板上的多个底电极；
多个可变电阻线，设置在所述底电极上并沿第一方向延伸，其中所述可变电阻线设置在沟槽内部，该沟槽暴露所述底电极并沿所述第一方向延伸；
顶电极，设置在所述可变电阻线上并沿与所述第一方向交叉的第二方向延伸，其中所述顶电极交叉所述可变电阻线；以及
扩散防止图案，在所述可变电阻线与所述顶电极之间。
8.如权利要求7所述的可变电阻存储器，其中所述底电极具有线形或弧形的顶表面，该线形或弧形在所述第二方向上的长度长于在所述第一方向上的长度。
9.如权利要求7所述的可变电阻存储器，还包括在所述可变电阻线与所述顶电极之间的扩散防止图案。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010122432A1 (en) * 2009-04-21 2010-10-28 Marvell World Trade Ltd Multi-point opportunistic beamforming with selective beam attenuation
KR20110076394A (ko) * 2009-12-29 2011-07-06 삼성전자주식회사 상변화 메모리 장치
KR20120104031A (ko) * 2011-03-11 2012-09-20 삼성전자주식회사 상변화 물질층, 상변화 물질층의 형성 방법, 상변화 메모리 장치 및 상변화 메모리 장치의 제조 방법
KR101872949B1 (ko) * 2011-05-17 2018-07-02 삼성전자주식회사 상변화 메모리 장치 및 이의 제조 방법
JP5611903B2 (ja) * 2011-08-09 2014-10-22 株式会社東芝 抵抗変化メモリ
US8599599B2 (en) * 2011-09-01 2013-12-03 Micron Technology, Inc. Method, system, and device for phase change memory switch wall cell with approximately horizontal electrode contact
CN103296050B (zh) * 2012-03-02 2015-10-14 中芯国际集成电路制造(上海)有限公司 相变存储器及其制造方法
KR101900853B1 (ko) * 2012-04-13 2018-09-20 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
KR101994280B1 (ko) 2012-07-26 2019-07-01 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
JP6014521B2 (ja) * 2013-03-11 2016-10-25 株式会社日立製作所 相変化メモリおよび半導体記録再生装置
US9118006B1 (en) * 2014-08-12 2015-08-25 Boise State University Carbon-chalcogenide variable resistance memory device
KR20160131180A (ko) * 2015-05-06 2016-11-16 에스케이하이닉스 주식회사 전자 장치 및 그 동작방법
US10424619B2 (en) * 2016-01-13 2019-09-24 Samsung Electronics Co., Ltd. Variable resistance memory devices and methods of manufacturing the same
US9660189B1 (en) * 2016-02-29 2017-05-23 Arm Ltd. Barrier layer for correlated electron material
CN107204397B (zh) * 2016-03-18 2019-06-21 中国科学院微电子研究所 用于双极性阻变存储器的选择器件及其制备方法
KR102673120B1 (ko) * 2016-12-05 2024-06-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9928893B1 (en) * 2017-06-05 2018-03-27 Xerox Corporation Circular printed memory system and method having robustness to orientation
KR102368428B1 (ko) * 2017-06-29 2022-03-02 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조방법
KR102357987B1 (ko) * 2017-07-14 2022-02-04 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US11289647B2 (en) * 2017-10-19 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
JP2020027818A (ja) * 2018-08-09 2020-02-20 キオクシア株式会社 半導体記憶装置
US11158788B2 (en) * 2018-10-30 2021-10-26 International Business Machines Corporation Atomic layer deposition and physical vapor deposition bilayer for additive patterning
KR102675357B1 (ko) * 2019-01-08 2024-06-17 삼성전자주식회사 가변 저항 메모리 장치 및 이의 제조 방법
US11183503B2 (en) * 2019-07-31 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell having top and bottom electrodes defining recesses
CN113013327B (zh) * 2019-12-19 2023-11-21 华邦电子股份有限公司 电阻式随机存取存储器及其制造方法
CN111146339B (zh) * 2019-12-19 2023-01-31 上海集成电路研发中心有限公司 一种相变存储器单元及其制备方法
TWI716235B (zh) * 2019-12-24 2021-01-11 華邦電子股份有限公司 電阻式隨機存取記憶體及其製造方法
CN113078257B (zh) * 2020-01-03 2023-09-12 华邦电子股份有限公司 电阻式随机存取存储器及其制造方法
CN113192929B (zh) 2020-01-14 2023-07-25 联华电子股份有限公司 电阻式存储器结构及其制作方法
CN112271254B (zh) * 2020-10-27 2021-12-28 长江先进存储产业创新中心有限责任公司 相变存储器及相变存储器的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1763986A (zh) * 2004-08-31 2006-04-26 三星电子株式会社 形成具有小接触面积的相变存储器件的方法
CN101436607A (zh) * 2008-12-25 2009-05-20 中国科学院上海微系统与信息技术研究所 电阻转换存储器及其制造方法
CN101459129A (zh) * 2008-12-18 2009-06-17 中国科学院上海微系统与信息技术研究所 自对准肖特基二极管及相应电阻转换存储器制造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8004A (en) * 1851-03-25 Francis b
US5751012A (en) 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
US5831276A (en) 1995-06-07 1998-11-03 Micron Technology, Inc. Three-dimensional container diode for use with multi-state material in a non-volatile memory cell
US6586761B2 (en) 2001-09-07 2003-07-01 Intel Corporation Phase change material memory device
US7319057B2 (en) 2001-10-30 2008-01-15 Ovonyx, Inc. Phase change material memory device
KR20040047272A (ko) 2002-11-29 2004-06-05 삼성전자주식회사 상전이형 반도체 메모리 장치
US6858542B2 (en) 2003-01-17 2005-02-22 Freescale Semiconductor, Inc. Semiconductor fabrication method for making small features
US7009694B2 (en) 2004-05-28 2006-03-07 International Business Machines Corporation Indirect switching and sensing of phase change memory cells
US7364935B2 (en) 2004-10-29 2008-04-29 Macronix International Co., Ltd. Common word line edge contact phase-change memory
US7238959B2 (en) 2004-11-01 2007-07-03 Silicon Storage Technology, Inc. Phase change memory device employing thermally insulating voids and sloped trench, and a method of making same
US20060097341A1 (en) 2004-11-05 2006-05-11 Fabio Pellizzer Forming phase change memory cell with microtrenches
KR100657911B1 (ko) 2004-11-10 2006-12-14 삼성전자주식회사 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자
KR100707182B1 (ko) 2005-02-18 2007-04-13 삼성전자주식회사 상전이 메모리 소자 및 제조방법
KR100657956B1 (ko) 2005-04-06 2006-12-14 삼성전자주식회사 다치 저항체 메모리 소자와 그 제조 및 동작 방법
KR100842903B1 (ko) 2005-06-10 2008-07-02 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
JP4560818B2 (ja) 2005-07-22 2010-10-13 エルピーダメモリ株式会社 半導体装置及びその製造方法
US7589364B2 (en) 2005-11-02 2009-09-15 Elpida Memory, Inc. Electrically rewritable non-volatile memory element and method of manufacturing the same
US7397060B2 (en) 2005-11-14 2008-07-08 Macronix International Co., Ltd. Pipe shaped phase change memory
US20070111429A1 (en) 2005-11-14 2007-05-17 Macronix International Co., Ltd. Method of manufacturing a pipe shaped phase change memory
US7515455B2 (en) 2006-03-17 2009-04-07 Qimonda North America Corp. High density memory array for low power application
JP4777820B2 (ja) 2006-04-20 2011-09-21 エルピーダメモリ株式会社 半導体記憶装置およびその製造方法
TWI305678B (en) 2006-08-14 2009-01-21 Ind Tech Res Inst Phase-change memory and fabricating method thereof
US20080048293A1 (en) 2006-08-22 2008-02-28 Samsung Electronics Co., Ltd. Semiconductor device having heating structure and method of forming the same
JP4437299B2 (ja) 2006-08-25 2010-03-24 エルピーダメモリ株式会社 半導体装置及びその製造方法
KR100858083B1 (ko) 2006-10-18 2008-09-10 삼성전자주식회사 하부전극 콘택층과 상변화층 사이에 넓은 접촉면적을 갖는상변화 메모리 소자 및 그 제조 방법
KR100827661B1 (ko) 2006-10-31 2008-05-07 삼성전자주식회사 이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법
US7663135B2 (en) 2007-01-31 2010-02-16 Macronix International Co., Ltd. Memory cell having a side electrode contact
US7800093B2 (en) 2007-02-01 2010-09-21 Qimonda North America Corp. Resistive memory including buried word lines
JP4648940B2 (ja) 2007-03-20 2011-03-09 シャープ株式会社 可変抵抗素子の製造方法
US7729162B2 (en) 2007-10-09 2010-06-01 Ovonyx, Inc. Semiconductor phase change memory using multiple phase change layers
KR20090097362A (ko) * 2008-03-11 2009-09-16 삼성전자주식회사 저항 메모리 소자 및 그 형성 방법
KR100979755B1 (ko) * 2008-03-28 2010-09-02 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법들
US7919768B2 (en) 2008-07-11 2011-04-05 Industrial Technology Research Institute Phase-change memory element
KR101486984B1 (ko) * 2008-10-30 2015-01-30 삼성전자주식회사 가변 저항 메모리 소자 및 그 형성방법
US8377741B2 (en) 2008-12-30 2013-02-19 Stmicroelectronics S.R.L. Self-heating phase change memory cell architecture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1763986A (zh) * 2004-08-31 2006-04-26 三星电子株式会社 形成具有小接触面积的相变存储器件的方法
CN101459129A (zh) * 2008-12-18 2009-06-17 中国科学院上海微系统与信息技术研究所 自对准肖特基二极管及相应电阻转换存储器制造方法
CN101436607A (zh) * 2008-12-25 2009-05-20 中国科学院上海微系统与信息技术研究所 电阻转换存储器及其制造方法

Also Published As

Publication number Publication date
US8962438B2 (en) 2015-02-24
JP5660882B2 (ja) 2015-01-28
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