CN114628436A - 半导体器件 - Google Patents

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Abstract

本公开提供了半导体器件。一种制造存储器件的方法包括在基板上顺序地形成初级选择器件层、初级中间电极层和初级可变电阻层并且然后蚀刻初级选择器件层、初级中间电极层和初级可变电阻层，由此形成选择器件、中间电极和可变电阻层。选择器件的侧部分和可变电阻层的侧部分的至少之一被去除，使得中间电极在平行于基板的顶部的第一方向上的第一宽度大于可变电阻层在第一方向上的第二宽度或选择器件在第一方向上的第三宽度。盖层形成在选择器件的被蚀刻的侧部分的侧壁和可变电阻层的被蚀刻的侧部分的侧壁的至少之一上。

Description

半导体器件
本申请是三星电子株式会社于2017年2月16日申请的名称为“存储器件以及制造存储器件的方法”、申请号为201710083498.6的发明专利申请的分案申请。
技术领域
本发明构思的示例性实施方式涉及存储器件，更具体而言，涉及制造存储器件的方法。
背景技术
随着电子产品变轻、变薄和小型化的趋势，对半导体器件的高集成的需要增加。已经提出了具有在其中存储单元设置在两个电极之间的交叉点处的三维(3D)交叉点结构的存储器件。当按比例缩小具有交叉点结构的存储器件时，在每个存储器件中的基本上所有层的宽度和/或厚度也会被减小。因而，按比例减小的存储器件的电特性和可靠性会降低。
发明内容
本发明构思的示例性实施方式提供具有交叉点阵列类型的存储器件以及制造该存储器件的方法，该存储器件可以具有优良的电特性和提高的可靠性。
根据本发明构思的一示例性实施方式，一种制造存储器件的方法包括在基板上顺序地形成初级选择器件层、初级中间电极层和初级可变电阻层。蚀刻初级选择器件层、初级中间电极层和初级可变电阻层，由此形成顺序层叠在基板上的选择器件、中间电极和可变电阻层。去除选择器件的侧部分和可变电阻层的侧部分的至少之一使得中间电极在平行于基板的顶部的第一方向上的第一宽度大于可变电阻层在第一方向上的第二宽度或选择器件在第一方向上的第三宽度。盖层形成在选择器件的被蚀刻的侧部分的侧壁和可变电阻层的被蚀刻的侧部分的侧壁中的至少之一上。
根据本发明构思的一示例性实施方式，一种制造存储器件的方法包括在基板上顺序地形成初级选择器件层、初级中间电极层和初级可变电阻层。蚀刻初级选择器件层、初级中间电极层和初级可变电阻层，由此形成顺序层叠在基板上的选择器件、中间电极和可变电阻层。去除选择器件的侧部分和可变电阻层的侧部分的至少之一，使得中间电极在平行于基板的顶部的第一方向上的第一宽度大于可变电阻层在第一方向上的第二宽度或选择器件在第一方向上的第三宽度。盖层形成在选择器件的被蚀刻的侧部分的侧壁和可变电阻层的被蚀刻的侧部分的侧壁的至少之一上。绝缘图案通过使用具有小于盖层的介电常数的介电常数的材料而形成在盖层的侧壁和中间电极的侧壁上。
根据本发明构思的一示例性实施方式，一种存储器件包括在平行于基板的顶部的第一方向上延伸的多条第一字线。多条位线在基板上在第二方向上延伸，第二方向不同于第一方向。多个存储单元分别布置在所述多条位线和所述多条第一字线之间的交叉点处，所述多个存储单元的每个包括选择器件、中间电极和可变电阻层。第一盖层设置在每个可变电阻层的凹入部分的侧壁上并且第二盖层设置在每个选择器件的凹入部分的侧壁上。第二盖层与第一盖层被间隔开。
附图说明
通过参考附图详细描述本发明构思的示例性实施方式，本发明构思的以上和其它特征将变得更明显，在图中：
图1是根据本发明构思的一示例性实施方式的存储器件的等效电路图；
图2是示出根据本发明构思的一示例性实施方式的存储器件的透视图；
图3是沿图2的线X1-X1'和线Y1-Y1'截取的截面图；
图4是沿图2的线X2-X2'和线Y2-Y2'截取的截面图；
图5是示意性地显示具有双向阈值开关(OTS)特性的OTS器件的电压-电流曲线的曲线图；
图6是示出根据本发明构思的一示例性实施方式的存储器件的截面图；
图7是示出根据本发明构思的一示例性实施方式的存储器件的截面图；
图8是示出根据本发明构思的一示例性实施方式的存储器件的截面图；
图9是示出根据本发明构思的一示例性实施方式的存储器件的截面图；
图10是示出根据本发明构思的一示例性实施方式的存储器件的透视图；
图11是沿图10的线X1-X1'和线Y1-Y1'截取的截面图；
图12是根据本发明构思的一示例性实施方式的存储器件的等效电路图；
图13是示出根据本发明构思的一示例性实施方式的存储器件的透视图；
图14是沿图13的线X1-X1'截取的截面图；
图15A至15O是示出根据本发明构思的一示例性实施方式的制造存储器件的方法的截面图；
图16A至16G是示出根据本发明构思的一示例性实施方式的制造存储器件的方法的截面图；
图17A至17D是示出根据本发明构思的一示例性实施方式的制造存储器件的方法的截面图。
具体实施方式
图1是根据本发明构思的一示例性实施方式的存储器件的等效电路图。
参考图1，存储器件100可以包括沿第一方向延伸并且在垂直于第一方向的第二方向上彼此间隔开的多条字线WL1至WL4。存储器件100可以包括沿第二方向延伸并且在第一方向上彼此间隔开的多条位线BL1至BL4。存储器件100可以包括位于字线WL1至WL4和位线BL1至BL4之间的每个交叉点处的存储单元MC。
存储单元MC可以包括用于存储信息的可变电阻层ME和用于选择存储单元MC的选择器件SW。在位于字线WL1和位线BL1之间的存储单元MC中，可变电阻层ME可以电连接到字线WL1，选择器件SW可以电连接到位线BL1，并且可变电阻层ME和选择器件SW可以彼此串联连接。然而，本发明构思的示例性实施方式不限于此。例如，在本发明构思的一示例性实施方式中，在存储单元MC中，选择器件SW可以直接连接到字线WL1，并且可变电阻层ME可以直接连接到位线BL1。
电压可以经由字线WL1至WL4和位线BL1至BL4被施加到存储单元MC的可变电阻层ME，因而，电流可以在可变电阻层ME中流动。可变电阻层ME可以包括在第一状态和第二状态之间可逆地变换的相变材料层。然而，可变电阻层ME不限于此。例如，在本发明构思的一示例性实施方式中，可变电阻层ME可以包括其电阻值根据施加到其上的电压而改变的任意可变电阻器。例如，可变电阻层ME的电阻可以根据施加到被选择的存储单元MC的可变电阻层ME的电压而在第一状态和第二状态之间可逆地变换。
存储单元MC可以根据可变电阻层ME的电阻变化存储诸如“0”或“1”的数字信息，并且数字信息可以被从存储单元MC擦除。例如，数据可以在存储单元MC中被写为高电阻状态“0”和低电阻状态“1”。从高电阻状态“0”到低电阻状态“1”的写入可以被称为设置操作，从低电阻状态“1”到高电阻状态“0”的写入可以被称为重置操作。然而，根据本发明构思的示例性实施方式的存储单元MC不限于仅仅对应于高电阻状态“0”和低电阻状态“1”的数字信息，而是可以存储各种电阻状态。
任意的存储单元MC可以通过选择字线WL1至WL4和位线BL1至BL4被寻址并且可以通过在字线WL1至WL4与位线BL1至BL4之间施加某种信号被编程，并且基于配置任意存储单元MC的可变电阻器的电阻值的信息可以通过经由位线BL1至BL4测量电流值被读出。
在根据本发明构思的一示例性实施方式的存储器件100中，多个盖层142和144(见，例如图2)可以分别形成在可变电阻层ME的侧壁和选择器件SW的侧壁上。例如，参考图2，多个盖层142可以形成在可变电阻层132的侧壁上，并且多个盖层144可以形成在选择器件134的侧壁上。包括具有比盖层142和144的介电常数低的介电常数的材料的多个绝缘图案150和160(见，例如图2)可以形成在相邻的存储单元MC之间的空间中。例如，参考图2，所述多个绝缘图案150和160可以形成在多个存储单元柱130的相邻者之间。因而，由存储器件100的尺寸的减小引起的RC延迟可以被减小或消除，因此，存储器件100可以以相对高的速度运行。
图2是示出根据本发明构思的一示例性实施方式的存储器件的透视图。图3是沿图2的线X1-X1'和线Y1-Y1'截取的截面图。图4是沿图2的线X2-X2'和线Y2-Y2'截取的截面图。
参考图2至4，存储器件100可以包括在基板102上在第一方向(例如X方向)上延伸的多条字线110以及在垂直于第一方向的第二方向(例如Y方向)上延伸的多条位线120。
绝缘夹层105可以设置在基板102上。绝缘夹层105可以包括诸如硅氧化物的氧化物，或诸如硅氮化物的氮化物。绝缘夹层105可以电分离所述多条字线110与基板102。
所述多条字线110和所述多条位线120可以均包括金属、导电的金属氮化物、导电的金属氧化物、或其组合。在本发明构思的一示例性实施方式中，所述多条字线110和所述多条位线120可以均包括钨(W)、钨氮化物(WN)、金(Au)、银(Ag)、铜(Cu)、铝(Al)、钛铝氮化物(TiAlN)、铱(Ir)、铂(Pt)、钯(Pd)、钌(Ru)、锆(Zr)、铑(Rh)、镍(Ni)、钴(Co)、铬(Cr)、锡(Sn)、锌(Zn)、铟锡氧化物(ITO)、其合金或其组合。在本发明构思的一示例性实施方式中，所述多条字线110和所述多条位线120可以均包括金属层和覆盖至少一部分金属层的导电的阻挡层。导电的阻挡层可以包括例如钛(Ti)、TiN、钽(Ta)、TaN或其组合。
参考图2至4，根据本发明构思的一示例性实施方式，所述多条字线110可以设置在基板102上并且所述多条位线120可以设置在所述多条字线110上，但是本发明构思的示例性实施方式不限于此。根据本发明构思的一示例性实施方式，所述多条位线120可以在基板102上在第一方向上或第二方向上延伸，并且所述多条字线110可以在所述多条位线120上在第二方向或第一方向上延伸。
参考图2，在第一方向(例如X方向)上延伸的每条字线110可以交叉在第二方向(例如Y方向)上延伸的每条位线120。多个存储单元MC可以分别设置在所述多条字线110和所述多条位线120之间的多个交叉点处。
所述多个存储单元MC的每个可以包括存储单元柱130。每个存储单元柱可以包括顶部电极TE、可变电阻层132、中间电极ME、选择器件134和底部电极BE。
在本发明构思的一示例性实施方式中，可变电阻层132可以包括根据加热持续时间而在结晶态和非晶态之间可逆地改变的相变材料。例如，可变电阻层132可以包括其相位由于由施加在可变电阻层132的两端之间的电压产生的焦耳热而可逆地改变的材料。该材料的电阻可以随相变而改变。相变材料可以在非晶相处于高电阻状态，并且可以在晶相处于低电阻状态。高电阻状态可以被定义为0，并且低电阻状态可以被定义为1，因此数据可以被存储在可变电阻层132中。
在本发明构思的一示例性实施方式中，可变电阻层132可以包括来自周期表第VI族的一种或更多种元素(例如硫族元素)，并且可以额外包括来自第III族、第IV族或第V族的一种或更多种化学调节剂。例如，可变电阻层132可以包括Ge-Sb-Te。包括连字符(-)的化学组成标记可以代表包括某种化合物或在化合物种包括的元素，并且可以代表包括所代表的元素的全部化学式结构。例如，Ge-Sb-Te可以是诸如Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4、Ge1Sb4Te7或类似物的材料。
除Ge-Sb-Te之外，可变电阻层132还可以包括各种相变材料。例如，可变电阻层132可以包括Ge-Te、Sb-Te、In-Se、Ga-Sb、In-Sb、As-Te、Al-Te、Bi-Sb-Te(BST)、In-Sb-Te(IST)、Ge-Sb-Te、Te-Ge-As、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、In-Ge-Te、Ge-Sn-Te、Ge-Bi-Te、Ge-Te-Se、As-Sb-Te、Sn-Sb-Bi、Ge-Te-O、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-Pt、In-Sn-Sb-Te或As-Ge-Sb-Te或其组合的至少之一。
包括在可变电阻层132中的每种元素可以具有不同的化学计量比。可变电阻层132的结晶温度、熔化温度、基于结晶能量的相变速度以及数据保持特性可以基于每种元素的化学计量比调整。
可变电阻层132可以包括诸如碳(C)、氮(N)、硅(Si)、氧(O)、铋(Bi)或锡(Sn)的至少一种杂质。存储器件100的驱动电流可以通过所述至少一种杂质改变。可变电阻层132可以包括至少一种金属。例如，可变电阻层132可以包括铝(Al)、镓(Ga)、锡(Sn)、钛(Ti)、铬(Cr)、锰(Mn)、铁(Fe)、钴(Co)、镍(Ni)、钼(Mo)、钌(Ru)、钯(Pd)、铪(Hf)、钽(Ta)、铱(Ir)、铂(Pt)、锆(Zr)、铊(Tl)、铅(Pb)、钛(Ti)和钋(Po)的至少之一。该金属可以提高可变电阻层132的导电性和导热性，并且可以因此提高结晶速度，因此提高设置速度。该金属可以提高可变电阻层132的数据保持特性。
可变电阻层132可以具有在其中具有不同物理特性的两层或更多层层叠的多层结构。所述层的数量或厚度可以依照要求选择。阻挡层可以形成在所述层之间。阻挡层可以防止材料在所述层之间扩散。例如，当形成所述层当中的随后的层时，阻挡层可以减少前一层的扩散。
可变电阻层132可以具有在其中包括不同材料的多个层交替层叠的超晶格结构。例如，可变电阻层132可以包括在其中包含Ge-Te的第一层和包含Sb-Te的第二层交替地层叠的结构。然而，本发明构思的示例性实施方式不限于此，并且第一层的材料不限于Ge-Te，第二层的材料不限于Sb-Te。第一和第二层可以均包括上述各种材料。
可变电阻层132已经在以上被描述为包括相变材料。然而，本发明构思的示例性实施方式不限于此。例如，在本发明构思的一示例性实施方式中，存储器件100的可变电阻层132可以包括具有电阻变化特性的各种材料。
在本发明构思的一些示例性实施方式中，当可变电阻层132包括过渡金属氧化物时，存储器件100可以是电阻式随机存取存储器(ReRAM)。在包括过渡金属氧化物的可变电阻层132中，至少一个电路径可以经由编程操作在可变电阻层132中形成或耗尽(deplete)。当电学路径形成时，可变电阻层132可以具有低电阻值，并且当电学路径耗尽时，可变电阻层132可以具有高电阻值。存储器件100可以通过利用可变电阻层132的电阻值差异来存储数据。
当可变电阻层132包括过渡金属氧化物时，过渡金属氧化物可以包括诸如Ta、Zr、Ti、Hf、Mn、Y、Ni、Co、Zn、Nb、Cu、Fe或Cr的至少一种金属。例如，过渡金属氧化物可以具有包括从Ta2O5-x、ZrO2-x、TiO2-x、HfO2-x、MnO2-x、Y2O3-x、NiO1-y、Nb2O5-x、CuO1-y和Fe2O3-x中选出的至少一种材料的单层或多层结构。在以上描述的材料中，x可以在0≤x≤1.5的范围内选择，并且y可以在0≤y≤0.5的范围内选择。然而，本发明构思的示例性实施方式不限于此。
在本发明构思的一示例性实施方式中，当可变电阻层132具有包括包含磁性材料的两个电极以及设置在这两个磁性电极之间的电介质的磁隧道结(MJT)结构时，存储器件100可以是磁随机存取存储器(MRAM)。
所述两个电极可以分别是磁化固定层和磁化自由层，并且设置在其间的电介质可以是隧穿势垒层。磁化固定层可以具有被固定在一个方向上的磁化方向，并且磁化自由层可以具有可变为平行或反平行于磁化固定层的磁化方向的磁化方向。磁化固定层和磁化自由层的磁化方向可以平行于隧穿势垒层的一个表面，但是本发明构思的示例性实施方式不限于此。在本发明构思的一示例性实施方式中，磁化固定层和磁化自由层的磁化方向可以垂直于隧穿势垒层的所述一个表面。
当磁化自由层的磁化方向平行于磁化固定层的磁化方向时，可变电阻层132可以具有第一电阻值。当磁化自由层的磁化方向反平行于磁化固定层的磁化方向时，可变电阻层132可以具有第二电阻值。通过使用这样的电阻值差异，存储器件100可以存储数据。磁化自由层的磁化方向可以通过在编程电流中包括的电子的自旋扭矩而改变。
磁化固定层和磁化自由层可以均包括磁性材料。在这种情况下，磁化固定层还可以包括固定在磁化固定层中包括的铁磁材料的磁化方向的反铁磁材料。隧穿势垒层可以包括诸如Mg、Ti、Al、MgZn或MgB的至少一种氧化物，但是本发明构思的示例性实施方式不限于此。
选择器件134可以是用于控制电流的流动的电流控制元件。选择器件134可以是例如具有双向阈值开关(OTS)特性的电流控制元件。
选择器件134可以包括具有根据跨选择器件134的两端施加的电压的电平而改变的电阻的材料，并且例如，可以包括具有OTS特性的材料。例如，当比阈值电压VT低的电压被施加到选择器件134时，选择器件134可以在高电阻状态，并且当比阈值电压VT高的电压被施加到选择器件134时，选择器件134可以在低电阻状态并且电流可以开始流动。当流过选择器件134的电流变得比保持电流低时，选择器件134可以变为高电阻状态。选择器件134的OTS特性将参考图5在以下被更详细地描述。
选择器件134可以包括硫族化物材料作为OTS材料层。硫族化物材料的代表性示例可以包括来自周期表第VI族的一种或更多种元素(例如硫族元素)并且可以额外包括来自第III族、第IV族或第V族的一种或更多种化学调节剂。能够被包括在选择器件134中的示例性硫族元素可以包括硫(S)、硒(Se)或碲(Te)。硫族元素的特征在于包括二价键和孤对电子。二价键通过键合用于形成硫族化物材料的硫族元素而致使链和环结构的形成，并且孤对电子提供用于形成导电细丝的电子源。例如，诸如Al、Ga、铟(In)、锗(Ge)、Sn、Si、磷(P)、砷(As)或锑(Sb)的三价和四价调节剂可以被添加到硫族元素的链和环结构中以确定硫族化物材料的结构刚度，并且可以基于执行结晶或其它结构重排的能力而将硫族化物材料分类为开关材料和相变材料。
在本发明构思的一些示例性实施方式中，选择器件134可以包括Si、Te、As、Ge、In或其组合。例如，选择器件134可以包括大约14％的Si、大约39％的Te、大约37％的As、大约9％的Ge和大约1％的In。百分比表示在原子元素是总计100％的情况下的原子百分比。
选择器件134可以包括Si、Te、As、Ge、S、Se或其组合。例如，选择器件134可以包括大约5％的Si、大约34％的Te、大约28％的As、大约11％的Ge、大约21％的S和大约1％的Se。
选择器件134可以包括Si、Te、As、Ge、S、Se、Sb或其组合。例如，选择器件134可以包括大约21％的Te、大约10％的As、大约15％的Ge、大约2％的S、大约50％的Se和大约2％的Sb。
在根据本发明构思的一示例性实施方式的存储器件100中，选择器件134不限于OTS材料层。例如，选择器件134可以包括具有选择器件的功能的各种材料层，而不限于OTS材料层。例如，选择器件134可以包括二极管、隧道结、PNP二极管或双极结型晶体管(BJT)，或可以采用混合离子-电子传导(MIEC)。
底部电极BE可以设置在所述多条字线110和选择器件134之间。中间电极ME可以设置在选择器件134和可变电阻层132之间。顶部电极TE可以设置在可变电阻层132和所述多条位线120之间。
在本发明构思的一示例性实施方式中，底部电极BE、中间电极ME和顶部电极TE可以均包括金属、导电的金属氮化物、导电的金属氧化物、或其组合。底部电极BE、中间电极ME和顶部电极TE中的至少之一可以包括包含金属或导电的金属氮化物的导电层、以及覆盖导电层的至少一部分的至少一个导电的阻挡层。导电的阻挡层可以包括金属氧化物、金属氮化物或其组合，但是本发明构思的示例性实施方式不限于此。
在本发明构思的一示例性实施方式中，接触可变电阻层132的顶部电极TE或中间电极ME可以包括产生足以使可变电阻层132相变的热的导电材料。例如，顶部电极TE或中间电极ME可以包括诸如TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON、TaON、C、SiC、SiCN、CN、TiCN、TaCN或其组合、其氮化物的耐火金属，或碳基导电材料。
在本发明构思的一示例性实施方式中，加热器电极可以设置在可变电阻层132和顶部电极TE之间或在可变电阻层132和中间电极ME之间。加热器电极可以包括产生足以使可变电阻层132相变的热量的导电材料。例如，加热器电极可以包括诸如TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON、TaON、C、SiC、SiCN、CN、TiCN、TaCN或其组合、其氮化物的耐火金属，或碳基导电材料。
参考图2至4，可变电阻层132可以设置在选择器件134上面，其中中间电极ME设置在选择器件134和可变电阻层132之间，但是本发明构思的示例性实施方式不限于此。根据本发明构思的一示例性实施方式，选择器件134可以设置在可变电阻层132上面，其中中间电极ME设置在可变电阻层132和选择器件134之间。接触可变电阻层132的底部电极BE或中间电极ME可以包括产生足以使可变电阻层132相变的热的导电材料。加热器电极可以设置在可变电阻层132和底部电极BE之间或在可变电阻层132和中间电极ME之间。
多个盖层142和144可以分别形成在所述多个存储单元柱130的侧壁上。第一盖层142可以设置在可变电阻层132的侧壁上，第二盖层144可以设置在选择器件134的侧壁上。
在本发明构思的一示例性实施方式中，第一盖层142可以围绕可变电阻层132的侧壁并且可以接触顶部电极TE的底部和中间电极ME的顶部。参考图2，第一盖层142可以围绕可变电阻层132的侧壁的基本上整个部分，但是本发明构思的示例性实施方式不限于此。
第一盖层142可以包括设置在可变电阻层132的侧壁上并且沿第二方向(例如，Y方向)彼此间隔开的一对第一部分142X以及设置在可变电阻层132的侧壁上并且沿第一方向(例如，X方向)彼此间隔开的一对第二部分142Y。该对第二部分142Y可以接触该对第一部分142X的端部，并且该对第一部分142X和该对第二部分142Y可以围绕可变电阻层132的侧壁。
参考图3，包括在第一盖层142中的该对第一部分142X可以均包括在第一方向(例如，X方向)上延伸的外壁142X-OS和内壁142X-IS。第一盖层142的内壁142X-IS可以接触可变电阻层132的侧壁。在本发明构思的一示例性实施方式中，第一盖层142的内壁142X-IS可以沿第三方向(例如，Z方向)是基本上平坦的。例如，第一盖层142的内壁142X-IS可以是垂直地平坦的。第一盖层142的外壁142X-OS可以与中间电极ME的侧壁对准。第一盖层142的外壁142X-OS的延伸面可以设置在与中间电极ME的侧壁的延伸面基本上相同的平面上。
参考图3，包括在第一盖层142中的该对第二部分142Y可以均包括在第二方向(例如，Y方向)上延伸的外壁142Y-OS和内壁142Y-IS。接触可变电阻层132的侧壁的第一盖层142的内壁142Y-IS可以沿第三方向(例如，Z方向)是基本上平坦的。例如，接触可变电阻层132的侧壁的第一盖层142的内壁142Y-IS可以是垂直地平坦的。第一盖层142的外壁142Y-OS可以与中间电极ME的侧壁对准。
在本发明构思的一示例性实施方式中，第二盖层144可以围绕选择器件134的侧壁并且可以接触中间电极ME的底部和底部电极BE的顶部。参考图2，第二盖层144可以围绕选择器件134的侧壁的基本上整个部分，但是本发明构思的示例性实施方式不限于此。
第二盖层144可以包括设置在选择器件134的侧壁上并且沿第二方向(例如，Y方向)彼此间隔开的至少两个第三部分144X以及设置在选择器件134的侧壁上并且沿第一方向(例如，X方向)彼此间隔开的至少两个第四部分144Y。第四部分144Y可以接触该对第三部分144X的端部。第三部分144X和第四部分144Y可以围绕选择器件134的侧壁。
参考图3，包括在第二盖层144中的该对第三部分144X可以均包括在第一方向(例如，X方向)上延伸的外壁144X-OS和内壁144X-IS。第二盖层144的内壁144X-IS可以接触选择器件134的侧壁。在本发明构思的一示例性实施方式中，第二盖层144的内壁144X-IS可以沿第三方向(例如，Z方向)是基本上平坦的。例如，第二盖层144的内壁144X-IS可以是垂直地平坦的。第二盖层144的外壁144X-OS可以与中间电极ME的侧壁对准。
包括在第二盖层144中的第四部分144Y可以均包括在第二方向(例如，Y方向)上延伸的外壁144Y-OS和内壁144Y-IS。接触选择器件134的侧壁的第二盖层144的内壁144Y-IS可以沿第三方向(例如，Z方向)是基本上平坦的。第二盖层144的外壁144Y-OS可以与中间电极ME的侧壁对准。
在本发明构思的一示例性实施方式中，第一盖层142和第二盖层144可以均包括硅氮化物或硅氮氧化物。然而，第一盖层142和第二盖层144的每个的材料不限于此。第一盖层142和第二盖层144可以分别围绕可变电阻层132和选择器件134的侧壁。第一盖层142和第二盖层144可以每个作为防止可变电阻层132和选择器件134由于在制造存储器件100的工艺中(诸如，在蚀刻下面的层或形成绝缘层的工艺中)暴露而被氧化或损坏的钝化层。
多个第一绝缘图案150可以分别设置在沿第二方向(例如，Y方向)布置成一行的多个存储单元柱130之间。多个第二绝缘图案160可以分别设置在沿第一方向(例如，X方向)布置成一行的多个存储单元柱130之间。
参考图2至4，所述多个第二绝缘图案160可以是在第一方向上彼此间隔开并且沿第二方向延伸的线型图案。所述多个第一绝缘图案150可以是分别设置在多个存储单元柱130之间在所述多个第二绝缘图案160当中的两个相邻的第二绝缘图案160之间的岛型图案。然而，本发明构思的示例性实施方式不限于此。根据本发明构思的一示例性实施方式，所述多个第一绝缘图案150可以是沿第二方向延伸的线型图案，并且所述多个第二绝缘图案160可以是沿第一方向和第二方向彼此间隔开的岛型图案。根据本发明构思的一示例性实施方式，所述多个第一绝缘图案150可以是沿第一方向和第二方向彼此间隔开的岛型图案，并且所述多个第二绝缘图案160可以是沿第一方向延伸的线型图案。
在本发明构思的一示例性实施方式中，所述多个第一绝缘图案150和所述多个第二绝缘图案160可以均包括在介电常数方面比盖层142和144低的材料。例如，所述多个第一绝缘图案150和所述多个第二绝缘图案160可以每个包括诸如BPSG、PSG、USG、FSG、SOG、FOX、TEOS、PE-TEOS、HDP-CVD氧化物、FSG或SiOC的硅氧化物。
参考图3，中间电极ME在第二方向(例如，Y方向)上可以具有第一宽度W1。可变电阻层132在第二方向上的第二宽度W2可以小于中间电极ME的第一宽度W1。选择器件134在第二方向上的第三宽度W3可以小于中间电极ME的第一宽度W1。中间电极ME的第一宽度W1可以从大约10nm至大约200nm，但是本发明构思的示例性实施方式不限于此。可变电阻层132的第二宽度W2和选择器件134的第三宽度W3可以从大约5nm至大约180nm，但是本发明构思的示例性实施方式不限于此。中间电极ME的第一宽度W1、可变电阻层132的第二宽度W2和选择器件134的第三宽度W3和/或中间电极ME、可变电阻层132和选择器件134的厚度可以基于存储器件100的集成度、光刻工艺的分辨度限制和选择器件134的阈值电压选择。
在本发明构思的一示例性实施方式中，第一盖层142可以在第二方向(例如，Y方向)上具有第四宽度W4，并且第二盖层144可以在第二方向上具有等于第四宽度W4的第五宽度W5。例如，第四宽度W4和第五宽度W5可以从大约2nm至大约50nm。然而，本发明构思的示例性实施方式不限于此。根据本发明构思的一示例性实施方式，第一盖层142的第四宽度W4可以不同于第二盖层144的第五宽度W5。
通常，在形成所述多个存储单元柱130的工艺(例如，蚀刻所述多个存储单元柱130的工艺，蚀刻字线110或位线120的工艺，或形成所述多个绝缘图案150和160的工艺)中，当包括相材料层的可变电阻层132和包括具有OTS特性的材料的选择器件134暴露于大气(例如，空气)时，可以在可变电阻层132和选择器件134中发生诸如被氧化的损坏。包括硅氮化物的钝化层可以围绕所述多个存储单元柱130的每个的侧壁，因此，诸如氧化的损坏可以被减少或消除。然而，在包括交叉点结构的存储器件中，随着每个存储单元柱130的宽度减小，存储单元柱130之间的间隔也可以减小。在这种情况下，钝化层可以充分地填充存储单元柱130之间的间隔。然而，由于通常具有高介电常数的钝化层，相当大的RC延迟可以在驱动存储器件中发生。
然而，在根据本发明构思的一示例性实施方式的存储器件100中，具有相对薄的厚度的盖层142和144可以设置在可变电阻层132和选择器件134的仅侧壁上，并且所述多个绝缘图案150和160可以设置在存储单元柱130之间。所述多个绝缘图案150和160可以包括具有比每个盖层142和144的介电常数低的介电常数的材料。因而，在驱动存储器件100期间发生的RC延迟可以被减小或消除，因此使得存储器件100能高速运行。
在根据本发明构思的一示例性实施方式的存储器件100中，因为具有相对薄的厚度的盖层142和144设置在可变电阻层132和选择器件134的仅侧壁上，所以在制造存储器件100的工艺中对可变电阻层132和选择器件134的损坏可以被减小或阻止。因而，存储器件100的可靠性可以被提高。
在根据本发明构思的一示例性实施方式的存储器件100中，可以使用具有OTS特性的选择器件134。OTS器件可以包括在导通状态和断开状态具有非晶态的硫族化合物。例如，OTS器件可以通过施加电压或电流而在对应于相对高电阻的断开状态和对应于相对低电阻的导通状态之间重复地变换，而没有硫族化合物的相的任何变化。因而，OTS器件可以具有相对高的耐久性(例如，相对高的循环特性和可靠性)。即使当存储器件100的集成度相对高时，诸如，当存储器件100尺寸缩小时，在每个存储单元柱130中的选择器件134也可以具有均匀的阈值电压分布。下面将参考图5更详细地描述OTS器件的开关操作。
图5是示意性地显示具有OTS特性的OTS器件的电压-电流曲线60的曲线图。图5示意性地显示根据跨具有OTS特性的OTS器件的两端施加的电压，在OTS器件中流动的电流。
参考图5，第一曲线61代表在其中在OTS器件中电流不流动的状态的电压-电流关系。OTS器件可以作为具有在第一电压电平63的阈值电压VT的开关器件。当电压从电压和电流是0的状态逐渐增大时，在OTS器件中电流几乎不流动，直到电压达到阈值电压VT(例如，第一电压电平63)。然而，电压一超过阈值电压VT，在OTS器件中流动的电流就会急剧地增大，并且施加到OTS器件的电压可以降低至第二电压电平64(例如，饱和电压VS)。
第二曲线62代表在电流在OTS器件中流动的状态的电压-电流关系。因为在OTS器件中流动的电流具有比第一电流水平66高的水平，所以施加到OTS器件的电压可以比第二电压电平64稍微地进一步增大。例如，当在OTS器件中流动的电流从第一电流水平66增大到第二电流水平67时，施加到OTS器件的电压可以从第二电压电平64稍微地增大。例如，一旦电流流过OTS器件，施加到OTS器件的电压就可以基本上维持为饱和电压VS(例如，第二电压电平64)。例如，当电流减小至小于保持电流水平(例如，第一电流水平66)时，OTS器件可以变为电阻状态并且可以有效地阻挡电流直到电压增大到阈值电压VT。
图6是示出根据本发明构思的一示例性实施方式的存储器件的截面图。参考图6，相同的参考数字可以表示参考图1至5描述的相同部件，因此重复的描述可以被省略。
图6示出与沿图2的线X1-X1'截取的截面图对应的截面图。除了第一盖层142A和第二盖层144A的每个的形状之外，参考图6描述的存储器件100A可以与参考图2至4描述的存储器件100基本上相同。
参考图6，多个存储单元柱130A可以均包括可变电阻层132A和选择器件134A，可变电阻层132A包括设置在可变电阻层132A的侧壁中的凹入部分132R，选择器件134A包括设置在选择器件134A的侧壁中的凹入部分134R。
可变电阻层132A的侧壁可以包括朝向内侧凹进的凹入部分132R，因此，可变电阻层132A的第二宽度W2在从上侧到中心部分的方向上可以逐渐减小，并且在从中心部分到下侧的方向上可以逐渐增大。参考图6，尾部(tail)可以朝向外侧延伸并且可以形成在可变电阻层132A的最上面的侧壁中。尾部可以形成在可变电阻层132A的最下面的侧壁中。
选择器件134A的侧壁可以包括朝向内侧凹进的凹入部分134R，因此,选择器件134A的第三宽度W3可以在从上侧到中心部分的方向上逐渐减小并且可以在从中心部分到下侧的方向上逐渐增大。参考图6，尾部可以朝向外侧延伸并且可以形成在选择器件134A的最上面的侧壁中。尾部可以形成在选择器件134A的最下面的侧壁中。第一盖层142A可以围绕可变电阻层132A的凹入部分132R。第一盖层142A的外壁142A-OS可以与中间电极ME的侧壁对准，并且可以在垂直方向(例如，Z方向)上是基本上平坦的。备选地，第一盖层142A的外壁142A-OS可以以关于垂直方向的一角度倾斜。第一盖层142A的内壁142A-IS可以是被圆化的侧壁，该被圆化的侧壁接触可变电阻层132A的凹入部分132R并且在朝向可变电阻层132A的方向上突出。
第二盖层144A可以围绕选择器件134A的凹入部分134R。第二盖层144A的外壁144A-OS可以与中间电极ME的侧壁对准并且可以在垂直方向(例如，Z方向)上是基本上平坦的。备选地，第二盖层144A的外壁144A-OS可以以关于垂直方向的一角度倾斜。第二盖层144A的内壁142A-IS可以是被圆化的侧壁，该被圆化的侧壁接触选择器件134A的凹入部分134R并且在朝向选择器件134A的方向上突出。
在本发明构思的一示例性实施方式中，可变电阻层132A的凹入部分132R和选择器件134A的凹入部分134R可以通过用于可变电阻层132A和选择器件134A的各向同性蚀刻工艺形成。第一盖层142A和第二盖层144A可以填充通过各向同性蚀刻工艺去除的一部分可变电阻层132A和一部分选择器件134A，因此，第一盖层142A和第二盖层144A可以分别填充被圆化的内壁142A-IS和被圆化的内壁144A-IS。
可变电阻层132A的凹入部分132R的示例性轮廊和选择器件134A的凹入部分134R的轮廊在图6中示出。然而，本发明构思的示例性实施方式不限于此。可变电阻层132A的凹入部分132R的轮廊和选择器件134A的凹入部分134R的轮廊可以基于可变电阻层132A和选择器件134A的材料、可变电阻层132A和选择器件134A的高度、以及施加到用于可变电阻层132A和选择器件134A的各向同性蚀刻工艺的蚀刻配方而改变。
根据本发明构思的一示例性实施方式，当用于可变电阻层132A的第一各向同性蚀刻工艺和用于选择器件134A的第二各向同性蚀刻工艺被分别执行时，可变电阻层132A的凹入部分132R的轮廊可以不同于选择器件134A的凹入部分134R的轮廊。例如，当第一各向同性蚀刻工艺的蚀刻速度不同于第二各向同性蚀刻工艺的蚀刻速度时，例如，可变电阻层132A的侧壁可以包括大致垂直地平坦的凹入部分132R，并且选择器件134A的凹入部分134R的倾斜角可以比在图6中示出的大。根据本发明构思的一示例性实施方式，即使当用于可变电阻层132A的各向同性蚀刻工艺和用于选择器件134A的各向同性蚀刻工艺被基本上同时执行时，基于可变电阻层132A和选择器件134A的材料和/或高度差，可变电阻层132A的凹入部分132R的轮廊也可以不同于选择器件134A的凹入部分134R的轮廊。
图7是示出根据本发明构思的一示例性实施方式的存储器件的截面图。参考图7，相同的参考数字可以表示参考图1至6描述的相同部件，因此，重复的描述可以被省略。
图7示出与沿图2的线X1-X1'截取的截面图对应的截面图。除了第一盖层142B和第二盖层144B的每个的形状之外，参考图7描述的存储器件100B可以与参考图2至4描述的存储器件100基本上相同。
参考图7，多个存储单元柱130B可以每个包括在第二方向(例如，Y方向)上具有第二宽度W2B的可变电阻层132B以及具有不同于第二宽度W2B的第三宽度W3B的选择器件134B。接触可变电阻层132B的第一盖层142B在第二方向(例如，Y方向)上的第四宽度W4B可以不同于接触选择器件134B的第二盖层144B在第二方向上的第五宽度W5B。
例如，可变电阻层132B的第二宽度W2B可以小于选择器件134B的第三宽度W3B。当可变电阻层132B的第二宽度W2B小于选择器件134B的第三宽度W3B时，集热效应可以增加，因此，存储器件100B的重置电流可以减小(例如，或“重置”操作可以以相对低的重置电流执行)。当可变电阻层132B的第二宽度W2B相对小时，热串扰(例如，或热干扰)可以被减小或阻止，在该热串扰中的热在用于任意的可变电阻层132B的“写”操作中产生并且会影响相邻的可变电阻层132B。
然而，本发明构思的示例性实施方式不限于此，并且可变电阻层132B的第二宽度W2B可以大于选择器件134B的第三宽度W3B。
图8是示出根据本发明构思的一示例性实施方式的存储器件的截面图。图8示出与沿图2的线X1-X1'截取的截面图对应的截面图。
参考图8，在根据本发明构思的一示例性实施方式的存储器件100C中，多个存储单元柱130C可以每个包括设置在可变电阻层132C和第一盖层142之间的绝热衬层(insulation liner)146。绝热衬层146可以延伸到第一盖层142的底部和顶部电极TE的底部，并且也可以延伸到第一盖层142的顶部和中间电极ME的顶部。绝热衬层146不需要设置在选择器件134C和第二盖层144之间。
在本发明构思的一示例性实施方式中，绝热衬层146可以包括硅氮氧化物或硅氮化物，并且可以具有从大约1nm至大约20nm的第六宽度W6C。然而，本发明构思的示例性实施方式不限于此。
在根据本发明构思的一示例性实施方式的形成所述多个存储单元柱130C的工艺中，具有预定厚度的绝热衬层146可以首先形成在可变电阻层132C的侧壁上，然后，第一和第二盖层142和144可以基本上同时形成在绝热衬层146和选择器件134C上。第一盖层142的第四宽度W4C可以与第二盖层144的第五宽度W5C基本上相同。在这种情况下，通过调整绝热衬层146的第六宽度W6C，可变电阻层132C的第二宽度W2C可以形成得小于选择器件134C的第三宽度W3C。因而，在所述多个存储单元柱130C中的集热效应可以增加，因此，存储器件100C的重置电流可以减小。
然而，本发明构思的示例性实施方式不限于此。根据本发明构思的一示例性实施方式，第一盖层142可以首先形成在绝热衬层146上，然后，第二盖层144可以形成在选择器件134C上。
根据本发明构思的一示例性实施方式，绝热衬层146可以形成在可变电阻层132C的仅侧壁上。根据本发明构思的一示例性实施方式，当可变电阻层132C设置在选择器件134C下面时，绝热衬层146可以形成在选择器件134C的仅侧壁上。在本发明构思的一示例性实施方式中，可变电阻层132C可以设置在选择器件134C上，并且绝热衬层146可以形成在选择器件134C的仅侧壁上。绝热衬层146可以形成在可变电阻层132C和选择器件134C的全部侧壁上。
图9是示出根据本发明构思的一示例性实施方式的存储器件的截面图。图9示出与沿图2的线X1-X1'截取的截面图对应的截面图。
参考图9，在根据本发明构思的一示例性实施方式的存储器件100D中，空气间隔物AS可以形成在多个第一绝缘图案150A中。空气间隔物AS也可以形成在多个第二绝缘图案160(见，例如，在图2中示出的第二绝缘图案160)中。
在本发明构思的一示例性实施方式中，所述多个第一绝缘图案150A可以包括诸如硅氧化物的绝缘材料。例如，在形成所述多个第一绝缘图案150A的工艺中，绝缘材料可能没有充分地填充在存储单元柱130之间的空间，因此空气间隔物AS可以形成在绝缘材料中。
在本发明构思的一示例性实施方式中，所述多个第一绝缘图案150A可以具有相对薄的厚度并且可以共形地覆盖每个存储单元柱130的侧壁。填充存储单元柱130之间的空间的牺牲层可以形成在所述多个第一绝缘图案150A上，然后，空气间隔物AS可以通过经由灰化工艺和/或剥离工艺选择性地去除牺牲层而形成在所述多个第一绝缘图案150A中。
空气间隔物AS可以在介电常数方面低于第一和第二盖层142和144。因而，可能在驱动存储器件100D期间发生的RC延迟可以减小，因此存储器件100D可以以相对高的速度运行。
图10是示出根据本发明构思的一示例性实施方式的存储器件的透视图。图11是沿图10的线X1-X1'和线Y1-Y1'截取的截面图。图12是根据本发明构思的一示例性实施方式的存储器件的等效电路图。
参考图10至12，存储器件200可以包括可以沿第一方向(例如，X方向)延伸的底部字线110(例如，字线WL11和WL12)以及沿第一方向(例如，图10中的X方向)延伸并且在底部字线110上方在垂直于第一方向的第三方向(例如，Z方向)上与底部字线110间隔开的顶部字线210(例如，字线WL21和WL22)。存储器件200可以包括沿第二方向(例如，Y方向)延伸并且在第三方向上与顶部字线210和底部字线110间隔开的公共位线120(例如，位线BL1至BL4)。
第一存储单元130(MC1)可以设置在公共位线120和底部字线110之间。第二存储单元230(MC2)可以设置在公共位线120和顶部字线210之间。选择器件SW和可变电阻层ME可以在第一存储单元130(MC1)和第二存储单元230(MC2)中彼此串联连接。
参考图11，多个绝缘图案260可以分别设置在第一存储单元130和第二存储单元230之间。
第一存储单元130(MC1)和第二存储单元230(MC2)可以具有与以上参考图2至4描述的存储单元柱130的特性类似的特性。
第一存储单元130可以包括顺序地设置在公共位线120和底部字线110之间的交叉点处的第一底部电极BE1、第一选择器件134、第一中间电极ME1、第一可变电阻层132和第一顶部电极TE1。包括第一部分142X和第二部分142Y的第一盖层142可以形成在第一可变电阻层132的侧壁上，并且包括第三部分144X和第四部分144Y的第二盖层144可以形成在第一选择器件134的侧壁上。根据本发明构思的一示例性实施方式，第一选择器件134和第一可变电阻层132的位置可以在第一存储单元130中反转。
第二存储单元230可以包括顺序地设置在公共位线120和顶部字线210之间的交叉点处的第二底部电极BE2、第二选择器件234、第二中间电极ME2、第二可变电阻层232和第二顶部电极TE2。包括盖层242X和242Y的第三盖层242可以形成在第二可变电阻层232的侧壁上，并且包括盖层244X和244Y的第四盖层244可以形成在第二选择器件234的侧壁上。根据本发明构思的一示例性实施方式，第二选择器件234和第二可变电阻层232的位置可以在第二存储单元230中反转。
参考图10至12，根据本发明构思的一示例性实施方式，存储器件200可以具有其中第一存储单元130和第二存储单元230分别层叠在公共位线120下和上的交叉点阵列结构。然而，本发明构思的示例性实施方式不限于此。根据本发明构思的一示例性实施方式，存储器件200可以具有在其中第一存储单元130和第二存储单元230分别层叠在公共字线下和上的结构。
根据本发明构思的一示例性实施方式，绝缘层可以形成在顶部字线210上，并且包括底部字线110、公共位线120、顶部字线210、第一存储单元130和第二存储单元230的层叠结构可以形成在绝缘层上。例如，两个或更多的层叠结构可以设置在第三方向(例如Z方向)上，绝缘层设置在所述两个或更多层叠结构之间。
图13是示出根据本发明构思的一示例性实施方式的存储器件的透视图。图14是沿图13的线X1-X1'截取的截面图。
参考图13和14，存储器件300可以包括在基板102上方的第一水平的驱动电路区域310以及在基板102上方的第二水平的存储单元阵列区域MCA。
术语“水平”表示从基板102起在垂直方向(例如，Z方向)上的高度。在基板102上方的第一水平可以比在基板102上方的第二水平更靠近基板102。
驱动电路区域310可以包括在该处设置用于驱动存储单元阵列区域MCA中的存储单元的外围电路或驱动电路的区域。例如，设置在驱动电路区域310中的外围电路可以是用于以相对高的速度处理输入到存储单元阵列区域MCA/输出到存储单元阵列区域MCA的数据的电路。例如，外围电路可以是页缓冲区、闩锁电路、高速缓存电路、列解码器、读出放大器、数据输入/输出电路和/或行解码器。
用于驱动电路的有源区域AC可以通过隔离层104被限定在基板102中。配置该驱动电路区域310的多个晶体管TR可以形成在基板102的有源区域AC中。所述多个晶体管TR可以每个包括栅极G、栅绝缘层GD和源/漏区SD。栅极G的侧壁可以被绝缘间隔物106覆盖，并且蚀刻停止物108可以形成在栅极G和绝缘间隔物106上。蚀刻停止物108可以包括诸如硅氮化物或硅氮氧化物的绝缘材料。
多个绝缘夹层312A、312B和312C可以顺序层叠在蚀刻停止物108上。所述多个绝缘夹层312A、312B和312C可以每个包括硅氧化物、硅氮氧化物和/或硅氮化物。
驱动电路区域310可以包括电连接到所述多个晶体管TR的多层布线结构314。所述多层布线结构314可以与所述多个绝缘夹层312A、312B和312C绝缘。
所述多层布线结构314可以包括顺序层叠在基板102上并且彼此电连接的第一接触316A、第一布线层318A、第二接触316B和第二布线层318B。在本发明构思的一示例性实施方式中，第一布线层318A和第二布线层318B可以每个包括金属、导电的金属氮化物、金属硅化物或其组合。例如，第一布线层318A和第二布线层318B可以每个包括诸如钨(W)、钼(Mo)、钛(Ti)、钴(Co)、钽(Ta)、镍(Ni)、钨硅化物、钛硅化物、钴硅化物或镍硅化物的导电材料。
参考图14，根据本发明构思的一示例性实施方式，多层布线结构314可以具有包括第一布线层318A和第二布线层318B的双层布线结构，但是本发明构思的示例性实施方式不限于此。例如，基于驱动电路区域310的布局以及栅极G的种类和布置，所述多层布线结构可以具有包括三层或更多层的多层布线结构。
顶部绝缘夹层320可以形成在所述多个绝缘夹层312A至312C上。存储单元阵列区域MCA可以设置在顶部绝缘夹层320上。上面参考图1至12更详细地描述的存储器件100、100A、100B、100C、100D或200或其组合可以设置存储单元阵列区域MCA中。
在存储单元阵列区域MCA和驱动电路区域310之间连接的布线结构可以穿过顶部绝缘夹层320。
在根据本发明构思的一示例性实施方式的存储器件300中，因为存储单元阵列区域MCA可以设置在驱动电路区域310上，所以存储器件300的集成度可以提高。
图15A至15O是示出根据本发明构思的一示例性实施方式的制造存储器件的方法的截面图。
下面将参考图15A至15O更详细地描述制造存储器件100的方法。下面将参考15A至15O更详细地描述与沿图2的线X1-X1'截取的截面图对应的截面图以及与沿图2的线Y1-Y1'截取的横截面对应的截面图。参考图15A至15O，相同的参考数字可以表示参考图1至14描述的相同部件，因此，重复的描述可以被省略。
参考图15A，绝缘夹层105可以形成在基板102上，并且第一导电层110P可以形成在绝缘夹层105上。为了形成交叉点阵列，在其中初级底部电极层PBE、初级选择器件层134P、初级中间电极层PME、初级可变电阻层132P和初级顶部电极层PTE顺序层叠的层叠结构CPS可以形成在第一导电层110P上。
第一掩模图案410可以形成在层叠结构CPS上。
第一掩模图案410可以包括在第一方向(例如，X方向)上延伸的多个线图案。第一掩模图案410可以具有单一层或者在其中多个层层叠的多层结构。例如，第一掩模图案410可以包括光致抗蚀剂图案、硅氧化物图案、硅氮化物图案、硅氮氧化物图案、多晶硅图案或其组合，但是本发明构思的示例性实施方式不限于此。在本发明构思的一示例性实施方式中，第一掩模图案410可以包括不同的材料。
参考图15B，通过利用第一掩模图案410作为蚀刻掩模，初级顶部电极PTE和初级可变电阻层132P可以被顺序地各向异性蚀刻以将初级顶部电极层PTE分离为多条顶部电极线TEL并且将初级可变电阻层132P分离为多条可变电阻层线132L。
因而，可以形成在第一方向(例如，X方向)上延伸的所述多条顶部电极线TEL和所述多条可变电阻层线132L，并且在第一方向(例如，X方向)上延伸的多个第一间隙GX1可以分别形成在所述多条顶部电极线TEL之间以及所述多条可变电阻层线132L之间。
因为形成了所述多个第一间隙GX1，所以初级中间电极层PME的顶部的一部分可以暴露于每个第一间隙GX1的底部。参考图15B，暴露于每个第一间隙GX1的初级中间电极层PME的顶部的所述部分可以被凹进，但是本发明构思的示例性实施方式不限于此。
参考图15C，所述多条可变电阻层线132L的侧部分可以通过在可变电阻层线132L的被所述多个第一间隙GX1暴露的侧壁上执行各向同性蚀刻工艺而被去除预定宽度。
各向同性蚀刻工艺可以是基于在其中蚀刻速度足够高以形成所述多条可变电阻层线132L的蚀刻条件的蚀刻工艺。例如，初级中间电极层PME和所述多条顶部电极线TEL可以在各向同性蚀刻工艺中被蚀刻相对小的量，但是可以以远低于所述多条可变电阻层线132L被蚀刻的蚀刻速度的蚀刻速度被蚀刻。
因为在各向同性蚀刻工艺中所述多条可变电阻层线132L被蚀刻至预定宽度而初级中间电极层PME和所述多条顶部电极线TEL没有被蚀刻，所以第一底切区域132XU可以形成在与所述多条顶部电极线TEL下面的所述多条可变电阻层线132L的每个侧壁相邻的部分中。
在本发明构思的一示例性实施方式中，各向同性蚀刻工艺可以包括使用HBr、Cl2或F2的至少之一作为蚀刻剂的湿法蚀刻工艺和干法蚀刻工艺。例如，各向同性蚀刻工艺可以是反应离子蚀刻工艺或使用HBr气体作为蚀刻剂的反应性自由基蚀刻工艺。例如，各向同性蚀刻工艺可以是使用LAL溶液作为蚀刻剂的湿法蚀刻工艺。
每条可变电阻层线132L的侧壁的轮廊可以基于各向同性蚀刻工艺的蚀刻速度和/或可变电阻层线132L的材料而改变。例如，所述多条可变电阻层线132L可以每条具有垂直地平坦的侧壁轮廊，或可以具有圆化的侧壁轮廊。例如，根据本发明构思的一示例性实施方式，当所述多条可变电阻层线132L的侧壁具有被圆化的并且朝向所述多条可变电阻层线132L的内部凹进的形状时，可以制得存储器件100A。
参考图15D，第一初级盖层142L1可以形成在层叠结构CPS上。在层叠结构CPS中，第一初级盖层142L1可以共形地形成在被所述多个第一间隙GX1暴露的顶部电极线TEL和可变电阻层线132L的侧壁以及初级中间电极层PME的顶部上。
在本发明构思的一示例性实施方式中，第一初级盖层142L1可以包括硅氮化物或硅氮氧化物。例如，第一初级盖层142L1可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或等离子增强CVD(PECVD)工艺形成。第一初级盖层142L1可以形成为从大约2nm至大约50nm的厚度。
在本发明构思的一示例性实施方式中，第一初级盖层142L1可以填充第一底切区域132XU。然而，本发明构思的示例性实施方式不限于此。
参考图15E，多条第一盖线142XP可以通过回蚀刻在所述多个第一间隙GX1中的第一初级盖层142L1直到初级中间电极层PME的顶部被暴露而形成在可变电阻层线132L的侧壁上。
仅第一初级盖层142L1的填充到第一底切区域132XU中的部分可以保留，而第一初级盖层142L1的设置在每个第一间隙GX1中的部分在回蚀刻工艺中被去除，因此，可以形成所述多条第一盖线142XP。第一盖线142XP的侧壁可以接触可变电阻层线132L的侧壁，并且第一盖线142XP的顶部和底部可以接触顶部电极线TEL的底部和多条中间电极线MEL的顶部。
第一初级盖层142L1的设置在第一掩模图案410上的部分可以通过回蚀刻工艺被去除，并且第一掩模图案410的顶部可以暴露。所述多条第一盖线142XP可以沿第一方向(例如，X方向)在每条可变电阻层线132L的两个侧壁上延伸。
参考图15F，通过利用第一掩模图案410作为蚀刻掩模，初级中间电极层PME和初级选择器件层134P可以被顺序地各向异性蚀刻以将初级中间电极层PME分离为多条中间电极线MEL并且将初级选择器件层134P分离为多条选择器件层线134L。
因而，可以形成在第一方向(例如，X方向)上延伸的所述多条中间电极线MEL和所述多条选择器件层线134L，并且每个第一间隙GX1的底部分可以延伸到所述多条中间电极线MEL之间以及所述多条选择器件层线134L之间。
在形成所述多条中间电极线MEL和所述多条选择器件层线134L的各向异性蚀刻工艺中，可变电阻层线132L的侧壁可以被所述多条第一盖线142XP覆盖，因此不需要暴露侧壁。因为可变电阻层线132L的侧壁没有暴露于蚀刻气氛，所以可以减小或防止在蚀刻工艺期间对可变电阻层线132L的损坏的发生。
选择器件层线134L的侧部分可以通过在被所述多个第一间隙GX1暴露的选择器件层线134L的侧壁上执行各向同性蚀刻工艺而被去除预定宽度。
各向同性蚀刻工艺可以是基于其中对于所述多条选择器件层线134L的蚀刻速度足够高的蚀刻条件的蚀刻工艺。例如，初级底部电极层PBE、所述多条顶部电极线TEL和所述多条中间电极线MEL可以在各向同性蚀刻工艺中被蚀刻，但是可以以远低于所述多条选择器件层线134L被蚀刻的蚀刻速度的蚀刻速度被蚀刻。
因为在各向同性蚀刻工艺中所述多条选择器件层线134L被蚀刻至预定宽度而初级底部电极层PBE和所述多条中间电极线MEL没有被蚀刻，所以第二底切区域134XU可以形成在与在所述多条中间电极线MEL下面的选择器件层线134L的每个侧壁相邻的部分中。
在各向同性蚀刻工艺中，可变电阻层线132L的侧壁可以被所述多条第一盖线142XP覆盖，因此所述侧壁不需要暴露于所述多个第一间隙GX1。因为可变电阻层线132L的侧壁没有暴露于蚀刻气氛，所以可以减小或防止在蚀刻工艺中对可变电阻层线132L的损坏的发生。
用于可变电阻层线132L的各向同性蚀刻工艺可以类似于以上参考图15C更详细描述的各向同性蚀刻工艺。
参考图15G，第二初级盖层144L1可以形成在层叠结构CPS上。在层叠结构CPS中，第二初级盖层144L1可以共形地形成在被所述多个第一间隙GX1暴露的顶部电极线TEL、第一盖线142XP、中间电极线MEL和选择器件层线134L的侧壁以及初级底部电极层PBE的顶部上。
在本发明构思的一示例性实施方式中，第二初级盖层144L1可以包括硅氮化物或硅氮氧化物并且可以通过CVD工艺、ALD工艺或PECVD工艺形成。第二初级盖层144L1可以形成为从大约2nm至大约50nm的厚度。然而，本发明构思的示例性实施方式不限于此。
在本发明构思的一示例性实施方式中，第二初级盖层144L1可以填充第二底切区域134XU。然而，本发明构思的示例性实施方式不限于此。
参考图15H，多条第二盖线144XP可以通过回蚀刻在所述多个第一间隙GX1中的第二初级盖层144L1直到初级底部电极层PBE的顶部被再次暴露而形成在选择器件层线134L的侧壁上。
第二初级盖层144L1的仅填充到第二底切区域134XU中的部分可以保留，而第二初级盖层144L1的设置在每个第一间隙GX1中的部分在回蚀刻工艺中被去除，因此，可以形成所述多条第二盖线144XP。
第二初级盖层144L1的设置在第一掩模图案410上的部分可以通过回蚀刻工艺被去除，并且第一掩模图案410的顶部可以被暴露。所述多条第二盖线144XP可以沿第一方向(例如，X方向)在每条选择器件层线134L的侧壁上延伸。
参考图15I，通过利用第一掩模图案410作为蚀刻掩模，初级底部电极层PBE和第一导电层110P可以被顺序地各向异性蚀刻以将初级底部电极层PBE分离为多条底部电极线BEL并且将第一导电层110P分离成多条字线110。
可变电阻层线132L的侧壁可以被第一盖线142XP覆盖，并且选择器件层线134L的侧壁可以被第二盖线144XP覆盖。因而，可以防止可变电阻层线132L和选择器件层线134L暴露于蚀刻气氛，并且可以防止由于该暴露而对可变电阻层线132L和选择器件层线134L的损坏。
在形成所述多条底部电极线BEL和所述多条字线110的各向异性蚀刻工艺中，通过所述多个第一间隙GX1彼此间隔开并且在第一方向(例如，X方向)上延伸的多条层叠线CPL可以形成在基板102上。
随后，可以去除第一掩模图案410。
参考图15J，可以形成填充每个第一间隙GX1的第一绝缘层150P。例如，第一绝缘层150P可以通过用绝缘材料填充所述多个第一间隙GX1并且平坦化该绝缘材料的顶部直到层叠线CPL的顶部暴露而形成在所述多条层叠线CPL和绝缘夹层105上。
在本发明构思的一示例性实施方式中，第一绝缘层150P可以包括在介电常数方面比第一和第二盖线142L和144L低的材料。例如，第一绝缘层150P可以包括诸如BPSG、PSG、USG、FSG、SOG、FOX、TEOS、PE-TEOS、HDP-CVD氧化物、FSG、SiOC或类似物的硅氧化物。第一绝缘层150P可以包括一种绝缘层或多个绝缘层。然而，本发明构思的示例性实施方式不限于此。
在本发明构思的一示例性实施方式中，空气间隔物AS可以形成在第一绝缘层150P中。因而，存储器件100D可以被制造。
当空气间隔物AS形成在第一绝缘层150P中时，第一绝缘层150P可以包括硅氧化物。根据本发明构思的一示例性实施方式，因为所述多个第一间隙GX1在形成第一绝缘层150P的工艺中没有被充分地填充，所以空气间隔物AS可以形成在第一绝缘层150P中。根据本发明构思的另一示例性实施方式，可以形成具有相对薄的厚度并且共形地覆盖第一间隙GX1的内壁的第一绝缘层150P并且可以形成填充在第一绝缘层150P上的第一间隙GX1的内部的牺牲层，然后，空气间隔物AS可以通过经由灰化工艺和/或剥离工艺选择性地去除牺牲层而形成在第一绝缘层150P中。
第二导电层120P可以形成在第一绝缘层150P和所述多条层叠线CPL上。第二导电层120P可以类似于第一导电层110P。
参考图15K，第二掩模图案420可以形成在第二导电层120P上。第二掩模图案420可以包括在第二方向(例如，Y方向)上延伸的多个线图案。第二掩模图案420可以具有单层结构或在其中层叠多个层的多层结构。
通过利用第二掩模图案420作为蚀刻掩模，第二导电层120P、所述多条顶部电极线TEL和所述多条可变电阻层线132L可以被顺序地各向异性蚀刻以将第二导电层120P分离成多条位线120，将每条顶部电极线TEL分离成多个顶部电极TE并且将每条可变电阻层线132L分离成多个可变电阻层132。
沿第二方向(例如，Y方向)延伸的多个第二间隙GY1可以通过各向异性工艺形成。所述多个顶部电极TE和所述多个可变电阻层132可以沿第一方向和第二方向彼此间隔开。设置在可变电阻层132的侧壁上的每条第一盖线142XP可以被分离成第一盖层142的第一部分142X。
可变电阻层132的侧部分可以通过在可变电阻层132的由于所述多个第二间隙GY1暴露的侧壁上执行各向同性蚀刻工艺而被去除预定宽度。因而，第三底切区域132YU可以形成在与所述多个顶部电极TE下面的可变电阻层132的每个侧壁相邻的部分中。在各向同性蚀刻工艺中，不需要去除第一盖层142的第一部分142X。
参考图15L，第三初级盖层可以共形地形成在层叠线CSL上，并且通过回蚀刻在每个第二间隙GY1中的第三初级盖层直到中间电极线MEL的顶部被暴露，第一盖层142的第二部分142Y可以形成在每个可变电阻层132的侧壁上。
第一盖层142的第二部分142Y可以覆盖每个可变电阻层132的通过所述多个第二间隙GY1暴露的侧壁。第一盖层142的第二部分142Y与第一部分142X一起可以围绕每个可变电阻层132的侧壁。
参考图15M，通过利用第二掩模图案420作为蚀刻掩模，所述多条中间电极线MEL和所述多条选择器件层线134L可以被顺序地各向异性蚀刻以将每条中间电极线MEL分离成多个中间电极ME并且将每条选择器件层线134L分离成多个选择器件134。
所述多个中间电极ME和所述多个选择器件134可以沿第一方向和第二方向彼此间隔开。设置在选择器件134的侧壁上的每条第二盖线144XP可以被分离成多个第二盖层144的第三部分144X。
选择器件134的侧壁可以通过在选择器件134的由于所述多个第二间隙GY1暴露的侧壁上执行各向同性蚀刻工艺而被去除预定宽度。第四底切区域134YU可以形成在与所述多个中间电极ME下面的选择器件134的每个侧壁相邻的部分中。
参考图15N，第四初级盖层可以共形地形成在层叠线CSL上，并且第二盖层144的第四部分144Y可以通过回蚀刻在每个第二间隙GY1中的第四初级盖层直到底部电极线BEL的顶部暴露而形成在每个选择器件134的侧壁上。
第二盖层144的第四部分144Y可以覆盖每个选择器件134的通过所述多个第二间隙GY1暴露的侧壁。第二盖层144的第四部分144Y与第三部分144X一起可以围绕每个选择器件134的侧壁。
参考图15O，通过利用第二掩模图案420作为蚀刻掩模，所述多条底部电极线BEL可以被各向异性地蚀刻以将每条底部电极线BEL分离成多个底部电极BE。每条层叠线CPL可以通过各向异性蚀刻工艺被分离成在第一方向和第二方向上彼此间隔开的多个存储柱130。第一绝缘层150P可以通过各向异性蚀刻工艺被分离成在第一方向和第二方向上在所述多个存储单元柱130之间彼此间隔开的多个第一绝缘图案150。
填充所述多个第二间隙GY1的多个第二绝缘图案160可以通过用绝缘材料填充所述多个第二间隙GY1并且平坦化该绝缘材料的顶部而形成在多条位线120、所述多个存储单元柱130和所述多个第一绝缘图案150上。所述多个第二绝缘图案160可以沿第二方向(例如，Y方向)延伸。
在本发明构思的一示例性实施方式中，所述多个第二绝缘图案160可以每个包括在介电常数方面比第一和第二盖层142和144低的材料。例如，所述多个第二绝缘图案160可以每个包括诸如BPSG、PSG、USG、FSG、SOG、FOX、TEOS、PE-TEOS、HDP-CVD氧化物、FSG或SiOC的硅氧化物。
根据本发明构思的一示例性实施方式，在形成所述多个存储单元柱130的工艺(例如，蚀刻所述多个存储单元柱130的工艺，蚀刻字线110或位线120的工艺，或形成所述多个绝缘图案150和160的工艺)中，例如，当包括相变材料层的可变电阻层132和包括具有OTS特性的材料的选择器件134暴露于工艺气氛(例如，空气)时，可变电阻层132和选择器件134可能被损坏。包括硅氮化物的钝化层可以围绕所述多个存储单元柱130的每个的侧壁，因此对单元柱130的损坏可以被减小或防止。然而，在包括交叉点结构的存储器件中，随着每个存储单元柱130的宽度减小，在存储单元柱130之间的间隔也减小。因而，钝化层可以实质上完全地填充存储单元柱130之间的间隔，并且由于通常具有高介电常数的钝化层寄生电容增大，可以在驱动存储器件期间引起相对大的RC延迟。
在根据本发明构思的一示例性实施方式的制造存储器件100的方法中，具有相对薄的厚度的盖层142和144可以通过各向同性蚀刻工艺设置在可变电阻层132和选择器件134的仅侧壁上，并且所述多个绝缘图案150和160可以设置在存储单元柱130之间。所述多个绝缘图案150和160可以包括具有比每个盖层142和144的介电常数低的介电常数的材料。因而，可能在驱动存储器件100期间发生的RC延迟可以被减小或消除，因此使得存储器件100能以相对高的速度运行。
在制造根据本发明构思的一示例性实施方式的存储器件100的方法中，因为第一和第二盖层142和144可以设置在可变电阻层132和选择器件134的仅侧壁上，在底层的工艺或制造多个绝缘图案150和160的工艺中可以防止可变电阻层132和选择器件134暴露或损坏。因而，通过制造方法制造的存储器件100可以具有提高的可靠性。
图16A至16G是示出根据本发明构思的一示例性实施方式的制造存储器件的方法的截面图。参考图16A至16G，相同的参考数字可以表示参考图15A至15O描述的相同部件，因此重复的描述可以被省略。
参考图16A，第一掩模图案410可以形成在层叠结构CPS上。层叠结构CPS可以通过利用第一掩模图案410作为蚀刻掩模被各向异性蚀刻从而分别将初级顶部电极层PTE、初级可变电阻层132P、初级中间电极层PME和初级选择器件层134P分别分离成多条顶部电极线TEL、多条可变电阻层线132L、多条中间电极线MEL和多条选择器件层线134L。
因而，在第一方向(例如，X方向)上延伸的多个第一间隙GX1A可以分别形成于在第一方向(例如，X方向)上延伸的所述多条顶部电极线TEL之间、所述多条可变电阻层线132L之间、所述多条中间电极线MEL之间和所述多条选择器件层线134L之间。
参考图16B，可变电阻层线132L的侧部分和选择器件层线134L的侧部分可以通过在可变电阻层线132L的通过所述多个第一间隙GX1A暴露的侧壁和选择器件层线134L的通过所述多个第一间隙GX1A暴露的侧壁上执行各向同性蚀刻工艺而被去除预定宽度。
在各向同性蚀刻工艺中，所述多条可变电阻层线132L和所述多条选择器件层线134L可以被蚀刻预定宽度而所述多条顶部电极线TEL和所述多条中间电极线MEL不被蚀刻。因而，第一底切区域132XU可以形成在与所述多条顶部电极线TEL下面的可变电阻层线132L的每个侧壁相邻的部分中，并且第二底切区域134XU可以形成在与所述多条中间电极线MEL下面的选择器件层线134L的每个侧壁相邻的部分中。
基于每条可变电阻层线132L和选择器件层线134L的各向同性蚀刻工艺条件和/或材料，可以改变第一底切区域132XU的宽度和第二底切区域134XU的宽度。
在本发明构思的一示例性实施方式中，在各向同性蚀刻工艺中，所述多条可变电阻层线132L被蚀刻的蚀刻速度可以类似于所述多条选择器件层线134L被蚀刻的蚀刻速度。例如，当所述多条可变电阻层线132L和所述多条选择器件层线134L均包括硫族化物材料时，所述多条可变电阻层线132L和所述多条选择器件层线134L可以在各向同性蚀刻工艺中以类似的蚀刻速度被蚀刻。在各向同性蚀刻工艺中，可变电阻层线132L的侧部分被去除的量可以类似于选择器件层线134L的侧部分被去除的量，并且第一底切区域132XU的宽度可以类似于第二底切区域134XU的宽度。因而，存储器件100可以被制造。
在本发明构思的一示例性实施方式中，各向同性蚀刻工艺可以使用其中所述多条可变电阻层线132L被蚀刻的蚀刻速度可以不同于所述多条选择器件层线134L被蚀刻的蚀刻速度的蚀刻条件。因而，第一底切区域132XU的宽度可以不同于第二底切区域134XU的宽度。因而，存储器件100B可以被制造。
参考图16C，第五初级盖层140L1可以共形地形成在所述多条顶部电极线TEL、所述多条可变电阻层线132L、所述多条中间电极线MEL、所述多条选择器件层线134L和初级底部电极层PBE上。第五初级盖层140L1可以填充第一底切区域132XU和第二底切区域134XU。
参考图16D，通过在每个第一间隙GX1A中回蚀刻第五初级盖层140L1直到初级底部电极层PBE的顶部暴露，多条第一盖线142XP可以形成在可变电阻层线132L的侧壁上，并且多条第二盖线144XP可以形成在选择器件层线134L的侧壁上。
当第一底切区域132XU的宽度与第二底切区域134XU的宽度基本上相同时，每条第一盖线142XP的第四宽度W4可以与每条第二盖线144XP的第五宽度W5基本上相同。然而，本发明构思的示例性实施方式不限于此。根据本发明构思的一示例性实施方式，每条第一盖线142XP的第四宽度W4可以不同于每条第二盖线144XP的第五宽度W5。
随后，可以执行以上参考图15I和15J描述的工艺。
参考图16E，包括沿第二方向(例如，Y方向)平行地延伸的多个线图案的第二掩模图案420可以形成在第二导电层120P上。
可以执行与以上参考图16A至16D描述的工艺类似的工艺。可以通过各向异性蚀刻层叠线CSL而形成多个第二间隙GY1A，并且可以执行去除多个可变电阻层132的侧部分和多个选择器件134的侧部分的各向同性蚀刻工艺。因而，可以形成多条位线120。
参考图16F，第六初级盖层140L2可以共形地形成在多条层叠线CPL的每个的顶部和侧壁上，并且可以填充第三底切区域132YU和第四底切区域134YU。
参考图16G，可以执行回蚀刻在第二间隙GY1A中的第六初级盖层140L2直到暴露底部电极层BEL的顶部。多个第一盖层142可以形成在可变电阻层132的侧壁上，并且多个第二盖层144可以形成在选择器件134的侧壁上。
随后，可以执行以上参考图15O描述的工艺。
在根据本发明构思的一示例性实施方式的制造存储器件100的方法中，可以减少执行蚀刻工艺以及形成盖层142和144的工艺的大量时间，因此，可以通过更简单的工艺制造包括盖层142和144的存储器件100。
图17A至17D是示出根据本发明构思的一示例性实施方式的制造存储器件的方法的截面图。参考图17A至17D，相同的参考数字可以表示参考图1至16G描述的相同部件，因此重复的描述可以被省略。
首先，可以执行以上参考图15A至15C描述的工艺。
参考图17A，绝热衬层146可以共形地形成在多个第一间隙GX1B的每个的内壁上。绝热衬层146可以在第一底切区域132XU中共形地形成在多条顶部电极线TEL的每条的底部和多条可变电阻层线132L的每条的侧壁上。绝热衬层146可以包括硅氮氧化物或硅氮化物，并且可以经由CVD工艺、ALD工艺或PECVD工艺形成为具有从大约2nm至大约50nm的厚度。
参考图17B，初级底部电极层PBE的顶部可以通过执行各向异性蚀刻工艺和以上参考图15F描述的各向同性蚀刻工艺暴露。
根据本发明构思的一示例性实施方式，在蚀刻工艺中，可以去除绝热衬层146的设置在第一掩模图案410的顶部和初级中间电极层PME的顶部上的部分，并且绝热衬层146的设置在每条顶部电极线TEL的侧壁上以及在第一底切区域132XU中的部分可以保留。然而，本发明构思的示例性实施方式不限于此。
第七初级盖层140L3可以共形地形成在每个第一间隙GX1B的内壁上。
参考图17C，通过回蚀刻在每个第一间隙GX1B中的第七初级盖层140L3直到再次暴露初级底部电极层PBE的顶部，多条第一盖线142XP可以形成在可变电阻层线132L的侧壁上，并且多条第二盖线144XP可以形成在多条选择器件层线134L的侧壁上。
参考图17D，包括沿第二方向(例如，Y方向)延伸的多个线图案的第二掩模图案420可以形成在层叠结构CPS上。随后，所述多个第二间隙GY1A可以通过用第二掩模图案420作为蚀刻掩模来各向异性地蚀刻层叠结构CPS而形成。
绝热衬层146可以通过执行与以上参考图17A至17C描述的工艺类似的工艺形成，并且可以执行与以上参考图16A至16D描述的工艺类似的工艺。因而，可以制造存储器件100C。
虽然已经参考本发明构思的示例性实施方式具体地显示和描述了本发明构思，但是将理解，可以在其中进行形式和细节中的各种变化而不脱离本发明构思的精神和范围。
本申请要求享有2016年2月22日在韩国知识产权局提交的第10-2016-0020681号韩国专利申请的优先权，该韩国专利申请的公开通过引用被整体合并于此。

Claims (31)

1.一种半导体器件，包括：
基板；
驱动电路区域，设置在所述基板上并包括多个外围电路；
多条字线，设置在所述驱动电路区域上，并包括第一字线和第二字线；
多个存储单元结构，设置在所述多条字线上，并包括设置在所述第一字线上的第一存储单元结构、设置在所述第一字线上的第二存储单元结构、设置在所述第二字线上的第三存储单元结构以及设置在所述第二字线上的第四存储单元结构；
多条位线，设置在所述多个存储单元结构上，并包括设置在所述第一存储单元结构上和在所述第三存储单元结构上的第一位线以及设置在所述第二存储单元结构上和在所述第四存储单元结构上的第二位线；以及
多个绝缘图案，设置在所述多个存储单元结构当中的两个相邻的存储单元结构之间，并包括设置在所述第一存储单元结构和所述第二存储单元结构之间的第一绝缘图案以及设置在所述第一存储单元结构和所述第三存储单元结构之间的第二绝缘图案，
其中所述第一存储单元结构包括第一电极、设置在所述第一电极上的选择器件、设置在所述选择器件上的第二电极、设置在所述第二电极上的可变电阻层以及设置在所述可变电阻层上的第三电极，以及
空隙设置在所述多个绝缘图案中的至少一个中。
2.根据权利要求1所述的半导体器件，其中所述选择器件的宽度大于所述可变电阻层的宽度。
3.根据权利要求1所述的半导体器件，其中所述第一存储单元结构包括设置在所述选择器件的侧壁上的第一盖层和设置在所述可变电阻层的侧壁上的第二盖层。
4.根据权利要求3所述的半导体器件，其中所述第一盖层的宽度小于所述第二盖层的宽度。
5.根据权利要求1所述的半导体器件，其中所述第一绝缘图案包括所述空隙。
6.根据权利要求1所述的半导体器件，其中所述选择器件的宽度小于所述第一字线的宽度。
7.根据权利要求1所述的半导体器件，其中所述可变电阻层包括磁隧道结(MJT)结构，该磁隧道结(MJT)结构包括包含磁性材料的两个电极和设置在所述两个电极之间的电介质。
8.一种半导体器件，包括：
基板；
多条字线，设置在所述基板上，并包括第一字线和第二字线；
多个存储单元结构，设置在所述多条字线上，并包括设置在所述第一字线上的第一存储单元结构、设置在所述第一字线上的第二存储单元结构、设置在所述第二字线上的第三存储单元结构以及设置在所述第二字线上的第四存储单元结构；
多条位线，设置在所述多个存储单元结构上，并包括设置在所述第一存储单元结构上和在所述第三存储单元结构上的第一位线以及设置在所述第二存储单元结构上和在所述第四存储单元结构上的第二位线；以及
多个绝缘图案，设置在所述多个存储单元结构当中的两个相邻的存储单元结构之间，并包括设置在所述第一存储单元结构和所述第二存储单元结构之间的第一绝缘图案，
其中所述第一存储单元结构包括第一电极、设置在所述第一电极上的选择器件、设置在所述选择器件上的第二电极、设置在所述第二电极上的可变电阻层、设置在所述可变电阻层上的第三电极、设置在所述选择器件的侧壁上的第一盖层以及设置在所述可变电阻层的侧壁上的第二盖层，以及
所述选择器件的宽度大于所述可变电阻层的宽度。
9.根据权利要求8所述的半导体器件，还包括设置在所述基板和所述多条字线之间并包括多个外围电路的驱动电路区域。
10.根据权利要求8所述的半导体器件，其中所述第一盖层的宽度小于所述第二盖层的宽度。
11.根据权利要求8所述的半导体器件，其中所述选择器件包括Si、Te、As、Ge和In中的至少一种。
12.根据权利要求8所述的半导体器件，其中所述半导体器件是磁随机存取存储器(MRAM)。
13.根据权利要求8所述的半导体器件，其中空气间隔物设置在所述多个绝缘图案中的至少一个中。
14.根据权利要求13所述的半导体器件，其中所述第一绝缘图案包括所述空气间隔物。
15.一种半导体器件，包括：
基板；
驱动电路区域，设置在所述基板上并包括多个外围电路；
多条字线，设置在所述驱动电路区域上，并包括第一字线和第二字线；
多个存储单元结构，设置在所述多条字线上，并包括设置在所述第一字线上的第一存储单元结构、设置在所述第一字线上的第二存储单元结构、设置在所述第二字线上的第三存储单元结构以及设置在所述第二字线上的第四存储单元结构；
多条位线，设置在所述多个存储单元结构上，并包括设置在所述第一存储单元结构上和在所述第三存储单元结构上的第一位线以及设置在所述第二存储单元结构上和在所述第四存储单元结构上的第二位线；以及
多个绝缘图案，设置在所述多个存储单元结构当中的两个相邻的存储单元结构之间，并包括设置在所述第一存储单元结构和所述第二存储单元结构之间的第一绝缘图案，
其中所述第一存储单元结构包括第一电极、设置在所述第一电极上的选择器件、设置在所述选择器件上的第二电极、设置在所述第二电极上的可变电阻层、设置在所述可变电阻层上的第三电极、设置在所述选择器件的侧壁上的第一盖层以及设置在所述可变电阻层的侧壁上的第二盖层，以及
所述选择器件的宽度大于所述可变电阻层的宽度。
16.根据权利要求15所述的半导体器件，其中所述第一盖层的宽度小于所述第二盖层的宽度。
17.根据权利要求15所述的半导体器件，其中所述第一盖层的宽度与所述第二盖层的宽度相同。
18.根据权利要求15所述的半导体器件，其中所述可变电阻层包括来自周期表第VI族的一种或更多种元素以及来自第III族、第IV族或第V族的一种或更多种化学调节剂。
19.根据权利要求15所述的半导体器件，其中所述多条字线和所述多条位线包括钨(W)、钨氮化物(WN)、铜(Cu)、铝(Al)、钛铝氮化物(TiAlN)、铱(Ir)、铂(Pt)、钯(Pd)、钌(Ru)、锆(Zr)、铑(Rh)、镍(Ni)、钴(Co)、铬(Cr)、锡(Sn)、锌(Zn)和铟锡氧化物(ITO)中的至少一种。
20.根据权利要求15所述的半导体器件，其中所述第一绝缘图案包括空气间隔物。
21.一种半导体器件，包括：
基板；
驱动电路区域，设置在基板上；
在第一方向上延伸的多条字线，设置在所述驱动电路区域上，并包括在垂直于所述第一方向的第二方向上彼此平行地间隔开的第一字线和第二字线；
在所述第二方向上延伸的多条位线，设置在所述字线上，并包括在所述第一方向上彼此平行地间隔开的第一位线和第二位线；
存储单元阵列区域，包括分别布置在所述多条位线和所述多条字线之间的交叉点处的多个存储柱，所述多个存储柱中的每个包括选择器件和可变电阻层；
多个绝缘图案，设置在所述多个存储柱当中的两个相邻的存储柱之间；以及
第一盖层，设置在每个所述可变电阻层的倾斜的侧壁上，
其中所述可变电阻层的宽度在从上部到中部的方向上逐渐减小并在从所述中部到下部的方向上逐渐增大。
22.根据权利要求21所述的半导体器件，还包括：
设置在每个所述选择器件的倾斜的侧壁上的第二盖层。
23.根据权利要求22所述的半导体器件，
其中所述第一盖层的最大厚度大于所述第二盖层的最大厚度。
24.根据权利要求22所述的半导体器件，
其中所述第二盖层与所述第一盖层间隔开。
25.根据权利要求21所述的半导体器件，
其中所述第一盖层的宽度在从上部到中部的方向上增大并在从所述中部到下部的方向上逐渐减小。
26.根据权利要求21所述的半导体器件，还包括：
设置在所述可变电阻层上的顶部电极，
其中所述可变电阻层的所述倾斜的侧壁设置在所述顶部电极下面。
27.根据权利要求21所述的半导体器件，
其中所述第一盖层围绕所述可变电阻层的所述倾斜的侧壁的整个部分。
28.根据权利要求21所述的半导体器件，还包括：
在所述基板上的多个晶体管，
其中所述驱动电路区域包括电连接到所述多个晶体管的多层布线结构。
29.根据权利要求21所述的半导体器件，还包括：
在所述基板上的多个晶体管，
其中所述存储单元阵列区域通过多层布线结构连接到所述多个晶体管。
30.根据权利要求21所述的半导体器件，还包括：
顶部绝缘夹层，设置在所述驱动电路区域上；和
布线结构，穿过所述顶部绝缘夹层并且连接所述存储单元阵列区域和所述驱动电路区域。
31.根据权利要求21所述的半导体器件，还包括：
设置在所述多个绝缘图案中的至少一个中的空气间隔物。
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