KR20140118189A - 상변화 메모리 및 상기 상변화 메모리의 제조 방법 - Google Patents

상변화 메모리 및 상기 상변화 메모리의 제조 방법 Download PDF

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KR20140118189A
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Abstract

제1 전도층과 상기 제1 전도층에 수평적으로 증착된 상변화층을 포함하는 하나 이상의 배선층, 상기 제1 전도층의 일부를 식각하여 마련되는 공간에 충진된 절연체, 상기 하나 이상의 배선층과 수직적으로 접촉하는 히터층, 및 상기 히터층과 평행하게 접촉하고, 적어도 하나의 전극으로부터 상기 하나 이상의 배선층으로의 전류가 통과하는 제2 전도층를 포함하고, 상기 제1 전도층에 대한 식각율(etch ratio)에 따라 다치화 비트/셀 동작을 수행하는 상변화 메모리를 제공한다.

Description

상변화 메모리 및 상기 상변화 메모리의 제조 방법{PHASE CHANGE MEMORY AND METHOD FOR FABRICATION OF THE SAME}
본 발명의 실시예들은 상변화 물질을 이용한 상변화 메모리 및 상기 상변화 메모리를 제조하는 방법에 관한 것이다.
최근 낸드 플래시 메모리(NAND Flash Memory)의 2차원상 스케일링(Scaling) 한계를 개선하기 위해서 다양한 3차원 메모리 소자의 구조가 제안 되고 있다. 3차원 낸드 플래시 메모리 구조는 대표적인 예로, BICS(Built-In Current Sensor) 구조 및 이를 개선한 파이프 형식(Piped Type)의 BiCS(Bit Cost Scalable) 낸드 플래시 셀(NAND Flash Cell) 구조를 들 수 있다.
BICS 3차원 낸드 플래시 메모리 구조는 ONO(Oxide- Nitride-Oxide) 층을 스토리지(Storage)로 사용 하며, 질화물(Nitride) 층의 트랩(Trap)을 이용하는 구조는 신뢰성이 떨어지기 때문에, 신뢰성을 개선하기 위한 연구가 계속적으로 진행 중에 있다.
또한, 낸드 플래시 3차원 구조는 구조적으로 스케일링상에서, 버티칼 폴리 실리콘 채널(Vertical Poly Si Channel) 내의 스토리지 사이트(Storage Sites)로 ONO 구조를 사용함으로써, 버티칼 채널용 접촉 면적(Contact Size)가 ONO 층의 두께에 의해서 결정 되며, ONO 두께를 10nm 내지 20nm로 고려하는 경우 접촉 면적이 50nm 이상 확보해야 한다.
최근에는 이런 3차원 구조에 저항성 메모리 소자(예를 들어, PRAM(Phase-change Memory) 또는 ReRAM(Resistive RAM))를 접목하여 낸드 플래시 구조의 특성을 확보하고자 하는 연구가 지속적으로 진행 중이다. 저항성 메모리 소자는 ONO 층 대비 크로스 포인트(Cross-point)를 구현하기가 쉽고, 버티칼 채널 또는 게이트(Gate)를 구현함에 있어 ONO 층에 비하여 스케일링이 쉽다. 그러나, 저항 변화 물질(PRAM,ReRAM)을 이용하는 3차원 구조는 신뢰성 확보 측면에서 개선되어야 할 점이 존재한다.
기존 3차원 구조는 버티칼 스케일링이 어려우며, 스토리지 두께의 한계로 인해 수직 방향의 채널(또는 게이트 전극)의 접촉 홀(Contact Hole) 크기가 40nm 이하로 유지하기가 어렵기 때문에, 2차원의 1xnm급과 동일한 집적도 구현을 위해서 100층 이상의 복수층이 요구된다.
일반적인 3차원 플래시 메모리 구조는 접촉 홀(Contact hole) 내에 수직 방향으로 ONO 스토리지 필름을 사용하며, 이러한 구조는 셀 간 전하 축적 영역이 분리 되지 않기 때문에 셀 간 간섭 현상이 커서 다치화 셀을 적용하는데 어려움이 있다. 또한, 일반적인 3차원 플래시 메모리 구조는 접촉 홀 내에 수직으로 저항 변화층을 형성시켜, 수평 방향의 전도층과 연결되어 있는 상태이기 때문에, 셀 간 저항 변화층이 분리 되지 않고, 하나의 저항 변화층을 사용하므로 셀 간 다치화 기술 측면에서 신뢰성이 저하될 수 있다.
본 발명의 일실시예는 상변화 물질이 형성된 3차원 낸드 플래시 메모리 소자 구조를 제공한다.
본 발명의 일실시예는 수평 방향의 전도층 측면의 식각율(etch ratio)에 따라 비트/셀 다치화(Multi-Level Cell) 동작을 제공한다.
본 발명의 일실시예에 따른 상변화 메모리는 제1 전도층과 상기 제1 전도층에 수평적으로 증착된 상변화층을 포함하는 하나 이상의 배선층, 상기 제1 전도층의 일부를 식각하여 마련되는 공간에 충진된 절연체, 상기 하나 이상의 배선층과 수직적으로 접촉하는 히터층, 및 상기 히터층과 평행하게 접촉하고, 적어도 하나의 전극으로부터 상기 하나 이상의 배선층으로의 전류가 통과하는 제2 전도층를 포함하고, 상기 제1 전도층에 대한 식각율(etch ratio)에 따라 다치화 비트/셀 동작을 수행한다.
본 발명의 일측에 따르면, 상기 전류는 상기 상변화층의 결정화 상태에 따라 상기 제2 전도층으로 통과하는 양이 달라질 수 있다.
본 발명의 일측에 따르면, 상기 상변화층은 상기 제1 전도층의 두께보다 얇은 두께를 갖는 상변화 물질이며, 원자층 증착(Atomic Layer Decomposition: ALD) 기법에 의해 상기 제1 전도층에 수평적으로 증착될 수 있다.
본 발명의 일측에 따르면, 상기 하나 이상의 배선층은 개재되는 하나 이상의 절연층에 의해 상호 간에 분리될 수 있다.
본 발명의 일측에 따르면, 상기 상변화층은 상기 히터층과 수직으로 접촉하는 부위에서 상변화가 이루어질 수 있다.
본 발명의 일측에 따르면, 상기 절연체는 상기 하나 이상의 배선층과 상기 히터층이 접촉하는 부위에 형성될 수 있다.
본 발명의 일측에 따른 상변화 메모리는 상기 하나 이상의 배선층과 연결되는 하나 이상의 하부 전극, 및 상기 제2 전도층에 연결되는 상부 전극을 더 포함할 수 있다.
본 발명의 일실시예에 따른 상변화 메모리의 제조 방법은 제1 전도층과 상기 제1 전도층에 수평적으로 증착된 상변화층을 포함하는 하나 이상의 배선층을 마련하는 단계, 상기 제1 전도층의 일부를 식각하여 마련되는 공간에 절연체을 충진하는 단계, 상기 하나 이상의 배선층과 수직적으로 접촉하는 히터층을 형성하는 단계, 및 상기 히터층과 평행하게 접촉하고, 적어도 하나의 전극으로부터 상기 하나 이상의 배선층으로의 전류가 통과하는 제2 전도층을 형성하는 단계를 포함하고, 상기 제1 전도층에 대한 식각율(etch ratio)에 따라 다치화 비트/셀 동작을 수행한다.
본 발명의 일실시예에 따르면 상변화 물질이 형성된 3차원 낸드 플래시 메모리 소자 구조를 제공할 수 있다.
본 발명의 일실시예에 따르면 수평 방향의 전도층 측면의 식각율(etch ratio)에 따라 비트/셀 다치화 동작을 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 상변화 메모리의 구조를 도시한 수직 단면도이다.
도 2 내지 도 4는 상변화 물질의 결정화에 따른 다치화 과정을 도시한 도면이다.
도 5는 수평 방향 전도층의 측면의 식각율에 따른 2비트/셀 동작 상태를 도시한 도면이다.
도 6 수평 방향 전도층의 측면의 식각율에 따른 3비트/셀 동작 상태를 도시한 도면이다.
도 7은 본 발명의 일실시예에 따른 상변화 메모리를 제조하는 방법을 도시한 흐름도이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 일실시예에 따른 상변화 메모리는 접촉 홀 내에 수직으로 상변화 물질(저항 변화층)을 형성하지 않고, 수평 방향으로 형성되는 전도층의 상부 또는 하부에 상변화 물질을 셀 간 분리시켜 적층하는 구조이다. 이러한 적층 구조는 상변화층이 층간 절연층으로 분리 되어, 셀 간 간섭 현상을 차단함에 따라 다치화에 대한 신뢰성을 확보할 수 있다.
본 발명의 일실시예에 따른 상변화 메모리는 수평 방향의 전도층 측면에 대한 식각율에 따라, 비트/셀 상태(예를 들어, 2비트/ 셀, 3비트/셀 등)의 다치화가 가능하므로, 메모리 소자의 집적도를 개선하고, 더욱 많은 저장 용량을 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 상변화 메모리의 구조를 도시한 수직 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 상변화 메모리는 제1 전도층(111)과 제1 전도층(111)에 수평적으로 증착된 상변화층(112)을 포함하는 하나 이상의 배선층(110), 절연체(120), 히터층(130), 및 제2 전도층(140)으로 구성된다.
절연체(120)는 제1 전도층(111)의 일부를 식각하여 마련되는 공간에 충진되어 형성되고, 히터층(130)은 하나 이상의 배선층(110)과 수직적으로 접촉하며, 제2 전도층(140)은 히터층(130)과 평행하게 접촉하고, 적어도 하나의 전극으로부터 하나 이상의 배선층(110)으로의 전류가 통과한다. 또한, 절연체(120)는 하나 이상의 배선층(110)과 히터층(130)이 접촉하는 부위에 형성될 수 있다. 하나 이상의 배선층(110)은 개재되는 하나 이상의 절연층에 의해 상호 간에 분리될 수 있다.
상변화 메모리는 하부 전극(150)을 하나 이상의 배선층과 연결시킬 수 있으며, 상부 전극(160)을 제2 전도층(140)에 연결시킬 수 있다.
상변화 메모리는 제1 전도층(111)에 대한 식각율(etch ratio)에 따라 다치화 비트/셀 동작을 수행한다. 이때, 상기 전류는 상변화층(112)의 결정화 상태에 따라 제2 전도층(140)으로 통과하는 양이 달라질 수 있다.
상변화층(112)은 제1 전도층(111)의 두께보다 얇은 두께를 갖는 상변화 물질이며, 원자층 증착(Atomic Layer Decomposition: ALD) 기법에 의해 제1 전도층(111)에 수평적으로 증착될 수 있고, 히터층(130)과 수직으로 접촉하는 부위에서 상변화가 이루어질 수 있다.
상변화 메모리는 상변화 물질을 수평 방향으로 제1 도전층(111)의 상면 또는 하면에 원자층 증착 방식으로 단원자층(예를 들어, 1nm 이하의 단원자층)을 적층시켜 상변화층(112)을 형성하고, 상변화층(112)를 메모리 사이트(Site)로 사용할 수 있다. 상변화 메모리는 수직 접촉 홀 내부의 메모리 저장 물질을 제거함으로써, 접촉 면적 스케일이 가능하다.
상변화 메모리는 아래와 같은 공정을 통하여 크로스 포인트 구조의 상변화 메모리 구조로 형성될 수 있다. 도 1에서는 하나의 배선층을 구조화하고 있으나, 아래에서는 복수의 배선층(110) 및 절연층을 구성하고, 각각의 배선층(110)에 절연체(120)를 형성하는 공정을 설명하도록 한다.
먼저, 제1 전도층(111), 상변화층(112), 및 절연층을 순차적으로 형성하되, 상호 반복되도록 형성할 수 있다. 이에 따라, 제1 전도층(111) 및 상변화층(112)이 번갈아가며 형성된 다수의 배선층이 형성될 수 있다.
다음으로, 반복적으로 적층 형성된 제1 전도층(111), 상변화층(112), 및 절연층을 관통하도록 공동 공간을 형성하고, 제1 전도층(111)에 대한 수평 방향의 식각 공정을 진행할 수 있다. 이 식각 공정을 통해서 각각 분리된 절연체(120)가 형성될 공간이 확보될 수 있다.
다음으로, 수평 방향으로 식각된 공간 상에 절연체(120)을 증착하는 공정을 진행하며, 공동 공간의 외벽을 따라 히터층(130)을 증착할 수 있다. 또한, 히터층(130)을 증착한 후 개방된 공간을 제2 전도체층(140)으로 매립할 수 있다.
상기와 같은 고정을 통하여 형성된 상변화 메모리는 수평 방향의 전도층 측면의 식각율(etch ratio)에 따라 비트/셀 다치화 동작을 제공할 수 있다.
도 2 내지 도 4는 상변화 물질의 결정화에 따른 다치화 과정을 도시한 도면이다.
도 1 내지 도 4를 참조하면, 상변화 메모리는 수평 방향의 제1 전도층(110)의 측면에 대한 화학적 식각율 또는 건식 식각율의 정도에 따라, 2비트/셀 또는 3비트/셀 상태의 다치화가 가능하다. 도 1 내지 도 4는 2 비트, 즉 4 레벨(four levels) 상태 동작 방법을 제공하는 상변화 메모리 구조를 도시한다.
상변화 메모리는 도 1에 도시된 바와 같이 상변화층(112)이 비정질 상태의 고저항(High resistance)인 경우 [11] 상태가 되며, 도 2 및 도 3에 도시된 바와 같이 펄스 상태(pulse conditions) 조절에 의하여 점차적으로 상변화층(112)이 결정화 상태로 됨에 따라 [10] 및 [01] 상태가 될 수 있다.
상변화 메모리는 도 4에 도시된 바와 같이 상변화층(112)이 결정화 상태의 저저항(Low resistance)인 경우 [00] 상태가 될 있으며, 즉, 상변화 메모리는 펄스 상태에 따른 전류 양의 차이에 따라 상변화층(112)이 비정질 상태에서 결정화 상태로 변화하게 된다.
도 5는 수평 방향 전도층의 측면의 식각율에 따른 2비트/셀 동작 상태를 도시한 도면이고, 도 6 수평 방향 전도층의 측면의 식각율에 따른 3비트/셀 동작 상태를 도시한 도면이다.
상변화 메모리는 수평 방향의 전도층 측면의 식각율 및 펄스 상태를 조절함에 따라 셀 다치화에 의한 소자의 대용량화를 제공할 수 있으며, 소자의 집적도도 개선시킬 수 있다.
예를 들어, 도 5에 도시된 바와 같이, 상변화 메모리는 제1 전도층(511)과 제1 전도층(511)에 수평적으로 증착된 상변화층(512)을 포함하는 하나 이상의 배선층(510), 절연체(520), 히터층(530), 및 제2 전도층(540)으로 구성될 수 있으며, 절연체(520)는 제1 전도층(511)의 일부를 식각하여 마련되는 공간에 충진되어 형성될 수 있다. 이때, 상변화 메모리는 절연체(520)를 형성하기 위한 식각율 및 펄스 상태(a, b, c, d)에 따라 2비트의 다치화 구조를 제공할 수 있다.
다른 예로, 도 6에 도시된 바와 같이, 상변화 메모리는 제1 전도층(611)과 제1 전도층(611)에 수평적으로 증착된 상변화층(612)을 포함하는 하나 이상의 배선층(610), 절연체(620), 히터층(630), 및 제2 전도층(640)으로 구성될 수 있으며, 절연체(620)는 제1 전도층(611)의 일부를 식각하여 마련되는 공간에 충진되어 형성될 수 있다. 이때, 상변화 메모리는 절연체(620)를 형성하기 위한 식각율 및 펄스 상태(a, b, c, d, e, f, g, h)에 따라 3비트의 다치화 구조를 제공할 수 있다. 도 6의 상변화 메모리는 도 5의 상변화 메모리에 비해 절연체(620)를 구성하는 식각율이 높아 3비트/셀 동작을 제공할 수 있다.
아래에서는 본 발명의 일실시예에 따른 상변화 메모리를 제조하는 방법을 설명하도록 한다.
도 7은 본 발명의 일실시예에 따른 상변화 메모리를 제조하는 방법을 도시한 흐름도이다.
도 7을 참조하면, 제1 전도층과 상기 제1 전도층에 수평적으로 증착된 상변화층을 포함하는 하나 이상의 배선층을 마련하고(710), 제1 전도층의 일부를 식각하여 마련되는 공간에 절연체을 충진한다(720). 이때, 제1 전도층에 대한 식각율(etch ratio)을 조정하여 상변화 메모리의 다치화 비트/셀을 조정할 수 있다.
또한, 상변화층은 제1 전도층의 두께보다 얇은 두께를 갖는 상변화 물질을 사용할 수 있으며, 원자층 증착(Atomic Layer Decomposition: ALD) 기법에 의해 제1 전도층에 수평적으로 증착시킬 수 있다. 또한, 하나 이상의 배선층은 개재되는 하나 이상의 절연층에 의해 상호 간에 분리되도록 형성시킬 수 있다.
다음으로, 하나 이상의 배선층과 수직적으로 접촉하는 히터층을 형성하고(730), 히터층과 평행하게 접촉하고, 적어도 하나의 전극으로부터 상기 하나 이상의 배선층으로의 전류가 통과하는 제2 전도층을 형성한다(740).
또한, 하나 이상의 하부 전극을 하나 이상의 배선층과 연결키시고, 상부 전극을 제2 전도층에 연결시킬 수 있다.
본 발명의 일실시예에 따른 상변화 메모리는 접촉 홀 내에 수직으로 상변화 물질(저항 변화층)을 형성하지 않고, 수평 방향으로 형성되는 전도층의 상부 또는 하부에 상변화 물질을 셀 간 분리시켜 적층하는 구조이다. 이러한 적층 구조는 상변화층이 층간 절연층으로 분리 되어, 셀 간 간섭 현상을 차단함에 따라 다치화에 대한 신뢰성을 확보할 수 있다.
본 발명의 일측에 따른 상변화 메모리는 수평 관점(Dimension)에서 확장성(Scalability)를 확보하고, 이에 의한 수직 방향의 적층수의 부담을 획기적으로 감소시킬 수 있으며, 공정 기술 측면에서 제조 비용을 감소시킬 수 있는 3차원 메모리 구조를 구현할 수 있으며, 수직 방향 스케일링(Scaling)에 의해서 3차원 메모리 구조에서 안정적인 셀 특성 및 신뢰성 확보가 가능하다.
본 발명의 일측에 따른 상변화 메모리는 3차원 낸드 플래시 메모리 소자 구조로, 상변화 물질의 두께를 접촉 면적으로 사용하며, 상변화 물질을 원자층 증착 방식에 의하여 전도층에 증착함에 따라 상변화층의 박막 두께를 낮추어, 구동 전류 밀도를 극단적으로 감소시킬 수 있다.
본 발명의 일측에 따른 상변화 메모리는 3차원 구조를 활용함으로써 집적도를 개선 할 수 있으며, 데이터 저장 크로스 포인트 지점에서의 저항 변화로 인해 데이터 신뢰성을 확보 할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.　
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
111: 상변화층
112: 제1 전도층
110: 배선층
120: 절연체
130: 히터층
140: 제2 전도층
150: 하부 전극
160: 상부 전극

Claims (14)

  1. 제1 전도층과 상기 제1 전도층에 수평적으로 증착된 상변화층을 포함하는 하나 이상의 배선층;
    상기 제1 전도층의 일부를 식각하여 마련되는 공간에 충진된 절연체;
    상기 하나 이상의 배선층과 수직적으로 접촉하는 히터층; 및
    상기 히터층과 평행하게 접촉하고, 적어도 하나의 전극으로부터 상기 하나 이상의 배선층으로의 전류가 통과하는 제2 전도층
    를 포함하고,
    상기 제1 전도층에 대한 식각율(etch ratio)에 따라 다치화 비트/셀 동작을 수행하는 상변화 메모리.
  2. 제1항에 있어서,
    상기 전류는,
    상기 상변화층의 결정화 상태에 따라 상기 제2 전도층으로 통과하는 양이 달라지는 상변화 메모리.
  3. 제1항에 있어서,
    상기 상변화층은,
    상기 제1 전도층의 두께보다 얇은 두께를 갖는 상변화 물질이며, 원자층 증착(Atomic Layer Decomposition: ALD) 기법에 의해 상기 제1 전도층에 수평적으로 증착되는 상변화 메모리.
  4. 제1항에 있어서,
    상기 하나 이상의 배선층은,
    개재되는 하나 이상의 절연층에 의해 상호 간에 분리되는 상변화 메모리.
  5. 제1항에 있어서,
    상기 상변화층은,
    상기 히터층과 수직으로 접촉하는 부위에서 상변화가 이루어지는 상변화 메모리.
  6. 제1항에 있어서,
    상기 절연체는,
    상기 하나 이상의 배선층과 상기 히터층이 접촉하는 부위에 형성되는 상변화 메모리.
  7. 제1항에 있어서,
    상기 하나 이상의 배선층과 연결되는 하나 이상의 하부 전극; 및
    상기 제2 전도층에 연결되는 상부 전극
    을 더 포함하는 상변화 메모리.
  8. 제1 전도층과 상기 제1 전도층에 수평적으로 증착된 상변화층을 포함하는 하나 이상의 배선층을 마련하는 단계;
    상기 제1 전도층의 일부를 식각하여 마련되는 공간에 절연체을 충진하는 단계;
    상기 하나 이상의 배선층과 수직적으로 접촉하는 히터층을 형성하는 단계; 및
    상기 히터층과 평행하게 접촉하고, 적어도 하나의 전극으로부터 상기 하나 이상의 배선층으로의 전류가 통과하는 제2 전도층을 형성하는 단계
    를 포함하고,
    상기 제1 전도층에 대한 식각율(etch ratio)에 따라 다치화 비트/셀 동작을 수행하는 상변화 메모리의 제조 방법.
  9. 제8항에 있어서,
    상기 전류는,
    상기 상변화층의 결정화 상태에 따라 상기 제2 전도층으로 통과하는 양이 달라지는 상변화 메모리의 제조 방법.
  10. 제8항에 있어서,
    상기 상변화층은,
    상기 제1 전도층의 두께보다 얇은 두께를 갖는 상변화 물질이며, 원자층 증착(Atomic Layer Decomposition: ALD) 기법에 의해 상기 제1 전도층에 수평적으로 증착되는 상변화 메모리의 제조 방법.
  11. 제8항에 있어서,
    상기 하나 이상의 배선층은,
    개재되는 하나 이상의 절연층에 의해 상호 간에 분리되는 상변화 메모리의 제조 방법.
  12. 제8항에 있어서,
    상기 상변화층은,
    상기 히터층과 수직으로 접촉하는 부위에서 상변화가 이루어지는 상변화 메모리의 제조 방법.
  13. 제8항에 있어서,
    상기 절연체는,
    상기 하나 이상의 배선층과 상기 히터층이 접촉하는 부위에 형성되는 상변화 메모리의 제조 방법.
  14. 제8항에 있어서,
    상기 하나 이상의 배선층과 연결되는 하나 이상의 하부 전극을 형성하는 단계; 및
    상기 제2 전도층에 연결되는 상부 전극을 형성하는 단계
    을 더 포함하는 상변화 메모리의 제조 방법.
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