CN110867463A - 可变电阻存储器件 - Google Patents

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宋苏智
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Abstract

一种可变电阻存储器件包括：沿第一方向延伸的字线；字线上沿与第一方向交叉的第二方向延伸的位线；位线和字线之间的开关图案；开关图案和字线之间的相变图案；以及相变图案和字线之间的底部电极，其中相变图案的底面积大于底部电极的顶面积，相变图案的厚度大于底部电极的厚度，并且其中底面积和顶面积沿第一方向和第二方向限定，以及厚度沿与第一方向和第二方向交叉的第三方向限定。

Description

可变电阻存储器件
相关申请的交叉引用
于2018年8月28日在韩国知识产权局提交的题为“可变电阻存储器件”的韩国专利申请第10-2018-0101455号通过全文引用一并于此。
技术领域
本公开涉及可变电阻存储器件，更具体地，涉及具有改进可靠性的可变电阻存储器件。
背景技术
根据对高容量和低功耗存储器件的需求，正在对非易失性且不需要刷新操作的下一代存储器件进行研究。例如，下一代存储器件包括相变随机存取存储器(PRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁RAM(MRAM)、铁电RAM(FeRAM)和电阻RAM(RRAM)。
发明内容
根据一些示例实施例，一种可变电阻存储器件可以包括：沿第一方向延伸的字线；字线上沿与第一方向交叉的第二方向延伸的位线；位线和字线之间的开关图案；开关图案和字线之间的相变图案；以及相变图案和字线之间的底部电极。相变图案可以具有比底部电极的面积大的面积以及比底部电极的厚度大的厚度，其中面积沿第一方向和第二方向限定，厚度沿与第一方向和第二方向交叉的第三方向限定。
根据一些示例实施例，一种可变电阻存储器件可以包括：衬底上沿第一方向延伸的字线；字线上的底部电极；字线上在底部电极的相对侧上的多个介电图案，该多个介电图案沿第一方向布置；底部电极上介电图案之间的相变图案；相变图案上的中间电极；中间电极上的开关图案；开关图案上的顶部电极；以及顶部电极上沿与第一方向交叉的第二方向延伸的位线。相变图案沿第一方向和第二方向可以宽于底部电极。相变图案沿第三方向可以薄于介电图案。相变图案沿第三方向可以厚于底部电极。第三方向可以与第一方向和第二方向交叉。
附图说明
通过参考附图详细地描述示例性实施例，特征将对本领域技术人员变得显而易见，在附图中：
图1示出了根据一些示例实施例的可变电阻存储器件的平面图。
图2A示出了沿图1的线I-I′截取的横截面图。
图2B示出了沿图1的线II-II′截取的横截面图。
图3示出了图2A和2B中所示的相变图案的箝位电压差的曲线图。
图4示出了取决于图2A和2B中所示的相变图案的第三厚度的箝位电压差的曲线图。
图5示出了取决于图2A和2B中所示的相变图案的第三厚度与底部电极的第一厚度的比值的箝位电压差的曲线图。
图6示出了制造图1中所示的可变电阻存储器件的方法的流程图。
图7A至图17A示出了沿图1的线I-I′截取的横截面图，示出了根据一些示例实施例的制造可变电阻存储器件的方法中的一些阶段。
图7B至图17B示出了沿图1的线II-II′截取的横截面图，示出了根据一些示例实施例的制造可变电阻存储器件的方法中的一些阶段。
具体实施方式
图1示出了根据一些示例实施例的可变电阻存储器件10。图2A示出了沿图1的线I-I′截取的横截面图。图2B示出了沿图1的线II-II′截取的横截面图。
参照图1、图2A和图2B，根据本公开的可变电阻存储器件10可以是交叉点相变随机存取存储器(PRAM)器件。在某些实施例中，可变电阻存储器件10可以包括衬底100、字线WL、第一层间介电层105、底部电极BE、间隔物图案120、第一介电图案111和第二介电图案112、第二层间介电层130、相变图案140、中间电极ME、开关图案SW、顶部电极UE、第三层间介电层150和位线BL。
衬底100可以包括单晶半导体材料。例如，衬底100可以是硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底和/或硅锗衬底。
字线WL可以设置在衬底100上。多条字线WL可以沿第一方向X平行延伸。字线WL可以具有在与第一方向X交叉例如垂直的第二方向Y上例如约20nm的第一宽度W1，以及在与第一方向、第二方向交叉例如垂直的第三方向Z上例如等于或小于约10nm的厚度。字线WL可以包括导电材料。例如，字线WL可以包括金属材料(例如，铜或铝)和导电金属氮化物材料(例如，TiN或WN)中的一种或多种。
第一层间介电层105可以设置在衬底100上多条字线WL之间(图2B)。第一层间介电层105可以具有沿第三方向Z与字线WL的厚度相同的厚度。例如，第一层间介电层105可以具有等于或小于约10nm的厚度。第一层间介电层105可以包括例如氮化硅或氧化硅。
底部电极BE可以设置(例如，直接设置)在字线WL上。多个底部电极BE可以在第一方向X和第二方向Y上彼此间隔开设置。底部电极BE在第二方向Y上的宽度可以与第一宽度W1相同，并且底部电极BE在第一方向X上的宽度可以小于位线BL的第二宽度W2(图2A)。例如，底部电极BE可以具有在第二方向Y上约20nm的宽度以及在第一方向X上约10nm的宽度。底部电极BE沿第三方向Z可以厚于字线WL。例如，底部电极BE可以具有在第三方向Z上约20nm至约60nm的第一厚度T1(图2A)。当第一厚度T1等于或小于约13nm时，底部电极BE会发生热损失。可以提供第一连接部分CP1以物理地连接在第一方向X上彼此相邻的一对底部电极BE。第一连接部分CP1可以将该对底部电极BE的下部彼此连接。第一连接部分CP1的厚度可以小于第一厚度T1。当在横截面中观察时，如图2A中所示，一对底部电极BE和与之物理连接的第一连接部分CP1可以具有U形。作为另一示例，尽管未示出，但是彼此相邻的一对底部电极BE可以在第一方向X上分离。底部电极BE可以是用以加热相变图案140的加热电极。底部电极BE可以包括例如W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和TiO中的一种或多种。
间隔物图案120可以与底部电极BE相邻地设置。间隔物图案120可以设置在第一连接部分CP1上。或者，间隔物图案120可以设置在底部电极BE上。间隔物图案120可以具有与底部电极BE的顶表面处于相同高度的顶表面。间隔物图案120的厚度可以小于第一厚度T1。可以提供第二连接部分CP2以物理地连接在第一方向X上彼此相邻的一对间隔物图案120。间隔物图案120可以具有与底部电极BE的形状相同的形状。当在横截面中观察时，一对间隔物图案120和与之物理连接的第二连接部分CP2可以具有U形。作为另一示例，尽管未示出，但是彼此相邻的一对间隔物图案120可以在第一方向X上分离。间隔物图案120可以包括例如氧化硅或多晶硅。
第一介电图案111和第二介电图案112可以设置在字线WL上。第一介电图案111可以设置在一对底部电极BE的外侧，例如，在一对连接的底部电极BE的外侧(图2A)。第二介电图案112可以设置在一对间隔物图案120之间，例如，在一对连接的底部电极BE之间(图2A)。例如，第一介电图案111可以设置在字线WL上(例如，直接设置在字线WL上)第一连接部分CP1的外侧，而第二介电图案112可以设置在第二连接部分CP2上，例如，第二连接部分CP2可以在第一连接部分CP1和第二介电图案112之间。第一介电图案111可以具有等于或小于约100nm的第二厚度T2。第一介电图案111和第二介电图案112可以包括例如氮化硅。
第二层间介电层130可以设置在第一层间介电层105上多条字线WL之间。第二层间介电层130可以具有与第一介电图案111和第二介电图案112的顶表面处于相同高度的顶表面。第二层间介电层130的厚度可以与第二厚度T2相同。例如，第二层间介电层130可以具有等于或小于约100nm的厚度。第二层间介电层130可以包括例如氮化硅或氧化硅。
相变图案140可以设置在底部电极BE和间隔物图案120上。相变图案140沿第一方向X和第二方向Y的面积可以大于底部电极BE沿第一方向X和第二方向Y的面积。例如，如图2A中所示，相变图案140可以沿第一方向X延伸超出(例如，突出于)底部电极BE，因此，相变图案140的底面积(例如，相变图案140面向底部电极BE的表面的面积)可以大于底部电极BE的顶面积(例如，底部电极BE面向相变图案140的表面的面积)。例如，相变图案140的底面积可以是底部电极BE的顶面积的至少两倍。多个相变图案140可以在第一方向X和第二方向Y上彼此间隔开设置，例如，呈矩阵图案(即，图1中的虚线四边形)。例如，参照图1至图2B，两个相变图案140可以在相同的字线WL上在第一方向X上彼此相邻，同时位于连接的底部电极BE上(图2A)，并且两个相变图案140可以在第二方向Y上彼此相邻，同时位于不同的字线WL上并位于分离的底部电极BE上(图2B)。相变图案140沿第三方向Z可以厚于底部电极BE。例如，相变图案140可以具有约40nm至约90nm的第三厚度T3。当第三厚度T3等于或小于约10nm时，相变图案140会发生空洞缺陷。
相变图案140可以包括能够存储数据的材料中的至少一种。相变图案140可以包括其相基于温度在晶态和非晶态之间可逆地改变的材料。例如，相变图案140可以由作为硫族元素的Te和Se中的一种或多种与Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O和C中的一种或多种相组合的化合物来形成。相变图案140可以包括例如GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe和InSbTe中的一种或多种。或者，相变图案140可以包括钙钛矿化合物和导电金属氧化物中的一种或多种。例如，相变图案140可以包括氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、PCMO((Pr，Ca)MnO3)、氧化锶钛、氧化钡锶钛、氧化锶锆、氧化钡锆和氧化钡锶锆中的一种或多种。当相变图案140包括过渡金属氧化物时，相变图案140的介电常数可以大于氧化硅层的介电常数。或者，相变图案140可以具有导电金属氧化物层和隧道介电层的双层结构，或第一导电金属氧化物层、隧道介电层和第二导电金属氧化物层的三层结构。隧道介电层可以包括氧化铝、氧化铪或氧化硅。
中间电极ME可以设置在相变图案140上。例如，中间电极ME可以用作相变图案140和开关图案SW之间的第一扩散中断层。中间电极ME沿第一方向X和第二方向Y的面积可以与相变图案140沿第一方向X和第二方向Y的面积相同，例如，中间电极ME可以完全覆盖相变图案140的顶部并与之重叠。中间电极ME可以具有与第一介电图案111和第二介电图案112的顶表面以及第二层间介电层130的顶表面处于相同高度的顶表面。中间电极ME沿第三方向Z可以薄于相变图案140或底部电极BE。中间电极ME可以具有等于或小于约10nm的第四厚度T4。中间电极ME可以包括例如TiN。
开关图案SW可以设置在中间电极ME上。开关图案SW可以薄于相变图案140。例如，开关图案SW可以具有约10nm至约15nm的第五厚度T5。开关图案SW可以将位线BL电连接到字线WL。当在字线WL和位线BL之间施加电压(例如，写入电压和/或读取电压)时，开关图案SW可以从介电状态转变成导电状态。流过开关图案SW的电流可以传递到底部电极BE，从而使得底部电极BE产生热量。
开关图案SW可以是表现出双向特性的奥氏(Ovonic)阈值开关(OTS)器件。例如，开关图案SW可以包括被配置为基于具有非线性I-V曲线(例如，S型I-V曲线)的阈值开关现象来切换其相的器件。开关图案SW可以具有约3V至约4V的阈值电压(Vth)。当字线WL和位线BL之间被提供有等于或大于阈值电压(Vth)的电压时，开关图案SW可以导通。阈值电压(Vth)可以基于开关图案SW的累积使用时间和/或缺陷而改变。例如，开关图案SW可以具有阈值电压变化(ΔVth)。在某些实施例中，阈值电压变化(ΔVth)可以包括阈值电压(Vth)的电压漂移(参见图3的14)和/或由漏电流引起的电压泄漏(参见图3的16)。例如，当开关图案SW使用约1年时，对于阈值电压(Vth)，开关图案SW可以具有约0.17V的电压漂移14以及约0.23V的电压泄漏16。
开关图案SW的相变温度可以高于相变图案140的相变温度。例如，开关图案SW可以具有约350℃至约450℃的相变温度。因此，当可变电阻存储器件10在工作电压下操作时，相变图案140可以被配置为在晶态和非晶态之间可逆地改变其相，同时开关图案SW可以基本保持其非晶态而不发生相变。例如，开关图案SW可以由作为硫族元素的Te和Se中的一种或多种与Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga和P中的一种或多种相组合的化合物来形成。除了该化合物之外，开关图案SW还可以包括热稳定元素。热稳定元素可以是C、N和O中的一种或多种。例如，开关图案SW可以包括AsTe、AsSe、GeTe、SnTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe和GeAsBiSe中的一种或多种。
顶部电极UE可以设置在开关图案SW上。例如，顶部电极UE可以用作开关图案SW和位线BL之间的第二扩散中断层。例如，顶部电极UE可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和TiO中的一种或多种。
第三层间介电层150可以设置在第二层间介电层130、第一介电图案111和第二介电图案112上。第三层间介电层150可以设置在多个开关图案SW之间。第三层间介电层150还可以设置在多个顶部电极UE之间。第三层间介电层150可以包括氮化硅或氧化硅。
位线BL可以设置在顶部电极UE和第三层间介电层150上。多条位线BL可以沿第二方向Y平行延伸。位线BL可以具有在第一方向X上约20nm的第二宽度W2。位线BL可以包括导电材料。例如，位线BL可以包括金属材料(例如，铜或铝)和导电金属氮化物材料(例如，TiN或WN)中的一种或多种。
可变电阻存储器件10的可靠性可以取决于相变图案140的箝位电压差(ΔVCMP)。当箝位电压差(ΔVCMP)增加时，可靠性可以改进。
图3示出了图2A和图2B中所示的相变图案140的箝位电压差(ΔVCMP)。
参照图3，相变图案140可以具有箝位电压差(ΔVCMP)。例如，箝位电压差(ΔVCMP)可以等于或大于约1.2V。箝位电压差(ΔVCMP)可以是相变图案140的置位(set)电压VCMP1的峰值与复位(reset)电压VCMP2的峰值之间的差。置位电压VCMP1可以对应于相变图案140的第一状态(例如，晶态)下的箝位电压降。例如，置位电压VCMP1可具有约0.3V的峰值。置位电压VCMP1可以具有约0.6V的弥散(或分布)。复位电压VCMP2可以对应于相变图案140的第二状态(例如，非晶态)下的箝位电压降。例如，复位电压VCMP2可以具有等于或大于约1.5V的峰值。复位电压VCMP2可以具有约0.6V的弥散。
箝位电压差(ΔVCMP)可以具有开关图案SW的阈值电压变化(ΔVth)的第一补偿值22和第二补偿值24，并且还可以具有相变图案140的感测裕度26。第一补偿值22和第二补偿值24可以补偿开关图案SW的阈值电压变化(ΔVth)，因此可变电阻存储器件10的可靠性可以改进。第一补偿值22可以补偿由开关图案SW的保修期(例如，1年)内的电压漂移14引起的阈值电压变化(ΔVth)。第一补偿值22可以由漂移了电压漂移14的置位电压34的最大值与置位电压VCMP1的最大值之间的差限定。例如，第一补偿值22可以是约0.17V。第二补偿值24可以补偿由开关图案SW的电压泄漏16引起的阈值电压变化(ΔVth)。第二补偿值24可以由偏移了电压泄漏16的置位电压36的最大值与漂移后的置位电压34的最大值之间的差限定。例如，第二补偿值24可以是约0.23V。感测裕度26可以是在感测电路中将置位电压VCMP1与复位电压VCMP2区分开的最小电压差。感测裕度26可以由复位电压VCMP2的最小值与偏移后的置位电压36的最大值之间的差限定。例如，感测裕度26可以是约0.2V。
因为相变图案140具有第一补偿值22和第二补偿值24的箝位电压差(ΔVCMP)以去除开关图案SW的阈值电压变化(ΔVth)，所以开关图案SW的可靠性可以改进。总之，具有等于或大于约1.2V的箝位电压差(ΔVCMP)的相变图案140可以增加可变电阻存储器件10的可靠性。
图4示出了取决于图2A和2B中所示的相变图案140的第三厚度T3的箝位电压差(ΔVCMP)。
参照图3和图4，箝位电压差(ΔVCMP)可以与相变图案140的第三厚度T3成比例。
当相变图案140的第三厚度T3等于或小于约32nm时，箝位电压差(ΔVCMP)可以小于约1V。当箝位电压差(ΔVCMP)小于约1V时，箝位电压差(ΔVCMP)可能既没有第一补偿值22也没有第二补偿值24，结果可变电阻存储器件10的可靠性会降低。
当相变图案140的第三厚度T3等于或大于约40nm时，箝位电压差(ΔVCMP)可以等于或大于约1.2V。当箝位电压差(ΔVCMP)等于或大于约1.2V时，箝位电压差(ΔVCMP)可以具有第一补偿值22和第二补偿值24，结果可变电阻存储器件10的可靠性可以提高。
返回参照图2A和图2B，相变图案140的第三厚度T3可以小于第一介电图案111和第二层间介电层130的第二厚度T2，并且可以大于底部电极BE的第一厚度T1。当不存在中间电极ME时，第二厚度T2可以是第三厚度T3的最大限度。在该最大限度内，第三厚度T3与第一厚度T1的比值越大，可变电阻存储器件10的可靠性越好。
图5示出了取决于图2A和图2B中所示的第三厚度T3与第一厚度T1的比值的箝位电压差(ΔVCMP)。
参照图5，箝位电压差(ΔVCMP)可以与相变图案140的第三厚度T3与底部电极BE的第一厚度T1的比值成比例。当箝位电压差(ΔVCMP)等于或大于约1.2V时，相变图案140与底部电极BE的厚度比可以是约1.5至约6.0。在这个意义上，相变图案140和底部电极BE可以具有约1.5∶1至约6∶1的厚度比。当相变图案140和底部电极BE具有约1.5∶1至约6∶1的厚度比时，可变电阻存储器件10的可靠性可以改进。
以下将描述制造如上所述进行配置的可变电阻存储器件10的方法。
图6示出了制造图1中所示的可变电阻存储器件10的方法。
参照图6，根据本公开的制造可变电阻存储器件10的方法可以包括形成字线WL的操作S10、形成底部电极BE和间隔物图案120的操作S20、形成相变图案140的操作S30、形成中间电极ME的操作S40、形成开关图案SW和顶部电极UE的操作S50以及形成位线BL的操作S60。
图7A至图17A示出了沿图1的线I-I′截取的横截面图，示出了根据一些示例实施例的制造可变电阻存储器件的方法中的一些阶段。图7B至图17B示出了沿图1的线II-II′截取的横截面图，示出了根据一些示例实施例的制造可变电阻存储器件的方法中的一些阶段。
参照图6、图7A和图7B，可以在衬底100上形成字线WL(S10)。例如，字线WL可以通过金属沉积工艺、光刻工艺和蚀刻工艺来形成。可以在多条字线WL之间形成第一层间介电层105。或者，字线WL可以通过大马士革工艺来形成。例如，在衬底100上形成具有沟槽的第一层间介电层105之后，可以执行薄层沉积工艺以形成金属层，然后可以对该金属层执行化学机械抛光工艺以在沟槽中形成字线WL。
参照图6、图8A至图12A和图8B至图12B，可以在字线WL上形成底部电极BE和间隔物图案120(S20)。底部电极BE和间隔物图案120可以通过以下工艺来形成。
参照图8A和图8B，可以在字线WL和第一层间介电层105上形成第一介电层107。例如，第一介电层107可以包括通过化学气相沉积工艺形成的氮化硅。第一介电层107可以形成为具有约200nm的厚度。第一介电层107可以具有通过光刻工艺和蚀刻工艺形成的第一沟槽106。第一沟槽106可以部分地暴露字线WL和第一层间介电层105。第一沟槽106可以具有约200nm的深度和约40nm的宽度，同时沿第二方向Y延伸。
参照图9A和图9B，可以在第一介电层107和通过沟槽106暴露的字线WL上形成预备电极层108、预备间隔物层109和第二介电层110。预备电极层108可以包括金属层，并且预备间隔物层109可以包括由氧化硅或氮化硅构成的介电层。预备电极层108和预备间隔物层109可以共形地形成在字线WL和第一介电层107上，并且第二介电层110可以形成在预备间隔物层109上。第二介电层110可以填充第一沟槽106。
可以执行化学机械抛光工艺以平坦化预备电极层108、预备间隔物层109和第二介电层110。当平坦化预备电极层108、预备间隔物层109和第二介电层110时，第一介电层107的厚度可以减小。例如，第一介电层107的厚度可减小约20nm。
可以在字线WL的外侧部分地去除预备电极层108、预备间隔物层109、第一介电层107和第二介电层110。预备电极层108、预备间隔层物109、第一介电层107和第二介电层110各自可以在第二方向Y上分离。预备电极层108、预备间隔物层109、第一介电层107和第二介电层110可以留在字线WL上。
参照图10A和图10B，可以在第一层间介电层105上形成第二层间介电层130。第二层间介电层130可以通过形成介电层的薄层沉积工艺和化学机械抛光工艺来形成。当通过化学机械抛光工艺平坦化第二层间介电层130时，第一介电层107的厚度可以减小。例如，第一介电层107的厚度可减小约20nm。
参照图11A和图11B，可以蚀刻预备电极层108和预备间隔物层109的上部以形成第二沟槽113。例如，可以执行湿法蚀刻工艺以去除预备电极层108和预备间隔物层109的上部。可以通过相对于第一介电层107、第二介电层110和第二层间介电层130具有蚀刻选择性的蚀刻剂来蚀刻预备电极层108和预备间隔物层109。湿法蚀刻工艺可以去除第一介电层107的一部分。在这种情况下，湿法蚀刻工艺可以减小第一介电层107的厚度。例如，第一介电层107的厚度可减小约20nm。
参照图12A和图12B，可以扩大第二沟槽113以将预备电极层108形成为底部电极BE并且将预备间隔物层109形成为间隔物图案120。可以执行湿法蚀刻工艺以使得第二沟槽113在第一方向X、第二方向Y和第三方向Z上尺寸扩大。第二沟槽113的宽度和深度可以增加。湿法蚀刻工艺可以使用相对于第一介电层107、第二介电层110、第二层间介电层130、预备电极层108和预备间隔物层109中的一个或多个不具有蚀刻选择性的蚀刻剂。可以执行湿法蚀刻工艺，使得第一介电层107、第二介电层110、第二层间介电层130、预备电极层108和预备间隔物层109在第三方向Z上的厚度可以减小。例如，第一介电层107的厚度可减小约10nm至约20nm。第二沟槽113可以具有比底部电极BE的第一厚度T1大的第一深度D1。例如，第一深度D1可以是约120nm至约140nm。底部电极BE可以形成为具有约20nm至约60nm的第一厚度T1。
参照图6、图13A、图13B、图14A和图14B，可以在第二沟槽113中形成相变图案140(S30)。相变图案140可以通过例如大马士革工艺来形成。
参照图13A和图13B，可以在第二沟槽113中形成预备相变图案142。预备相变图案142可以包括作为硫族元素的Te和Se中的一种或多种与Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O和C中的一种或多种相组合的化合物。预备相变图案142可以通过形成金属层的薄层沉积工艺和化学机械抛光工艺来形成。化学机械抛光工艺可以减小第一介电层107的厚度。例如，第一介电层107的厚度可减小约20nm。
参照图14A和图14B，可以去除预备相变图案142的上部以形成相变图案140。第三沟槽115可以形成在相变图案140上。相变图案140可以形成为具有约40nm至约90nm的第三厚度T3。
参照图6、图15A和图15B，可以在第三沟槽115中形成中间电极ME(S40)。中间电极ME可以通过例如大马士革工艺来形成。例如，中间电极ME可以通过形成金属层的沉积工艺和化学机械抛光工艺来形成。中间电极ME可以形成为具有等于或小于约10nm的第四厚度T4。化学机械抛光工艺可以减小第一介电层107、第二介电层110和第二层间介电层130的厚度。例如，第一介电层107和第二层间介电层130的厚度可减小约20nm。从形成第一介电层107的薄层沉积工艺直到形成中间电极ME，第一介电层107的厚度可减小约100nm或更多。第一介电层107和第二介电层110可以分别形成为第一介电图案111和第二介电图案112。当执行大马士革工艺以形成在第一方向X和第二方向Y上的第一宽度和第二宽度为约20nm的相变图案140时，第一介电图案111和第二层间介电层130均可以形成为具有等于或小于约100nm的第二厚度T2。
参照图6、图16A和图16B，可以在中间电极ME上形成开关图案SW和顶部电极UE(S50)。例如，开关图案SW和顶部电极UE可以通过薄层沉积工艺、光刻工艺和干法蚀刻工艺来形成。干法蚀刻工艺可以包括反应离子蚀刻(RIE)工艺。开关图案SW可以形成为具有约10nm至约15nm的第五厚度T5。
参照图6、图17A和图17B，可以在多个开关图案SW之间以及多个顶部电极UE之间形成第三层间介电层150。第三层间介电层150可以通过形成介电层的薄层沉积工艺和化学机械抛光工艺来形成。第三层间介电层150可以包括氮化硅或氧化硅。
参照图2A、图2B和图6，可以在顶部电极UE和第三层间介电层150上形成位线BL(S60)。位线BL可以通过形成金属层的薄层沉积工艺、光刻工艺和蚀刻工艺来形成。
作为总结和回顾，示例实施例提供了具有改进可靠性的可变电阻存储器件。也即，根据实施例，相变图案可以形成为沿竖直方向厚于底部电极，以补偿相变图案上的开关图案的阈值电压变化。因此，可变电阻存储器件的可靠性可以改进。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性意义来使用和解释，而不是出于限制的目的。在某些情况下，如本领域普通技术人员在本申请提交时所知，结合具体实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上作出各种改变。

Claims (15)

1.一种可变电阻存储器件，包括：
沿第一方向延伸的字线；
所述字线上沿与所述第一方向交叉的第二方向延伸的位线；
所述位线和所述字线之间的开关图案；
所述开关图案和所述字线之间的相变图案；以及
所述相变图案和所述字线之间的底部电极，
其中所述相变图案的底面积大于所述底部电极的顶面积，所述相变图案的厚度大于所述底部电极的厚度，并且
其中所述底面积和所述顶面积沿所述第一方向和所述第二方向限定，并且所述厚度沿与所述第一方向和所述第二方向交叉的第三方向限定。
2.根据权利要求1所述的可变电阻存储器件，其中所述相变图案和所述底部电极的厚度比为约1.5∶1至约6∶1。
3.根据权利要求1所述的可变电阻存储器件，其中所述相变图案的所述底面积是所述底部电极的所述顶面积的至少两倍。
4.根据权利要求1所述的可变电阻存储器件，其中所述相变图案的所述厚度为约40nm至约90nm。
5.根据权利要求1所述的可变电阻存储器件，其中所述底部电极的所述厚度为约20nm至约60nm。
6.根据权利要求1所述的可变电阻存储器件，其中：
所述开关图案的底面积大于所述相变图案的所述底面积，并且具有约10nm至约15nm的厚度，以及
所述开关图案的阈值电压为约3V至约4V。
7.根据权利要求1所述的可变电阻存储器件，其中所述相变图案的置位电压的峰值与复位电压的峰值之间的差等于或大于约1.2V。
8.根据权利要求1所述的可变电阻存储器件，还包括所述开关图案和所述相变图案之间的中间电极，所述中间电极具有等于或小于约10nm的厚度。
9.根据权利要求1所述的可变电阻存储器件，还包括所述相变图案和所述底部电极外侧的介电图案，所述介电图案具有等于或小于约100nm的厚度。
10.根据权利要求1所述的可变电阻存储器件，其中：
所述相变图案被提供为多个，并且
所述可变电阻存储器件还包括第一连接部分，所述第一连接部分沿第一方向将所述多个相变图案各自与所述字线之间的底部电极彼此连接。
11.一种可变电阻存储器件，包括：
衬底上沿第一方向延伸的字线；
所述字线上的底部电极；
所述字线上在所述底部电极的相对侧上的多个介电图案，所述多个介电图案沿所述第一方向布置；
所述底部电极上所述介电图案之间的相变图案；
所述相变图案上的中间电极；
所述中间电极上的开关图案；
所述开关图案上的顶部电极；以及
所述顶部电极上沿与所述第一方向交叉的第二方向延伸的位线，
其中所述相变图案沿所述第一方向和所述第二方向宽于所述底部电极、沿第三方向薄于所述介电图案且沿所述第三方向厚于所述底部电极，并且
其中所述第三方向与所述第一方向和所述第二方向交叉。
12.根据权利要求11所述的可变电阻存储器件，其中：
每个所述介电图案的厚度等于或小于约100nm，
所述底部电极的厚度为约20nm至约60nm，以及
所述相变图案的厚度为约40nm至约90nm。
13.根据权利要求11所述的可变电阻存储器件，还包括：
所述衬底上所述字线外侧的第一层间介电层；以及
所述第一层间介电层上厚度与每个所述介电图案的厚度相同的第二层间介电层。
14.根据权利要求13所述的可变电阻存储器件，还包括：所述介电图案和所述第二层间介电层上的第三层间介电层，所述第三层间介电层在所述开关图案和所述顶部电极的外侧。
15.根据权利要求11所述的可变电阻存储器件，还包括所述底部电极和所述介电图案之间的间隔物图案。
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