KR101199186B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

실시 형태에 따르면, 반도체 장치의 제조 방법은, 하지층 상에, 텅스텐을 포함하는 도전층을 형성하는 공정을 구비한다. 또한, 반도체 장치의 제조 방법은, 상기 도전층을 선택적으로 에칭하여, 상기 도전층의 표면으로부터 상기 하지층에 도달하는 깊이보다도 얕은 홈을 형성하는 공정을 구비한다. 또한, 반도체 장치의 제조 방법은, 상기 홈을 형성한 후, 브롬을 포함하는 가스를 사용하여, 상기 홈 내의 상기 도전층의 측면 및 저면에, 상기 텅스텐과 상기 브롬의 화합물을 포함하는 보호막을 형성하는 공정을 구비한다. 또한, 반도체 장치의 제조 방법은, 상기 도전층의 상기 저면에 상기 보호막을 제거하는 공정을 구비한다. 또한, 반도체 장치의 제조 방법은, 상기 도전층의 상기 저면의 상기 보호막을 제거한 후, 상기 도전층의 상기 측면에 상기 보호막이 형성된 상태에서, 상기 도전층에 있어서의 상기 홈보다 아래의 부분을 에칭하는 공정을 구비한다.

Description

반도체 장치의 제조 방법{A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 출원은 일본 특허 출원 제2010-049419호(2010년 3월 5일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본원에 개시된 실시예들은 일반적으로 반도체 장치의 제조 방법에 관한 것이다.
새로운 불휘발성 메모리로서, 저항 변화 메모리나 상변화 메모리가 기대되고 있다. 예를 들어 US2009/0283739호 공보에는, 워드선과, 비트선과, 이들에 끼움 지지되도록 형성된 기록층으로서의 저항 변화 소자를 포함하는 요소 메모리층을 복수 적층한 구조가 기재되어 있다. 또한, US2009/0283739호 공보에는, 워드선이나 비트선으로서 텅스텐을 사용하는 것이 기재되어 있다.
이러한 불휘발성 메모리에 있어서는, 워드선이나 비트선으로 되는 텅스텐 및 저항 변화 재료 등을 에칭하여, 일반적으로 기록층이 워드선과 비트선의 교점에 배치되도록 가공이 행해진다.
실시 형태에 따르면, 반도체 장치의 제조 방법은, 하지층 상에, 텅스텐을 포함하는 도전층을 형성하는 공정을 구비한다. 또한, 반도체 장치의 제조 방법은, 상기 도전층을 선택적으로 에칭하여, 상기 도전층의 표면으로부터 상기 하지층에 도달하는 깊이보다도 얕은 홈을 형성하는 공정을 구비한다. 또한, 반도체 장치의 제조 방법은, 상기 홈을 형성한 후, 브롬을 포함하는 가스를 사용하여, 상기 홈 내의 상기 도전층의 측면 및 저면에, 상기 텅스텐과 상기 브롬의 화합물을 포함하는 보호막을 형성하는 공정을 구비한다. 또한, 반도체 장치의 제조 방법은, 상기 도전층의 상기 저면의 상기 보호막을 제거하는 공정을 구비한다. 또한, 반도체 장치의 제조 방법은, 상기 도전층의 상기 저면의 상기 보호막을 제거한 후, 상기 도전층의 상기 측면에 상기 보호막이 형성된 상태에서, 상기 도전층에 있어서의 상기 홈보다 아래의 부분을 에칭하는 공정을 구비한다.
형상 제어성이 양호하여, 텅스텐을 포함하는 도전층의 에칭을 행할 수 있는 반도체 장치의 제조 방법이 제공된다.
도 1의 (a) 및 (b)는, 실시 형태에 관한 반도체 장치의 주요부의 모식 사시도.
도 2의 (a) 내지 도 10의 (c)는, 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 모식 단면도.
이하, 도면을 참조하여 실시 형태에 대해 설명한다.
도 1의 (a)는, 실시 형태에 관한 반도체 장치의 주요부의 구조를 예시하는 모식 사시도이다.
본 실시 형태에 관한 반도체 장치는, 제1 전극(11)과, 제1 전극(11)에 대해 3차원적으로 교차하도록 하여 설치된 제2 전극(12)과, 제1 전극(11)과 제2 전극(12) 사이에 끼움 지지되도록 설치되고, 기록층(저항 변화층 또는 상변화층)(13)을 포함하는 적층 구조체(17)를 갖는다. 이들을 포함하는 요소 메모리층이, 도 1의 (b)에 도시한 바와 같이 복수 적층되어 있다. 적층되는 요소 메모리층의 수는 임의이다.
도 1의 (a)에 있어서의 제1 전극(11)이 도 1의 (b)에 있어서의 워드선 WL에 대응하고, 도 1의 (a)에 있어서의 제2 전극(12)이 도 1의 (b)에 있어서의 비트선 BL에 대응한다. 혹은, 제1 전극(11)이 비트선 BL에 대응하고, 제2 전극(12)이 워드선 WL에 대응한다. 워드선 WL과 비트선 BL의 수는 임의이다.
워드선 WL과 비트선 BL이 각각 교차하는 교점에, 기록층(13)을 포함하는 적층 구조체(17)가 설치되어 있다. 적층 구조체(17)는, 예를 들어 기록층(13)과, 제1 배리어 메탈(14)과, 제2 배리어 메탈(15)과, 정류 소자(예를 들어 다이오드)(16)를 갖고 있다. 기록층(13)은, 제1 배리어 메탈(14)과 제2 배리어 메탈(15) 사이에 형성되어 있다.
본 실시 형태에 관한 반도체 장치는, 불휘발성 메모리 디바이스이다. 예를 들어, 기록층(13)에 저항 변화층을 사용한 경우에는, 제1 전극(11)과 제2 전극(12)을 통해 저항 변화층에 전압을 인가함으로써 저항 변화층의 저항값을 변화시킬 수 있고, 그 후 전압의 인가를 멈추어도 고저항 상태와 저저항 상태 2개의 안정 상태 중 어느 쪽이 유지된다. 각각의 상태가 데이터의 "0" 또는 "1"에 대응한다. 기록층(13)으로서 상변화층을 사용한 경우에는, 전압의 인가에 의해 상변화층의 결정 상태를 제어한다.
다음에, 도 2의 (a) 내지 도 6을 참조하여, 본 실시 형태에 관한 반도체 장치의 제조 방법에 대해 설명한다. 이들 각 도면에 있어서, 좌측 도면은 비트선 BL의 연장 방향에 수직인 평면에서 절단한 단면도를 나타내고, 우측 도면은 워드선 WL의 연장 방향에 수직인 평면에서 절단한 단면도를 나타낸다.
우선, 도 2의 (a)에 도시한 바와 같이, 하지층(21) 상에 도전층(22), 중간층(23) 및 도전층(24)을 차례로 형성한다. 도전층(22)은, 텅스텐층이며, 워드선 WL로 된다. 또한, 본 명세서에서, 텅스텐층이라 함은, 텅스텐만으로 구성되는 층에 한정되지 않고, 텅스텐을 주성분으로서 포함하는 합금층, 화합물층도 포함한다. 중간층(23)은, 기록층(13)을 포함하는 적층 구조체(17)에 대응한다. 도전층(24)은, 텅스텐층이며, 비트선 BL의 일부로 된다.
다음에, 워드선 WL의 연장 방향에 수직인 평면에서 절단한 단면을 나타내는 도 2의 (b) 우측 도면에 도시한 바와 같이, 도전층(22), 중간층(23) 및 도전층(24)의 제1 적층체에, 예를 들어 RIE(Reactive Ion Etching) 법으로 홈(25)을 형성한다. 홈(25)은 하지층(21)에 도달하고, 도전층(22), 중간층(23) 및 도전층(24)의 제1 적층체는, 하지층(21) 상에서, 홈(25)에 의해 비트선 BL의 연장 방향(워드선 WL로 되는 도전층(22)의 연장 방향에 대해 교차하는 방향)으로 복수로 분단된다.
다음에, 도 3의 (a) 우측 도면에 도시한 바와 같이, 홈(25) 내에 층간 절연막(26)을 매립하여 평탄화한다. 도전층(24)의 상면은, 층간 절연막(26)으로부터 노출된다.
다음에, 도 3의 (b)에 도시한 바와 같이, 도전층(24) 및 층간 절연막(26) 상에 도전층(27), 중간층(28) 및 도전층(29)을 차례로 형성한다. 즉, 도전층(22), 중간층(23) 및 도전층(24)을 포함하는 제1 적층체 상에, 도전층(27), 중간층(28) 및 도전층(29)을 포함하는 제2 적층체를 형성한다. 도전층(27)은, 텅스텐층이며, 도전층(24)과 함께 비트선 BL을 구성한다. 중간층(28)은, 기록층(13)을 포함하는 적층 구조체(17)에 대응한다. 도전층(29)은, 텅스텐층이며, 워드선 WL의 일부로 된다.
다음에, 비트선 BL의 연장 방향에 수직인 평면에서 절단한 단면을 나타내는 도 4의 (a) 좌측 도면에 도시한 바와 같이, 제2 적층체(도전층(29), 중간층(28), 도전층(27)) 및 제1 적층체(도전층(24), 중간층(23) 및 도전층(22))에, 예를 들어 RIE법으로 홈(30)을 형성한다. 홈(30)은 도전층(22)에 도달하고, 도전층(22)의 표면측의 일부도 가공된다. 홈(30)에 의해, 제2 적층체(도전층(29), 중간층(28), 도전층(27))는 워드선 WL의 연장 방향(도전층(22)의 연장 방향)으로 복수로 분단됨과 함께, 제1 적층체(도전층(24), 중간층(23) 및 도전층(22))는 기둥 형상으로 분단된다.
다음에, 도 4의 (b) 좌측 도면에 도시한 바와 같이, 홈(30) 내에 층간 절연막(31)을 매립하여 평탄화한다. 도전층(29)의 상면은, 층간 절연막(31)으로부터 노출된다.
다음에, 도 5의 (a)에 도시한 바와 같이, 도전층(29) 및 층간 절연막(31) 상에 도전층(32)을 형성한다. 도전층(32)은, 텅스텐층이며, 도전층(29)과 함께 워드선 WL을 구성한다.
다음에, 워드선 WL의 연장 방향에 수직인 평면에서 절단한 단면을 나타내는 도 5의 (b) 우측 도면에 도시한 바와 같이, 도전층(32), 도전층(29), 중간층(28) 및 도전층(27)의 적층체에, 예를 들어 RIE법으로 홈(33)을 형성한다. 홈(33)은 도전층(27)에 도달하고, 도전층(27)의 표면측의 일부도 가공된다. 도전층(32)은, 홈(33)에 의해 비트선 BL의 연장 방향(도전층(27)의 연장 방향)으로 복수로 분단된다. 도전층(29), 중간층(28) 및 도전층(27)의 표면측의 일부는 홈(33)에 의해 기둥 형상으로 분단된다.
다음에, 도 6 우측 도면에 도시한 바와 같이, 홈(33) 내에 층간 절연막(34)을 매립하여 평탄화한다. 그리고, 더 적층수를 적층하는 경우에는, 마찬가지의 공정이 반복된다.
도 6에 도시한 구조에 있어서, 도전층(22)은 하지층(21)측에서 보아 1층째의 워드선 WL을 구성하고, 도전층(29) 및 도전층(32)은 2층째의 워드선 WL을 구성한다. 도전층(24) 및 도전층(27)은 비트선 BL을 구성한다. 워드선 WL과 비트선 BL은, 기록층을 포함하는 중간층(23, 28)을 개재시켜 교대로 적층되고, 워드선 WL과 비트선 BL이 교차하는 교점에 기록층을 포함하는 중간층(23, 28)이 형성되어 있다.
전술한 바와 같이, 본 실시 형태에 관한 반도체 장치의 제조 방법은, 텅스텐층을 복수 적층시키고, 그들 텅스텐층을 선택적으로 에칭하여 패터닝하는 공정을 갖는다. 이때, 하층의 텅스텐층의 에칭 중에, 이미 에칭된 상층의 텅스텐층에 대해 사이드 에칭이 진행되는 일이 있다. 전극으로서 기능하는 텅스텐층의 과잉된 사이드 에칭은, 전극 형상이나 치수 변동에 의한 디바이스 특성의 변동으로 이어질 우려가 있다.
따라서, 본 실시 형태에서는, 도 7의 (a) 내지 도 8의 (c)를 참조하여, 이하에 설명한 바와 같이, 이미 가공된 텅스텐층의 측면을 브롬화하여 보호한 후, 하층의 텅스텐층을 에칭한다. 도 7의 (a) 내지 도 8의 (c)의 공정은, 전술한 도 2의 (b) 우측 도면, 도 4의 (a) 좌측 도면, 도 5의 (b) 우측 도면에 도시한 홈을 형성하는 공정에 대응한다.
우선, 도 7의 (a)에 도시한 바와 같이, 하지층(41) 상에 제1 도전층(42), 중간층(43) 및 제2 도전층(44)을 차례로 형성한다. 이들은, 예를 들어 CVD(chemical vapor deposition)법 혹은 PVD(physical vapor deposition)법에 의해 형성된다.
제1 도전층(42) 및 제2 도전층(44)은 텅스텐층이며, 전술한 메모리 디바이스에 있어서의 워드선 WL 또는 비트선 BL로 된다. 중간층(43)은, 기록층(13), 정류 소자(16) 등을 포함하는 적층 구조체(17)에 대응한다.
그 후, 에칭 마스크로 되는 예를 들어 TEOS(tetraethoxysilane) 등의 절연막(45)을 제2 도전층(44) 상에 형성한다. 또한 절연막(45) 상에 레지스트(46)를 형성하고, 그 레지스트(46)를 패터닝한다.
다음에, 레지스트(46)를 마스크로 하여 절연막(45)을 RIE법으로 가공한다. 이 후, 레지스트(46)를 예를 들어 산소 가스를 사용한 플라즈마 처리로 제거하고, 남은 절연막(45)을 마스크로 하여, 도 7의 (b)에 도시한 바와 같이 제2 도전층(44)을 RIE법으로 가공한다.
제2 도전층(44)의 에칭은, 예를 들어, 불소(F)를 포함하는 가스(NF3 가스, SF6 가스 등)와, Ar 가스 등을 도입한 처리실 내에 플라즈마를 여기한 상태에서 행해지고, 주로 불소(F)와의 화학적 작용에 의한 텅스텐(W)의 제거가 지배적으로 된다. 또한, 하지층(41)측에 바이어스 파워로서 예를 들어 고주파 전력을 인가함으로써, 하지층(41)측을 향해 가속된 Ar 이온에 의한 스퍼터 에칭에 의해서도 제2 도전층(44)은 에칭된다. 하지층(41) 및 그 위의 적층체는 웨이퍼 상태에서 처리실 내의 유지부에 유지되고, 그 유지부에 대해 바이어스 파워가 인가된다.
계속해서 동일한 처리실 내에서, 도입 가스종, 압력, 전력 등의 에칭 조건을 바꾸어 중간층(43)의 RIE를 행한다. 예를 들어, 중간층(43)이 다결정 실리콘이면, HBr 가스, Cl2 가스 등의 가스를 사용할 수 있다. 이에 의해, 도 7의 (c)에 도시한 바와 같이, 제2 도전층(44) 및 중간층(43)을 관통하여 제1 도전층(42)의 표면에 도달하는 홈(51)이 형성된다. 이 단계에서는, 제1 도전층(42)은 가공되어 있지 않으므로, 홈(51)은 하지층(41)에는 도달하고 있지 않다.
다음에, 홈(51)을 형성하는 에칭시에 제2 도전층(44)의 측면에 퇴적된 퇴적물을 제거한다. 이것은, 제2 도전층(44)의 측면의 퇴적물에 의해, 다음에 설명하는 텅스텐의 브롬화가 저해되지 않도록 하기 위해서이다. 예를 들어, Cl2 가스나 CF4 가스를 사용하여 제2 도전층(44)의 측면의 퇴적물을 제거한다.
다음에, 처리실 내에 브롬을 포함하는 가스(예를 들어 HBr 가스)를 도입하여 플라즈마를 생기하고, 텅스텐을 브롬화시킨다. 이에 의해, 도 8의 (a)에 도시한 바와 같이, 홈(51) 내에 노출되는 제2 도전층(44)의 측면 및 제1 도전층(42)의 상면(홈(51)의 저면)에, 텅스텐(W)과 브롬(Br)의 화합물(WBrx)을 포함하는 보호막(47)이 형성된다.
이 보호막(47)으로, 이미 가공된 제2 도전층(44)의 측면을 보호하면서, 미가공의 제1 도전층(42)에 대한 에칭을 행한다. 제1 도전층(42)의 상면(홈(51)의 저면)에 형성된 보호막(47)은 제1 도전층(42)의 에칭을 저해하기 때문에, 제1 도전층(42)의 에칭 전에, 그 상면의 보호막(47)을 도 8의 (b)에 도시한 바와 같이 제거한다.
예를 들어, Cl 또는 F를 포함하는 가스(Cl2 가스, BCl3 가스, CF4 가스 등)에, Ar 등의 비교적 무거운 원자의 가스를 첨가한 후에, 하지층(41)측에 예를 들어 200W 이상의 바이어스 파워(고주파 전력)를 인가함으로써, 홈(51)의 저면에 대한 스퍼터링 작용을 강하게 한 이방성 에칭을 행한다.
이에 의해, 제2 도전층(44)의 측면의 보호막(47)에 대한 사이드 에칭을 억제하면서, 홈(51)의 저면의 보호막(47)을 확실하게 제거할 수 있다. 또한, 이때, 처리실 내의 가스 압력이 지나치게 높으면, 가로 방향으로 산란하는 활성종(活性種)이나 이온 등이 많아져, 제2 도전층(44)의 측면에 형성된 보호막(47)에 대한 사이드 에칭이 촉진될 우려가 있다. 따라서, 홈(51)의 저면의 보호막(47)을 제거할 때에는, 보호막(47)을 형성할 때보다는, 처리실 내의 가스 압력을 낮게 하는 것이 바람직하다.
또한, 제2 도전층(44)의 측면의 보호막(47)에 대한 사이드 에칭을 억제하기 위해서는, 홈(51)의 저면의 보호막(47)의 제거에 필요로 하는 시간은 짧은 쪽이 좋다. 따라서, 홈(51)의 저면에 형성되는 보호막(47)은 얇은 쪽이 좋다. 보호막(47)을 형성할 때, 하지층(41)측에 인가하는 바이어스 파워가 크면 홈(51)의 저면에 두껍게 보호막(47)이 형성되기 때문에, 하지층(41)측에는 바이어스 파워를 인가하지 않거나, 혹은 바이어스 파워를 인가했다고 해도 가능한 한 작은 쪽이 바람직하다. 즉, 보호막(47)을 형성할 때에는, 하지층(41)측을 접지하거나, 혹은 홈(51)의 저면의 보호막(47)을 제거할 때보다는 작은 전력을 인가한다.
홈(51)의 저면의 보호막(47)을 제거한 후, 제2 도전층(44)의 측면에 보호막(47)이 형성된 상태에서, 홈(51)보다 아래의 제1 도전층(42)에 대한 RIE를 행한다. 이때의 조건은, 제2 도전층(44)의 에칭시와 동일하며, 예를 들어 불소(F)를 포함하는 가스를 사용하여, 텅스텐(W)을 포함하는 제1 도전층(42)을 에칭한다.
이때, 제2 도전층(44)의 측면에 형성된 보호막(47)은, 텅스텐(W)과 브롬(Br)의 화합물 WBrx를 포함하고, 이 화합물 WBrx는 불소에 대해 내성이 강하다. 또한, 제2 도전층(44)의 측면의 텅스텐(W)이 브롬(Br)과 결합하고 있음으로써, 제2 도전층(44)의 측면에 있어서는 텅스텐(W)과 불소(F)의 반응을 억제할 수 있다. 이 결과, 제2 도전층(44)의 측면의 사이드 에칭을 억제할 수 있다.
이상 설명한 처리의 결과, 도 8의 (c)에 도시한 바와 같이, 제2 도전층(44), 중간층(43) 및 제1 도전층(42)을 관통하여 하지층(41)에 도달하는 홈(52)이 형성된다. 즉, 제2 도전층(44), 중간층(43) 및 제1 도전층(42)의 적층체는, 하지층(41) 상에서 홈(52)에 의해 복수로 분단된다.
전술한 절연막(45), 제2 도전층(44), 중간층(43) 및 제1 도전층(42)의 가공, 보호막(47)의 형성, 및 홈(51) 저면의 보호막(47)의 제거는, 처리실 내에의 도입 가스종, 가스 도입량, 압력, 전력 등의 조건을 전환하면서, 감압 하의 동일한 처리실 내에서 이 처리실로부터 취출하지 않고 계속해서 행해진다.
3층 이상의 텅스텐층을 포함하는 적층체를 가공할 때에도, 상층의 텅스텐층을 가공하는 공정과, 그 가공 완료된 텅스텐층의 측면에 상기 보호막(47)을 형성하는 공정과, 가공 완료된 텅스텐층의 측면에 보호막(47)이 형성된 상태에서 하층의 텅스텐층을 가공하는 공정을 반복함으로써, 상층의 가공 완료된 텅스텐층의 사이드 에칭을 억제하면서 복수층의 텅스텐층의 가공을 행할 수 있다.
또한, 텅스텐층의 에칭시에 원료 가스 중에 Br을 포함하는 가스를 첨가하여 텅스텐층의 측면을 에칭시에 브롬화시키는 방법도 생각할 수 있다. 그러나, 이 경우, 텅스텐의 제거도 동시에 진행되고 있는 것이 되기 때문에, 텅스텐층의 확실한 보호는 기대할 수 없다. 또한, 텅스텐층의 에칭과 보호의 양립을 도모하기 위한 조건 설정이 어려워진다. 또한, 보호막의 형성만을 고려한 조건에서의 처리가 아니기 때문에, 조건에 따라서는 텅스텐층의 측면이 과잉으로 브롬화되어, 텅스텐층의 가공 형상이나 가공 치수의 악화를 초래하는 것도 우려된다.
이에 반해, 본 실시 형태에서는, 텅스텐층(제1 도전층(42), 제2 도전층(44))을 에칭할 때와는 조건(가스종, 가스 유량, 전력 등)을 바꾸어 보호막(47)의 형성을 행한다. 즉, 텅스텐층의 에칭 공정과는 다른 공정으로 하여 보호막(47)의 형성을 행한다. 이에 의해, 가공 완료된 텅스텐층의 측면을 확실하게 브롬화할 수 있고, 또한, 과잉된 막 두께의 증대를 억제하여 얇고 또한 견고한 보호막(47)을 형성할 수 있다. 이 결과, 텅스텐층의 가공 형상이나 가공 치수의 제어와, 사이드 에칭에 대한 보호의 양립이 용이해진다. 텅스텐층의 가공 형상이나 가공 치수의 제어성의 향상은, 디바이스 특성의 편차를 억제한다.
다음에, 도 9의 (a) 내지 도 10의 (c)를 참조하여, 텅스텐층의 가공 방법의 다른 구체예에 대해 설명한다.
우선, 도 9의 (a)에 도시한 바와 같이, 하지층(41) 상에, 텅스텐층인 도전층(61)을, 예를 들어 CVD법 혹은 PVD법에 의해 형성한다. 그 후, 에칭 마스크로 되는 예를 들어 TEOS 등의 절연막(45)을 도전층(61) 상에 형성한다. 또한 절연막(45) 상에 레지스트(46)를 형성하고, 그 레지스트(46)를 패터닝한다.
다음에, 레지스트(46)를 마스크로 하여 절연막(45)을 RIE법으로 가공한다. 이 후, 레지스트(46)를 예를 들어 산소 가스를 사용한 플라즈마 처리에 의해 제거하고(도 9의 (b)), 남은 절연막(45)을 마스크로 하여, 도 9의 (c)에 도시한 바와 같이, 도전층(61)을 RIE법으로 가공하여 홈(53)을 형성한다.
도전층(61)의 에칭은, 예를 들어, 불소(F)를 포함하는 가스(NF3 가스, SF6 가스 등)와, Ar 가스 등을 도입한 처리실 내에 플라즈마를 여기한 상태에서 행해지고, 주로 불소(F)와의 화학적 작용에 의한 텅스텐(W)의 제거가 지배적으로 된다. 또한, 하지층(41)측에 바이어스 파워로서 예를 들어 고주파 전력을 인가함으로써, 하지층(41)측을 향해 가속된 Ar 이온에 의한 스퍼터 에칭에 의해서도 도전층(61)은 에칭된다. 하지층(41) 및 그 위의 적층체는 웨이퍼 상태에서 처리실 내의 유지부에 유지되고, 그 유지부에 대해 바이어스 파워가 인가된다.
본 실시 형태에서는, 요철 패턴으로 가공된 도전층(61)이 상대적으로 조밀하게 존재하는 조밀부(71)와, 가공된 도전층(61)이 상대적으로 희박하게 또는 고립하여 존재하는 희박부(疎部) (또는 고립부)(72)가, 웨이퍼의 면 방향으로 혼재하는 것을 생각할 수 있다.
텅스텐의 에칭시에는, 마이크로로딩 효과가 비교적 현저하게 나타나는 경향이 있고, 조밀부(71)와 희박부(72)의 양쪽에 대해 동시에 에칭을 진행시키면, 희박부(72)의 텅스텐 쪽이 빠르게 에칭이 진행된다. 즉, 희박부(72)에 형성된 홈(53)이 하지층(41)에 도달한 시점에서, 조밀부(71)에 있어서는 홈(53)이 아직 하지층(41)에 도달하고 있지 않은 경우가 있다. 그리고, 그대로 에칭을 진행시키면, 희박부(72)에 있어서의 가공 완료된 도전층(61)의 측면에 대해 과잉된 사이드 에칭이 발생해 버린다.
또한, 희박부(72)의 사이드 에칭을 억제하기 위해, 에칭시에 도전층(61)의 측면에 퇴적되는 퇴적물의 생성원으로 되는 가스를 늘리는 것도 생각할 수 있다. 그러나, 그 경우, 조밀부(71)의 도전층(61)에 대해서는 과잉으로 그 측면에 퇴적물이 퇴적되어 형상이나 치수를 악화시켜 버린다. 따라서, 텅스텐층의 가공시에, 조밀부(71)와 희박부(72)를 형상 제어성 좋게 동시에 가공하는 것은 곤란했다.
따라서, 본 실시 형태에서는, 희박부(72)의 홈(53)이 하지층(41)에 도달한 시점에서, 가스종, 전력 등을 전환하여, 도전층(61)의 에칭을 일단 중단하고, 보호막의 형성 공정으로 전환한다.
구체적으로는, 전술한 실시 형태와 마찬가지로, 처리실 내에 브롬을 포함하는 가스(예를 들어 HBr 가스)를 도입하여 플라즈마를 생기하고, 텅스텐을 브롬화시킨다. 이에 의해, 도 10의 (a)에 도시한 바와 같이, 홈(53)의 측면 및 저면에, 텅스텐(W)과 브롬(Br)의 화합물(WBrx)을 포함하는 보호막(62)이 형성된다. 또한, 본 실시 형태에 있어서도, 보호막(62)의 형성 전에, 홈(53)의 형성시에 도전층(61)의 측면에 퇴적된 퇴적물을 제거하는 처리를 필요에 따라서 행할 수 있다.
홈(53)의 저면에 형성된 보호막(62)은, 조밀부(71)에 있어서의 홈(53)보다도 아래에 남아 있는 도전층(61)의 에칭을 저해하기 위해, 도전층(61)에 대해 다시 에칭을 행하기 전에, 도 10의 (b)에 도시한 바와 같이 제거한다.
예를 들어, Cl 또는 F를 포함하는 가스(Cl2 가스, BCl3 가스, CF4 가스 등)에, Ar 등의 비교적 무거운 원자의 가스를 첨가한 후에, 하지층(41)측에 예를 들어 200W 이상의 바이어스 파워(고주파 전력)를 인가함으로써, 홈(53)의 저면에 대한 스퍼터링 작용을 강하게 한 이방성 에칭을 행한다.
이에 의해, 홈(53)의 측면, 즉 도전층(61)의 측면에 형성된 보호막(62)에 대한 사이드 에칭을 억제하면서, 홈(53)의 저면의 보호막(62)을 확실하게 제거할 수 있다. 또한, 이때, 처리실 내의 가스 압력이 지나치게 높으면, 가로 방향으로 산란하는 활성종이나 이온 등이 많아져, 도전층(61)의 측면에 형성된 보호막(62)에 대한 사이드 에칭이 촉진될 우려가 있다. 따라서, 홈(53)의 저면의 보호막(62)을 제거할 때에는, 보호막(62)을 형성할 때보다는, 처리실 내의 가스 압력을 낮게 하는 것이 바람직하다.
또한, 도전층(61)의 측면의 보호막(62)에 대한 사이드 에칭을 억제하기 위해서는, 홈(53)의 저면의 보호막(62)의 제거에 필요로 하는 시간은 짧은 쪽이 좋다. 따라서, 홈(53)의 저면에 형성되는 보호막(62)은 얇은 쪽이 좋다. 보호막(62)을 형성할 때, 하지층(41)측에 인가하는 바이어스 파워가 크면 홈(53)의 저면에 두껍게 보호막(62)이 형성되기 때문에, 하지층(41)측에는 바이어스 파워를 인가하지 않거나, 혹은 바이어스 파워를 인가했다고 해도 가능한 한 작은 쪽이 바람직하다. 즉, 보호막(62)을 형성할 때에는, 하지층(41)측을 접지하거나, 혹은 홈(53)의 저면의 보호막(62)을 제거할 때보다는 작은 전력을 인가한다.
홈(53)의 저면의 보호막(62)을 제거한 후, 이미 가공된 도전층(61)의 측면에 보호막(62)이 형성된 상태에서, 홈(53)보다 아래에 아직 남아 있는 도전층(61)에 대한 RIE를 행한다. 이때의 조건은, 앞에 행한 도전층(61)의 에칭시와 동일하며, 예를 들어 불소(F)를 포함하는 가스를 사용하여, 텅스텐(W)을 포함하는 도전층(61)을 에칭한다.
이때, 도전층(61)의 측면에 형성된 보호막(62)은, 텅스텐(W)과 브롬(Br)의 화합물 WBrx를 포함하고, 이 화합물 WBrx는 불소에 대해 내성이 강하다. 또한, 도전층(61)의 측면의 텅스텐(W)이 브롬(Br)과 결합하고 있음으로써, 도전층(61)의 측면에 있어서는 텅스텐(W)과 불소(F)의 반응을 억제할 수 있다. 이 결과, 도전층(61)의 측면의 사이드 에칭을 억제할 수 있다.
이상 설명한 처리의 결과, 도 10의 (c)에 도시한 바와 같이, 조밀부(71) 및 희박부(72)에 있어서의 도전층(61)을 관통하여 하지층(41)에 도달하는 홈(54)이 형성된다. 즉, 도전층(61)은, 하지층(41) 상에서 홈(54)에 의해 복수로 분단된다.
그리고, 본 실시 형태에 따르면, 에칭의 진행이 상대적으로 빠른 희박부(72)의 도전층(61)에 대한 사이드 에칭을 억제하면서, 조밀부(71)의 도전층(61)에 대한 가공을 확실하게 행할 수 있다. 이 결과, 조밀부(71) 및 희박부(72) 모두 도전층(61)의 가공 형상이나 가공 치수를 양호하게 제어할 수 있다.
본 실시 형태에 있어서도, 전술한 절연막(45) 및 도전층(61)의 가공, 보호막(62)의 형성, 및 홈(53) 저면의 보호막(62)의 제거는, 처리실 내에의 도입 가스종, 가스 도입량, 압력, 전력 등의 조건을 전환하면서, 감압 하의 동일한 처리실 내에서 이 처리실로부터 취출하지 않고 계속해서 행해진다.
또한, 도전층(61)을 에칭할 때와는 조건(가스종, 가스 유량, 전력 등)을 바꾸어, 도전층(61)의 에칭 공정과는 다른 공정으로 하여 보호막(62)의 형성을 행한다. 이에 의해, 가공 완료된 도전층(61)의 측면을 확실하게 브롬화할 수 있고, 또한, 과잉된 막 두께의 증대를 억제하여 얇고 또한 견고한 보호막(62)을 형성할 수 있다. 이 결과, 도전층(61)의 가공 형상이나 가공 치수의 제어와, 사이드 에칭에 대한 보호의 양립이 용이해진다. 도전층(61)의 가공 형상이나 가공 치수의 제어성의 향상은, 디바이스 특성의 변동을 억제한다.
소정 실시예를 설명하였지만, 이들 실시예는 단지 예로서 제시된 것으로 발명의 범위를 제한하려는 것은 아니다. 실제로, 본 명세서에 기재된 신규의 실시예는 다양한 다른 형태로 구현될 수 있다. 또한, 본 발명의 사상으로부터 일탈하지 않는 범위 내에서, 본 명세서에 기재된 실시예의 형태에 있어 각종의 생략, 치환 및 변경을 행할 수 있다. 첨부하는 청구범위 및 그 균등물은, 본 발명의 범위 및 사상 내에 들어가는 이러한 형태 또는 수정을 포함시키기 위한 것이다.

Claims (20)

  1. 반도체 장치의 제조 방법으로서,
    하지층 상에, 텅스텐을 포함하는 도전층을 형성하는 공정과,
    상기 도전층을 선택적으로 에칭하여, 상기 도전층의 표면으로부터 상기 하지층에 도달하는 깊이보다도 얕은 홈을 형성하는 공정과,
    상기 홈을 형성한 후, 브롬을 포함하는 가스를 사용하여, 상기 홈 내의 상기 도전층의 측면 및 저면에, 상기 텅스텐과 상기 브롬의 화합물을 포함하는 보호막을 형성하는 공정과,
    상기 도전층의 상기 저면의 상기 보호막을 제거하는 공정과,
    상기 도전층의 상기 저면의 상기 보호막을 제거한 후, 상기 도전층의 상기 측면에 상기 보호막이 형성된 상태에서, 상기 도전층에 있어서의 상기 홈보다 아래의 부분을 에칭하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 저면의 상기 보호막을 제거할 때, 상기 하지층측에 전력을 인가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    Ar을 포함하는 가스를 사용하여, 상기 저면에 대한 스퍼터링에 의해 상기 저면의 상기 보호막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 저면의 상기 보호막을 제거할 때의 처리실 내의 가스 압력을, 상기 보호막을 형성할 때의 처리실 내의 가스 압력보다도 낮게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 보호막을 형성할 때, 상기 하지층측을 접지하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 보호막을 형성할 때, 상기 저면의 상기 보호막을 제거할 때보다 낮은 전력을 상기 하지층측에 인가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 보호막을 형성하기 전에, 상기 홈을 형성할 때에 상기 도전층의 상기 측면에 퇴적된 퇴적물을 제거하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    Cl2 가스를 사용하여, 상기 측면에 퇴적된 상기 퇴적물을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    CF4 가스를 사용하여, 상기 측면에 퇴적된 상기 퇴적물을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    불소를 포함하는 가스를 도입한 처리실 내에 플라즈마를 여기한 상태에서 상기 도전층을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 도전층의 에칭, 상기 보호막의 형성 및 상기 저면의 상기 보호막의 제거를, 감압 하의 동일한 처리실 내에서 계속해서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 도전층은 제1 도전층과, 상기 제1 도전층 상에 중간층을 개재하여 형성된 제2 도전층을 갖고,
    상기 홈은 상기 제2 도전층 및 상기 중간층을 관통하여 상기 제1 도전층에 도달하고,
    상기 보호막은 상기 홈에 노출되는 상기 제2 도전층의 측면에 형성되고,
    상기 제2 도전층의 상기 측면에 상기 보호막이 형성된 상태에서, 상기 홈보다 아래의 상기 제1 도전층을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 중간층을 형성하는 공정은, 상기 제1 도전층과 상기 제2 도전층을 통해 인가되는 전압에 의해 저항값이 변화되는 기록층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 홈을 형성하는 공정은
    상기 제2 도전층을 상기 중간층에 도달할 때까지 에칭하는 공정과,
    상기 중간층을 상기 제1 도전층에 도달할 때까지 에칭하는 공정을 갖고,
    상기 제2 도전층의 에칭, 상기 중간층의 에칭 및 상기 홈보다 아래의 상기 제1 도전층의 에칭을, 동일한 처리실 내에서 처리실로부터 취출하지 않고 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 제2 도전층 및 상기 중간층을 관통하는 상기 홈 및 상기 제1 도전층의 에칭에 의해 형성되는 제2 홈은, 상기 제2 도전층, 상기 중간층 및 상기 제1 도전층을 포함하는 제1 적층체를, 상기 제1 도전층이 연장되는 방향에 대해 교차하는 방향으로 복수로 분단하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 적층체를 분단하는 홈 내에 층간 절연막을 매립하는 공정과,
    상기 제1 적층체 및 상기 층간 절연막 상에, 텅스텐을 포함하는 제3 도전층과, 상기 제3 도전층 상에 형성된 제2 중간층과, 상기 제2 중간층 상에 형성된 텅스텐을 포함하는 제4 도전층을 포함하는 제2 적층체를 형성하는 공정과,
    상기 제2 적층체를 상기 제1 도전층이 연장되는 방향으로 복수로 분단함과 함께, 상기 제1 적층체를 기둥 형상으로 분단하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제1항에 있어서,
    상기 도전층은 조밀부와 희박부를 갖고, 상기 조밀부는 상기 에칭에 의해 형성되는 요철 패턴이 상기 희박부에 비하여 조밀하게 존재하는 부분이며,
    상기 희박부에 형성된 상기 홈이 상기 하지층에 도달하고 상기 조밀부에 형성된 상기 홈이 상기 하지층에 도달하고 있지 않을 때에, 상기 보호막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제1항에 있어서,
    상기 도전층을 에칭할 때와는 가스종(種)을 바꾸어, 상기 도전층의 에칭 공정과는 다른 공정으로 하여 상기 보호막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제1항에 있어서,
    상기 도전층을 에칭할 때와는 가스의 유량을 바꾸어, 상기 도전층의 에칭 공정과는 다른 공정으로 하여 상기 보호막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제1항에 있어서,
    상기 도전층을 에칭할 때와는 상기 하지층측에 인가하는 전력을 바꾸어, 상기 도전층의 에칭 공정과는 다른 공정으로 하여 상기 보호막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343363A (ja) * 1992-06-08 1993-12-24 Matsushita Electric Ind Co Ltd ドライエッチング方法
JPH09246245A (ja) * 1996-03-13 1997-09-19 Toshiba Corp 半導体装置の製造方法
JP2000021815A (ja) 1998-07-07 2000-01-21 Nec Kyushu Ltd 半導体装置
US7368394B2 (en) * 2006-02-27 2008-05-06 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
US20090283739A1 (en) 2008-05-19 2009-11-19 Masahiro Kiyotoshi Nonvolatile storage device and method for manufacturing same
JP5362719B2 (ja) * 2008-06-23 2013-12-11 パナソニック株式会社 接合構造および電子部品の製造方法

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