JP2020141092A - 半導体装置 - Google Patents
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Abstract
【課題】電荷蓄積層の性能を向上させることが可能な半導体装置を提供する。【解決手段】一の実施形態によれば、半導体装置は、半導体層と、前記半導体層の表面に第１絶縁膜を介して設けられた電荷蓄積層と、前記電荷蓄積層の表面に第２絶縁膜を介して設けられた電極層とを備える。さらに、前記電荷蓄積層は、アルミニウム元素と窒素元素とを含む第１層と、シリコン元素と窒素元素とを含む第２層と、酸素元素を含む第３層とを含む。【選択図】図３
Description
本発明の実施形態は、半導体装置に関する。
半導体メモリの電荷蓄積層は、シリコン窒化膜やポリシリコン層とすることが一般的である。しかしながら、別の構造の電荷蓄積層を採用することで、電荷蓄積層の性能を向上させることができれば好ましい。
Chen et al., 2017 IEDM, 95, 0405
Qimin Tan et al., APL 105, 111104 (2014)
J. Robertson, Rep. Prog. Phys. 69 (2006) 327
M. Badylevich, J. Appl. Phys. 104, 093713
電荷蓄積層の性能を向上させることが可能な半導体装置を提供する。
一の実施形態によれば、半導体装置は、半導体層と、前記半導体層の表面に第１絶縁膜を介して設けられた電荷蓄積層と、前記電荷蓄積層の表面に第２絶縁膜を介して設けられた電極層とを備える。さらに、前記電荷蓄積層は、アルミニウム元素と窒素元素とを含む第１層と、シリコン元素と窒素元素とを含む第２層と、酸素元素を含む第３層とを含む。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１１において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す斜視図である。図１の半導体装置は、例えば３次元型のＮＡＮＤメモリである。
図１は、第１実施形態の半導体装置の構造を示す斜視図である。図１の半導体装置は、例えば３次元型のＮＡＮＤメモリである。
図１の半導体装置は、コア絶縁膜１と、チャネル半導体層２と、トンネル絶縁膜３と、電荷蓄積層４と、ブロック絶縁膜５と、電極材層６と、第１メタル層７と、第２メタル層８とを備えている。トンネル絶縁膜３は第１絶縁膜の例であり、ブロック絶縁膜５は第２絶縁膜の例である。
図１では、基板上に複数の電極層と複数の絶縁層とが交互に積層されており、これらの電極層と絶縁層とを貫通するようにメモリホールＨが設けられている。各電極層は、電極材層６等により構成されており、ゲート電極（ワード線）として機能する。図１は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。
コア絶縁膜１、チャネル半導体層２、トンネル絶縁膜３、電荷蓄積層４、およびブロック絶縁膜５は、メモリホールＨ内に形成されており、メモリセルを構成している。具体的には、ブロック絶縁膜５は、メモリホールＨ内の電極層および絶縁層の表面に形成され、電荷蓄積層４は、ブロック絶縁膜５の表面に形成されている。電荷蓄積層４は、一方の側面（外側面）と他方の側面（内側面）との間に電荷を蓄積することが可能である。トンネル絶縁膜３は、電荷蓄積層４の表面に形成され、チャネル半導体層２は、トンネル絶縁膜３の表面に形成されている。チャネル半導体層２は、メモリセルのチャネルとして機能する。コア絶縁膜１は、チャネル半導体層２内に形成されている。
ブロック絶縁膜５は例えば、Ａｌ２Ｏ３膜（アルミニウム酸化膜）およびＳｉＯ２膜（シリコン酸化膜）を含む積層膜である。電荷蓄積層４は例えば、ＡｌＮ膜（アルミニウム窒化膜）、ＳｉＮ膜（シリコン窒化膜）、およびＳｉＯ２膜を含む積層膜である。電荷蓄積層４は、ＳｉＯ２膜の代わりにＳｉＯＮ膜（シリコン酸窒化膜）を含んでいてもよい。電荷蓄積層４の詳細は後述する。トンネル絶縁膜３は例えば、ＳｉＯ２膜である。チャネル半導体層２は例えば、ポリシリコン層である。コア絶縁膜１は例えば、ＳｉＯ２膜である。
電極材層６、第１メタル層７、および第２メタル層８はそれぞれ例えば、Ｗ層（タングステン層）、ＴｉＮ膜（チタン窒化膜）、およびＡｌ２Ｏ３膜である。この場合、第１メタル層７は、上述の電極層内のバリアメタル層として機能し、第２メタル層８は、上述のブロック絶縁膜５と共にブロック絶縁膜として機能する。
図２は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、基板１１上に下地層１２を形成し、下地層１２上に複数の犠牲層１３と複数の絶縁層１４とを交互に形成する（図２(ａ)）。次に、下地層１２、犠牲層１３、および絶縁層１４を貫通するメモリホールＨを形成する（図２(ａ)）。
基板１１は例えば、シリコン基板などの半導体基板である。下地層１２は例えば、基板１１上に設けられた層間絶縁膜１２ａと、層間絶縁膜１２ａ上に設けられた半導体層１２ｂとを含む積層膜である。層間絶縁膜１２ａの例は、ＳｉＯ２膜やＳｉＮ膜である。半導体層１２ｂの例は、ポリシリコン層である。各犠牲層１３は例えば、ＳｉＮ膜である。各絶縁層１４は例えば、ＳｉＯ２膜である。
本実施形態では、後述するように、犠牲層１３を除去することで絶縁層１４間に複数の空洞を形成し、これらの空洞内に第２メタル層８、第１メタル層７、および配線材層６を順番に形成する。その結果、これらの空洞内に上述の複数の電極層が形成される。これをリプレイス工程と呼ぶ。なお、リプレイス工程を採用しない場合には、図２(ａ)の工程で犠牲層１３の代わりに電極層を形成する。
次に、メモリホールＨ内の下地層１２、犠牲層１３、および絶縁層１４の表面に、ブロック絶縁膜５、電荷蓄積層４、トンネル絶縁膜３、およびチャネル半導体層２を順番に形成し、残りのメモリホールＨをコア絶縁膜１で埋め込む（図２(ｂ)）。次に、犠牲層１３および絶縁層１４内に不図示の溝を形成し、この溝を利用してリン酸などの薬液により犠牲層１３を除去する。その結果、絶縁層１４間に複数の空洞Ｃが形成される（図２(ｂ)）。
具体的には、ブロック絶縁膜５、電荷蓄積層４、トンネル絶縁膜３、チャネル半導体層２、およびコア絶縁膜１は、以下のように形成される。まず、メモリホールＨ内の下地層１２、犠牲層１３、および絶縁層１４の表面に、ブロック絶縁膜５、電荷蓄積層４、およびトンネル絶縁膜３を順番に形成する。次に、メモリホールＨの底部からブロック絶縁膜５、電荷蓄積層４、およびトンネル絶縁膜３をエッチングにより除去する。これにより、メモリホールＨ内に基板１１が露出する。次に、メモリホールＨ内にチャネル半導体層２とコア絶縁膜１とを順番に形成する。
その後、空洞Ｃ内に第２メタル層８、第１メタル層７、および配線材層６を順番に形成する（図１を参照）。その結果、空洞Ｃ内に上述の複数の電極層が形成される。このようにして、図１の半導体装置が製造される。なお、下地層１２ｂも同様に、あらかじめ犠牲層を形成しておいた後に、リプレイス工程により犠牲層を除去してポリシリコン層を形成することで形成されてもよい。
図３は、第１実施形態の半導体装置の構造を示す断面図である。
本実施形態の電荷蓄積層４は、図３に示すように、ブロック絶縁膜５の表面に順番に形成されたＡｌＮ膜２１ａ、ＳｉＮ膜２２ａ、ＳｉＯ２膜２３ａ、およびＳｉＮ膜２２ｂを含んでいる。ＡｌＮ膜２１ａは第１層の例であり、ＳｉＮ膜２２ａ、２２ｂは第２層の例であり、ＳｉＯ２膜２３ａは第３層の例である。また、ＳｉＮ膜２２ａは、第２層を構成する第１膜の例であり、ＳｉＮ膜２２ｂは、第２層を構成する第２膜の例である。
ＡｌＮ膜２１ａは、例えばアモルファス膜である。ＡｌＮは、ＳｉＮに近いバンド構造を有し、ＳｉＮより高い比誘電率を有し、深い電子トラップ準位および正孔トラップ準位を有することが知られている。本実施形態のＡｌＮ膜２１ａは、ブロック絶縁膜５の表面に接しており、０．１ｎｍ以上かつ２．０ｎｍ以下の膜厚を有している。
ＳｉＯ２膜２３ａは、ＡｌＮ膜２１ａと離隔して設けられている。本実施形態のＳｉＯ２膜２３ａは、０．１ｎｍ以上かつ３．０ｎｍ以下の膜厚を有している。ＳｉＯ２膜２３ａは、ＳｉＯＮ膜に置き換えてもよい。また、ＳｉＯ２膜２３ａは、Ａｌ２Ｏ３膜などの金属酸化膜に置き換えてもよい。
ＳｉＮ膜２２ａは、ＡｌＮ膜２１ａとＳｉＯ２膜２３ａとの間に設けられている。本実施形態のＳｉＮ膜２２ａは、ＡｌＮ膜２１ａの表面とＳｉＯ２膜２３ａの表面とに接しており、０．１ｎｍ以上かつ６．０ｎｍ以下の膜厚を有している。ただし、本実施形態の電荷蓄積層４は２つのＳｉＮ膜２２ａ、２２ｂを含んでいるため、ＳｉＮ膜２２ａの膜厚は３．０ｎｍ以下とすることが望ましい。
ＳｉＮ膜２２ｂは、ＳｉＯ２膜２３ａに対してＳｉＮ膜２２ａの反対側に設けられている。本実施形態のＳｉＮ膜２２ｂは、トンネル絶縁膜３の表面に接しており、０．１ｎｍ以上かつ６．０ｎｍ以下の膜厚を有している。ただし、本実施形態の電荷蓄積層４は２つのＳｉＮ膜２２ａ、２２ｂを含んでいるため、ＳｉＮ膜２２ｂの膜厚は３．０ｎｍ以下とすることが望ましい。
ＳｉＮ膜２２ｂはさらに、アルミニウム原子と酸素原子とを含んでいる。図３の符号Ｐは、これらの原子を模式的に図示したものである。実験によれば、ＡｌＮ膜２１ａとＳｉＯ２膜２３ａとの間にＳｉＮ膜２２ａを形成し、ＳｉＯ２膜２３ａに対してＳｉＮ膜２２ａやＡｌＮ膜２１ａの反対側にＳｉＮ膜２２ｂを形成すると、アルミニウム原子と酸素原子とを含むＳｉＮ膜２２ｂが得られることが判明した。これは、アルミニウム原子がＡｌＮ膜２１ａからＳｉＮ膜２２ｂに拡散し、酸素原子がＳｉＯ２膜２３ａからＳｉＮ膜２２ｂに拡散したものと考えられる。この現象の詳細については後述する。本実施形態のＳｉＮ膜２２ｂは、アルミニウム原子と酸素原子とを不純物原子として含んでいる。
本実施形態の電荷蓄積層４は、例えば以下のように形成される。
ブロック絶縁膜５を形成した後、縦型低圧バッチ炉を用いてＡＬＤ（Atomic Layer Deposition）によりＡｌＮ膜２１ａ、ＳｉＮ膜２２ａ、ＳｉＯ２膜２３ａ、およびＳｉＮ膜２２ｂを順番にin-situで堆積していく。
ＡｌＮ膜２１ａは、Ａｌ原料ガスとしてＡｌ（ＣＨ３）３（ＴＭＡ：トリメチルアルミニウム）ガスを用い、窒化剤としてＮＨ３（アンモニア）ガスを用いて、３００〜４００℃の炉内で形成される。この際、ＡｌＮ膜２１ａが所望の膜厚となるように、ＡｌＮ膜２１ａのＡＬＤサイクル数を調整する。
ＳｉＮ膜２２ａは、Ｓｉ原料ガスとしてＳｉ２Ｃｌ６（ＨＣＤ：ヘキサジクロロシラン）ガスを用い、窒化剤としてＮＨ３ガスを用いて、炉内の温度を７００℃まで引き上げて形成される。この際、ＳｉＮ膜２２ａが所望の膜厚となるように、ＳｉＮ膜２２ａのＡＬＤサイクル数を調整する。
ＳｉＯ２膜２３ａは、Ｓｉ原料ガスとしてＳｉ２Ｃｌ６ガスを用い、酸化剤としてＨ２（水素）とＯ２（酸素）との混合ガスから生成されるＯ*を用いて、炉内の温度を６００℃まで引き下げて形成される。この際、ＳｉＯ２膜２３ａが所望の膜厚となるように、ＳｉＯ２膜２３ａのＡＬＤサイクル数を調整する。
ＳｉＮ膜２２ｂは、ＳｉＮ膜２２ａと同様に、Ｓｉ原料ガスとしてＳｉ２Ｃｌ６ガスを用い、窒化剤としてＮＨ３ガスを用いて、炉内の温度を７００℃まで引き上げて形成される。この際、ＳｉＮ膜２２ｂが所望の膜厚となるように、ＳｉＮ膜２２ｂのＡＬＤサイクル数を調整する。
なお、ＡｌＮ膜２１ａのＡｌ原料ガスは、ＡｌＣｌ３ガスでもよい。また、ＳｉＮ膜２２ａ、ＳｉＯ２膜２３ａ、およびＳｉＮ膜２２ｂのＳｉ原料ガスは、ＳｉＨ２Ｃｌ２（ＤＣＳ：ジクロロシラン）ガス、ＳｉＣｌ４（ＴＣＳ：テトラクロロシラン）ガス、ＳｉＨＣｌ３（ＴｒＣＳ：トリクロロシラン）ガスでもよい。また、ＳｉＮ膜２２ａ、２２ｂの窒化剤は、ＮＤ３（重アンモニア）ガス、ＮＯ（窒化酸素）ガス、Ｎ２Ｏ（二窒化酸素）ガスでもよい。また、ＳｉＯ２膜２３ａの酸化剤は、Ｏ２ガス、Ｏ３（オゾン）ガス、ＮＯガス、Ｎ２Ｏガスでもよい。
ＳｉＯ２膜２３ａは、ＡＬＤの代わりＯ２雰囲気下での処理（Ｏ２アニール）により形成してもよい。Ｏ２アニールは例えば、６００〜１１００℃で行われる。また、ＳｉＯ２膜２３ａの代わりにＳｉＯＮ膜を形成する場合には、Ｓｉ原料ガスの供給、酸化剤の供給、窒化剤の供給を１サイクルとするＡＬＤを適用することが望ましい。
電荷蓄積層４は、ＡｌＮ膜２１ａを形成する期間と、ＡｌＮ膜２１ａの形成後にＡｌＮ膜２１ａに接するＳｉＮ膜２２ａを形成する期間との間に、大気に曝されずに形成されることが望ましい。これにより例えば、ＡｌＮ膜２１ａがＡｌＯＮ膜に変化することを抑制することが可能となる。
図４と図５は、第１実施形態の電子トラップについて説明するための模式図である。
図４(ａ)は、ＡｌＮ膜中にＯ原子が入り込む様子を示している。この場合、このＡｌＮ膜中のＡｌ原子がＯ原子と結合し、Ｏ原子の先端に電子トラップサイト「ＶＡｌ−ＯＮ」が生じる（図４(ｂ)）。
図５(ａ)は、ＳｉＯ２膜中にＡｌ原子が入り込む様子を示している。この場合、このＳｉＯ２膜中のＳｉ原子がＡｌ原子と置換され、Ａｌ原子の先端に電子トラップサイト「ＶＡｌ」が生じる（図５(ｂ)）。
上述のように、本実施形態のＳｉＮ膜２２ｂは、ＡｌＮ膜２１ａから拡散したものと考えられるＡｌ原子と、ＳｉＯ２膜２３ａから拡散したものと考えられるＯ原子とを含んでいる。よって、ＳｉＮ膜２２ｂ中では、ＡｌＮ膜２１ａから拡散したＡｌ原子と、ＳｉＮ膜２２ｂに含まれるＮ原子と、ＳｉＯ２膜２３ａから拡散したＯ原子により、図４(ａ)と同様の状況が生じる。また、ＳｉＮ膜２２ｂ中では、ＡｌＮ膜２１ａから拡散したＡｌ原子と、ＳｉＮ膜２２ｂに含まれるＳｉ原子と、ＳｉＯ２膜２３ａから拡散したＯ原子により、図５(ａ)と同様の状況が生じる。その結果、電子トラップサイト「ＶＡｌ−ＯＮ」や、電子トラップサイト「ＶＡｌ」が、ＳｉＮ膜２２ｂ内に形成されると考えられる。
図６は、第１実施形態の電子トラップ準位について説明するためのグラフである。
図６(ａ)は、ＳｉＮの種々の電子トラップサイトの電子トラップ準位を示している。ＶＮは、Ｎ原子の欠損（空孔）によるサイトを示す。ＳｉＮは、格子間歪みによるサイトを示す。ＳｉＮ−Ｏは、Ｏ原子に起因する格子間歪みによるサイトを示す。ＶＮ−Ｏは、Ｏ原子に起因するＮ原子の欠損によるサイトを示す。ＶＮ−ＯＨは、ＯＨ基に起因にするＮ原子の欠損によるサイトを示す。ＳｉＮ−ＯＨは、ＯＨ基に起因する格子間歪みによるサイトを示す。ＶＮ−Ｈは、Ｈ原子に起因するＮの欠損によるサイトを示す。ＳｉＮ−Ｈは、Ｈ原子に起因する格子間歪みによるサイトを示す。
さらに、図６(ｂ)は、ＡｌＮの種々の電子トラップサイトの電子トラップ準位を示している。ＶＡｌは、Ａｌ原子の欠損（空孔）によるサイトを示す。ＶＡｌ−ｎＯＮは、Ａｌ原子とＯ原子との複合欠損によるサイトを示す（ｎは１または２を表す）。
図６(ａ)と図６(ｂ)は、種々の電子トラップ準位をｅＶ単位で示している。ここで、ＣＢＭは「Conduction Band Minimum（伝導帯）」を意味し、ＶＢＭは「Valence Band Maximum（価電子帯）」を意味する。ＳｉＮの場合、ＣＢＭとＶＢＭとの差は約５．３ｅＶである。ＡｌＮの場合、ＣＢＭとＶＢＭとの差は約５．８ｅＶである。この差はバンドギャップを示す。
これらの差の詳細は、図７に示す通りである。図７は、第１実施形態のＣＢＭとＶＢＭについて説明するためのグラフである。図７(ａ)は、ＳｉＮ（Ｓｉ３Ｎ４）のＣＢＭとＶＢＭとの差「５．３ｅＶ」の内訳を示している。図７(ｂ)は、ＡｌＮのＣＢＭとＶＢＭとの差「５．８ｅＶ」の内訳を示している。これらのグラフから、ＡｌＮは、ＳｉＮに近いバンド構造を有することが分かる。そのため、本実施形態の電荷蓄積層４は、ＳｉＮ膜だけでなく、ＡｌＮ膜も用いて形成されている。ＡｌＮ膜は、ＳｉＮ膜と同様に電荷を蓄積することができる。なお、ＡｌＮ膜は、ＳｉＮ膜に比べて０．１ｅＶ（２．４ｅＶ−２．３ｅＶ）だけ書き込みやすく、ＳｉＮ膜に比べて０．６ｅＶ（２．４ｅＶ−１．８ｅＶ）だけ消去しにくい。
また、図６(ａ)および図６(ｂ)によれば、電子トラップサイト「ＶＡｌ−ＯＮ」「ＶＡｌ」の電子トラップ準位は、ＳｉＮに形成されるサイトに比べて大きいことが分かる。このことから、本実施形態のＳｉＮ膜２２ｂは、「ＶＡｌ−ＯＮ」や「ＶＡｌ」がＳｉＮ膜２２ｂ内に形成されない場合と比較して深い電子トラップ準位を有することが分かる。
上述のように、ＡｌＮは、深い電子トラップ準位（および正孔トラップ準位）を有することが知られている。よって、本実施形態の電荷蓄積層４は、ＡｌＮ膜２１ａ内に深い電子トラップ準位を有することができる。加えて、本実施形態の電荷蓄積層４は、ＳｉＮ膜２２ｂ内にも深い電子トラップ準位を有することができる。これにより、電荷蓄積層４がＳｉＮ膜のみを含む場合に比べて、メモリセルの書き込み特性や電荷保持特性を向上させることが可能となる。例えば、電荷蓄積層４の内部から電荷蓄積層４の外部への電荷の抜けを抑制することが可能となる。
また、本実施形態の電荷蓄積層４では、ＳｉＮ膜２２ａとＳｉＮ膜２２ｂがＳｉＯ２膜２３ａにより分断されている。これにより、電荷蓄積層４の内部から電荷蓄積層４の内部への電荷の抜け、すなわち、あるメモリセルから別のメモリセルへの電荷の抜けを抑制することが可能となる。
以上のように、本実施形態の電荷蓄積層４は、ＡｌＮ膜２１ａと、ＳｉＮ膜２２ａ、２２ｂと、ＳｉＯ２膜２３ａとを含むように形成される。よって、本実施形態によれば、電荷蓄積層４の電荷保持特性などの性能を向上させることが可能となる。
なお、本実施形態のＡｌＮ膜２１ａは例えば、アモルファス（非晶質）膜である。この場合、ＡｌＮ膜２１ａの膜厚は２ｎｍ以下に設定することが望ましい。理由は、ＡｌＮ膜２１ａの膜厚を２ｎｍよりも厚く設定すると、ＡｌＮ膜２１ａが結晶化されて、ＡｌＮ膜２１ａの表面に凹凸が生じる可能性があるからである。
また、ＳｉＮ膜２２ａの膜厚も、２ｎｍ以下に設定することが望ましい。理由は、ＳｉＮ膜２２ａの膜厚を２ｎｍよりも厚く設定すると、ＡｌＮ膜２１ａからＳｉＮ膜２２ｂにＡｌ原子が拡散しにくくなるからである。
また、ＡｌＮ膜２１ａは、アルミニウム元素以外の金属元素と、窒素元素とを含む金属窒化膜に置き換えてもよい。ただし、この金属が、アルミニウムと同様にＳｉＮ膜２２ｂに拡散することや、電子トラップサイト「ＶＡｌ−ＯＮ」「ＶＡｌ」と同様に深い電子トラップ準位を与えることが望ましい。アルミニウム元素以外の金属元素の例は、ハフニウム（Ｈｆ）元素やジルコニウム（Ｚｒ）元素などである。
また、本実施形態は、例えば平面型のＮＡＮＤメモリにも適用可能である。この場合、基板１１の上面に、トンネル絶縁膜３、電荷蓄積層４、ブロック絶縁膜５、および電極材層６を順番に形成することでメモリセルが形成される。この基板１１は、チャネル半導体層として機能し、電極材層６は、ゲート電極（ワード線）として機能する。
（第２実施形態）
図８は、第２実施形態の半導体装置の構造を示す断面図である。
図８は、第２実施形態の半導体装置の構造を示す断面図である。
本実施形態の電荷蓄積層４は、第１実施形態の電荷蓄積層４の４つの膜に加えて、ＳｉＮ膜２２ｃを含んでいる。ＳｉＮ膜２２ｃは、第２層を構成する第３膜の例である。
ＳｉＮ膜２２ｂが、ＳｉＯ２膜２３ａに対してＳｉＮ膜２２ａの反対側に設けられているのに対し、ＳｉＮ膜２２ｃは、ＡｌＮ膜２１ａに対してＳｉＮ膜２２ａの反対側に設けられている。本実施形態のＳｉＮ膜２２ｃは、ブロック絶縁膜５の表面に接しており、かつ、ＳｉＮ膜２２ａ、２２ｂと同様に０．１ｎｍ以上かつ６．０ｎｍ以下の膜厚を有している。なお、本実施形態の電荷蓄積層４は３つのＳｉＮ膜２２ａ、２２ｂ、２２ｃを含んでいるため、ＳｉＮ膜２２ａ、２２ｂ、２２ｃの各々の膜厚は２．０ｎｍ以下とすることが望ましい。ＳｉＮ膜２２ｃは例えば、ＳｉＮ膜２２ａ、２２ｂと同様の方法により形成可能である。
本実施形態のＡｌＮ膜２１ａは、トンネル絶縁膜３のＳｉＯ２膜、電荷蓄積層４のＳｉＯ２膜２３ａ、ブロック絶縁膜５のＳｉＯ２膜のいずれにも接していない。よって、ＡｌＮ膜２２ａの形成後に高温（例えば７００℃以上）の熱工程が行われても、ＳｉＯ２膜中のＯ原子がＡｌＮ膜２１ａに導入されることを抑制することが可能となる。ＡｌＮ膜２１ａにＯ原子が導入されると、ＡｌＮ膜２１ａの電荷トラップサイトが減少してしまい、メモリセルの書き込み特性や消去特性が劣化してしまう。本実施形態によれば、このような劣化を抑制することが可能となる。
一方、第１実施形態によれば、ＳｉＮ膜２２ｃの形成工程を省略することで、半導体装置を製造する工程数を減らすことが可能となる。
（第３実施形態）
図９は、第３実施形態の半導体装置の構造を示す断面図である。
図９は、第３実施形態の半導体装置の構造を示す断面図である。
本実施形態の電荷蓄積層４は、第２実施形態の電荷蓄積層４と同じ５つの膜を含んでいる。ただし、本実施形態の電荷蓄積層４は、ブロック絶縁膜５からトンネル絶縁膜３へと向かって、ＳｉＮ膜２２ｂ、ＳｉＯ２膜２３ａ、ＳｉＮ膜２２ａ、ＡｌＮ膜２１ａ、およびＳｉＮ膜２２ｂを順番に含んでいる。その結果、符号Ｐで示す拡散原子（Ａｌ原子やＯ原子）はブロック絶縁膜５付近に存在している。
本実施形態によれば、第２実施形態の電荷蓄積層４とは逆の順番で積層された５つの膜を含む電荷蓄積層４により、第２実施形態と同様の効果を得ることが可能となる。
（第４実施形態）
図１０は、第４実施形態の半導体装置の構造を示す断面図である。
図１０は、第４実施形態の半導体装置の構造を示す断面図である。
本実施形態の電荷蓄積層４は、第２実施形態の電荷蓄積層４の５つの膜に加えて、ＡｌＮ膜２１ｂとＳｉＮ膜２２ｄとを含んでいる。ＡｌＮ膜２１ｂは、ＡｌＮ膜２１ａと同様に、第１層の例である。ＳｉＮ膜２２ｄは、ＳｉＮ膜２２ｃと同様に、第２層を構成する第３膜の例である。ＡｌＮ膜２１ｂとＳｉＮ膜２２ｄは、ＳｉＮ膜２２ｃとブロック絶縁膜５との間に順番に設けられている。ＡｌＮ膜２１ｂは例えば、ＡｌＮ膜２１ａと同様の方法により形成可能である。ＳｉＮ膜２２ｄは例えば、ＳｉＮ膜２２ａ、２２ｂ、２２ｃと同様の方法により形成可能である。
このように、電荷蓄積層４は、２つ以上のＡｌＮ膜を含んでいてもよい。これにより、電荷蓄積層４内のＡｌＮ膜に起因する電荷保持特性を向上させることができる。また、本実施形態のＳｉＮ膜２２ｂは、ＡｌＮ膜２１ａから拡散されたＡｌ原子だけでなく、ＡｌＮ膜２１ｂから拡散されたＡｌ原子も含むものと考えられる。
なお、電荷蓄積層４は、第４実施形態の電荷蓄積層４とは逆の順番で積層された７つの膜を含んでいてもよい。
（第５実施形態）
図１１は、第５実施形態の半導体装置の構造を示す断面図である。
図１１は、第５実施形態の半導体装置の構造を示す断面図である。
本実施形態の電荷蓄積層４は、第２実施形態の電荷蓄積層４の５つの膜に加えて、ＳｉＯ２膜２３ｂとＳｉＮ膜２２ｄとを含んでいる。ＳｉＯ２膜２３ｂは、ＳｉＯ２膜２３ａと同様に、第３層の例である。また、本実施形態のＳｉＮ膜２２ｄは、ＳｉＮ膜２２ｂと同様に、第２層を構成する第２膜の例である。ＳｉＯ２膜２３ｂとＳｉＮ膜２２ｄは、ＳｉＮ膜２２ｃとブロック絶縁膜５との間に順番に設けられている。ＳｉＯ２膜２３ｂは例えば、ＳｉＯ２膜２３ａと同様の方法により形成可能である。
このように、電荷蓄積層４は、２つ以上のＳｉＯ２膜を含んでいてもよい。符号Ｐで示すように、ＳｉＮ膜２２ｄは、ＳｉＮ膜２２ｂと同様に、Ａｌ原子とＯ原子とを含んでいる。これは、Ａｌ原子がＡｌＮ膜２１ａからＳｉＮ膜２２ｄに拡散し、Ｏ原子がＳｉＯ２膜２３ｂからＳｉＮ膜２２ｄに拡散したものと考えられる。本実施形態のＳｉＮ膜２２ｄは、第１から第５実施形態のＳｉＮ膜２２ｂと同様に、Ａｌ原子とＯ原子とを不純物原子として含んでいる。本実施形態によれば、Ａｌ原子とＯ原子とを含むＳｉＮ膜を複数含むことで、電荷蓄積層４内のＳｉＮ膜に起因する電荷保持特性を向上させることができる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：コア絶縁膜、２：チャネル半導体層、３：トンネル絶縁膜、４：電荷蓄積層、
５：ブロック絶縁膜、６：電極材層、７：第１メタル層、８：第２メタル層、
１１：基板、１２：下地層、１２ａ：層間絶縁膜、１２ｂ：半導体層、
１３：犠牲層、１４：絶縁層、２１ａ、２１ｂ：アルミニウム窒化膜、
２２ａ、２２ｂ、２２ｃ、２２ｄ：シリコン窒化膜、
２３ａ、２３ｂ：シリコン酸化膜
５：ブロック絶縁膜、６：電極材層、７：第１メタル層、８：第２メタル層、
１１：基板、１２：下地層、１２ａ：層間絶縁膜、１２ｂ：半導体層、
１３：犠牲層、１４：絶縁層、２１ａ、２１ｂ：アルミニウム窒化膜、
２２ａ、２２ｂ、２２ｃ、２２ｄ：シリコン窒化膜、
２３ａ、２３ｂ：シリコン酸化膜
Claims (11)
- 半導体層と、
前記半導体層の表面に第１絶縁膜を介して設けられた電荷蓄積層と、
前記電荷蓄積層の表面に第２絶縁膜を介して設けられた電極層とを備え、
前記電荷蓄積層は、
アルミニウム元素と窒素元素とを含む第１層と、
シリコン元素と窒素元素とを含む第２層と、
酸素元素を含む第３層とを含む、
半導体装置。 - 前記電極層は、基板上に複数の絶縁層と交互に設けられた複数の電極層を含む、請求項１に記載の半導体装置。
- 前記第１層は、アモルファス膜を含む、請求項１または２に記載の半導体装置。
- 前記第３層は、シリコン酸化膜またはシリコン酸窒化膜を含む、請求項１から３のいずれか１項に記載の半導体装置。
- 前記第２層は、前記第１層と前記第３層との間に設けられた第１膜と、前記第３層に対して前記第１膜の反対側に設けられた第２膜とを含む、請求項１から４のいずれか１項に記載の半導体装置。
- 前記第１膜は、前記第１層と前記第３層とに接するように設けられている、請求項５に記載の半導体装置。
- 前記第２膜は、アルミニウム元素と酸素元素とをさらに含む、請求項５または６に記載の半導体装置。
- 前記第２層は、前記第１層に対して前記第１膜の反対側に設けられた第３膜をさらに含む、請求項５から７のいずれか１項に記載の半導体装置。
- 半導体層と、
前記半導体層の表面に第１絶縁膜を介して設けられた電荷蓄積層と、
前記電荷蓄積層の表面に第２絶縁膜を介して設けられた電極層とを備え、
前記電荷蓄積層は、
金属元素と窒素元素とを含む第１層と、
シリコン元素と窒素元素とを含む第２層と、
酸素元素を含む第３層とを含む、
半導体装置。 - 前記第２層は、前記第１層と前記第３層との間に設けられた第１膜と、前記第３層に対して前記第１膜の反対側に設けられた第２膜とを含み、
前記第２膜は、前記金属元素と酸素とをさらに含む、請求項９に記載の半導体装置。 - 前記金属元素は、アルミニウム元素、ハフニウム元素、またはジルコニウム元素である、請求項９または１０に記載の半導体装置。
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- 2022-04-28 US US17/731,721 patent/US11769838B2/en active Active
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