KR20220005103A - 스킵된 리프레시 동작들의 엇갈린 타이밍을 위한 장치 및 방법 - Google Patents

스킵된 리프레시 동작들의 엇갈린 타이밍을 위한 장치 및 방법 Download PDF

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KR20220005103A
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activation
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KR1020227000192A
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제임스 에스. 레마이어
나다니엘 제이. 마이어
주-상 이
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마이크론 테크놀로지, 인크.
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Publication date
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Abstract

본 개시의 실시예는 메모리 상에서 스킵된 리프레시 동작들의 타이밍을 스태거링 하기 위한 장치 및 방법에 관한 것이다. 메모리의 메모리 셀들은 주기적으로 리프레시 동작들을 수행해야 한다. 일부 경우에, 메모리의 메모리 셀들의 전하 보유 특성이 자동 리프레시 주파수를 초과할 때 자동 리프레시 동작이 주기적으로 스킵될 수 있다. 리프레시 동작 동안 피크 전류 소모를 줄이기 위해, 스킵된 리프레시 동작들은 메모리의 다른 부분들에 걸쳐 스태거링될 수 있다. 일 예에서, 스킵된 리프레시 동작은 자동 리프레시 동작을 수행하고 있는 메모리 다이들의 수를 최대 수에 대해 제한하기 위해 메모리의 메모리 다이들 사이에서 시간적으로 스태거링될 수 있다. 다른 예에서, 스킵된 리프레시 동작은 자동 리프레시 동작을 수행하고 있는 메모리 뱅크들의 수를 최대 수에 대해 제한하기 위해 단일 메모리 어레이의 메모리 뱅크들 사이에서 시간적으로 스태거링될 수 있다.

Description

스킵된 리프레시 동작들의 엇갈린 타이밍을 위한 장치 및 방법
관련 출원(들)에 대한 상호 참조
본 출원은 35 U.S.C. § 119에 따른 2019년 6월 5일에 출원된 미국 특허 출원 번호 제16/432,604호의 우선일의 이점을 주장한다. 이 출원은 모든 목적을 위해 그 전체가 본원에 참조로 포함된다.
정보는 물리적 신호(예를 들어, 용량성 요소의 전하)로서 메모리의 개별 메모리 셀들에 저장될 수 있다. 메모리는 휘발성 메모리일 수 있고 물리적 신호는 시간이 지남에 따라 감쇠될 수 있다(이는 메모리 셀들에 저장된 정보를 열화시키거나 파괴할 수 있음). 예를 들어, 물리적 신호를 초기 값으로 복원하기 위해 정보를 재기록함으로써 메모리 셀들의 정보를 주기적으로 리프레시(refresh)해야 할 수 있다.
메모리 구성요소들의 크기가 감소함에 따라, 메모리 셀들의 밀도가 크게 증가하였다. 메모리 셀들의 시퀀스가 주기적으로 리프레시되는 자동 리프레시 동작이 수행될 수 있다. 특정 메모리 셀 또는 메모리 셀들의 그룹에 대한 반복적인 액세스(종종 '로우 해머(row hammer)'라고도 함)는 주변 메모리 셀들의 데이터 열화 속도를 증가시킬 수 있다. 자동 리프레시 동작에 추가하여 타겟 리프레시 동작에서 로우 해머에 의해 영향을 받는 메모리 셀들을 식별하고 리프레시하는 것이 바람직할 수 있다. 타겟 리프레시 동작은 자동 리프레시 동작들 사이에 타이밍이 배치되어 발생할 수 있다.
예시적인 장치가 본원에서 설명된다. 예시적인 장치는 리프레시 신호를 수신하고 리프레시 신호의 제1 활성화에 응답하여 자동 리프레시 동작을 수행하고 리프레시 신호의 제2 활성화에 응답하여 자동 리프레시 동작을 스킵하도록 구성된 제1 메모리 다이, 및 리프레시 신호를 수신하고 리프레시 신호의 제1 활성화에 응답하여 자동 리프레시 동작을 스킵하고 리프레시 신호의 제2 활성화에 응답하여 자동 리프레시 동작을 수행하도록 구성된 제2 메모리 다이를 포함한다. 추가적으로 또는 대안적으로, 제1 메모리 다이 및 제2 메모리 다이 둘 모두는 리프레시 신호의 제3 활성화에 응답하여 타겟 리프레시 동작을 동시에 수행하도록 구성될 수 있다. 추가적으로 또는 대안적으로, 제1 메모리 다이는 리프레시 신호의 제1 활성화에 응답하여 메모리 셀들의 복수의 로우들에 대해 자동 리프레시 동작을 수행하도록 구성될 수 있고, 제2 메모리 다이는 리프레시 신호의 제2 활성화에 응답하여 메모리 셀들의 복수의 로우들에 대해 자동 리프레시 동작을 수행하도록 구성될 수 있다. 추가적으로 또는 대안적으로, 예시적인 장치는 제1 메모리 다이 및 제2 메모리 다이를 포함하는 메모리 패키지를 더 포함할 수 있다. 추가적으로 또는 대안적으로, 예시적인 장치는 제1 메모리 다이 및 제2 메모리 다이를 포함하는 메모리 모듈을 더 포함할 수 있다. 추가적으로 또는 대안적으로, 제1 메모리 다이는 내부 설정에 기초하여 리프레시 신호의 활성화에 응답하여 자동 리프레시 동작을 수행할지 또는 리프레시 동작을 스킵할지 여부를 결정하도록 구성될 수 있다. 추가적으로 또는 대안적으로, 내부 설정은 퓨즈 뱅크에 프로그래밍된 값을 기초로 결정된다. 추가적으로 또는 대안적으로, 제1 메모리 다이는 내부 설정에 기초하여 자동 리프레시 동작 및 스킵된 리프레시 동작의 패턴을 결정하도록 구성된 리프레시 어드레스 제어 회로를 포함한다.
다른 예시적인 장치는 제1 메모리 뱅크 및 제2 메모리 뱅크를 갖는 메모리 어레이, 및 리프레시 신호를 수신하도록 구성된 리프레시 제어 회로를 포함할 수 있다. 리프레시 신호의 제1 활성화에 응답하여, 리프레시 제어 회로는 자동 리프레시 동작이 제1 메모리 뱅크의 메모리 셀들의 로우들의 그룹에 대해 수행되게 하고 자동 리프레시 동작이 제2 메모리 뱅크에 대해 스킵되게 하도록 구성될 수 있다. 리프레시 신호의 제2 활성화에 응답하여, 리프레시 제어 회로는 제1 메모리 뱅크 상에 대해 자동 리프레시 동작이 스킵되게 하고 제2 메모리 뱅크의 메모리 셀들의 로우들의 그룹에 대해 자동 리프레시 동작이 수행되게 하도록 구성될 수 있다. 추가적으로 또는 대안적으로, 리프레시 제어 회로는 재설정 신호의 활성화에 기초하여 결정된 동일한 주파수 그리고 상이한 위상에서 제1 뱅크 및 제2 뱅크 모두에 대해 자동 리프레시 동작이 스킵되게 하도록 구성될 수 있다. 추가적으로 또는 대안적으로, 리프레시 제어 회로는 미리 결정된 값을 갖는 제1 카운터의 제1 카운트 값에 기초하여 제1 뱅크에 대해 자동 리프레시 동작이 스킵되게 하도록 구성될 수 있고, 미리 결정된 값을 갖는 제2 카운터의 제2 카운트 값에 기초하여 제2 뱅크에서 자동 리프레시 동작이 스킵되게 하도록 구성될 수 있다. 제1 카운터 및 제2 카운터의 각각은 리프레시 신호의 각각의 활성화에 응답하여 조정가능할 수 있다. 추가적으로 또는 대안적으로, 리프레시 제어 회로는 제1 카운터를 제2 카운터와 상이한 카운트 값으로 초기화하도록 구성될 수 있다. 추가적으로 또는 대안적으로, 리프레시 신호의 제3 활성화에 응답하여, 리프레시 제어 회로는 타겟 리프레시 동작이 제1 메모리 뱅크의 메모리 셀들의 로우 해머 공격 희생 로우에 대해 수행되게 하고, 제2 메모리 뱅크의 메모리 셀들의 로우 해머 공격 희생 로우에 대해 타겟 리프레시 동작이 수행되게 하도록 구성될 수 있다. 추가적으로 또는 대안적으로, 리프레시 신호의 제3 활성화에 응답하여, 리프레시 제어 회로는 자동 리프레시 동작이 제1 메모리 뱅크의 메모리 셀들의 로우들의 제2 그룹에 대해 수행되게 하고 타겟 리프레시 동작이 제2 메모리 뱅크의 메모리 셀들의 로우들의 제2 그룹에 대해 수행되게 하도록 구성될 수 있다.
예시적인 메모리가 본원에서 설명된다. 예시적인 메모리는 복수의 메모리 셀들, 리프레시 커맨드에 응답하여 리프레시 신호를 제공하도록 구성된 인터페이스, 리프레시 신호를 수신하도록 구성된 제1 리프레시 제어 회로, 및 리프레시 신호를 수신하도록 구성된 제2 리프레시 제어 회로를 포함할 수 있다. 리프레시 신호의 제1 활성화에 응답하여, 제1 리프레시 제어 회로는 복수의 메모리 셀들 의 제1 그룹의 로우에 대해 제1 유형의 리프레시 동작이 수행되도록 구성될 수 있고, 리프레시 신호의 제2 활성화에 응답하여, 제1 리프레시 제어 회로는 모든 리프레시 동작들이 복수의 메모리 셀들의 제1 그룹에 대해 스킵되게 하도록 구성될 수 있다. 또한, 리프레시 신호의 제1 활성화에 응답하여, 제2 리프레시 제어 회로는 모든 리프레시 동작들이 복수의 메모리 셀들의 제2 그룹에 대해 스킵되게 하도록 구성될 수 있고, 또한, 리프레시 신호의 제2 활성화에 응답하여, 제2 리프레시 제어 회로는 제1 유형의 리프레시 동작이 복수의 메모리 셀들의 제2 그룹의 로우에 대해 수행되게 하도록 구성될 수 있다. 추가적으로 또는 대안적으로, 메모리는 제1 메모리 뱅크 및 제2 메모리 뱅크를 포함하는 메모리 다이를 더 포함할 수 있다. 제1 메모리 뱅크는 복수의 메모리 셀들의 제1 그룹을 포함할 수 있고, 제2 메모리 뱅크는 복수의 메모리 셀들의 제2 그룹을 포함할 수 있다. 추가적으로 또는 대안적으로, 메모리는 복수의 메모리 셀들의 제1 그룹을 포함하는 제1 메모리 다이 및 복수의 메모리 셀들의 제2 그룹을 포함하는 제2 메모리 다이를 더 포함할 수 있다. 추가적으로 또는 대안적으로, 리프레시 신호의 제3 활성화에 응답하여, 제1 리프레시 제어 회로는 제2 유형의 리프레시 동작이 복수의 메모리 셀들의 제1 그룹의 제2 로우에 대해 수행되게 하도록 구성될 수 있고, 리프레시 신호의 제3 활성화에 응답하여, 제2 리프레시 제어 회로는 제2 유형의 리프레시 동작이 복수의 메모리 셀들의 제2 그룹의 제2 로우에 대해 수행되게 하도록 구성될 수 있다. 추가적으로 또는 대안적으로, 제1 유형의 리프레시 동작은 자동 리프레시 동작이고 제2 유형의 리프레시 동작은 타겟 리프레시 동작이다. 추가적으로 또는 대안적으로, 제1 리프레시 제어 회로는 제2 리프레시 제어 회로가 복수의 메모리 셀들의 제2 그룹에 대해 모든 리프레시 동작을 스킵하도록 구성되는 것에 따라 리프레시 신호의 활성화와 관련하여 동일한 주파수에서 복수의 메모리 셀들의 제 1 그룹에 대해 모든 리프레시 동작들이 스킵되게 하도록 구성될 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 디바이스의 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 패키지의 마스터/슬레이브 구성의 블록도이다.
도 3은 본 개시의 일 실시예에 따른 메모리 어레이의 블록도이다.
도 4는 본 개시의 일 실시예에 따른 메모리 모듈의 블록도이다.
도 5는 본 개시의 일 실시예에 따른 리프레시 제어 회로의 블록도이다.
도 6은 본 개시의 일 실시예에 따른 로우 디코더의 블록도이다.
도 7은 본 개시의 실시예에 따른 메모리 디바이스에서 리프레시 동작의 예시적인 타이밍도이다.
도 8은 본 개시의 실시예에 따른 메모리 패키지 또는 모듈에서의 리프레시 동작의 예시적인 타이밍도이다.
도 9는 본 개시의 실시예에 따른, 리프레시 동작들을 스태거링하는 방법의 흐름도이다.
특정 실시예에 대한 다음 설명은 본질적으로 단지 예시일 뿐이며, 본 개시 내용 또는 그의 적용 또는 용도의 범위를 제한하려는 의도가 결코 아니다. 본 시스템 및 방법의 실시예에 대한 다음의 상세한 설명에서, 본 명세서의 일부를 형성하고 설명된 시스템 및 방법이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본원에 개시된 시스템 및 방법을 실시할 수 있도록 충분히 상세하게 설명되어 있으며, 다른 실시예가 활용될 수 있고 본 개시의 사상 및 범위를 벗어나지 않고 구조적 및 논리적 변경이 이루어질 수 있음을 이해해야 한다. 또한, 명확성을 위해, 특정 특징에 대한 상세한 설명은 본 개시내용의 실시예에 대한 설명을 모호하게 하지 않기 위해 당업자에게 자명할 때 논의되지 않을 것이다. 따라서 다음의 상세한 설명은 제한적인 의미로 받아들여서는 안 되며, 본 개시의 범위는 첨부된 청구범위에 의해서만 정의된다.
메모리 디바이스는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 정보를 저장할 수 있으며, 워드 라인들(로우들)과 비트 라인들(컬럼들)의 교차점에서 구성될 수 있다. 워드 라인(word line)들 및 비트 라인(bit line)들은 메모리 뱅크(memory bank)로 구성될 수 있고, 메모리 디바이스는 단일 메모리 다이 또는 복수의 메모리 다이를 포함할 수 있다. 각각의 메모리 다이(memory die)는 복수의 메모리 뱅크들을 포함할 수 있다. 일부 예에서, 하나 이상의 메모리 다이들이 메모리 패키지로 구성될 수 있다. 일부 실시예에서, 메모리 패키지의 메모리 다이들은 서로에 대해 적층될 수 있다. 일부 실시예에서, 복수의 메모리 패키지들 또는 복수의 단일 다이 메모리 디바이스들은 메모리 모듈로 구성될 수 있다. 메모리 디바이스는 하나 이상의 메모리 패키지들의 다이들 중 하나 이상에서의 동작을 나타낼 수 있는 하나 이상의 커맨드 신호(command signal)들을 수신할 수 있다. 메모리 다이들은 공통으로 커맨드 신호들에 연결될 수 있고, 마스터 다이 및/또는 인터페이스 칩으로부터 커맨드를 수신할 수 있고 및/또는 개별적으로 커맨드를 수신할 수 있다. 예를 들어, 패키지의 메모리 다이들은 메모리 다이들에서 리프레시 동작들의 타이밍(timing)을 제어할 수 있는 리프레시 신호를 수신할 수 있다.
일부 예에서 메모리 셀들의 정보는 시간이 지남에 따라 감쇄될 수 있다. 메모리 셀들은 로우 단위(row-by-row basis)로 리프레시될 수 있다. 리프레시 동작 동안, 하나 이상의 로우들에 있는 정보가 판독되어 각각의 로우들에 다시 기록될 수 있다. 리프레시 커맨드(예를 들어, 자동 리프레시 커맨드(AREF))는 리프레시 동작들의 타이밍을 제어할 수 있다. 일부 실시예에서, 메모리 디바이스는 하나 이상의 "펌프(pump)"들을 생성할 수 있으며, 이는 리프레시 커맨드의 활성화를 수신하는 것에 응답하는 내부 리프레시 신호의 활성화일 수 있다. 메모리 다이들은 리프레시 커맨드 및/또는 리프레시 펌프들에 응답하여 하나보다 많은 유형의 리프레시 동작을 수행할 수 있다. 예를 들어, 메모리 다이들은 모든 리프레시 동작들을 스킵하거나(예를 들어, 리프레시 동작을 수행하지 않음), 자동 리프레시 동작을 수행하거나, 또는 타겟 리프레시 동작을 수행할 수 있다. 메모리 다이는 수행할 리프레시 동작의 유형을 결정하도록 구성된 내부 로직을 가질 수 있고 및/또는 수행되어야 하는 리프레시 동작의 유형을 나타내는 신호를 수신할 수 있다(예를 들어, 인터페이스 및/또는 컨트롤러로부터). 일부 예들에서, 메모리 다이들은 하나의 리프레시 커맨드 동안 상이한 동작들의 조합을 수행할 수 있다.
자동 리프레시 작동 동안(예를 들어, 자동 리프레시 커맨드 AREF의 활성화 및/또는 펌프의 활성화에 의해 개시됨), 메모리 다이는 메모리 어레이의 로우들의 그룹을 리프레시 할 수 있다. 하나의 자동 리프레시 동작에서 다음 동작으로, 리프레시될 로우들의 그룹은 미리 결정된 시퀀스 또는 패턴에 따라 선택될 수 있다. 자동 리프레시 동작은 데이터 손실을 방지하기 위해 지정된 시간 기간 내에 메모리 다이의 메모리 어레이의 모든 로우들을 통해 순환하고 리프레시할 수 있다(예를 들어, 각 로우는 지정된 최대 리프레시 시간 기간 내에 리프레시될 수 있음). 지정된 최대 리프레시 시간 기간은 메모리 셀들의 정상적인 데이터 열화율을 기반으로 할 수 있다.
타겟 리프레시 동작 동안, 메모리 어레이의 메모리 셀들의 특정 로우 또는 로우들은 특정 로우에 대한 공격의 검출에 응답하여 리프레시될 수 있다. 메모리의 특정 로우(예를 들어, 공격자 로우)에 대한 반복적인 액세스는 예를 들어 로우들 간의 전자기 결합(electromagnetic coupling)으로 인해 인접 로우(예를 들어, 희생 행)들의 감쇠율을 증가시킬 수 있다. 희생 로우들 내의 정보는 해당 로우들의 다음 자동 리프레시 동작까지 리프레시되지 않으면 데이터가 손실될 수 있는 속도로 감쇄될 수 있다. 정보가 손실되는 것을 방지하려면, 공격자 로우를 식별한 다음 하나 이상의 관련 희생 로우들에 대해 타겟 리프레시 동작을 수행해야 할 수 있다. 일부 실시예에서, 타겟 리프레시 동작은 자동 리프레시 동작을 위해 사용되었을 타임슬롯(timeslot)을 "훔칠(steal)" 수 있다(예를 들어, 펌프의 활성화, 자동 리프레시 커맨드의 AREF 활성화).
일부 예들에서, 자동-리프레시 커맨드들 AREF은 메모리 다이의 메모리 셀들에 저장된 정보를 신뢰성 있게 유지하는데 필요한 것보다 더 높은 주파수에서 메모리 다이에 제공될 수 있다. 따라서, 일부 예들에서, 메모리 다이의 메모리 셀들의 전하 보유 특성(charge retention characteristic)은 리프레시 동작들이 주기적으로 스킵되는 것을 허용할 수 있고, 이는 이러한 리프레시 사이클들 동안 전력 소비를 줄일 수 있다.
리프레시 동작 동안 메모리 디바이스에 의해 소비되는 전류의 양을 제어하는 것이 중요할 수 있다. 일반적으로 자동 리프레시 동작은 타겟 리프레시 동작보다 더 많은 전류를 소비할 수 있으며, 이는 주어진 타겟 리프레시 동작 중에 리프레시되는 것보다 더 많은 로우들이 주어진 자동 리프레시 동작 중에 리프레시될 수 있기 때문이다. 따라서, 메모리 다이의 모든 메모리 뱅크들 또는 메모리 패키지 또는 모듈의 메모리 다이의 그룹의 모든 메모리 다이가 동시에 자동 리프레시 동작을 수행하는 경우, 사용되는 전류는 일부 예에서 정의된 전류 제한을 초과할 수 있다. 앞에서 설명한 것처럼, 전류 사용을 줄이는 한 가지 방법은 가능한 경우 주기적으로 리프레시를 스킵하는 것이다. 그러나, 메모리 다이의 모든 메모리 뱅크들 또는 메모리 패키지 또는 모듈의 메모리 다이의 그룹의 모든 메모리 다이가 동시에 리프레시 동작을 스킵하고 동시에 자동 리프레시 동작을 수행하는 경우, 과도한 전류 사용 문제가 지속될 수 있다.
본 개시는 상이한 유형의 리프레시 동작들의 타이밍을 스태거링(staggering)하기 위한 장치, 시스템 및 방법에 관한 것이다. 스킵되고 타겟 리프레시 동작들은 자동 리프레시 동작보다 전류를 덜 사용하므로 메모리 다이의 제1 서브세트(또는 메모리 뱅크들의 제1 서브세트)가 자동 리프레시 동작을 수행하는 동안 메모리 다이의 제2 서브세트(또는 메모리 뱅크들의 제2 서브세트)가 리프레시 동작을 스킵하고, 타겟 리프레시 동작을 수행하고 또는 이들의 조합을 수행하게 함으로써 자동 리프레시 동작을 동시에 수행하는 메모리 다이들(또는 단일 메모리 다이의 메모리 뱅크들)의 수를 줄이는 것이 바람직할 수 있다. 예를 들어, 메모리 다이들(또는 메모리 뱅크들)의 최대 수가 리프레시 동작을 수행하는 순간, 메모리 다이들(또는 메모리 뱅크들) 중 일부는 리프레시 동작을 스킵할 수 있고 및/또는 메모리 다이들(또는 메모리 뱅크들) 중 일부는 자동 리프레시 동작을 수행하기 보다는 타겟 리프레시 동작을 수행할 수 있다. 예시적인 구현에서, 메모리 다이들 각각은 리프레시 타이밍 커맨드(예를 들어, 자동 리프레시 커맨드 AREF 및/또는 펌프)의 상이한 활성화에서 리프레시 동작을 스킵할 수 있다. 따라서, 제1 메모리 다이는 리프레시 동작을 스킵할 수 있고 제2 다이는 리프레시 타이밍 신호의 제1 활성화에 응답하여 자동 리프레시 동작을 수행할 수 있으며, 제1 메모리 다이는 자동 리프레시 동작을 수행할 수 있고 제2 다이는 리프레시 타이밍 신호의 제2 활성화에 응답하여 리프레시 동작을 스킵할 수 있다.
도 1은 본 개시의 적어도 하나의 실시예에 따른 반도체 디바이스의 블록도이다. 반도체 디바이스(100)는 단일 반도체 칩에 집적된 DRAM 디바이스와 같은 반도체 메모리 디바이스일 수 있다. 도 1의 예시적인 디바이스(100)는, 인터페이스로서 기능할 수 있는(그리고 지칭될 수 있는), 기판(123) 상에 위치된 메모리 다이들의 스택(125)과 같은 메모리 패키지를 포함할 수 있다. 특정 구성요소들이 스택(125)의 다이들에 표시되고 특정 구성요소들이 기판(123) 상에 표시되지만, 스택(125)과 기판(123) 사이의 디바이스(100)의 구성요소들의 다른 배열이 다른 예시적인 실시예들에서 가능하다. 일부 실시예에서, 디바이스(100)의 스택(125)은 다중 다이를 포함할 수 있다. 다른 실시예에서, 스택(125)은 단일 다이를 포함할 수 있다.
설명의 간결함과 명확성을 위해, 스택(125)의 하나의 메모리 다이의 구성요소들만이 도 1에 도시되어 있다. 일반적으로, 스택(125)의 상이한 메모리 다이들 각각은 서로 유사한 구성요소를 가질 수 있다. 일부 실시예에서, 스택(125)의 각각의 메모리 다이는 물리적으로 서로 동일할 수 있다. 기판(123)은 인터페이스의 역할을 할 수 있고, 스택(125)의 메모리 다이들이 기판의 구성요소들과 통신하는 동안 외부와 정보(예를 들어, 데이터, 커맨드)를 송수신할 수 있다. 본원에 설명된 바와 같이, 기판(123)에 의해 전송된 커맨드 및 다른 신호는 스택(125)의 모든 메모리 다이들로 전송되거나 스택(125)의 개별 메모리 다이들로 개별적으로 어드레싱될 수 있다.
반도체 디바이스(100)는 메모리 어레이(118)를 포함한다. 메모리 어레이(118)는 스택(125)의 메모리 다이에 위치할 수 있다. 메모리 어레이(118)는 복수의 메모리 뱅크들 BANK0-N를 포함하는 것으로 도시되며, 메모리 뱅크들의 전체 카운트는 2, 4, 8, 16 등이며, 이들 사이의 임의의 수와 16보다 큰 임의의 수를 포함한다. 메모리 뱅크들 BANK0-N 각각은 복수의 워드 라인들 WL, 복수의 비트 라인들 BL, /BL 및 상기 복수의 워드라인들 WL과 상기 복수의 비트라인들 BL, /BL의 교차점에 배치된 복수의 메모리 셀들 MC을 포함할 수 있다. 워드 라인 WL의 선택은 로우 디코더(108)에 의해 수행되고 비트 라인들 BL 및 /BL의 선택은 컬럼 디코더(110)에 의해 수행된다. 로우 및 컬럼 디코더들(108, 110)은 또한 스택(125)의 메모리 다이들에 위치할 수 있다. 도 1의 실시예에서, 로우 디코더(108)는 각 메모리 뱅크에 대한 개별 로우 디코더를 포함하고 컬럼 디코더(110)는 각 메모리 뱅크에 대한 개별 컬럼 디코더를 포함한다. 비트 라인들 BL 및 /BL은 각각의 감지 증폭기(SAMP)에 연결된다. 비트라인들 BL 또는 /BL로부터 판독된 데이터는 감지 증폭기 SAMP에 의해 증폭되어 상보적 로컬 데이터 라인(LIOT/B), 전송 게이트(TG) 및 상보적 메인 데이터 라인들(MIOT/B)을 통해 판독/기록 증폭기(120)로 전달된다. 반대로, 판독/기록 증폭기(120)로부터 출력된 기록 데이터는 상보적 메인 데이터 라인들 MIOT/B, 전송 게이트 TG, 및 상보적 로컬 데이터 라인들 LIOT/B을 통해 감지 증폭기 SAMP로 전달되어 비트 라인 BL 또는 /BL에 연결된 메모리 셀 MC에 기록된다.
반도체 디바이스(100)는 커맨드 및 어드레스를 수신하기 위해 커맨드 및 어드레스 버스에 연결된 커맨드 및 어드레스(C/A) 단자, 및 CS 신호를 수신하도록 구성된 칩 선택(CS) 단자, 클록들 CK 및 /CK를 수신하는 클록 단자, 데이터를 제공하는 데이터 단자 DQ, 및 전원 공급 전위들 VDD, VSS, VDDQ 및 VSSQ을 수신하는 전원 공급 단자를 포함하는 복수의 외부 단자들을 채용할 수 있다. 외부 단자들은 기판(123) 상에 위치할 수 있다.
클록 단자에는 입력 회로(112)에 제공되는 외부 클록들 CK 및 /CK이 제공된다. 외부 클록들은 상호 보완적일 수 있다. 입력 회로(112)는 CK 및 /CK 클록들에 기초하여 내부 클록 ICLK를 생성한다. ICLK 클록은 커맨드 디코더(110) 및 내부 클록 생성기(114)에 제공된다. 내부 클록 생성기(114)는 ICLK 클록에 기초하여 다양한 내부 클록들 LCLK을 제공한다. LCLK 클록들은 다양한 내부 회로들의 타이밍 동작에 사용될 수 있다. 내부 데이터 클록들 LCLK은 입력/출력 회로(122)에 제공되어, 예를 들어 데이터 수신기에 대한 입력/출력 회로(122)에 포함된 회로들의 동작을 타이밍하여 기록 데이터의 수신을 타이밍한다.
C/A 단들자에는 메모리 어드레스들이 제공될 수 있다. C/A 단자들에 제공된 메모리 어드레스들은 커맨드/어드레스 입력 회로(102)를 거쳐 어드레스 디코더(104)로 전송된다. 어드레스 디코더(104)는 어드레스를 수신하고 디코딩된 로우 어드레스 XADD를 로우 디코더(108)에 공급하고 디코딩된 컬럼 어드레스 YADD를 컬럼 디코더(110)에 공급한다. 어드레스 디코더(104)는 디코딩된 로우 어드레스 XADD 및 컬럼 어드레스 YADD를 포함하는 메모리 어레이(118)의 뱅크를 나타낼 수 있는 디코딩된 뱅크 어드레스 BADD를 또한 공급할 수 있다. 일부 실시예에서, 어드레스 디코더(104)는 또한 활성화를 위한 스택(125)의 특정 메모리 다이를 나타낼 수 있다. C/A 단자들에는 커맨드가 제공될 수 있다. 커맨드의 예로는 다양한 동작들의 타이밍을 제어하기 위한 타이밍 커맨드, 메모리에 액세스하기 위한 액세스 커맨드, 예를 들어, 판독 동작을 수행하기 위한 판독 커맨드 및 기록 동작을 수행하기 위한 기록 커맨드는 물론 기타 커맨드 및 작업을 포함할 수 있다. 액세스 커맨드는 액세스될 메모리 셀(들)을 나타내기 위한 하나 이상의 로우 어드레스 XADD, 컬럼 어드레스 YADD, 및 뱅크 어드레스 BADD와 연관될 수 있다.
커맨드는 커맨드/어드레스 입력 회로(102)를 통해 커맨드 디코더(106)에 내부 커맨드 신호로서 제공될 수 있다. 커맨드 디코더(106)는 내부 커맨드 신호를 디코딩하여 동작을 수행하기 위한 다양한 내부 신호들 및 커맨드들을 생성하는 회로를 포함한다. 예를 들어, 커맨드 디코더(106)는 워드 라인을 선택하기 위한 로우 커맨드 신호 및 비트 라인을 선택하기 위한 컬럼 커맨드 신호를 제공할 수 있다.
반도체 디바이스(100)는 판독 커맨드인 액세스 커맨드를 수신할 수 있다. 판독 커맨드가 수신되고, 뱅크 어드레스, 로우 어드레스 및 컬럼 어드레스(및 선택적 다이 어드레스)가 판독 커맨드와 함께 적시에 제공되면, 판독 데이터는 로우 어드레스 및 컬럼 어드레스에 대응하는 메모리 어레이(118)의 메모리 셀들로부터 판독된다. 판독 커맨드는 메모리 어레이(118)로부터의 판독 데이터가 판독/기록 증폭기들(120)에 제공되도록 내부 커맨드를 제공하는 커맨드 디코더(106)에 의해 수신된다. 판독된 데이터는 입력/출력 회로(122)를 통해 데이터 단자들 DQ로부터 외부로 출력된다.
반도체 디바이스(100)는 액세스 커맨드(예를 들어, 기록 커맨드)를 수신할 수 있다. 기록 커맨드가 수신되고 뱅크 어드레스, 로우 어드레스 및 컬럼 어드레스(및 선택적 메모리 다이 어드레스)가 기록 커맨드와 함께 적시에 제공되면, 데이터 단자 DQ에 공급된 기록 데이터는 로우 어드레스 및 컬럼 어드레스에 대응하는 메모리 어레이(118)의 메모리 셀들에 기록된다. 기록 커맨드는 커맨드 디코더(106)에 의해 수신되고, 응답으로 커맨드 디코더(106)는 기록 데이터가 입력/출력 회로(122)의 데이터 수신기들에 의해 수신되게 하는 내부 커맨드를 제공할 수 있다. 입력/출력 회로(122)의 데이터 수신기에 의한 기록 데이터의 수신을 타이밍하기 위해 기록 클록이 외부 클록 단자에 또한 제공될 수 있다. 기록 데이터는 입력/출력 회로(122)를 통해 판독/기록 증폭기(120)에 공급되고, 판독/기록 증폭기(120)에 의해 메모리 어레이(118)에 공급되어 메모리 셀 MC에 기록된다.
반도체 디바이스(100)는 또한 리프레시 동작을 수행하도록 하는 커맨드를 수신할 수 있다. 리프레시 신호 AREF는 커맨드 디코더(106)가 리프레시 커맨드를 수신할 때 활성화되는 펄스 신호일 수 있다. 일부 실시예에서, 리프레시 커맨드는 메모리 디바이스(100)에 외부적으로 발행될 수 있다. 일부 실시예에서, 리프레시 커맨드는 디바이스의 구성요소에 의해 주기적으로 생성될 수 있다. 일부 실시예에서, 외부 신호가 자기 리프레시 진입 커맨드를 나타내는 경우, 리프레시 신호 AREF가 또한 활성화될 수 있다. 리프레시 신호 AREF는 커맨드 입력 직후에 한번 활성화되고, 이후 원하는 내부 타이밍 주기로 주기적으로 활성화될 수 있다. 따라서 미리 정의된 기간에 따라 리프레시 동작들이 자동으로 계속될 수 있다. 자기 리프레시 종료 커맨드(self-refresh exit command)는 리프레시 신호 AREF의 자동 활성화를 중지하고 IDLE 상태로 돌아가게 할 수 있다.
리프레시 어드레스 제어 회로(116)에는 리프레시 신호 AREF가 공급된다. 일부 예들에서, 스택(125)의 각각의 메모리 다이는 메모리 뱅크들 BANK0-N의 각각의 메모리 뱅크에 대한 개별 리프레시 어드레스 제어 회로(116)를 포함할 수 있다. 다른 예들에서, 각각의 메모리 다이는 단일 리프레시 어드레스 제어 회로(116)를 포함할 수 있다. 리프레시 동작을 예상하여, 리프레시 어드레스 제어 회로(116)는 리프레시 로우 어드레스 RXADD가 나타내는 워드라인 WL을 리프레시할 수 있는 로우 디코더(108)에 리프레시 로우 어드레스 RXADD를 공급한다. 리프레시 어드레스 제어 회로(116)는 리프레시 동작의 타이밍을 제어하고, 리프레시 어드레스 RXADD를 선택하여 제공할 수 있다. 리프레시 어드레스 제어 회로(116)는 리프레시 어드레스 RXADD의 세부사항(예를 들어, 리프레시 어드레스를 계산하는 방법, 리프레시 어드레스의 타이밍)을 변경하도록 제어되거나 내부 로직에 기초하여 동작할 수 있다.
리프레시 사이클 동안, 메모리 다이는 리프레시 동작을 스킵하고, 자동 리프레시 동작을 수행하고, 타겟 리프레시 동작을 수행하거나, 또는 이들의 일부 조합을 수행할 수 있다. 따라서, 스킵된 리프레시 동작 동안, 리프레시 어드레스 제어 회로(116)는 리프레시 어드레스 RXADD를 제공하지 않을 수 있다. 자동 리프레시 동작 또는 타겟 리프레시 동작 중에, 리프레시 어드레스 제어 회로(116)는 리프레시 어드레스 RXADD로서 하나 이상의 자동 리프레시 어드레스들(예를 들어, 자동 리프레시 어드레스) 또는 타겟 리프레시 어드레스(예를 들어, 희생 어드레스)를 각각 제공할 수 있다. 자동 리프레시 어드레스는 자동 리프레시 신호 AREF의 활성화에 기초하여 제공되는 어드레스들의 시퀀스의 일부일 수 있다. 리프레시 어드레스 제어 회로(116)는 자동 리프레시 신호 AREF의 활성화 레이트에 의해 결정된 레이트로 자동 리프레시 어드레스들의 시퀀스를 통해 사이클링될 수 있다. 자동 리프레시 동작의 일부로서 리프레시 어드레스 RXADD로 다수의 어드레스들이 제공될 수 있다. 일부 실시예에서, 어드레스들의 그룹 또는 블록은 모두 리프레시 어드레스 RXADD에 의해 지시될 수 있고, 로우 디코더(108)는 어드레스들의 전체 그룹 또는 블록을 리프레시할 수 있다.
리프레시 어드레스 제어 회로(116)는 또한 메모리 어레이(118) 내의 근처 어드레스들(예를 들어, 공격자 로우들에 대응하는 공격자 어드레스들)의 액세스 패턴에 기초하여 리프레시하는 것을 필요로 하는 어드레스들(예를 들어, 희생 로우들에 대응하는 희생 어드레스들)인 타겟 리프레시 어드레스들을 결정할 수 있다. 리프레시 어드레스 제어 회로(116)는 타겟 리프레시 어드레스 RXADD를 계산하기 위해 디바이스(100)의 하나 이상의 신호들을 선택적으로 사용할 수 있다. 예를 들어, 리프레시 어드레스 RXADD는 어드레스 디코더에 의해 제공되는 로우 어드레스들 XADD에 기초하여 계산될 수 있다. 일부 실시예에서, 리프레시 어드레스 제어 회로(116)는 어드레스 디코더(104)에 의해 제공되는 로우 어드레스 XADD의 현재 값을 샘플링하고 샘플링된 어드레스들 중 하나 이상에 기초하여 타겟 리프레시 어드레스를 결정할 수 있다.
타겟 리프레시 어드레스는 어드레스 디코더(104)로부터 수신된 로우 어드레스들 XADD의 시간에 따른 특성에 기초할 수 있다. 리프레시 어드레스 제어 회로(116)는 현재 로우 어드레스 XADD를 샘플링하여 시간 경과에 따른 그의 특성을 결정할 수 있다. 샘플링은 무작위 또는 반무작위 타이밍을 기반으로 수집된 각 샘플과 함께 간헐적으로 발생할 수 있다. 리프레시 어드레스 제어 회로(116)는 샘플링된 로우 어드레스 XADD에 기초하여 타겟 리프레시 어드레스를 계산하기 위해 상이한 방법들을 사용할 수 있다. 예를 들어, 리프레시 어드레스 제어 회로(116)는 주어진 로우가 공격자 어드레스인지 결정하고, 공격자 어드레스의 희생 어드레스들에 대응하는 어드레스들을 계산하여 타겟 리프레시 어드레스로서 제공할 수 있다. 일부 실시예에서, 하나보다 많은 희생 어드레스가 주어진 공격자 어드레스에 대응할 수 있다. 이 경우에 리프레시 어드레스 제어 회로는 다수의 타겟 리프레시 어드레스들을 큐(queue)에 넣을 수 있고 타겟 리프레시 어드레스가 제공되어야 한다고 결정할 때 그것들을 순차적으로 제공할 수 있다. 리프레시 어드레스 제어 회로(116)는 타겟 리프레시 어드레스를 즉시 제공할 수 있거나, 나중에 제공될 타겟 리프레시 어드레스를 큐(예를 들어, 타겟 리프레시에 사용할 수 있는 다음 타임 슬롯)에 넣을 수 수 있다.
리프레시 어드레스 RXADD는 리프레시 신호 AREF의 타이밍에 따른 타이밍으로 제공될 수 있다. 리프레시 어드레스 제어 회로(116)는 리프레시 신호 AREF의 타이밍에 대응하는 타임 슬롯들을 가질 수 있고, 각 시간 슬롯 동안 아무 것도 제공하지 않거나, 하나 또는 그 이상의 리프레시 어드레스 RXADD를 제공할 수 있다. 일부 실시예에서, 리프레시가 스킵될 수 있거나 타겟 리프레시 어드레스가 그렇지 않으면 자동 리프레시 어드레스에 할당되었을 타임 슬롯 동안 발행(예를 들어, "스틸")될 수 있다. 일부 실시예에서, 리프레시 신호 AREF의 활성화에 응답하여 다수의 리프레시 동작들이 수행될 수 있다. 이 예에서, 특정 타임 슬롯들은 일부 미리 정의된 패턴에 따라 특정 유형의 리프레시 동작을 위해 예약될 수 있다. 미리 정의된 패턴에 기초하여, 리프레시 어드레스 제어 회로(116)는 타겟 리프레시 어드레스를 제공할지, 리프레시 어드레스를 제공하지 않을지를 결정할 수 있고(예를 들어, 스킵된 리프레시), 또는 특정 타임 슬롯 동안 자동 리프레시 어드레스를 제공할 수 있다. 일부 예들에서, 리프레시 어드레스 제어 회로(116)는 예를 들어 검출된 로우 해머 공격에 응답하여 패턴을 무시하도록 구성될 수 있다.
일부 실시예에서, 리프레시 어드레스 제어 회로(116)는 스킵된 리프레시 동작, 자동 리프레시 동작, 또는 타겟 리프레시 동작을 개시할지 여부를 결정하는데 사용되는 상태 머신 및/또는 카운터와 같은 로직을 포함할 수 있다. 예를 들어, 리프레시 어드레스 제어 회로(116)는 카운터로 리프레시 신호 AREF의 활성화 횟수를 카운팅할 수 있고, 카운터가 최대값에 도달하고 최소값으로 '롤백'할 때, 리프레시 동작을 스킵할 수 있다. 로직은 또한 주어진 메모리 다이에서 로직의 동작을 변경하는 데 사용될 수 있는 퓨즈 설정(fuse setting)과 같은 설정에 연결될 수 있다. 다른 실시예에서, 리프레시 동작 시퀀스는 많은 리프레시 동작 사이클에들 걸쳐 발생할 수 있다.
타겟 리프레시 동작 또는 스킵된 리프레시 동작 동안보다 자동 리프레시 동작 동안 리프레시 어드레스 RXADD로서 더 많은 어드레스들이 제공될 수 있으므로, 자동 리프레시 동작은 타겟 리프레시 동작 또는 스킵된 리프레시 동작보다 더 많은 전류(예를 들어, 더 많은 전력)를 소비할 수 있다. 리프레시 동작 중 임의의 특정 시점에서 반도체 디바이스(100)에 의해 소모되는 피크 전류를 줄이기 위해, 스킵된 리프레시 및/또는 타겟 리프레시 동작은 스택(125)의 서로 다른 메모리 다이들 사이(및/또는 특정 메모리 다이의 메모리 어레이(118)의 다른 메모리 뱅크들 BANK0-N 사이)의 자동 리프레시 동작들과 함께 시간적으로 스태거링될 수 있다. 스택(125)의 상이한 메모리 다이들은 스킵된 리프레시 동작 및 자동 리프레시 동작이 상이한 메모리 다이들(또는 메모리 다이의 다른 메모리 뱅크들 BANK0-N)에서 상이한 시간에 발생하게 하는 설정을 가질 수 있다. 하나의 예시적인 구현에서, 스택(125)의 상이한 메모리 다이들의 리프레시 어드레스 제어 회로들(116)은 리프레시 신호에 기초한 주파수로 스킵된 리프레시 동작을 나타낼 수 있다(예를 들어, 스킵된 리프레시 동작은 리프레시 신호 AREF의 매 n번째 활성화에 응답하여 수행될 수 있음). 다른 예시적인 구현에서, 스택(125)의 특정 다이의 리프레시 어드레스 제어 회로들(116)은 리프레시 신호에 기초한 주파수로 메모리 뱅크들 BANK0-N의 대응하는 메모리 뱅크에 대한 스킵된 리프레시 동작을 나타낼 수 있다(예를 들어, 스킵된 리프레시 동작은 리프레시 신호 AREF의 매 n번째 활성화에 응답하여 수행될 수 있음). 각각의 메모리 다이들(예를 들어, 메모리 다이의 메모리 뱅크들 BANK0-N)은 동일한 주파수로 스킵된 리프레시 동작을 수행할 수 있지만, 그러나 각 메모리 다이들(또는 메모리 뱅크들 BANK0-N)의 설정(예를 들어, 퓨즈 설정)은 스킵된 리프레시 동작들의 위상을 오프셋(offset)할 수 있다.
이전에 설명된 바와 같이, 스킵된 리프레시 동작들의 타이밍들은 리프레시 동작 동안 메모리 디바이스(100)에 의해 소모되는 피크 전력을 감소시키기 위해 시간적으로 스태거링될 수 있다. 스택(125)의 서로 다른 메모리 다이들(또는 메모리 다이의 서로 다른 메모리 뱅크들 BANK0-N)의 설정이 메모리 다이들의 하나 이상(또는 메모리 뱅크들 BANK0-N의 하나 이상)에서 최대 수의 동시 리프레시 동작들이 발생할 때 메모리 다이들 중 적어도 하나(또는 메모리 뱅크들 BANK0-N 중 적어도 하나)가 자동 리프레시 동작보다는 스킵된 리프레시 동작을 수행하도록 설정될 수 있다.
전원 단자에는 전원 공급 전위들 VDD 및 VSS이 공급된다. 내부 전압 발생 회로(124)에는 전원 공급 전위들 VDD, VSS이 공급된다. 내부 전압 생성 회로(124)는 전원 공급 단자들에 공급되는 전원 공급 전위들 VDD 및 VSS에 기초하여 다양한 내부 전위들 VPP, VOD, VARY, VPERI 등을 생성한다. 내부 전위 VPP는 주로 로우 디코더(108)에서 사용되고, 내부 전위들 VOD, VARY은 메모리 어레이(118)에 포함된 감지 증폭기 SAMP에서 주로 사용되며, 내부 전위 VPERI는 많은 주변 회로 블록들에서 사용된다.
전원 공급 단자들에는 전원 공급 전위들 VDDQ 및 VSSQ이 또한 공급된다. 입력/출력 회로(122)에는 전원 공급 전위들 VDDQ, VSSQ이 공급된다. 전원 공급 단자들에 공급되는 전원 공급 전위들 VDDQ, VSSQ은 본 개시의 일 실시예에서 전원 공급 단자들에 공급되는 전원 공급 전위들 VDD, VSS와 동일한 전위일 수 있다. 전원 공급 단자들에 공급되는 전원 전위들 VDDQ, VSSQ은 본 개시의 다른 실시예에서 전원 공급 단자들에 공급되는 전원 공급 전위들 VDD, VSS과 다른 전위들일 수 있다. 전원 공급 단자들에 공급되는 전원 전위들 VDDQ 및 VSSQ은 입력/출력 회로(122)에 사용되어, 입력/출력 회로(122)에서 발생하는 전원 노이즈가 다른 회로 블록들로 전파되지 않도록 한다.
도 2는 본 개시의 일 실시예에 따른 메모리 패키지(200)의 마스터/슬레이브 구성의 블록도이다. 메모리 패키지(200)는 일부 실시예에서 도 1의 반도체 디바이스(100) 및 메모리 스택(125)의 구현일 수 있다. 메모리 패키지(200)는 메모리 디바이스에서 사용하기 위한 메모리 패키지로의 메모리 다이(및 기판/인터페이스)의 하나의 가능한 구성을 나타내는 예이다. 메모리 패키지(200)는 메모리 패키지(200) 외부의 다른 구성요소에 정보를 송수신하도록 구성된 단자를 갖는 패키지 기판(227)을 포함한다. 메모리 패키지(200)는 또한 마스터 메모리 다이(마스터 다이 또는 마스터 DRAM)(228), 및 복수의 슬레이브 메모리 다이들(슬레이브 다이 또는 슬레이브 DRAM들)(229a-c)를 포함할 수 있다. 마스터 다이(228)는 기판(227)으로 신호를 송수신하고, 차례로 슬레이브 다이들(229a-c)에 신호를 제공하고 신호를 수신한다. 다이들(228, 229a-c)의 단일 스택만이 도시되지만, 일부 실시예에서 패키지 기판(227)은 다이들의 다중 스택들을 포함할 수 있다.
일반적으로 메모리 패키지(200)의 구조와 유사한 실시예는 3DS 패키지들로 지칭될 수 있고, 각각의 다이들은 일반적으로 논리적 랭크(logical rank)로 지칭될 수 있다. 도 2의 메모리 패키지(200)는 와이어 본드(예를 들어, 마스터 다이(228) 및 세 개의 슬레이브 다이들(229a-c))로 연결된 네 개의 상이한 메모리 다이들을 갖는 예시적인 실시예를 도시한다. 다른 예시적인 실시예에서 더 많거나 더 적은 메모리 다이들이 사용될 수 있다. 예를 들어, 일부 메모리 스택들은 8개 이상의 메모리 다이들을 포함할 수 있다. 일부 예에서, 스택의 다중 메모리 다이들은 관통 실리콘 비아(TSV) 또는 다른 기술을 사용하여 본딩될 수 있다.
마스터 다이(228) 및 슬레이브 메모리 다이들(229a-c) 각각은 하나 이상의 메모리 어레이들(예를 들어, 도 1의 메모리 어레이(118))를 포함할 수 있다. 메모리 다이들(228, 229a-c)은 또한 리프레시 어드레스 제어 회로들(예를 들어, 도 1의 리프레시 어드레스 제어 회로(116)), 및 로우 및 컬럼 디코더들(예를 들어, 도 1의 108 및 110)과 같은 메모리 디바이스의 다른 구성요소들을 각각 포함할 수 있다. 메모리 디바이스의 다른 구성요소들(예를 들어, 기판(123) 상에 도시된 도 1의 메모리 디바이스(100)의 구성요소들)은 기판(227)과 메모리 다이들(228, 229a-c) 사이에 분포될 수 있다. 일부 실시예에서, 마스터 다이(228) 및 슬레이브 다이들(229a-c) 각각은 물리적으로 서로 동일할 수 있다.
마스터 다이(228)는 기판(227) 및 제1 슬레이브 다이(229a)에 연결될 수 있다. 제1 슬레이브 다이(229a)는 마스터 다이(228) 및 다음 슬레이브 다이(229b) 등에 연결된다. 다이들(228, 229a-c)는 다양한 방법으로 서로(및 기판(227))에 결합될 수 있다. 일부 실시예에서, 다이들은 와이어 본드로 함께 결합될 수 있다. 일부 실시예에서, 다이들은 관통 실리콘 비아(TSV)를 사용하여 함께 결합될 수 있다. 3DS 패키지에서, 다이들 사이의 커플링(예를 들어, 와이어 본드 및/또는 TSV)을 통해 끌어올 수 있는 피크 전력(및/또는 전류)을 기반으로 하는 추가 전력 제약이 있을 수 있다.
기판(227)은 메모리 패키지(200)를 리프레시 상태로 만들도록 구성된 리프레시 커맨드를 수신할 수 있다. 일부 실시예에서, 커맨드는 리프레시 상태에 있어야 하는 메모리 다이들(228, 229a-c) 중 어느 것을 지정할 수 있다. 리프레시 상태에 있는 동안, 메모리 다이들(228, 229a-c) 각각은 리프레시 동작들(예를 들어, 스킵된 리프레시 동작, 자동 리프레시 동작 및/또는 타겟 리프레시 동작)을 수행할 수 있다. 일부 실시예에서, 리프레시 커맨드에 응답하여, 메모리 패키지(200)는 메모리 다이들(228, 229a-c)의 서브세트 또는 그룹(예를 들어, 논리적 랭크로 정의된)만을 동시에 리프레시 상태로 둘 수 있다. 일부 예들에서, 논리적 랭크가 리프레시 동작을 수행하기 시작한 후, 다음 논리적 랭크가 리프레시 동작을 수행하기 시작할 수 있기 전에 최소 시간이 경과할 수 있다. 따라서, 제1 논리적 랭크의 제1 리프레시 동작과 제2 논리적 랭크의 제1 리프레시 동작 사이에 적어도 그 최소 타이밍의 오프셋이 있을 수 있다.
메모리 패키지(200)가 리프레시 모드에 있는 동안, 기판(227)은 리프레시 커맨드를 수신하고 이를 마스터 다이(228)에 제공할 수 있다. 마스터 다이(228)는 리프레시 커맨드를 디코딩하고 리프레시 신호 AREF를 슬레이브 다이들(229a-c)(뿐만 아니라 마스터 다이(228)의 내부 구성요소들)에 제공할 수 있다. 리프레시 신호는 주기적으로 활성화될 수 있다(예를 들어, 높은 논리 레벨로 상승). 논리적 랭크들의 각각은 기판으로부터 리프레시 신호(예를 들어, AREF)를 수신할 수 있으며, 이는 논리적 랭크들의 리프레시 동작들의 타이밍을 제어하는데 사용될 수 있다. 일부 실시예에서, 논리적 랭크들(예를 들어, 메모리 다이들(228 및 229a-c)의 그룹들)은 리프레시 신호의 각각의 활성화에 응답하여 하나 이상의 리프레시 동작들을 수행할 수 있다. 일부 실시예에서, 논리적 랭크들은 리프레시 신호를 수신하는 것에 응답하여 리프레시 펌프 신호의 활성화를 제공하기 시작할 수 있으며, 리프레시 펌프 신호의 활성화에 응답하여 리프레시 동작을 수행할 수 있다.
일부 실시예들에서, 논리적 랭크들 각각은 자동 리프레시 동작, 타겟 리프레시 동작, 또는 스킵된 리프레시 동작이 각각의 메모리 다이(228 및 229a-c) 또는 메모리 다이(228 및 229a-c)의 개별 메모리 뱅크에서 발생할 것인지를 결정하도록 구성된 적어도 하나의 리프레시 어드레스 제어 회로(예를 들어, 도 1의 116)를 가질 수 있다. 각각의 논리적 랭크들은 스킵된 리프레시, 자동 리프레시 및 타겟 리프레시 동작들의 타이밍을 결정하는 데 사용되는 설정을 포함할 수 있다. 예를 들어, 메모리 다이들(228, 229a-c)의 각각의 퓨즈들은 메모리 다이들(228, 229a-c) 각각의(또는 각각의 메모리 다이들(228 및 229a-c)의 각각의 메모리 뱅크들의) 리프레시 동작들의 상이한 유형들의 타이밍 및/또는 패턴을 제어하는 데 사용될 수 있다. 예를 들어, 메모리 다이들(228 및 229a-c)의 각각(또는 메모리 다이들(228 및 229a-c)의 각각의 메모리 뱅크들의 각각)은 카운터를 가질 수 있어서, 리프레시 신호(및/또는 리프레시 펌프 신호)의 특정 횟수 활성화 후, 메모리 다이들(228, 229a-c)(또는 메모리 다이들(228, 229a-c)의 각각의 메모리 뱅크들)은 자동 리프레시 동작 대신에 스킵된 리프레시 동작 또는 타겟 리프레시 동작을 수행할 수 있다. 일부 실시예에서, 메모리 다이들(228, 229a-c)(또는 메모리 다이들(228, 229a-c)의 각각의 메모리 뱅크들)은 동일한 스킵된 리프레시 주파수에서 스킵된 리프레시 동작을 수행할 수 있고(예를 들어, 리프레시 신호의 동일한 활성화 횟수를 카운트한 후), 동일한 타겟 리프레시 주파수에서 타겟 리프레시 동작들을 수행할 수 있다(예를 들어, 리프레시 신호의 동일한 수의 활성화를 카운팅한 후). 그러나, 각각의 메모리 다이들(228, 229a-c)(또는 각각의 메모리 다이들(228, 229a-c)의 각각의 메모리 뱅크들)은 프로그래밍된 구성 또는 설정을 사용하여 스킵된 리프레시 동작들 또는 타겟 리프레시 동작들을 제 시간에 오프셋(offset)하도록 구성될 수 있다(예를 들어, 카운트의 초기 값 변경 등과 같은). 다른 실시예는 스킵된 리프레시 동작들을 적시에 스태거링(staggering)하고 및/또는 타겟 리프레시 동작들을 적시에 스태거링하기 위해 다른 방법을 사용할 수 있다. 스태거는 논리적 랭크의 다른 메모리 다이에 상대적일 수 있거나, 스태거는 단일 메모리 다이 내의 다른 메모리 뱅크들에 상대적일 수 있다.
일부 실시예에서, 마스터 다이(228)는 마스터 다이(228) 및 각각의 슬레이브 다이들(229a-c)에서 스킵된 리프레시, 자동 리프레시, 및 타겟 리프레시 동작들의 타이밍을 결정할 수 있다. 예를 들어, 마스터 다이(228)는 슬레이브 다이들(229a-c)의 각각에 대해 별도의 스킵된 리프레시 신호 및 별도의 타겟 리프레시 신호(예를 들어, 로우 해머 리프레시(RHR))를 제공할 수 있다. 마스터 다이(228)는 내부 로직을 포함할 수 있고, 개별 타겟 리프레시 신호들의 각각을 그들의 각각의 다이에 제공할 때 시간을 정할 수 있다. 예시적인 동작으로서, 마스터 다이(228)는 리프레시 신호의 제1 활성화를 수신할 때, 이는 스킵된 리프레시 신호를 슬레이브 다이(229a)에 전송할 수 있다. 마스터 다이(228)는 리프레시 신호의 제2 활성화를 수신할 때, 이는 스킵된 리프레시 신호를 슬레이브 다이(229b)로 전송할 수 있다. 마스터 다이(228)는 리프레시 신호의 제3 활성화를 수신할 때, 이는 스킵된 리프레시 신호를 슬레이브 다이(229c)에 전송할 수 있다. 리프레시 신호의 후속 활성화 시, 마스터 다이(228)는 사이클을 다시 반복할 수 있다. 다른 예시적인 실시예에서 다른 동작 방법 및/또는 스킵된 리프레시 패턴이 사용될 수 있다. 다른 실시예에서, 각각의 메모리 다이(228, 229a-c)는 각 사이클 동안 스킵된 리프레시 동작을 수행할 메모리 다이(예를 들어, 마스터 다이(228) 및 슬레이브 다이들(229a-c)) 내의 메모리 뱅크들의 그룹을 선택하기 위한 제어 로직을 포함할 수 있다.
일부 실시예에서, 스킵된 리프레시, 자동 리프레시, 및 타겟 리프레시 동작들의 타이밍을 제어하는 리프레시 타이밍 설정은 메모리 패키지(200)가 조립될 때 결정될 수 있다. 일부 실시예에서, 타이밍 설정은 서로에 대한 메모리 다이들(228, 229a-c)의 배치에 기초하여 결정될 수 있다(예를 들어, 슬레이브 다이(229a)는 마스터 다이(228) 등으로부터 떨어져 있는 메모리 다이들의 카운트에 기초하여 특정 타이밍 설정을 취할 수 있음). 일부 다른 예시적인 아키텍처에서, 메모리 패키지(200)의 메모리 다이들(228, 229a-c)은 각각, 마스터 다이(228)를 통하지 않고, 패키지 기판(227)으로부터 직접 모든 커맨드들을 수신할 수 있다. 이러한 메모리 패키지들의 동작은 설명된 메모리 패키지(200)의 동작과 유사할 수 있으며, 개별 메모리 다이들이 다른 메모리 다이들에 대해 또는 메모리 다이 내의 다른 뱅크들에 대해 스킵된 리프레시 동작들을 스태거링하도록 구성(예를 들어, 프로그래밍됨)된다. 다중 메모리 다이들 또는 메모리 다이 내의 메모리 뱅크들에 걸쳐 스킵된 리프레시 동작들 및 자동 리프레시 동작들을 스태거링하는 것은 모든 메모리 다이들 또는 메모리 다이 내의 모든 메모리 뱅크들에 걸쳐 자동 리프레시 동작을 동시에 수행하는 것과 비교하여 피크 전류 소모를 줄일 수 있다.
도 3은 본 개시의 실시예에 따른 메모리 어레이(300)의 블록도이다. 일부 실시예에서, 메모리 어레이(300)는 도 1의 메모리 어레이(112)를 구현할 수 있다. 메모리 어레이(300)는 메모리 뱅크 그룹들(330(0)-(3))으로 배열된 다수의 메모리 뱅크들(332(0)-(15))을 포함한다. 메모리 뱅크 그룹들(330(0)-(3))은 메모리 디바이스(334)의 주변 영역에 의해 물리적으로 서로 분리될 수 있다. 도 3의 예시적인 메모리 어레이(300)는 네 개의 메모리 뱅크 그룹들(330(0)-(3))을 포함하며, 각각이 메모리 뱅크들(332(0)-(15))의 개별 메모리 뱅크들을 포함하는 것을 도시하지만(예를 들어, 총 16개의 전체 메모리 뱅크들(332(0)-(15))), 다른 실시예는 더 많거나 더 적은 메모리 뱅크들(332(0)-(15))를 가질 수 있으며, 메모리 뱅크들은 메모리 그룹당 더 많거나 더 적은 메모리 뱅크들을 갖는 더 많거나 더 적은 메모리 뱅크 그룹들(330(0)-(3))로 구성될 수 있다. 메모리 뱅크들(332(0)-(15)) 및/또는 메모리 뱅크 그룹들(330(0)-(3))은 물리적으로 서로 옆에 위치하거나 그렇지 않을 수 있다.
메모리 뱅크들(332(0)-(15))의 각각은 다수의 워드라인들 및 비트라인들을 포함하며, 다수의 메모리 셀들이 교차점들에 배열된다. 일부 실시예에서, 메모리 뱅크들(332(0)-(15)) 내에 로우(워드라인)들 및 컬럼(비트라인)들의 추가 구성이 존재할 수 있다. 예를 들어, 메모리 뱅크들(332(0)-(15))의 각각은 다수의 로우들 및 컬럼들을 각각 포함하는 다수의 메모리 매트(mat)들을 포함할 수 있다. 메모리 매트들은 메모리 매트 세트들로 구성될 수 있다. 일부 실시예에서, 자동 리프레시 동작 동안에, 메모리 뱅크들(332(0)-(15))의 각각에 있는 세트들의 각각의 특정 메모리 매트에 있는 워드라인이 리프레시되게 하는 어드레스가 제공될 수 있다.
일부 실시예에서, 리프레시 커맨드는 모든 메모리 뱅크들(332(0)-(15))에 공통으로 발행될 수 있고, 모든 메모리 뱅크들(332(0)-(15))은 동시에 리프레시 동작들을 수행할 수 있다. 일부 실시예에서, 메모리 뱅크들(332(0)-(15))의 서브세트를 지시하는 리프레시 커맨드가 발행될 수 있다. 예를 들어, 메모리 뱅크들(332(0)-(15))의 특정 메모리 뱅크 그룹(또는 그룹들)(330(0)-(3))은 리프레시를 시작할 수 있다. 다른 예에서, 메모리 뱅크 그룹들(330(0)-(3))(또는 그룹들의 서브세트) 각각의 메모리 뱅크들(332(0)-(15))의 일부가 리프레시를 시작할 수 있다(예를 들어, 메모리 뱅크 그룹들(330(0)-(3)) 각각의 제1 메모리 뱅크들(332(00), 332(10), 332(20), 332(30)). 리프레시 커맨드가 메모리 뱅크들(332(0)-(15)) 중 하나 이상에 발행되면, 메모리 뱅크들(332(0)-(15))의 지시된 메모리 뱅크들의 각각은 하나 이상의 리프레시 동작들을 동시에 수행할 수 있다. 스킵 및 자동 리프레시 동작들의 타이밍은 메모리 뱅크들(332(0)-(15))의 지시된 메모리 뱅크들에서 스태거링되어, 메모리 뱅크들(332(0)-(15))의 지시된 메모리 뱅크들의 일부가 자동 리프레시 동작을 수행하는 메모리 뱅크들(332(0)-(15))의 지시된 뱅크들의 일부와 동시에 스킵된 리프레시 동작을 수행한다.
리프레시되는 메모리 뱅크들(332(0)-(15))의 지시된 메모리 뱅크들은 메모리 뱅크들의 제2 서브세트가 리프레시 동작을 스킵하는 동안 지시된 메모리 뱅크의 제1 서브세트를 자동 리프레시 동작을 수행하도록 구성하는 로직 및/또는 프로그래밍을 가질 수 있다. 일부 실시예에서, 로직/프로그래밍은 메모리 디바이스가 조립된 후에 프로그래밍된 설정에 기초하기 보다는 메모리 어레이(300)의 설계에 고유할 수 있다.
각각의 메모리 뱅크들(332(0)-(15))은 각각의 메모리 뱅크(332(0)-(15))에 리프레시 어드레스를 발행하도록 구성된 리프레시 제어 회로(예를 들어, 도 1의 116)와 연관될 수 있다. 각각의 리프레시 제어 회로는 리프레시 신호 AREF의 활성화를 수신하고 제공된 리프레시 어드레스가 자동 리프레시 동작, 타겟 리프레시 동작 또는 스킵된 리프레시 동작을 나타내야 하는지 여부를 결정 하기 위해 내부 로직을 사용할 수 있다. 예를 들어, 각 리프레시 제어 회로는 자동 리프레시 동작들의 수를 카운팅할 수 있으며, 특정 수의 자동 리프레시 동작들이 수행된 후 타겟 리프레시 동작 또는 스킵된 리프레시 동작을 수행할 수 있다. 상이한 리프레시 제어 회로들의 카운터들은 서로 다른 메모리 뱅크들에 걸쳐 스킵된 리프레시 동작들을 스태거링 하기 위해 상이한 값들로 초기화될 수 있다.
도 4는 본 개시의 일 실시예에 따른 메모리 모듈(400)의 블록도이다. 하나 이상의 메모리 패키지들(예를 들어, 또는 메모리 다이들)(425(0)-(8))은 메모리 모듈(400)로 함께 구성될 수 있다. 메모리 패키지들(425(0)-(8))은 메모리 모듈(400)의 일 측 또는 양 측들에 포함될 수 있다. 메모리 패키지들(425(0)-(8))의 각각은 도 1의 메모리 디바이스(100), 도 2의 메모리 패키지(200) 및/또는 도 3의 메모리 어레이(300) 중 하나 이상과 같은 메모리 패키지의 임의의 배열일 수 있다. 일부 실시예에서 메모리 패키지들(425(0)-(8))은 모두 동일한 유형의 메모리 패키지일 수 있다. 다른 실시예에서, 메모리 패키지들(425(0)-(8))는 사용될 수 있는 다양한 유형의 메모리 패키지들의 혼합을 포함할 수 있다. 제어기(426)는 다양한 커맨드 신호를 메모리 패키지들(425(0)-(8))에 제공할 수 있다. 일부 예에서, 메모리 모듈(400)은 DIMM(dual in-line memory module)으로 구성될 수 있다. 다른 예들에서, 메모리 모듈(400)은 휘발성 메모리 디바이스들(예를 들어, DRAM) 및 비휘발성 메모리 디바이스들(예를 들어, 플래시 메모리)의 조합을 포함하는 비휘발성 DIMM(NVDIMM)으로서 구성될 수 있다(미도시).
도 4에 도시된 메모리 모듈(400)은 9 개의 메모리 패키지들(425(0)-(8))를 갖지만, 더 많거나 더 적은 수의 패키지들(425(0)-(8))이 다른 실시예에서 사용될 수 있다. 예를 들어, 일부 실시예에서, 메모리 패키지들(425(0)-(8))는 서로 다른 물리적 랭크들로 구성될 수 있다. 예를 들어, 모듈(400)의 제1 측에 제1 물리적 랭크가 있고(예를 들어, 도 4에 표시된 9개의 메모리 패키지들(425(0)-(8))) 모듈(400)의 후면 측(back side)에 제2 물리적 랭크가 있을 수 있다(예를 들어, 모듈(400)의 뒷면에 9개의 추가 메모리 패키지들). 일부 실시예에서, 물리적 랭크당 18개의 패키지들(425(0)-(8))이 있을 수 있으며, 메모리 모듈(400)에는 하나 이상의 물리적 랭크들이 있을 수 있다. 메모리 모듈(400)은 메모리 패키지들(425(0)-(8))의 수, 랭크, 메모리 유형 등과 같은 메모리 모듈(400)에 대한 정보를 제공하도록 구성된 직렬 존재 감지(SPD) 칩(427)을 포함할 수 있다. 메모리 모듈(400)은 메모리 모듈(400)에 대한 구성 정보를 저장하도록 구성된 레지스터(428), 및 메모리 모듈(400)에 대한 클록 타이밍을 제어하도록 구성된 위상 동기 루프(PLL) 회로(429)를 더 포함할 수 있다.
본 명세서에 기술된 바와 같이 메모리 패키지들(425(0)-(8)) 내에서 자동 리프레시, 타겟 리프레시, 스킵된 리프레시 동작들을 간격을 두는 것(spacing out)과 유사하게, 또한 모듈(400)의 메모리 패키지들(425(0)-(8)) 사이의 리프레시 타이밍을 관리하는 것이 바람직할 수 있다. 간결함을 위해, 이전에 설명된 것과 유사한 구성요소, 구조 및/또는 동작은 반복되어 설명되지 않다. 예를 들어, 메모리 패키지들(425(0)-(8)) 중 하나 이상은 각각의 메모리 다이들 중 하나 이상이 자동 리프레시 동작, 타겟 리프레시 동작 또는 스킵된 리프레시 동작 중 하나를 수행하는 리프레시 모드로 들어갈 수 있다. 주어진 메모리 패키지(425(0)-(8))의 메모리 다이들 또는 주어진 메모리 패키지의 다이의 메모리 뱅크들 사이에서 스태거링되는 것뿐만 아니라, 타겟 리프레시 동작들 및 스킵된 리프레시 동작들은 또한 피크 전류 소모를 감소시키기 위해 메모리 모듈(400)의 상이한 패키지들(425(0)-(8)) 사이에서 스태거링될 수 있다.
도 5는 본 개시의 실시예에 따른 리프레시 어드레스 제어 회로(516)의 블록도이다. 리프레시 어드레스 제어 회로(516)의 특정 내부 구성요소들 및 신호들은 리프레시 어드레스 제어 회로(516)의 동작을 예시하기 위해 도시된다. 점선(532)은 특정 실시예에서 구성요소들(예를 들어, 리프레시 어드레스 제어 회로(516) 및 로우 디코더(508)) 각각이 메모리 어레이의 특정 뱅크에 대응할 수 있고 이러한 구성요소들이 메모리 어레이의 메모리 뱅크들 각각에 대해 반복될 수 있음을 나타내기 위해 도시되어 있다. 일부 실시예에서, 점선(532) 내에 도시된 구성요소들은 메모리 뱅크들의 각각에 위치할 수 있다. 따라서, 다수의 리프레시 어드레스 제어 회로들(516) 및 로우 디코더들(508)이 존재할 수 있다. 간결함을 위해, 단일 메모리 뱅크에 대한 구성요소들만이 설명될 것이다. 일부 실시예에서, 리프레시 어드레스 제어 회로(516)는 도 1의 리프레시 어드레스 제어 회로(116)를 구현할 수 있고, 메모리 패키지의 각각의 메모리 다이에 위치될 수 있다.
인터페이스(531)(예를 들어, 외부 메모리 컨트롤러 인터페이스 또는 커맨드 디코더 인터페이스)는 어드레스 리프레시 제어 회로(516) 및 로우 디코더(508)에 하나 이상의 신호들을 제공할 수 있다. 리프레시 어드레스 제어 회로(516)는 샘플 타이밍 생성기(538), 어드레스 샘플러(537), 로우 해머 리프레시(RHR) 상태 컨트롤러(536) 및 리프레시 어드레스 생성기(539)를 포함할 수 있다. 인터페이스(531)는 자동 리프레시 신호 AREF 및 로우 어드레스 XADD와 같은 하나 이상의 제어 신호들을 제공할 수 있다. 리프레시 상태 제어(536)는 스킵된 리프레시 동작, 자동 리프레시 동작, 또는 타겟 리프레시 동작이 수행되어야 하는지 여부를 결정할 수 있다. 리프레시 상태 제어(536)는 메모리 뱅크들 또는 메모리 다이들 사이에서 스킵, 타겟 및 자동 리프레시 동작들을 스태거링 하기 위해 상이한 메모리 뱅크들 또는 메모리 다이들에서의 상이한 리프레시 동작들을 나타낼 수 있다. 리프레시 스태거 회로(535)는 스킵, 타겟 및 자동 리프레시 동작들을 스태거링하도록 리프레시 상태 제어(536)를 제어할 수 있다.
리프레시 어드레스 제어 회로(516)는 무작위 또는 반무작위 타이밍에서 로우 어드레스 XADD의 인커밍 값들을 샘플링함으로써 공격자 어드레스를 검출하는 특정 구현과 연관된 구성요소들을 도시한다. 공격자 어드레스를 검출하는 다른 방법이 다른 실시예에서 사용될 수 있고, 다른 구성요소들이 리프레시 어드레스 제어 회로(516)에 제공될 수 있다.
어드레스 샘플러(537)는 ArmSample의 활성화에 응답하여 현재 로우 어드레스 XADD를 샘플링(예를 들어, 래칭)할 수 있다. 어드레스 샘플러(537)는 또한 래칭된 어드레스들 중 하나 이상을 매칭된 어드레스 HitXADD로서 리프레시 어드레스 생성기(539)에 제공할 수 있다. 리프레시 상태 제어(536)는 로우 해머 리프레시(예를 들어, 식별된 공격자 로우에 대응하는 희생 로우들의 리프레시) 동작이 발생해야 함을 나타내기 위해 RHR 신호를 제공할 수 있다. 리프레시 상태 제어(536)는 또한 자동 리프레시 동작이 일어나야 함을 표시하는 내부 리프레시 신호 IREF 및 리프레시 동작이 발생하지 않아야 할 때 신호 없음(또는 스킵 신호 SKIP)을 제공할 수 있다. 리프레시 상태 제어(536)는 스킵된 리프레시 동작, 타겟 리프레시 동작, 및 자동 리프레시 동작의 타이밍을 제어하는 데 사용될 수 있다. SKIP, IREF 및 RHR 신호들의 활성화는 펌프 신호의 활성화를 나타낼 수 있다. 도 5는 명확성을 위해 SKIP 신호를 나타내고, 실제 구현에는 이러한 신호가 포함되지 않을 수 있다. 오히려, 스킵된 리프레시 동작에 대해, 리프레시 상태 제어(536)는 스킵된 리프레시 동작을 나타내기 위해 IREF 및 RHR 신호를 비활성화 상태로 유지할 수 있다.
상이한 뱅크들 각각에 대한 리프레시 상태 제어(536)가 존재할 수 있다. 각각의 리프레시 상태 제어(536)는 스킵된, 자동 또는 타겟 리프레시 동작이 연관된 메모리 뱅크에서 수행되어야 하는지 여부를 나타내기 위해 신호들(예를 들어, SKIP, IREF 또는 RHR)을 제공하는 타이밍을 결정하도록 구성된 내부 로직을 포함할 수 있다. 일부 실시예에서, 각각의 리프레시 상태 제어(536)는 하나 이상의 카운터들을 포함할 수 있고, 리프레시 신호 AREF의 발생 횟수(및/또는 IREF 신호의 발생 횟수)에 기초하여 SKIP 또는 RHR 신호를 제공할 수 있다. 스킵된 리프레시 동작들 또는 타겟 리프레시 동작들이 메모리 패키지 또는 모듈의 메모리 다이들에 걸쳐 스태거링되는 예에서, 단일 메모리 다이의 서로 다른 메모리 뱅크들의 각각은 동일한 값으로 초기화되어 단일 메모리 다이에 대한 리프레시 동작들을 정렬할 수 있으며, 일부 메모리 다이들은 서로 다른 값으로 초기화된다. 따라서, 각각의 리프레시 상태 제어(536)는 스킵된, 타겟 및 자동 리프레시 동작들의 동일한 패턴을 생성할 수 있지만, 이러한 패턴들은 시간적으로 스태거링되도록 서로 위상이 다를 수 있다. 일부 예들에서, 리프레시 상태 제어(536)는 메모리 다이 특정인 퓨즈 설정들과 같은 설정들에 결합될 수 있다(및/또는 설정을 포함할 수 있음). 일부 실시예에서, 리프레시 상태 제어(536)는 카운터를 포함할 수 있고, 리프레시 신호 AREF의 활성화 횟수에 기초하여 SKIP 신호 또는 RHR 신호를 제공할 수 있다. 일부 실시예에서, 퓨즈 설정은 리프레시 상태 제어(536)에서 카운터의 초기 값을 제어할 수 있다. 이러한 방식으로, SKIP, RHR, 및 IREF 신호들의 서로 다른 패턴들은 타겟 리프레시 동작들의 타이밍을 스태거링 하기 위해 상이한 메모리 다이들(및/또는 모듈의 다른 패키지들)에서 생성될 수 있다.
스킵된 리프레시 동작들 또는 타겟 리프레시 동작들이 메모리 단일 다이의 메모리 뱅크들에 걸쳐 스태거링되는 예에서, 상이한 메모리 뱅크들 각각의 각각의 리프레시 상태 제어(536)의 카운터는 리프레시 동작들을 스태거링 하기 위해 상이한 값으로 초기화할 수 있다. 따라서, 각각의 리프레시 상태 제어(536)는 타겟 및 자동 리프레시 동작들의 동일한 패턴을 생성할 수 있지만, 이러한 패턴들은 시간에 따라 스태거링되도록 서로 위상이 다를 수 있다. 일부 실시예에서 리프레시 스태거 회로(535)는 스태거링을 제어하기 위해 리프레시 상태 제어 회로(536)에 신호를 제공할 수 있다. 예를 들어, 리프레시 스태거 회로(535)는 타겟 리프레시 동작이 수행되어야 하는 때를 나타낼 수 있는 상이한 메모리 뱅크들과 연관된 각각의 리프레시 상태 제어(536)에 신호를 제공할 수 있다. 일부 실시예에서, 상이한 뱅크들에 대한 모든 리프레시 어드레스 제어 회로들(516)에 연결된 단일 리프레시 스태거 회로(535)가 존재할 수 있다. 리프레시 스태거 회로(535)는 상이한 메모리 뱅크들 사이의 스태거링을 지시하는 것을 허용하는 내부 로직(예를 들어, 상이한 값들로 초기화된 카운터들)을 포함할 수 있다.
RHR의 활성화에 응답하여, 리프레시 어드레스 생성기(539)는 리프레시 어드레스 RXADD를 제공할 수 있고, 이는 자동 리프레시 어드레스거나 매치 어드레스 HitXADD에 대응하는 공격자 로우의 희생 로우들에 대응하는 하나 이상의 희생 어드레스들일 수 있다. 로우 디코더(508)는 리프레시 어드레스 RXADD 및 로우 해머 리프레시 RHR 신호에 응답하여 리프레시 동작을 수행할 수 있다. 로우 디코더(508)는 리프레시 어드레스 RXADD 및 내부 리프레시 신호 IREF에 기초하여 자동 리프레시 동작을 수행할 수 있다. 로우 디코더(508)는 SKIP 신호에 응답하여(예를 들어, RHR 및 IREF 신호들 모두의 비활성화에 응답하여) 리프레시 동작을 수행하지 않을 수 있다.
일부 실시예에서, 리프레시 어드레스 제어 회로(516)는 리프레시 동작이 현재 필요하지 않은지(예를 들어, 스킵), 또는 하나 이상의 타겟 리프레시 동작들이 현재 필요한지를 결정할 수 있다. 리프레시가 현재 필요하지 않은 경우, 리프레시 어드레스 제어 회로(516)는 SKIP 신호를 제공할 수 있다(예를 들어, IREF 및 RHR 신호들 모두를 비활성화). 타겟 리프레시 동작이 현재 필요한 경우, 리프레시 어드레스 제어 회로(516)는 타겟 리프레시 어드레스를 제공하고 RHR 신호를 활성화할 수 있다.
상이한 뱅크들과 연관된 리프레시 어드레스 제어 회로들(516)은 로우 어드레스들 XADD에 대한 액세스의 특성(예를 들어, 액세스 횟수, 빈도 및/또는 패턴)을 기초로 각각 수행할 타겟 리프레시 동작들의 수를 결정할 수 있다. 예를 들어, 해머링되는 다중 로우들을 포함하는 제1 뱅크와 연관된 제1 리프레시 어드레스 제어 회로(516)는 해머링되는 더 적은 로우들을 포함하는 제2 뱅크와 연관된 제2 리프레시 어드레스 제어 회로(516)보다 더 타겟 리프레시 동작들이 필요하다고 결정할 수 있다. 일부 실시예에서, 리프레시 동작들은 사이클(예를 들어, 특정 수의 펌프들 및/또는 특정 수의 AREF 발생들)에서 발생할 수 있으며, 리프레시 어드레스 제어 회로(516)는 각 사이클에서 수행할 스킵된 리프레시 동작들의 수 또는 타겟 리프레시 동작들의 수를 결정할 수 있다. 사이클의 나머지 리프레시 동작들은 자동 리프레시 동작들에 대해 사용될 수 있다. 서로 다른 뱅크들은 수행할 서로 다른 스킵된 리프레시 동작들의 수나 서로 다른 타겟 리프레시 동작들의 수를 결정할 수 있지만, 일부 예들에서, 스킵된 리프레시 동작들은 여전히 상이한 뱅크들 사이에서 스태거링될 수 있고 타겟 리프레시 동작들은 여전히 상이한 뱅크들 사이에서 스태거링될 수 있다. 다른 예에서, 스킵된 리프레시 동작들은 단일 다이의 모든 뱅크들에 걸쳐 정렬될 수 있지만, 상이한 다이들에 걸쳐 스태거링될 수 있다.
인터페이스(531)는 메모리 뱅크(또는 뱅크들)의 구성요소들에 신호를 제공하도록 구성된 하나 이상의 구성요소들을 나타낼 수 있다. 예를 들어, 인터페이스(531)는 도 1의 커맨드 어드레스 입력 회로(102), 어드레스 디코더(105), 및/또는 커맨드 제어(106)와 같은 구성요소들을 나타낼 수 있다. 인터페이스(531)는 로우 어드레스 XADD, 자동 리프레시 신호 AREF, 활성화 신호 ACT 및 프리차지 신호 PRE를 제공할 수 있다. 자동 리프레시 신호 AREF는 자동 리프레시 동작이 일어날 때를 나타낼 수 있는 주기적인 신호일 수 있다. 활성화 신호 ACT는 메모리의 주어진 뱅크를 활성화하기 위해 제공될 수 있다. 프리차지 신호 PRE는 메모리의 주어진 뱅크를 프리차지하기 위해 제공될 수 있다. 로우 어드레스 XADD는 다중 비트들(이는 직렬 또는 병렬로 전송될 수 있음)을 포함하는 신호일 수 있으며, 활성화된 메모리 뱅크의 특정 로우에 대응할 수 있다.
샘플 타이밍 생성기(538)는 샘플링 신호 ArmSample을 제공한다. ArmSample은 낮은 로직 레벨과 높은 로우 레벨 사이에서 교번할 수 있다. ArmSample의 활성화는 '펄스'일 수 있고, 여기서 ArmSample은 높은 로직 레벨로 상승한 다음 낮은 로직 레벨로 돌아간다. ArmSample의 펄스들 사이의 인터벌은 랜덤, 의사 랜덤 및/또는 장치(예를 들어, AREF)의 하나 이상의 신호를 기반으로 할 수 있다.
어드레스 샘플러(537)는 인터페이스(531)로부터 로우 어드레스 XADD를 수신하고, 샘플 타이밍 생성기(538)로부터 ArmSample을 수신할 수 있다. 로우 어드레스 XADD는 인터페이스(531)가 메모리 셀 어레이(예를 들어, 도 1의 메모리 셀 어레이(112))의 상이한 로우들에 대한 액세스 동작들(예를 들어, 판독 및 기록 동작들)을 지시함에 따라 변경될 수 있다. 어드레스 샘플러(537)가 ArmSample의 활성화(예를 들어, 펄스)를 수신할 때마다, 어드레스 샘플러(537)는 XADD의 현재 값을 샘플링할 수 있다. 일부 실시예에서, 어드레스 샘플러(532)는 현재 샘플링된 XADD 값을 매치 어드레스 HitXADD로서 제공할 수 있다. 리프레시 어드레스 생성기(539)는 매치 어드레스 HitXADD와 연관된 하나 이상의 희생 어드레스들을 리프레시 어드레스 RXADD로서 제공할 수 있다.
일부 실시양태에서, ArmSample의 활성화에 응답하여, 어드레스 샘플러(537)는 샘플링된 로우 어드레스 XADD에 기초하여 하나 이상의 로우들이 공격자 로우인지 여부를 결정할 수 있고, 식별된 공격자 로우를 매치 어드레스 HitXADD로 제공할 수 있다. 이 결정의 일부로서, 어드레스 샘플러(537)는 ArmSample의 활성화에 응답하여 XADD의 현재 값을 기록할 수 있다(예를 들어, 래칭 및/또는 레지스터에 저장함으로써). XADD의 현재 값은 샘플링된 어드레스의 시간에 따른 액세스 패턴을 결정하기 위해 어드레스 샘플러(537)에 이전에 기록된 어드레스(예를 들어, 래치/레지스터에 저장된 어드레스)와 비교될 수 있다. 어드레스 샘플러(537)가 현재 로우 어드레스 XADD가 반복적으로 액세스되고 있다고 결정하면(예를 들어, 공격자 로우 임), ArmSample의 활성화는 또한 어드레스 샘플러(537)가 공격자 로우의 어드레스를 매치 어드레스 HitXADD로 제공하도록 할 수 있다. 일부 실시예에서, 매치 어드레스(예를 들어, 공격자 어드레스) HitXADD는 리프레시 어드레스 생성기(539)에 의한 추후 검색을 위해 래치 회로에 저장될 수 있다. 예를 들어, 하나 이상의 매치 어드레스들 HitXADD의 값은 RHR 신호가 타겟 리프레시 동작을 나타낼 때까지 저장될 수 있다.
리프레시 상태 제어(536)는 자동 리프레시 신호 AREF를 수신할 수 있고, 로우 해머 리프레시 RHR 신호, 내부 리프레시 신호 IREF, 또는 SKIP 신호(예를 들어, 또는 RHR 및 IREF 신호 둘 모두를 비활성화)를 제공할 수 있다. RHR 신호는 타겟 리프레시 동작이 발생해야 함을 나타낼 수 있다(예를 들어, 식별된 공격자 HitXADD와 관련된 하나 이상의 희생 로우들이 리프레시 되어야 함). IREF 신호는 자동 리프레시 동작이 발생해야 함을 나타낼 수 있다. SKIP 신호(예를 들어, 또는 RHR 및 IREF 신호 모두의 비활성화)는 스킵된 리프레시 동작이 발생해야 함을 나타낼 수 있다. 리프레시 상태 제어(536)는 RHR 신호를 제공하기 위해 내부 로직을 사용할 수 있다. 일부 실시예에서, 리프레시 상태 제어(536)는 카운터를 포함할 수 있고 AREF의 특정 수의 활성화에 기초하여 SKIP 신호 또는 RHR 신호를 제공할 수 있다. 일부 예들에서, SKIP 및 RHR 신호들은 상이한 카운터들과 연관되어 있다. 카운터(또는 카운터들)은 특정 값으로 초기화될 수 있다(예를 들어, 메모리의 전원이 켜질 때). 특정 값은 메모리 다이의 뱅크들 사이에서 리프레시 제어 회로에서 리프레시 제어 회로로 변할 수 있고 및/또는 메모리 패키지 또는 메모리 모듈의 다른 메모리 다이 사이에서 변할 수 있다.
리프레시 상태 제어(536)는 리프레시 동작들의 타이밍을 제어하기 위해 IREF 신호를 제공할 수 있다. 일부 실시예에서, 리프레시 상태 제어(536)는 리프레시 신호 AREF의 각각의 활성화에 대해 IREF 신호를 여러 번 활성화할 수 있다. 일부 실시예에서, IREF 신호는 리프레시 펌프들의 활성화를 제어하기 위해 리프레시 펌프 신호로서 사용될 수 있다. 일부 실시예에서, AREF 신호의 각각의 활성화는 IREF 신호의 다수의 활성화와 연관될 수 있고, 이는 타겟 리프레시 동작, 스킵된 리프레시 동작 및 자동 리프레시 동작의 혼합을 포함하여 다수의 리프레시 동작들과 연관될 수 있다. 예를 들어, IREF 신호의 각 활성화는 리프레시 어드레스 RXADD에 대한 리프레시 동작과 연관될 수 있는 반면, RHR 신호의 상태는 리프레시 어드레스 RXADD가 자동 리프레시 동작 또는 타겟 리프레시 동작과 연관되어 있는지 여부를 결정할 수 있고, SKIP 신호의 상태는 리프레시 어드레스 RXADD가 자동 리프레시 동작 또는 스킵된 리프레시 동작과 연관되는지 여부를 결정할 수 있다. 일부 실시예에서, IREF 신호는 자동 리프레시 동작이 발생해야 함을 나타내기 위해 사용될 수 있으며, RHR 신호는 타겟 리프레시 동작이 발생해야 함을 나타내는 데 사용되며, SKIP 신호는 리프레시 동작이 발생하지 않아야 함을 나타내는 데 사용된다. 예를 들어, SKIP, RHR 및 IREF 신호들은 동시에 활성화되지 않도록 생성될 수 있으며(예를 들어, 동시에 모두(ALL) 높은 로직 레벨에 있지 않음), SKIP 신호의 각 활성화는 스킵된 리프레시 동작과 연관될 수 있으며, IREF 신호의 각 활성화는 자동 리프레시 동작과 연관될 수 있으며, RHR 신호의 각각의 활성화는 타겟 리프레시 동작과 연관될 수 있다.
일부 실시예에서, 리프레시 상태 제어(536)는 IREF 신호의 활성화를 카운트하고 SKIP 신호 또는 RHR 신호가 제공되어야 하는 시기를 결정하기 위해 IREF 신호의 활성화(예를 들어, 펌프) 카운트를 사용할 수 있다. 카운터는 몇몇 예들에서 상이한 리프레시 제어 회로들(516)에 대해 상이한 값으로 초기화될 수 있다. 다른 예들에서, 카운터는 다이 내에서 동일한 값으로 초기화될 수 있다. 일부 실시예에서, 리프레시 상태 제어(536)는 SKIP 신호 또는 RHR 신호를 제공하도록 상이한 리프레시 상태 컨트롤러들(536)에 지시하도록 구성된 리프레시 스태거 회로(535)로부터 하나 이상의 신호들을 수신할 수 있다. 이러한 방식으로 스킵된 또는 타겟 리프레시 동작들 및 자동 리프레시 동작들은 다이의 뱅크들 간에 또는 메모리 패키지의 다이 간에 스태거링될 수 있다.
리프레시 어드레스 생성기(539)는 로우 해머 리프레시 RHR 신호 및 매치 어드레스 HitXADD를 수신할 수 있다. 매치 어드레스 HitXADD는 공격자 로우를 나타낼 수 있다. 리프레시 어드레스 생성기(539)는 매치 어드레스 HitXADD에 기초하여 하나 이상의 희생 로우들의 위치를 결정하고 이를 리프레시 어드레스 RXADD로 제공할 수 있다. 일부 실시예에서, 희생 로우들은 공격자 로우에 물리적으로 인접한 로우들(예를 들어, HitXADD+1 및 HitXADD-1)을 포함할 수 있다. 일부 실시예에서, 희생 로우들은 또한 공격자 로우에 물리적으로 인접한 로우들에 물리적으로 인접한 로우들(예를 들어, HitXADD+2 및 HitXADD-2)을 포함할 수 있다. 희생 로우들과 식별된 공격자 로우 사이의 다른 관계가 다른 예에서 사용될 수 있다.
리프레시 어드레스 생성기(539)는 RHR 신호 및 일부 예들에서 SKIP 신호에 기초하여 리프레시 어드레스 RXADD의 값을 결정할 수 있다. 일부 실시예들에서, RHR 신호(및 SKIP 신호)가 활성이 아닐 때, 리프레시 어드레스 생성기(539)는 자동 리프레시 어드레스들의 시퀀스 중 하나를 리프레시 어드레스 RXADD로서 제공할 수 있다. RHR 신호가 활성일 때(및 SKIP 신호가 활성이 아닐 때), 리프레시 어드레스 생성기(539)는, 희생 어드레스와 같은, 타겟 리프레시 어드레스를 리프레시 어드레스 RXADD로서 제공할 수 있다.
로우 디코더(508)는 수신된 신호 및 어드레스에 기초하여 메모리 어레이(미도시)에 대한 하나 이상의 동작들을 수행할 수 있다. 예를 들어, 활성화 신호 ACT 및 로우 어드레스 XADD(및 IREF, SKIP 및/또는 RHR 신호가 낮은 로직 레벨에 있음)에 응답하여, 로우 디코더(508)는 지정된 로우 어드레스 XADD에 대한 하나 이상의 액세스 동작들(예를 들어, 판독 동작)을 지시할 수 있다. 활성인 RHR 신호에 응답하여, 로우 디코더(508)는 리프레시 어드레스 RXADD를 리프레시할 수 있다.
도 6은 본 개시의 일 실시예에 따른 로우 디코더(600)의 블록도이다. 로우 디코더(600)는 본 개시의 일부 실시예에서 도 1의 로우 디코더(108)에 포함될 수 있다. 로우 디코더(600)는 로우 어드레스 XADD 또는 리프레시 어드레스 RXADD에 대응하는 메모리 뱅크(예를 들어, 도 1의 메모리 어레이(118)의 뱅크)의 워드 라인을 활성화할지 여부를 결정할 수 있다.
도 6에 도시된 바와 같이, 로우 디코더(600)는 로우 활성화 타이밍 생성기(642)를 구비하고, 이는 내부 리프레시 신호 IREF 및 로우 해머 리프레시 RHR 신호, 활성 신호 ACT 및 프리-차지 신호 Pre를 수신하고, 상태 신호 RefPD, 워드 라인 작동 신호 wdEn, 감지 증폭기 작동 신호 saEn 및 비트 라인 등화 신호 BLEQ를 제공한다. 일부 실시예에서, 신호들 IREF 및 RHR은 자동 리프레시 신호 AREF일 수 있다. 상태 신호 RefPD는 멀티플렉서(640)에 공급되고, 이는 로우 어드레스 XADD 또는 리프레시 어드레스 RXADD 중 하나를 선택한다. 멀티플렉서(640)에 의해 선택된 어드레스 XADDi는 로우 리던던시 제어 회로(644)에 공급된다. 어드레스 XADDi가 지시하는 워드 라인이 리던던트 워드 라인으로 대체되면, 히트 신호 RedMatch가 활성화되고, 대체 대상이 되는 로우 어드레스 XADDd1가 생성된다. 어드레스들 XADDi 및 XADDd1이 멀티플렉서(646)에 공급되고; 여기서, 적중 신호 RedMatch가 활성화되지 않으면, 어드레스 XADDi가 선택되고; 그리고 히트 신호 RedMatch가 활성화되면, 어드레스 XADDd1이 선택된다. 선택된 어드레스 XADD2는 X 어드레스 디코더(648)에 공급된다. X 어드레스 디코더(648)는 워드 라인 작동 신호 wdEn, 감지 증폭기 작동 신호 saEn 및 비트 라인 등화 신호 BLEQ를 기초로 어드레스 XADD2가 나타내는 워드 라인, 이에 대응하는 감지 증폭, 등화 회로 등의 동작을 제어한다.
도 7은 본 개시내용의 실시예에 따른 메모리 디바이스에서 리프레시 동작들의 예시적인 타이밍도이다. 타이밍도(700)는 메모리 뱅크들 BANK0-15에 대한 시간 경과에 따른(x 축을 따라) 리프레시 동작들을 보여준다. 메모리 뱅크들은 도 1의 메모리 어레이(112)를 참조하여 설명된 메모리 뱅크들 BANK0-N 또는 도 3의 메모리 뱅크들(332(0)-(15))일 수 있다. 타이밍도(700)는 스킵된 리프레시 동작들이 메모리 뱅크들 BANK0-15 사이에서 어떻게 스태거링될 수 있는지의 예를 도시한다. 더 많거나 더 적은 뱅크들 사이에서 스킵된 리프레시 동작들을 스태거링하는 다른 패턴이 다른 예에서 사용될 수 있다.
타이밍도(700)는 리프레시 신호 AREF의 각각의 활성화에 응답하여 네 개의 리프레시 동작들이 수행되는 예시적인 실시예를 도시한다. 특히, AREF의 각 활성화에 응답하여 세 개의 펌프들이 존재할 수 있으며(예를 들어, 각 리프레시 제어 회로에서 펌프 신호의 활성화). 각각의 펌프들은 스킵된 리프레시 동작, 자동 리프레시 동작 또는 타겟 리프레시 동작과 연관될 수 있다. 펌프들은 타이밍도(700)에서 수직 라인들로 표시되며, 라인 패턴들은 리프레시 동작의 유형을 식별한다. 펌프들은 AREF 활성화당 세 개의 펌프들을 나타내기 위해 세 개의 그룹들로 되어 있다. 따라서 펌프들의 각 그룹에 대해 AREF의 활성화가 존재한다. 실선은 자동 리프레시 동작을 나타내고 중간 점선은 스킵된 리프레시 동작을 나타내고 긴 파선은 타겟 리프레시 동작을 나타낸다. 본원에서 논의된 바와 같이, 타겟 리프레시 동작 동안보다 자동 리프레시 동작 동안 뱅크에서 더 많은 워드라인들이 동시에 리프레시될 수 있고, 따라서 자동 리프레시 동작은 타겟 리프레시 동작보다 더 많은 전력을 소모할 수 있다. 스킵된 리프레시 동작 중에는 워드라인이 리프레시될 수 없다.
주어진 뱅크는 각각의 펌프들에 응답하여 리프레시 동작들을 수행할 수 있다. 뱅크들은 공통으로 수신하는 리프레시 신호(예를 들어, AREF)에 응답하여 펌프들을 생성하므로, 일반적으로 펌프들이 동기화될 수 있다. 따라서, 각각의 메모리 뱅크들 BANK0-15은 제1 펌프를 동시에 수행한 후, 제2 펌프 등을 동시에 수행할 수 있다. 각각의 펌프들에 응답하여, 각각의 뱅크들은 일반적으로 스킵된 리프레시 동작, 자동 리프레시 동작 또는 타겟 리프레시 동작 중 하나를 수행할 수 있다. 타이밍도(700)에 도시된 예에서, AREF 활성화에 대해 두 개의 상이한 리프레시 동작 시퀀스들이 도시된다. 제1 예시적인 시퀀스에서, 자동 리프레시 동작은 제1 펌프에 응답하여 수행되고, 제1 타겟 리프레시 동작은 제2 펌프에 응답하여 수행되고, 제2 타겟 리프레시 동작은 제3 펌프에 응답하여 수행된다. 제2 예시적인 시퀀스에서, 스킵된 리프레시 동작은 제1 펌프에 응답하여 수행되고, 제1 타겟 리프레시 동작은 제2 펌프에 응답하여 수행되고, 제2 타겟 리프레시 동작은 제3 펌프에 응답하여 수행된다.
예시적인 타이밍도(700)에서, 각각의 메모리 뱅크들 BANK0-15은 각각의 AREF 활성화와 함께 제1 예시적인 시퀀스와 제2 예시적인 시퀀스 사이에서 교번할 수 있다. 그러나 단일 AREF 활성화 동안 메모리 뱅크들 BANK0-15 중, 스킵된 및 자동 리프레시 동작들은 뱅크들 사이에서 스태거링되어 메모리 뱅크들 BANK0-15의 메모리 뱅크들의 제1 그룹은 스킵된 리프레시 동작을 수행하는 메모리 뱅크들 BANK0-15의 메모리 뱅크들의 제2 그룹과 동시에 자동 리프레시 동작을 수행하게 된다. 예를 들어, 시간 T0에 수신된 AREF 활성화 동안, 메모리 뱅크들 BANK0-7은 제1 예시적인 시퀀스(예를 들어, 자동 리프레시, 제1 타깃 리프레시, 제2 타깃 리프레시)를 수행할 수 있고, 메모리 뱅크들 BANK8-15은 제2 예시적인 시퀀스(예를 들어, 스킵된 리프레시, 제1 타겟 리프레시, 제2 타겟 리프레시)를 수행한다. 시간 T1에 수신된 AREF 활성화 동안, 메모리 뱅크들 BANK0-7은 제2 예시적인 시퀀스(예를 들어, 스킵된 리프레시, 제1 타깃 리프레시, 제2 타깃 리프레시)를 수행할 수 있고, 메모리 뱅크들 BANK8-15은 제1 예시적인 시퀀스(예를 들어, 자동 리프레시, 제1 타겟 리프레시, 제2 타겟 리프레시)를 수행한다. 이 두 개의 AREF 활성화 사이클 또는 패턴은 예시적인 타이밍도(700)에서 두 개의 AREF 활성화마다(예를 들어, 시간 T2에서 시작하는 등) 반복될 수 있다. 주어진 시간에 메모리 뱅크들 BANK0-15의 절반에 대해서만 자동 리프레시를 수행함으로써, 모든 메모리 뱅크들이 자동 리프레시 동작들을 동시에 수행하는 구현과 비교하여 피크 전류 소모가 감소될 수 있다.
도 7의 메모리 뱅크들 BANK0-15은 각 AREF에 응답하여 생성된 동일한 수의 펌프들로 리프레시 사이클을 갖는 것으로 도시되어 있다. 일부 실시예에서, 리프레시 사이클은 각각의 AREF에 응답하여 생성된 펌프들의 수보다 길거나 짧을 수 있다. 유사하게, 도 7의 예시적인 타이밍도(700)는 펌프들의 각 그룹이 타겟 리프레시 동작과 스킵 또는 자동 리프레시 동작의 혼합을 포함한다는 것을 보여준다. 일부 실시예에서, 뱅크는 주어진 AREF에 응답하여 한 가지 유형의 리프레시 동작만을 수행할 수 있다. 도 7에 도시된 제1 및 제2 예시적인 시퀀스, 및 매 2회의 AREF 활성화의 반복 사이클은 예시적이다. 본 개시의 범위를 벗어나지 않고, 두 개보다 많은 리프레시 동작 시퀀스들(예를 들어, 3, 4, 6, 8, 16, 32 등과 같은 임의의 수)가 주어진 AREF 활성화에 대해 구현될 수 있고, 각 AREF 활성화는 3개 보다 많은 펌프들(예를 들어, 4, 5, 6 등)을 포함할 수 있고, 및/또는 반복 사이클은 2회 이상의 AREF 활성화 후에(예를 들어, 3, 4, 6, 8, 16, 32 등과 같은 임의의 수 후에) 발생하도록 구현될 수 있다.
도 8은 본 개시의 실시예에 따른 메모리 패키지 또는 모듈에서의 리프레시 동작의 예시적인 타이밍도(800)이다. 타이밍도(800)는 메모리 다이들 DIE0-7에 대한 시간에 따른(x 축을 따라) 리프레시 동작을 보여준다. 메모리 다이들 DIE0-7은 도 1의 반도체 디바이스(100)를 참조하여 설명된 스택(125)의 다이들, 도 2의 마스터 다이(228) 및/또는 슬레이브 다이들(229a-c) 및/또는 도 4의 메모리 모듈(400)의 메모리 패키지들(425(0)-(8))일 수 있다. 타이밍도(800)는 스킵된 리프레시 동작들이 메모리 다이들 DIE0-7 사이에서 어떻게 스태거링될 수 있는지의 예를 도시한다. 더 많거나 더 적은 수의 메모리 다이들 사이에서 스킵된 리프레시 동작들을 스태거링하는 다른 패턴이 다른 예들에서 사용될 수 있다.
타이밍도(800)는 리프레시 신호 AREF의 각각의 활성화에 응답하여 세 개의 리프레시 동작들이 수행되는 예시적인 실시예를 도시한다. 특히, AREF의 각 활성화에 응답하여 세 개의 펌프들이 존재할 수 있으며(예를 들어, 각 리프레시 제어 회로에서 펌프 신호 활성화들) 각각의 펌프들은 스킵된 리프레시 동작, 자동 리프레시 동작, 또는 타겟 리프레시 동작과 연관될 수 있다. 펌프들은 타이밍도(800)에서 수직 라인들로 표시되며, 라인 패턴들은 리프레시 동작의 유형을 식별한다. 펌프는 AREF 활성화당 세 개의 펌프들을 나타내기 위해 세 개의 그룹들로 되어 있다. 따라서 펌프들의 각 그룹에 대해 AREF의 활성화가 존재한다. 실선은 자동 리프레시 동작을 나타내고 중간 점선은 스킵된 리프레시 동작을 나타내고 긴 파선은 타겟 리프레시 동작을 나타낸다. 본원에서 논의된 바와 같이, 타겟 리프레시 동작 동안보다 자동 리프레시 동작 동안 뱅크들에서 더 많은 워드라인들이 동시에 리프레시될 수 있고, 따라서 자동 리프레시 동작은 타겟 리프레시 동작보다 더 많은 전력을 소모할 수 있다. 스킵된 리프레시 동작 중에는 워드라인이 리프레시될 없다.
메모리 다이들 DIE0-7의 주어진 메모리 다이는 각각의 펌프들에 응답하여 리프레시 동작을 수행할 수 있다. 메모리 다이들 DIE0-7은 공통으로 수신하는 리프레시 신호(예를 들어, AREF)에 응답하는 펌프들을 생성하기 때문에, 펌프들은 일반적으로 동기화될 수 있다. 따라서, 메모리 다이들 DIE0-7의 각각은 제1 펌프를 동시에 수행한 다음, 제2 펌프를 동시에 수행할 수 있다. 각각의 펌프들에 응답하여, 메모리 다이들 DIE0-7의 각각은 일반적으로 스킵된 리프레시 동작, 자동 리프레시 동작, 또는 타겟 리프레시 동작 중 하나를 수행할 수 있다. 타이밍도(800)에 도시된 예에서, AREF 활성화에 대해 두 개의 상이한 리프레시 동작 시퀀스들이 도시된다. 제1 예시적인 시퀀스에서, 자동 리프레시 동작은 제1 펌프에 응답하여 수행되고, 제1 타겟 리프레시 동작은 제2 펌프에 응답하여 수행되고, 제2 타겟 리프레시 작업은 제3 펌프에 응답하여 수행된다. 제2 예시적인 시퀀스에서, 스킵된 리프레시 동작은 제1 펌프에 응답하여 수행되고, 제1 목표 리프레시 동작은 제2 펌프에 응답하여 수행되고, 제2 타겟 리프레시 동작은 제3 펌프에 응답하여 수행된다.
예시적인 타이밍도(800)에서, 메모리 다이들 DIE0-7의 각각은 각각의 AREF 활성화와 함께 제1 예시적인 시퀀스와 제2 예시적인 시퀀스 사이에서 교번할 수 있다. 그러나 단일 AREF 활성화 동안 메모리 다이들 DIE0-7 중에서, 스킵된 및 자동 리프레시 동작들은 메모리 다이들 DIE0-7 사이에서 스태거링되어, 메모리 다이들 DIE0-7의 메모리 다이들의 제1 그룹은 메모리 다이들 DIE0-7의 메모리 다이들의 제2 그룹이 스킵된 리프레시 동작을 수행하는 것과 동시에 자동 리프레시 동작을 수행한다. 예를 들어, 시간 T0에서 수신된 AREF 활성화 동안, 메모리 다이들 DIE0-3은 제1 예시적인 시퀀스(예를 들어, 자동 리프레시, 제1 타겟 리프레시, 제2 타겟 리프레시)를 수행할 수 있고, 메모리 다이들 DIE4-7은 제2 예시적 시퀀스(예를 들어, 스킵된 리프레시, 제1 타겟 리프레시, 제2 타겟 리프레시)를 수행한다. 시간 T1에서 수신된 AREF 활성화 동안, 메모리 다이들 DIE0-3은 제2 예시적인 시퀀스(예를 들어, 스킵된 리프레시, 제1 타깃 리프레시, 제2 타깃 리프레시)를 수행할 수 있고, 메모리 다이들 DIE4-7은 제1 예시적인 시퀀스(예를 들어, 자동 리프레시, 제1 타겟 리프레시, 제2 타겟 리프레시)를 수행한다. 이 두 개의 AREF 활성화 사이클 또는 패턴은 예시적인 타이밍도(800)에서 두 개의 AREF 활성화마다(예를 들어, 시간 T2에서 시작하는 등) 반복될 수 있다. 주어진 시간에 메모리 다이들 DIE0-7의 서브세트에 대해서만 자동 리프레시를 수행함으로써, 모든 메모리 뱅크들이 자동 리프레시 동작을 동시에 수행하는 구현과 비교하여 피크 전류 소모가 감소될 수 있다.
도 8의 메모리 다이들 DIE0-7은 각 AREF에 대한 응답으로 생성된 동일한 수의 펌프들로 리프레시 사이클을 갖는 것으로 도시된다. 일부 실시예에서, 리프레시 사이클은 각각의 AREF에 응답하여 생성된 펌프들의 수보다 길거나 짧을 수 있다. 유사하게, 도 8의 예시적인 타이밍도(800)는 펌프들의 각 그룹이 타겟 리프레시 동작과 스킵 또는 자동 리프레시 동작들의 혼합을 포함한다는 것을 보여준다. 일부 실시예에서, 메모리 다이는 주어진 AREF에 응답하여 한 가지 유형의 리프레시 동작만을 수행할 수 있다. 도 8에 도시된 제1 및 제2 예시적인 시퀀스, 및 매 2회의 AREF 활성화마다 반복되는 사이클이 예시적이다. 본 개시의 범위를 벗어나지 않고, 주어진 AREF 활성화에 대해 두 개보다 많은 리프레시 동작 시퀀스들(예를 들어, 3, 4, 6, 8, 16, 32 등과 같은 임의의 수)이 구현될 수 있으며, 각 AREF 활성화에는 세 개보다 많은 펌프들(예를 들어, 4, 5, 6 등)이 포함될 수 있고 및/또는 반복 사이클은 2회 이상의 AREF 활성화 후에(예를 들어, 3, 4, 6, 8, 16, 32 등과 같은 임의의 수 후에) 발생하도록 구현될 수 있다는 것을 이해할 수 있다.
이 어플리케이션에서는 비휘발성 메모리 아키텍처 내에서 리프레시 동작 중 피크 전류 소모를 줄이는 방법을 설명했지만, 비휘발성 메모리 디바이스를 포함하는 반도체 디바이스의 다른 유형 및 다른 상황에서 유사한 접근 방식이 구현될 수 있음을 이해해야 한다. 예를 들어, 메모리 디바이스/패키지/모듈 내의 다른 유형의 주기적 유지 관리 기능의 구성은 각 디바이스 또는 디바이스 세트 내의 피크 전력을 줄이기 위해 유사한 방식으로 스태거링될 수 있다. 다른 유형의 주기적 유지 관리 기능에는 오류 수정 코드 유지 관리(예를 들어, ECC 오류 검사 및 스크럽 절차), 마모 평준화 또는 로우 해머 이외의 파괴적 액세스 후 스토리지 어레이 컨테이너 세트 내에서 데이터의 다른 타겟 복원이 포함될 수 있다.
도 9는 본 개시의 실시예에 따른 리프레시 동작들을 스태거링 하는 방법(900)의 흐름도이다. 방법(900)은 도 1의 반도체 디바이스(100)의 회로, 도 2의 메모리 패키지(200), 도 3의 메모리 어레이(300), 도 4의 메모리 모듈(400), 리프레시 스태거 회로(535) 및/또는 도 5의 리프레시 어드레스 제어 회로(516), 도 6의 행 디코더(600), 또는 이들의 조합에 의해 수행될 수 있다. 방법(900)은 상이한 메모리 다이(예를 들어, 메모리 패키지 또는 모듈의)에 걸쳐 자동 리프레시 동작들을 스태거링 하거나, 단일 메모리 다이 내의 상이한 메모리 뱅크들에 걸쳐 자동 리프레시 동작들을 스태거링 하기 위해, 또는 이들의 조합에 수행될 수 있음을 주목한다.
방법(900)은 910에서 제1 메모리 다이(또는 뱅크) 및 제2 메모리 다이(또는 뱅크)에서 리프레시 신호를 수신하는 단계를 포함할 수 있다. 일부 예에서, 제1 및 제2 메모리 다이는 임의의 도 1의 스택(125)의 메모리 다이, 도 2의 마스터 메모리 다이(228) 또는 슬레이브 메모리 다이(229a-c) 중 임의의 것, 도 4의 메모리 패키지들(425(0)-(8)) 중 임의의 것, 또는 이들의 임의의 조합을 포함한다. 일부 예에서, 제1 및 제2 메모리 다이는 도 2의 메모리 패키지(200)와 같은 메모리 패키지에 포함될 수 있다. 일부 예에서, 제1 및 제2 메모리 다이는 도 4의 메모리 모듈(400)과 같은 메모리 모듈에 포함될 수 있다. 방법(900)이 제1 및 제2 메모리 뱅크로 수행되는 실시예에서, 제1 및 제2 메모리 뱅크들은 도 1의 메모리 어레이(118)의 메모리 뱅크들 BANK0-N(또는 메모리 셀들의 개별 그룹) 중 임의의 것, 도 2의 마스터 메모리 다이(228) 또는 슬레이브 메모리 다이들(229a-c) 중 임의의 하나의 각각의 메모리 뱅크, 도 3의 메모리 뱅크들(332(0)-(15)) 중 임의의 것, 도 4의 임의의 메모리 패키지들(425(0)-(8))의 메모리 다이의 각각의 메모리 뱅크들 또는 이들의 조합에 대응할 수 있다.
일부 예들에서, 방법(900)은 제1 메모리 다이(또는 제2 메모리 다이)에서, 내부 설정에 기초하여 리프레시 신호의 활성화에 응답하여 자동 리프레시 동작을 수행할지 또는 리프레시 동작을 스킵할지 여부를 결정하는 단계를 포함할 수 있다. 예에서 내부 설정이 퓨즈 뱅크에 프로그래밍된다. 일부 예들에서, 결정은 내부 설정에 기초하여 자동 리프레시 동작들 및 스킵된 리프레시 동작들의 패턴을 결정하는 것을 포함할 수 있다. 결정은 도 5의 리프레시 스태거 회로(535) 및/또는 리프레시 어드레스 제어 회로(516)와 같은 리프레시 스태거 회로 또는 리프레시 어드레스 제어 회로를 통해 이루어질 수 있다.
방법(900)은, 920에서, 리프레시 신호의 제1 활성화에 응답하여, 제1 메모리 다이(또는 뱅크)에서 자동 리프레시 동작을 수행하고 제2 메모리 다이(또는 뱅크)에서 자동 리프레시 동작을 스킵하는 단계를 포함할 수 있다. 일부 예들에서, 제1 메모리 다이에서 자동 리프레시 동작을 수행하는 것은 메모리 셀들의 복수의 로우들에 대해 자동 리프레시 동작을 수행하는 것을 포함한다.
방법(900)은, 930에서, 리프레시 신호의 제2 활성화에 응답하여, 제1 메모리 다이(또는 뱅크)에서 자동 리프레시 동작을 스킵하고 제2 메모리 다이(또는 뱅크)에서 자동 리프레시 동작을 수행하는 단계를 포함할 수 있다. 일부 예들에서, 제2 메모리 다이에서 자동 리프레시 동작을 수행하는 것은 메모리 셀들의 복수의 로우들에 대해 자동 리프레시 동작을 수행하는 것을 포함한다. 일부 예들에서, 방법(900)은 리프레시 신호의 제3 활성화에 응답하여 제1 메모리 다이 및 제2 메모리 다이 모두에서 타겟 리프레시 동작을 동시에 수행하는 단계를 더 포함할 수 있다. 도 9에 도시된 방법(900)은 예시적이며, 추가 단계를 포함할 수 있으며, 단계는 도시된 것과 다른 순서로 수행될 수 있다.
물론, 본 명세서에 기술된 예시, 실시예 또는 프로세스 중 임의의 하나는 하나 이상의 다른 예시, 실시예 및/또는 프로세스와 결합되거나, 본 시스템, 장치 및 방법에 따라 별도의 장치 또는 장치 부분 사이에서 분리 및/또는 수행될 수 있다는 것을 이해할 수 있다.
특정 실시예에 대한 전술한 설명은 본질적으로 예시적인 것이며 본 개시의 범위 또는 그의 적용 또는 사용을 제한하려는 의도가 결코 아니다. 본 시스템 및 방법의 실시예에 대한 상세한 설명에서, 그 일부를 형성하고 설명된 시스템 및 방법이 실행될 수 있는 특정 실시예를 예시로 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 현재 개시된 시스템 및 방법을 실시할 수 있도록 충분히 상세하게 설명되어 있으며, 다른 실시예가 활용될 수 있고 본 개시의 사상 및 범위를 벗어나지 않고 구조적 및 논리적 변경이 이루어질 수 있음을 이해해야 한다. 더욱이, 명료함을 위해, 특정 특징의 상세한 설명은 본 개시의 실시예의 설명을 모호하게 하지 않기 위해 당업자에게 명백할 때 논의되지 않을 수 있다. 따라서, 전술한 상세한 설명은 제한적인 의미로 받아들여서는 안 되며, 본 개시의 범위는 첨부된 청구범위에 의해서만 정의된다.
마지막으로, 상기 논의는 단지 본 시스템을 예시하기 위한 것이며 첨부된 청구범위를 임의의 특정 실시예 또는 실시예의 그룹으로 제한하는 것으로 해석되어서는 안 된다. 따라서, 본 시스템이 예시적인 실시예를 참조하여 특히 상세하게 설명되었지만, 또한, 다음의 청구범위에 기재된 바와 같이 본 시스템의 보다 광범위하고 의도된 사상 및 범위를 벗어나지 않으면서 당업자에 의해 수많은 수정 및 대안적인 실시예가 고안될 수 있음을 이해해야 한다. 따라서, 명세서 및 도면은 예시적인 방식으로 간주되어야 하며 첨부된 청구범위의 범위를 제한하도록 의도되지 않는다.

Claims (20)

  1. 장치에 있어서,
    리프레시 신호(refresh signal)를 수신하고 상기 리프레시 신호의 제1 활성화에 응답하여 자동 리프레시 동작(auto-refresh operation)을 수행하고 상기 리프레시 신호의 제2 활성화에 응답하여 오토 리프레시 동작을 스킵(skip)하도록 구성된 제1 메모리 다이(memory die); 및
    상기 리프레시 신호를 수신하고 상기 리프레시 신호의 상기 제1 활성화에 응답하여 자동 리프레시 동작을 스킵하고 상기 리프레시 신호의 상기 제2 활성화에 응답하여 자동 리프레시 동작을 수행하도록 구성된 제2 메모리 다이를 포함하는, 장치.
  2. 제1항에 있어서, 상기 제1 메모리 다이 및 상기 제2 메모리 다이는 모두 상기 리프레시 신호의 제3 활성화에 응답하여 타겟 리프레시 동작(targeted refresh operation)을 동시에 수행하도록 구성되는, 장치.
  3. 제1항에 있어서, 상기 제1 메모리 다이는 상기 리프레시 신호의 상기 제1 활성화에 응답하여 메모리 셀(memory cell)들의 복수의 로우(row)들에 대해 상기 자동 리프레시 동작을 수행하도록 구성되고, 상기 제 2 메모리 다이는 상기 리프레시 신호의 상기 제 2 활성화에 응답하여 메모리 셀들의 복수의 로우들에 대해 상기 자동 리프레시 동작을 수행하도록 구성되는, 장치.
  4. 제1항에 있어서, 상기 제1 메모리 다이 및 상기 제2 메모리 다이를 포함하는 메모리 패키지(memory package)를 더 포함하는, 장치.
  5. 제1항에 있어서, 상기 제1 메모리 다이 및 상기 제2 메모리 다이를 포함하는 메모리 모듈(memory module)을 더 포함하는, 장치.
  6. 제1항에 있어서, 상기 제1 메모리 다이는 내부 설정(internal setting)에 기초하여 상기 리프레시 신호의 활성화에 응답하여 상기 자동 리프레시 동작을 수행할지 또는 상기 리프레시 동작을 스킵할지를 결정하도록 구성되는, 장치.
  7. 제6항에 있어서, 상기 내부 설정은 퓨즈 뱅크(fuse bank)에 프로그래밍된 값에 기초하여 결정되는, 장치.
  8. 제6항에 있어서, 상기 제1 메모리 다이는 상기 내부 설정에 기초하여 자동 리프레시 동작들 및 스킵된 리프레시 동작들의 패턴을 결정하도록 구성된 리프레시 어드레스 제어 회로(refresh address control circuit)를 포함하는, 장치.
  9. 장치에 있어서,
    제1 메모리 뱅크(memory bank) 및 제2 메모리 뱅크를 갖는 메모리 어레이(memory array);
    리프레시 신호를 수신하도록 구성된 리프레시 제어 회로를 포함하고, 상기 리프레시 신호의 제1 활성화에 응답하여, 상기 리프레시 제어 회로는 자동 리프레시 동작이 상기 제1 메모리 뱅크의 메모리 셀들의 로우들의 그룹에 대해 수행되게 하고 자동 리프레시 동작이 상기 제2 메모리 뱅크에 대해 스킵되게 하도록 구성되고, 상기 리프레시 신호의 제2 활성화에 응답하여, 상기 리프레시 제어 회로는 자동 리프레시 동작이 상기 제1 메모리 뱅크에 대해 스킵되게 하고 자동 리프레시 동작이 상기 제2 메모리 뱅크의 메모리 셀들의 로우들의 그룹에 대해 수행되게 하도록 구성되는, 장치.
  10. 제9항에 있어서, 상기 리프레시 제어 회로는 재설정 신호(reset signal)의 활성화들에 기초하여 결정된 동일한 주파수에서 그리고 상이한 위상(phase)들에서 상기 제1 뱅크 및 상기 제2 뱅크 모두에 대해 자동 리프레시 동작이 스킵되게 하도록 구성되는, 장치.
  11. 제10항에 있어서, 상기 리프레시 제어 회로는 미리 결정된 값을 갖는 제1 카운터(counter)의 제1 카운트 값에 기초하여 상기 제1 뱅크에 대해 자동 리프레시 동작이 스킵되게 하도록 구성되고, 상기 미리 결정된 값을 갖는 제2 카운터의 제2 카운트 값에 기초하여 상기 제2 뱅크에 대해 자동 리프레시 동작이 스킵되게 하도록 구성되고, 상기 제1 카운터 및 상기 제2 카운터의 각각은 상기 리프레시 신호의 각각의 활성화에 응답하여 조정가능한, 장치.
  12. 제11항에 있어서, 상기 리프레시 제어 회로는 상기 제1 카운터를 상기 제2 카운터와 상이한 카운트 값으로 초기화하도록 구성되는, 장치.
  13. 제9항에 있어서, 상기 리프레시 신호의 제3 활성화에 응답하여, 상기 리프레시 제어 회로는 타겟 리프레시 동작이 상기 제1 메모리 뱅크의 메모리 셀들의 로우 해머 공격 희생 로우(row hammer attack victim row)에 대해 수행되게 하고 타겟 리프레시 동작이 상기 제2 메모리 뱅크의 메모리 셀들의 로우 해머 공격 희생 행에 대해 수행되게 하도록 구성되는, 장치.
  14. 제9항에 있어서, 상기 리프레시 신호의 제3 활성화에 응답하여, 상기 리프레시 제어 회로는 자동 리프레시 동작이 상기 제1 메모리 뱅크의 메모리 셀들의 로우들의 제2 그룹에 대해 수행되게 하고, 타겟 리프레시 동작이 상기 제2 메모리 뱅크의 메모리 셀들의 로우들의 제2 그룹에 대해 수행되게 하도록 구성되는, 장치.
  15. 메모리에 있어서,
    복수의 메모리 셀들;
    리프레시 커맨드(refresh command)에 응답하여 리프레시 신호를 제공하도록 구성된 인터페이스(interface);
    상기 리프레시 신호를 수신하도록 구성된 제1 리프레시 제어 회로-여기서, 상기 리프레시 신호의 제1 활성화에 응답하여, 상기 제1 리프레시 제어 회로는 제1 유형의 리프레시 동작이 상기 복수의 메모리 셀들의 제1 그룹의 로우에 대해 수행되게 하도록 구성되고, 상기 리프레시 신호의 제2 활성화에 응답하여, 상기 제1 리프레시 제어 회로는 모든 리프레시 동작들이 상기 복수의 메모리 셀들의 상기 제1 그룹에 대해 스킵되게 하도록 구성됨-; 및
    상기 리프레시 신호를 수신하도록 구성된 제2 리프레시 제어 회로를 포함하고, 상기 리프레시 신호의 상기 제1 활성화에 응답하여, 상기 제2 리프레시 제어 회로는 모든 리프레시 동작들이 상기 복수의 메모리 셀들의 제2 그룹에 대해 스킵되게 하도록 구성되고, 상기 리프레시 신호의 제2 활성화에 응답하여, 상기 제2 리프레시 제어 회로는 상기 제1 유형의 리프레시 동작이 상기 복수의 메모리 셀들의 상기 제2 그룹의 로우에 대해 수행되게 하도록 구성되는, 메모리.
  16. 제15항에 있어서, 제1 메모리 뱅크 및 제2 메모리 뱅크를 포함하는 메모리 다이를 더 포함하고, 상기 제1 메모리 뱅크는 상기 복수의 메모리 셀들의 제1 그룹을 포함하고, 상기 제2 메모리 뱅크는 상기 복수의 메모리 셀들의 제2 그룹을 포함하는, 메모리.
  17. 제15항에 있어서, 상기 복수의 메모리 셀들의 상기 제1 그룹을 포함하는 제1 메모리 다이 및 상기 복수의 메모리 셀들의 상기 제2 그룹을 포함하는 제2 메모리 다이를 더 포함하는, 메모리.
  18. 제15항에 있어서, 상기 리프레시 신호의 제3 활성화에 응답하여, 상기 제1 리프레시 제어 회로는 제2 유형의 리프레시 동작이 상기 복수의 메모리 셀들의 상기 제1 그룹의 제2 로우에 대해 수행되게 하도록 구성되고, 상기 리프레시 신호의 상기 제3 활성화에 응답하여, 상기 제2 리프레시 제어 회로는 상기 제2 유형의 리프레시 동작이 상기 복수의 메모리 셀들의 상기 제2 그룹의 제2 로우에 대해 수행되게 하도록 구성되는, 메모리.
  19. 제18항에 있어서, 상기 제1 유형의 리프레시 동작은 자동 리프레시 동작이고, 상기 제2 유형의 리프레시 동작은 타겟 리프레시 동작인, 메모리.
  20. 제15항에 있어서, 상기 제1 리프레시 제어 회로는 상기 제2 리프레시 제어 회로가 상기 복수의 메모리 셀들의 상기 제2 그룹에 대해 모든 리프레시 동작들이 스킵되게 하도록 구성되는 것에 따라 상기 리프레시 신호의 활성화들에 대해 동일한 주파수에서 상기 복수의 메모리 셀들의 상기 제1 그룹에 대해 모든 리프레시 동작들이 스킵되게 하도록 구성되는, 메모리.
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