KR20120087710A - 레이턴시 제어 회로 및 방법 - Google Patents

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Abstract

레이턴시 제어 회로는 듀얼 락킹 포인트(Dual Locking Point) 중에서 어느 하나에 따라 가변된 지연 시간만큼 클럭 신호를 지연시켜 지연 고정 클럭 신호를 생성하며, 락킹 포인트 변경에 따라 루프 체인지 신호를 생성하도록 구성된 지연 고정 루프, 리셋 신호, 리셋 신호를 제 1 지연 시간만큼 지연시킨 지연 신호 및 루프 체인지 신호에 응답하여 레이턴시 제어 신호를 생성하도록 구성된 제어부, 및 레이턴시 제어 신호에 응답하여 명령 신호의 레이턴시를 조정하여 레이턴시 신호로서 출력하도록 구성된 레이턴시 신호 생성부를 포함한다.

Description

레이턴시 제어 회로 및 방법{LATENCY CONTROL CIRCUIT AND CONTROL METHOD OF THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 레이턴시 제어 회로 및 방법에 관한 것이다.
반도체 회로는 리드 동작시, 카스 레이턴시(CAS Latency: CL)에 따라 데이터를 출력하게 된다.
이때 카스 레이턴시(CL)는 외부 클럭 신호에 동기된 리드 명령으로부터 첫 번째 데이터가 DQ 핀을 통해 출력되는 시점을 나타내는 것으로서, 외부 클럭 신호를 기준으로 몇 번째 인지를 나타낸다.
그리고 반도체 회로의 데이터 출력 패스(Path)의 지연 시간도 고려해야 한다.
데이터 출력 패스의 지연 시간을 보상하기 위해 사용되는 레플리카 딜레이(Replica Delay)의 지연 특성은 전원 전압의 레벨 변동에 따라 변할 수 있다.
따라서 상술한 카스 레이턴시는 물론이고, 데이터 출력 패스의 지연 시간에 따른 레이턴시에 적절히 대응할 수 있도록 반도체 회로를 설계할 필요성이 증가하고 있다.
본 발명의 실시예는 동작 규격에 정해진 레이턴시, 데이터 출력 패스의 지연 시간의 변동을 보상하여 정확한 데이터 출력 레이턴시 제어가 가능하도록 한 레이턴시 제어 회로 및 방법을 제공하고자 한다.
본 발명의 실시예는 듀얼 락킹 포인트(Dual Locking Point) 중에서 어느 하나에 따라 가변된 지연 시간만큼 클럭 신호를 지연시켜 지연 고정 클럭 신호를 생성하며, 락킹 포인트 변경에 따라 루프 체인지 신호를 생성하도록 구성된 지연 고정 루프, 리셋 신호, 리셋 신호를 제 1 지연 시간만큼 지연시킨 지연 신호 및 루프 체인지 신호에 응답하여 레이턴시 제어 신호를 생성하도록 구성된 제어부, 및 레이턴시 제어 신호에 응답하여 명령 신호의 레이턴시를 조정하여 레이턴시 신호로서 출력하도록 구성된 레이턴시 신호 생성부를 포함함을 특징으로 한다.
본 발명의 실시예는 듀얼 락킹 포인트(Dual Locking Point)에 맞도록 동작하며, 락킹 포인트 변경에 따라 루프 체인지 신호를 생성하도록 구성된 지연 고정 루프를 이용한 레이턴시 제어 방법으로서, 리셋 신호, 리셋 신호를 설정시간만큼 지연시킨 지연 신호 및 상기 루프 체인지 신호에 따라 레이턴시 값을 설정하는 단계, 및 레이턴시 값에 따라 명령 신호의 레이턴시를 조정하는 단계를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 동작 규격에 정해진 레이턴시는 물론이고, 지연 고정 루프의 락킹 포인트 변경에도 대응하여 데이터 출력 레이턴시를 조정하므로 데이터 출력 레이턴시의 정확한 제어가 가능하다.
도 1은 본 발명의 실시예에 따른 레이턴시 제어 회로(10)의 블록도,
도 2는 도 1의 펄스 생성부(33)의 회로도,
도 3은 도 2의 펄스 생성부(33)의 동작 타이밍도,
도 4는 본 발명의 다른 실시예에 따른 레이턴시 제어 회로(11)의 블록도,
도 5는 도 4의 펄스 생성부(132)의 회로도이고,
도 6은 도 5의 펄스 생성부(132)의 동작 타이밍도,
도 7은 도 4의 지연 고정 루프(100)의 블록도,
도 8은 도 7의 딜레이 라인(110)의 회로도,
도 9는 도 7의 제 1 루프 제어부(230)의 회로도,
도 10은 도 9의 제 1 루프 제어부(230)의 동작 타이밍도,
도 11은 도 7의 제 2 루프 제어부(330)의 내부 구성을 나타낸 블록도,
도 12는 도 11의 스테이트 머신(332)의 동작 타이밍도,
도 13a 내지 도 13c는 도 7의 시프트 레지스터(120)의 회로도,
도 14는 도 13a 내지 도 13c에 도시된 시프트 레지스터(120)의 동작 타이밍 차트,
도 15는 도 7의 지연 고정 루프(100)의 동작 플로우챠트이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 보다 상세히 설명하기로 한다.
먼저, 도 1 내지 도 3을 참조하여 본 발명의 실시예에 따른 레이턴시 제어 회로(10)를 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 레이턴시 제어 회로(10)는 지연 고정 루프(20), 제어부(30) 및 레이턴시 신호 생성부(40)를 포함한다.
지연 고정 루프(20)는 일반적인 지연 고정 루프로 구성할 수 있다. 지연 고정 루프(20)는 클럭 신호(ICLK)와 피드백 신호(도시 생략)의 위상 비교 결과에 따라 생성한 딜레이 라인 제어 신호(DLCTRL<0:N>)에 응답하여 가변된 지연 시간만큼 클럭 신호(ICLK)를 지연시켜 지연 고정 클럭 신호(DCLK)를 생성하도록 구성된다.
제어부(30)는 리셋 신호(IRST)와 상기 리셋 신호(IRST)를 제 1 지연 시간만큼 지연시킨 지연 신호(DIRST)의 위상차 값과 카스 레이턴시(CL)을 연산하여 레이턴시 제어 신호(CL-N)를 생성하도록 구성된다.
제어부(30)는 딜레이 라인(31), 레플리카 딜레이(REP)(32), 펄스 생성부(33), 카운터(34) 및 감산기(35)를 포함한다.
이때 딜레이 라인(31)과 레플리카 딜레이(32) 각각의 지연 시간을 합산한 지연 시간이 제 1 지연 시간에 해당한다.
딜레이 라인(31)은 리셋 신호(IRST)를 딜레이 라인 제어 신호(DLCTRL<0:N>)에 응답하여 가변된 지연 시간만큼 지연시켜 출력한다.
레플리카 딜레이(32)는 데이터 출력 패스(Path)의 지연 시간을 복제한 지연 시간만큼 딜레이 라인(31)의 출력 신호(DRST)를 지연시켜 출력한다.
펄스 생성부(33)는 리셋 신호(IRST)와 지연 신호(DIRST) 즉, 레플리카 딜레이(32)의 출력 신호의 위상차 구간에 포함되는 클럭 신호(ICLK)의 펄스를 카운팅 펄스(NCLK)로서 출력한다.
카운터(34)는 카운팅 펄스(NCLK)의 수를 카운팅한 결과를 레이턴시 조정 신호(N)로서 출력한다.
감산기(35)는 카스 레이턴시(CL)에서 레이턴시 조정 신호(N)를 감산하여 레이턴시 제어 신호(CL-N)로서 출력한다.
레이턴시 신호 생성부(40)는 상기 레이턴시 제어 신호(CL-N)에 응답하여 명령 신호(CMD)의 레이턴시를 조정하여 레이턴시 신호(CMDL)로서 출력하도록 구성된다.
레이턴시 신호 생성부(40)는 리시버(41), 딜레이 라인(42) 및 시프트 레지스터(43)를 포함한다.
리시버(41)는 명령 신호(CMD)를 수신하도록 구성된다.
딜레이 라인(42)은 딜레이 라인 제어 신호(DLCTRL)에 응답하여 가변된 지연 시간만큼 리시버(41)를 통해 수신된 명령 신호(CMD)를 지연시켜 출력하도록 구성된다.
시프트 레지스터(43)는 지연 고정 클럭 신호(DCLK) 및 레이턴시 제어 신호(CL-N)에 응답하여 딜레이 라인(42)의 출력 신호(DCMD)를 시프트시켜 레이턴시 신호(CMDL)를 생성하도록 구성된다.
이때 딜레이 라인(31, 42)은 지연 고정 루프(20)의 지연 라인(도시 생략)과 동일하게 구성할 수 있다.
도 2에 도시된 바와 같이, 펄스 생성부(33)는 낸드 게이트들(ND1, ND2) 및 앤드 게이트(AND1)를 포함한다.
도 3에 도시된 바와 같이, 펄스 생성부(33)는 리셋 신호(IRST)와 지연 신호(DIRST)에 응답하여 인에이블 신호(EN)를 생성한다.
그리고 펄스 생성부(33)는 인에이블 신호(EN)와 클럭 신호(ICLK)를 논리곱함으로써, 인에이블 신호(EN)의 활성화 구간내에 포함되는 클럭 신호(ICLK)의 펄스들을 카운팅 펄스(NCLK)로서 출력한다.
다음으로, 도 4 내지 도 15를 참조하여, 본 발명의 다른 실시예에 따른 레이턴시 제어 회로(11)를 설명하면 다음과 같다.
도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 레이턴시 제어 회로(11)는 지연 고정 루프(100), 제어부(130) 및 레이턴시 신호 생성부(140)를 포함한다.
지연 고정 루프(100)는 듀얼 락킹 방식의 지연 고정 루프이다.
지연 고정 루프(100)는 제 1 루프를 통해 1차 락킹 즉, 1차 지연 고정 동작을 수행하고, 전원 전압의 변동 등에 따른 딜레이 이상 감소시 제 2 루프를 통해 상기 1차 락킹 포인트와 1tCK 만큼의 위상차를 갖는 락킹 포인트를 찾아 2차 락킹을 수행하도록 구성된다.
지연 고정 루프(100)는 락킹 과정에서 딜레이 라인을 제어하기 위해 사용되는 딜레이 라인 제어 신호(ab0 ~ c7)를 출력하도록 구성된다.
지연 고정 루프(100)는 루프 체인지 신호(CHG2ND)를 출력하도록 구성된다.
이때 루프 체인지 신호(CHG2ND)는 루프 변경 타이밍을 정하는 신호이다. 즉, 지연 고정 루프(100) 내부의 딜레이 라인의 지연 시간을 2차 락킹에 따라 가변된 지연 시간으로 변경하는 타이밍을 정하는 신호이다.
지연 고정 루프(100)는 딜레이 라인 제어 신호(ab0 ~ c7)에 응답하여 가변된 지연 시간만큼 클럭 신호(ICLK)를 지연시켜 지연 고정 클럭 신호(DCLK)를 출력한다.
지연 고정 루프(100)의 세부 구성 및 동작은 추후 설명하기로 한다.(도 7 내지 도 15 참조)
제어부(130)는 리셋 신호(IRST), 상기 리셋 신호(IRST)를 제 1 지연 시간만큼 지연시킨 지연 신호(DIRST), 루프 체인지 신호(CHG2ND) 및 카스 레이턴시(CL)에 응답하여 레이턴시 제어 신호(CL-N)를 생성하도록 구성된다.
제어부(130)는 딜레이 라인(131) 및 펄스 생성부(132)를 제외하고는 도 1과 동일하게 구성할 수 있다.
이때 제 1 지연 시간은 딜레이 라인(131)의 지연 시간과 레플리카 딜레이(32)의 지연 시간을 합산한 값이다.
딜레이 라인(131)은 리셋 신호(IRST)를 딜레이 라인 제어 신호(ab0 ~ c7)에 응답하여 가변된 지연 시간만큼 지연시켜 출력한다.
레플리카 딜레이(32)는 데이터 출력 패스(Path)의 지연 시간을 복제한 지연 시간만큼 딜레이 라인(131)의 출력 신호(DRST)를 지연시켜 출력한다.
펄스 생성부(132)는 리셋 신호(IRST)와 지연 신호(DIRST) 즉, 레플리카 딜레이(32)의 출력 신호의 위상차 구간에 포함되는 클럭 신호(ICLK)의 펄스 및 루프 체인지 신호(CHG2ND)를 카운팅 펄스(NCLK)로서 출력한다.
카운터(34)는 카운팅 펄스(NCLK)의 수를 카운팅한 결과를 레이턴시 조정 신호(N)로서 출력한다.
감산기(35)는 카스 레이턴시(CL)에서 레이턴시 조정 신호(N)를 감산하여 레이턴시 제어 신호(CL-N)로서 출력한다.
레이턴시 신호 생성부(140)는 상기 레이턴시 제어 신호(CL-N)에 응답하여 명령 신호(CMD)의 레이턴시를 조정하여 레이턴시 신호(CMDL)로서 출력하도록 구성된다.
레이턴시 신호 생성부(40)는 리시버(41), 딜레이 라인(141) 및 시프트 레지스터(43)를 포함한다.
리시버(41)는 명령 신호(CMD)를 수신하도록 구성된다.
딜레이 라인(141)은 리시버(41)를 통해 수신된 명령 신호(CMD)를 딜레이 라인 제어 신호(ab0 ~ c7)에 응답하여 가변된 지연 시간만큼 지연시켜 출력한다.
시프트 레지스터(43)는 지연 고정 클럭 신호(DCLK) 및 레이턴시 제어 신호(CL-N)에 응답하여 딜레이 라인(42)의 출력 신호(DCMD)를 시프트시켜 레이턴시 신호(CMDL)를 생성한다.
예를 들어, CL = 8이고, N = 4라면, 시프트 레지스터(43)는 딜레이 라인(42)의 출력 신호(DCMD)를 지연 고정 클럭 신호(DCLK)를 이용하여 4 클럭 만큼 시프트시켜 레이턴시 신호(CMDL)를 출력한다.
이때 딜레이 라인들(131, 141)은 지연 고정 루프(100)의 딜레이 라인(110, 도 8 참조)과 동일하게 구성할 수 있다.
도 5에 도시된 바와 같이, 펄스 생성부(132)는 낸드 게이트들(ND1, ND2), 앤드 게이트(AND1) 및 오어 게이트(OR1)를 포함한다.
도 6에 도시된 바와 같이, 펄스 생성부(132)는 리셋 신호(IRST)와 지연 신호(DIRST)에 응답하여 인에이블 신호(EN)를 생성한다.
펄스 생성부(132)는 인에이블 신호(EN)와 클럭 신호(ICLK)를 논리곱함으로써, 인에이블 신호(EN)의 활성화 구간내에 포함되는 클럭 신호(ICLK)의 펄스들을 출력한다.
펄스 생성부(132)는 인에이블 신호(EN)의 활성화 구간내에 포함되는 클럭 신호(ICLK)의 펄스들과 루프 체인지 신호(CHG2ND)의 펄스를 논리합하여 카운팅 펄스(NCLK)로서 출력한다.
이때 루프 체인지 신호(CHG2ND)는 지연 고정 루프(100)의 지연 시간을 2차 락킹에 따라 가변된 지연 시간으로 변경하는 타이밍을 정하는 신호이다.
또한 지연 고정 루프(100)는 1차 락킹 포인트와 1tCK 만큼의 위상차를 갖는 락킹 포인트를 찾아 2차 락킹을 수행한다.
즉, 2차 락킹은 1차 락킹에 비해 락킹 포인트가 1tCK 만큼 지연된 상태이며, 루프 체인지 신호(CHG2ND)는 2차 락킹 이후 발생된다. 따라서 루프 체인지 신호(CHG2ND)가 발생되는 경우 락킹 포인트가 1tCK 만큼 지연된 것을 판단할 수 있다.
따라서 본 발명의 다른 실시예는 루프 체인지 신호(CHG2ND)가 발생하는 경우, 레이턴시 조정 신호(N)의 값을 그렇지 않은 경우에 비해 증가시킴으로써, 전원 전압 변동 등에 따른 레이턴시 변동에 대응할 수 있도록 한 것이다.
이하, 지연 고정 루프(100)의 구성 및 동작을 설명하면 다음과 같다.
도 7에 도시된 바와 같이, 지연 고정 루프(100)는 제 1 루프(200), 제 2 루프(300) 및 드라이버(500)를 포함한다.
이때 제 1 루프(200)와 제 2 루프(300)는 딜레이 라인(110)과 시프트 레지스터(120)를 공유하도록 구성된다.
딜레이 라인(110)은 딜레이 라인 제어 신호(ab0 ~ c7)에 응답하여 클럭 신호(ICLK)를 지연시켜 제 1 지연 신호(OUT1) 또는 제 2 지연 신호(OUT2)를 생성하도록 구성된다.
딜레이 라인(110)은 딜레이 라인 제어 신호(ab0 ~ c7)에 응답하여 제 1 지연 신호(OUT1)와 제 2 지연 신호(OUT2)의 지연시간이 가변되도록 구성된다.
이때 딜레이 라인 제어 신호(ab0, ab1, ab2, …, cb7)는 딜레이 라인 제어 신호(a0, a1, a2, …, c7)와 반대의 논리 레벨을 갖는다.
시프트 레지스터(120)는 리셋 신호(RST), 상태 제어 신호(SET2ND, RST2ND, CHG2ND), 제 1 시프트 제어 신호(SLE1 ~ SRO1) 및 제 2 시프트 제어 신호(SLE2 ~ SRO2)에 응답하여 딜레이 라인 제어 신호(ab0 ~ c7)를 생성하도록 구성된다.
이때 상태 제어 신호(SET2ND, RST2ND, CHG2ND)는 제 2 루프 셋 신호(2nd Loop Set Signal)(SET2ND), 제 2 루프 리셋 신호(2nd Loop Reset Signal)(RST2ND) 및 루프 체인지 신호(Loop Change Signal)(CHG2ND)를 포함한다.
드라이버(500)는 제 1 지연 신호(OUT1)를 드라이빙하여 지연 고정 클럭 신호(DCLK)를 생성하도록 구성된다.
제 1 루프(200)는 클럭 신호(ICLK)와 피드백 신호(OUT1_REP)의 위상이 일치되는 락킹 포인트를 찾는 1차 락킹을 수행하도록 구성된다.
제 1 루프(200)는 레플리카 딜레이(Replica Delay)(210), 제 1 위상 검출부(220) 및 제 1 루프 제어부(230)를 포함한다.
레플리카 딜레이(210)는 제 1 지연 신호(OUT1)를 반도체 집적회로의 데이터 출력 패스의 지연시간을 모델링한 지연시간만큼 지연시켜 피드백 신호(OUT1_REP)를 생성하도록 구성된다.
제 1 위상 검출부(220)는 클럭 신호(ICLK)와 피드백 신호(OUT1_REP)의 위상을 비교하여 제 1 위상 검출 신호(PDO_1st)를 생성하도록 구성된다.
제 1 루프 제어부(230)는 제 1 위상 검출 신호(PDO_1st) 및 클럭 신호(ICLK)에 응답하여 제 1 시프트 제어 신호(SLE1 ~ SRO1)를 생성하도록 구성된다.
제 2 루프(300)는 제 1 지연 신호(OUT1)와 제 2 지연 신호(OUT2)의 위상이 일치되는 락킹 포인트를 찾는 2차 락킹을 수행하도록 구성된다.
제 2 루프(300)는 제 2 지연 신호(OUT2)의 위상이 제 1 지연 신호(OUT1)의 위상과 1tCK만큼의 지연시간 차이를 가지고 일치되도록 한다.
제 2 루프(300)는 제 2 위상 검출부(320) 및 제 2 루프 제어부(330)를 포함한다.
제 2 위상 검출부(320)는 제 1 지연 신호(OUT1)와 제 2 지연 신호(OUT2)의 위상을 비교하여 제 2 위상 검출 신호(PDO_2nd)를 생성하도록 구성된다.
제 2 루프 제어부(330)는 제 2 위상 검출 신호(PDO_2nd), 클럭 신호(ICLK), 딜레이 라인 제어 신호(ab0 ~ ab3) 및 제 1 시프트 제어 신호(SLE1 ~ SRO1)에 응답하여 제 2 시프트 제어 신호(SLE2 ~ SRO2)를 생성하도록 구성된다.
도 8에 도시된 바와 같이, 딜레이 라인(110)은 제 1 지연 패스 즉, 1차 락킹 동작에서 클럭 신호(ICLK)가 지연되어 제 1 지연 신호(OUT1)를 생성하는 신호 패스와, 제 2 지연 패스 즉, 2차 락킹 동작에서 클럭 신호(ICLK)가 지연되어 제 2 지연 신호(OUT2)를 생성하는 신호 패스를 포함한다.
이때 제 1 지연 패스와 제 2 지연 패스는 유닛 딜레이 셀들을 공유하는 부분도 있고, 별도의 유닛 딜레이 셀들을 사용하는 부분도 있다.
딜레이 라인(110)은 제 1 내지 제 3 딜레이 라인 즉, 헤더(HEADER)(111), 브릿지(BRIDGE)(112) 및 노멀(NORMAL)(113)로 구분할 수 있다.
헤더(111)는 1차 락킹을 위해 사용되며, 제 1 지연 신호(OUT1)를 출력하도록 구성된 딜레이 라인이다.
브릿지(112)는 제 2 지연 신호(OUT2)의 출력을 활성화시키도록 구성된 딜레이 라인이다.
노멀(113)은 2차 락킹을 위해 사용되는 딜레이 라인이다.
헤더(111)는 딜레이 라인 제어 신호(ab0, ab1, ab2, ab3, …)에 의해 제어되고, 브릿지(112)는 딜레이 라인 제어 신호(b0, b1, b2, …) 및 제 2 루프 활성화 신호(2NDEN)에 의해 제어되며, 노멀(113)은 딜레이 라인 제어 신호(c0, c1, c2, …)에 의해 제어된다.
헤더(111)는 딜레이 라인 제어 신호(ab0, ab1, ab2, ab3, …)가 모두 로직 하이가 됨에 따라 클럭 신호(ICLK)를 바이 패스시킨다.
헤더(111)의 유닛 딜레이 셀(UDC)은 낸드 게이트 + 트리 스테이트 인버터 + 낸드 게이트의 조합으로 이루어진다.
브릿지(112)는 딜레이 라인 제어 신호(b0, b1, b2, …)가 로직 하이로 활성화된 상태에서 제 2 루프 활성화 신호(2NDEN)가 로직 하이로 활성화되면 헤더(111), 브릿지(112) 및 노멀(113)을 경유한 클럭 신호(ICLK)를 제 2 지연 신호(OUT2)로서 출력한다.
브릿지(112)의 유닛 딜레이 셀은 낸드 게이트 + 낸드 게이트 + 낸드 게이트의 조합으로 이루어진다.
도 9에 도시된 바와 같이, 제 1 루프 제어부(230)는 플립플롭(232) 및 디코딩 로직(233)을 포함한다.
플립플롭(232)은 T 플립플롭으로 구성할 수 있으며, 클럭 신호(ICLK)에 응답하여 출력 신호(TFFQ)를 생성하도록 구성된다.
디코딩 로직(233)은 제 1 위상 검출 신호(PDO_1st)와 출력 신호(TFFQ)를 조합하여 제 1 시프트 제어 신호(SLE1 ~ SRO1)를 생성하도록 구성된다.
제 1 시프트 제어 신호(SLE1 ~ SRO1)는 딜레이 라인(110)의 지연 시간 증/감을 위해 사용된다.
도 10에 도시된 바와 같이, 제 1 루프 제어부(230)는 제 1 위상 검출 신호(PDO_1st)가 로직 하이(Logic High: H)인 경우, 클럭 신호(ICLK)와 플립플롭(232)의 출력 신호(TFFQ)를 이용하여 제 1 시프트 제어 신호(SRE1)와 제 1 시프트 제어 신호(SRO1)를 반복적으로 생성한다.
제 1 루프 제어부(230)는 제 1 위상 검출 신호(PDO_1st)가 로직 로우(Logic Low: L)인 경우, 클럭 신호(ICLK)와 플립플롭(232)의 출력 신호(TFFQ)를 이용하여 제 1 시프트 제어 신호(SLE1)와 제 1 시프트 제어 신호(SLO1)를 반복적으로 생성한다.
도 11에 도시된 바와 같이, 제 2 루프 제어부(330)는 디코더(331), 스테이트 머신(332) 및 다중화기(333)를 포함한다.
디코더(331)는 제 2 위상 검출 신호(PDO_2nd) 및 클럭 신호(ICLK)에 응답하여 예비 시프트 제어 신호(iSLE2 ~ iSRO2)를 생성하도록 구성된다.
디코더(331)는 제 1 루프 제어부(230)와 동일하게 구성할 수 있다.
다중화기(333)는 제 2 루프 활성화 신호(2NDEN)에 응답하여 제 1 시프트 제어 신호(SLE1 ~ SRO1)와 예비 시프트 제어 신호(iSLE2 ~ iSRO2) 중에서 하나를 제 2 시프트 제어 신호(SLE2 ~ SRO2)로서 출력하도록 구성된다.
락킹 신호 생성부(334)는 제 2 락킹 포인트를 찾은 경우, 예를 들어, 제 2 위상 검출 신호(PDO_2nd)가 이전과 다른 로직 레벨로 천이되면 제 2 락킹 신호(2ndLOCK)를 활성화시키도록 구성된다.
스테이트 머신(332)은 딜레이 라인 제어 신호(ab0, ab2, ab3), 제 2 락킹 신호(2ndLOCK) 및 오토 리프레시 신호(AREF)에 응답하여 제 2 루프 활성화 신호(2NDEN) 및 상태 제어 신호(SET2ND, RST2ND, CHG2ND)를 생성하도록 구성된다.
스테이트 머신(332)은 낸드 게이트들(ND1 ~ ND4), 노어 게이트(NR1), 인버터들(IV1, IV2) 및 지연기들(DLY1, DLY2)을 포함한다. 이때 지연기(DLY1)는 입력 신호를 설정 시간 동안 지연시킨 후 반전시켜 출력하도록 구성된다. 지연기(DLY1)에 의해 상태 제어 신호(SET2ND, RST2ND)의 펄스 폭이 정해진다.
도 12를 참조하여, 스테이트 머신(332)의 동작을 설명하기로 한다.
딜레이 라인 제어 신호(ab2)가 로직 하이가 되면 제 2 루프 활성화 신호(2NDEN)가 로직 하이로 활성화되고, 딜레이 라인 제어 신호(ab3)가 로직 로우가 되면 제 2 루프 활성화 신호(2NDEN)가 로직 로우로 비활성화된다.
또한 딜레이 라인 제어 신호(ab0)가 로직 로우이고 제 2 루프 활성화 신호(2NDEN)가 로직 하이인 구간에서 딜레이 라인 제어 신호(ab0), 제 2 락킹 신호(2ndLOCK) 및 오토 리프레시 신호(AREF)가 모두 로직 하이인 경우에도 제 2 루프 활성화 신호(2NDEN)가 로직 로우로 비활성화된다.
이때 딜레이 라인 제어 신호(ab3)는 노멀 동작시 주기적으로 로직 로우가 되며, 초기화 동작에서도 로직 로우가 된다.
제 2 루프 활성화 신호(2NDEN)가 로직 하이로 활성화됨에 따라 제 2 루프 셋 신호(SET2ND)가 발생되고 그에 따라 도 3의 제 2 루프(300)가 동작하여 제 2 락킹 포인트를 찾게 된다. 제 2 락킹 포인트를 찾게 되면 제 2 락킹 신호(2ndLOCK)가 로직 하이로 활성화된다.
제 2 루프 활성화 신호(2NDEN)가 로직 로우로 비활성화됨에 따라 제 2 루프 리셋 신호(RST2ND)가 발생된다.
한편, 루프 체인지 신호(CHG2ND)가 발생할 때에는 제 2 루프 리셋 신호(RST2ND)가 발생하지 않아야 한다. 따라서 지연기(DLY2)를 구성하여 루프 체인지 신호(CHG2ND)가 발생하는 경우에는 제 2 루프 리셋 신호(RST2ND)가 발생하지 않도록 하였다.
제 2 루프 활성화 신호(2NDEN)가 로직 하이인 구간에서 딜레이 라인 제어 신호(ab0), 제 2 락킹 신호(2ndLOCK) 및 오토 리프레시 신호(AREF)가 모두 로직 하이인 경우 루프 체인지 신호(CHG2ND)가 로직 하이로 활성화된다.
이때 루프 체인지 신호(CHG2ND)는 루프 변경 타이밍을 정하는 신호이다. 즉, 딜레이 라인(110)의 지연 시간을 제 2 루프(300)에 의해 락킹된 지연 시간으로 변경하는 타이밍을 정하는 신호이다. 따라서 루프 변경에 따른 글리치(Glitch)가 지연 고정 클럭 신호(DCLK)에 포함되어도 반도체 회로의 동작에 영향을 끼치지 않는 동작 구간(예를 들어, 오토 리프레시 구간)이 우선시 되어야 한다. 따라서 루프 체인지 신호(CHG2ND)를 로직 하이로 활성화시키기 위한 조건으로서, non-read 계열의 명령 예를 들어, 오토 리프레시 명령에 따라 생성된 오토 리프레시 신호(AREF)를 사용할 수 있다.
루프 체인지 신호(CHG2ND)가 로직 하이가 됨에 따라 제 2 루프 활성화 신호(2NDEN)가 로직 로우로 비활성화된다.
도 13a ~ 도 13c에 도시된 바와 같이, 시프트 레지스터(120)는 제 1 내지 제 3시프트 레지스터 유닛 즉, 헤더(121), 브릿지(122) 및 노멀(123)을 포함한다.
이때 헤더(121), 브릿지(122) 및 노멀(123)은 도 8의 딜레이 라인(110)의 헤더(111), 브릿지(112) 및 노멀(113) 각각에 대응된다.
즉, 헤더(121), 브릿지(122) 및 노멀(123)은 도 8의 딜레이 라인(110)의 헤더(111), 브릿지(112) 및 노멀(113) 각각을 제어하기 위한 구성이다.
도 13a에 도시된 바와 같이, 헤더(121)는 제 1 시프트 제어 신호(SLE1 ~ SRO1)에 응답하여 딜레이 라인 제어 신호(ab0 ~ a3)를 시프트시키도록 구성된다.
헤더(121)는 루프 체인지 신호(CHG2ND)가 로직 하이로 활성화되면 딜레이 라인 제어 신호(ab0, ab1, ab2, ab3)를 모두 로직 하이로 출력한다.
헤더(121)는 리셋 신호(RST)가 로직 하이로 활성화됨에 따라 초기화된다. 즉, 딜레이 라인 제어 신호(a0)를 로직 하이로 천이시키고, 그 이외의 딜레이 라인 제어 신호(a1, a2, a3)를 로직 로우로 천이시킨다.
도 13b에 도시된 바와 같이, 브릿지(122)는 제 1 시프트 제어 신호(SLE1 ~ SRO1)에 응답하여 딜레이 라인 제어 신호(bb0 ~ b3)를 시프트시키도록 구성된다.
브릿지(122)는 제 2 루프 셋 신호(SET2ND)가 로직 하이로 활성화되면 딜레이 라인 제어 신호(b0, b1, b2, b3)를 모두 로직 하이로 출력한다.
브릿지(122)는 리셋 신호(RST) 또는 제 2 루프 리셋 신호(RST2ND)가 로직 하이로 활성화됨에 따라 초기화된다. 즉, 딜레이 라인 제어 신호(b0, b1, b2, b3)를 모두 로직 로우로 천이시킨다.
도 13c에 도시된 바와 같이, 노멀(123)은 제 2 시프트 제어 신호(SLE2 ~ SRO2)에 응답하여 딜레이 라인 제어 신호(cb0 ~ c3)를 시프트시키도록 구성된다.
노멀(123)은 리셋 신호(RST) 또는 제 2 루프 리셋 신호(RST2ND)가 로직 하이로 활성화됨에 따라 초기화된다. 즉, 딜레이 라인 제어 신호(c0, c1, c2, c3)를 모두 로직 로우로 천이시킨다.
도 14를 참조하여, 도 13a 내지 도 13c에 도시된 시프트 레지스터(120)의 동작을 설명하면 다음과 같다.
노멀 동작시, 제 1 루프(200)의 동작에 따라 딜레이 라인 제어 신호(a0 ~ a6 = H)를 발생시킨다.
딜레이 라인 제어 신호(a0 ~ a6 = H)에 응답하여 헤더(111)의 지연 시간이 증가되어(도 8 참조) 1차 락킹이 이루어진다.
한편, 제 2 루프 활성화 신호(2NDEN)의 활성화에 응답하여 제 2 루프 셋 신호(SET2ND)가 발생되면, 딜레이 라인 제어 신호(b0 ~ b3)를 로직 하이로 천이시켜 제 2 지연 신호(OUT2)가 출력되도록 한다.
그리고 제 2 루프(300)의 동작에 따라 딜레이 라인 제어 신호(c0 ~ c4 = H)를 발생시킨다.
딜레이 라인 제어 신호(c0 ~ c4 = H)에 응답하여 노멀(113)의 지연 시간이 증가되어(도 8 참조) 2차 락킹이 이루어진다.
이때 2차 락킹은 제 2 지연 신호(OUT2)의 위상이 제 1 지연 신호(OUT1)의 위상과 1tCK만큼의 지연시간 차이를 가지고 일치되도록 하는 것이다.
2차 락킹 이후, 헤더(111)의 지연시간이 감소하여 최소가 되면 즉, 하나의 유닛 딜레이 셀만을 사용하게 되면(a0 = H, a1 ~ a7 = L), 루프 체인지 신호(CHG2ND)가 발생하게 된다.
루프 체인지 신호(CHG2ND)가 발생하면, 딜레이 라인 제어 신호(a0 ~ a7)를 로직 하이로 변경한다.
도 15 및 도 8을 참조하여, 본 발명의 실시예에 따른 동기 회로(100)의 동작을 설명하면 다음과 같다.
지연 고정 루프(100)는 기본적으로 tCK - tREP에 해당하는 tDL을 갖는 1차 락킹이 이루어지도록 하고, 특정 상황에서만 2차 락킹을 통해 최종 락킹이 이루어지도록 한 듀얼(Dual) 락킹 방식이 적용된다. 이때 특정 상황은 반도체 회로에 제공되는 전원 전압(예를 들어, VDD)의 레벨이 낮아지고, 그에 따라 레플리카 딜레이(210)의 지연 시간 즉, tREP가 증가하여 제 1 락킹 동작의 오류를 유발할 수 있는 경우이다.
노멀 동작 즉, 헤더(111)의 유닛 딜레이 셀의 수를 증가시켜 1차 락킹 동작을 수행한다.
이어서 전원 전압의 레벨이 낮아짐에 따라 헤더(111)에서 사용되는 유닛 딜레이 셀의 수가 n개(예를 들어, 3) 이하로 되면, 제 2 루프(300)를 활성화시킨다.
이때 헤더(111)에서 사용되는 유닛 딜레이 셀의 수가 최소 즉, 1개가 되면 더 이상 감소시킬 유닛 딜레이 셀이 없으므로 락킹 동작의 오류가 발생할 수 있다. 따라서 그에 앞서 미리 제 2 루프(300)를 활성화시킴으로써 딜레이 라인(110) 전체에서 사용되는 유닛 딜레이 셀의 수가 n개 이상이 되도록 하는 것이다.
제 2 루프(300)가 활성화됨에 따라 노멀(113)의 유닛 딜레이 셀의 수를 증가시켜 2차 락킹 동작을 수행한다.
이때 전원 전압의 레벨이 다시 정상 레벨로 상승할 수 있다. 따라서 헤더(111)에서 사용되는 유닛 딜레이 셀의 수가 m개(예를 들어, 4) 이상으로 증가하였는지 판단한다.
헤더(111)에서 사용되는 유닛 딜레이 셀의 수가 4개 이상으로 증가하였으면, 제 2 루프(300)를 비활성화 시킨다.
한편, 헤더(111)에서 사용되는 유닛 딜레이 셀의 수가 3개 이하이면 노멀(113)의 유닛 딜레이 셀의 수를 계속 증가시켜 2차 락킹을 완료한다.
이어서 헤더(111)에서 사용되는 유닛 딜레이 셀의 수가 최소 즉, 1개가 되면 오토 리프레시 명령 즉, 오토 리프레시 명령에 따라 생성된 오토 리프레시 신호(AREF)에 응답하여 루프 체인지 신호(CHG2ND)를 발생시킨다. 루프 체인지 신호(CHG2ND)가 발생함에 따라 딜레이 라인(110)의 지연 시간이 제 1 루프(200)가 아닌 제 2 루프(300)의 2차 락킹에 따른 시간으로 설정되도록 한다. 또한 루프 체인지 신호(CHG2ND)가 발생됨에 따라 제 2 루프 활성화 신호(2NDEN)는 비활성화된다.
제 2 루프 활성화 신호(2NDEN)가 비 활성화됨에 따라 제 2 지연 신호(OUT2)의 출력이 차단된다. 그리고 2차 락킹에 의해 제 1 지연 신호(OUT1)와 1tCK만큼의 지연시간 차이를 가지고 위상이 일치되는 딜레이 라인(110)의 내부 지연 신호가 제 1 지연 신호(OUT1)로서 출력된다.
이후, 제 1 루프(200)가 제 2 루프(300)의 2차 락킹에 따른 지연 시간이 설정 딜레이 라인(110)을 제어하여 1차 락킹 동작을 수행한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (27)

  1. 듀얼 락킹 포인트(Dual Locking Point) 중에서 어느 하나에 따라 가변된 지연 시간만큼 클럭 신호를 지연시켜 지연 고정 클럭 신호를 생성하며, 락킹 포인트 변경에 따라 루프 체인지 신호를 생성하도록 구성된 지연 고정 루프;
    리셋 신호, 상기 리셋 신호를 제 1 지연 시간만큼 지연시킨 지연 신호 및 상기 루프 체인지 신호에 응답하여 레이턴시 제어 신호를 생성하도록 구성된 제어부; 및
    상기 레이턴시 제어 신호에 응답하여 명령 신호의 레이턴시를 조정하여 레이턴시 신호로서 출력하도록 구성된 레이턴시 신호 생성부를 포함하는 레이턴시 제어 회로.
  2. 제 1 항에 있어서,
    상기 제어부는
    상기 리셋 신호, 상기 지연 신호, 카스 레이턴시 및 상기 루프 체인지 신호에 응답하여 상기 레이턴시 제어 신호를 생성하며, 상기 루프 체인지 신호에 응답하여 상기 레이턴시 제어 신호의 값을 조정하도록 구성되는 레이턴시 제어 회로.
  3. 제 1 항에 있어서,
    상기 제어부는
    카운팅 펄스와 카스 레이턴시의 차이 값을 상기 레이턴시 제어 신호로서 출력하도록 구성되며,
    상기 카운팅 펄스는 상기 리셋 신호와 상기 지연 신호의 위상차 구간에 포함되는 상기 클럭 신호의 펄스 및 상기 루프 체인지 신호의 펄스를 포함하는 레이턴시 제어 회로.
  4. 제 1 항에 있어서,
    상기 제어부는
    상기 리셋 신호를 상기 제 1 지연 시간만큼 지연시켜 상기 지연 신호를 생성하도록 구성된 지연 회로,
    상기 리셋 신호와 상기 지연 신호의 위상차 구간에 포함되는 상기 클럭 신호 및 상기 루프 체인지 신호를 카운팅 펄스로서 출력하도록 구성된 펄스 생성부,
    상기 카운팅 펄스를 카운트하여 레이턴시 조정 신호로서 출력하도록 구성된 카운터, 및
    카스 레이턴시 값에서 상기 레이턴시 조정 신호의 값을 감산하여 상기 레이턴시 제어 신호로서 출력하도록 구성된 감산기를 포함하는 레이턴시 제어 회로.
  5. 제 4 항에 있어서,
    상기 지연 회로는
    상기 지연 고정 루프의 지연 시간과 동일한 지연 시간이 설정되도록 구성된 딜레이 라인, 및
    상기 딜레이 라인의 출력 신호를 설정된 지연 시간만큼 지연시켜 출력하도록 구성된 레플리카 딜레이를 포함하는 레이턴시 제어 회로.
  6. 제 1 항에 있어서,
    상기 레이턴시 신호 생성부는
    상기 명령 신호를 상기 지연 고정 루프의 지연 시간과 동일한 지연 시간만큼 지연시켜 출력하도록 구성된 딜레이 라인, 및
    상기 딜레이 라인의 출력 신호를 상기 지연 고정 클럭 신호 및 상기 레이턴시 제어 신호에 응답하여 시프트시켜 상기 레이턴시 신호를 생성하도록 구성된 시프트 레지스터를 포함하는 레이턴시 제어 회로.
  7. 제 1 항에 있어서,
    상기 지연 고정 루프는
    딜레이 라인, 및
    상기 딜레이 라인을 공유하도록 구성된 제 1 루프 및 제 2 루프를 포함하며,
    상기 제 1 루프를 이용한 1차 락킹 과정에서 상기 딜레이 라인에서 사용되는 유닛 딜레이 셀의 수가 설정수 이하이면 상기 제 2 루프를 활성화 시키도록 구성되는 레이턴시 제어 회로.
  8. 제 7 항에 있어서,
    상기 제 2 루프는 상기 딜레이 라인에서 사용되는 유닛 딜레이 셀의 수가 최소가 되면 상기 딜레이 라인의 지연 시간을 2차 락킹 과정에 따른 시간으로 설정하고 상기 루프 체인지 신호를 발생시키도록 구성되는 레이턴시 제어 회로.
  9. 제 7 항에 있어서,
    상기 제 2 루프는
    상기 딜레이 라인에서 사용되는 유닛 딜레이 셀의 수에 따라 활성화와 비 활성화가 전환되도록 구성되는 레이턴시 제어 회로.
  10. 제 7 항에 있어서,
    상기 딜레이 라인은
    상기 제 1 루프의 지연 고정 동작에서 상기 클럭 신호를 지연시켜 제 1 지연 신호를 생성하도록 구성된 제 1 딜레이 라인,
    상기 제 2 루프의 지연 고정 동작에서 제 2 지연 신호의 출력을 활성화시키도록 구성된 제 2 딜레이 라인, 및
    상기 제 2 루프의 지연 고정 동작에서 상기 클럭 신호를 지연시켜 상기 제 2 지연 신호를 생성하도록 구성된 제 3 딜레이 라인을 포함하는 레이턴시 제어 회로.
  11. 제 10 항에 있어서,
    상기 제 1 루프 및 상기 제 2 루프에 의해 공유되며, 상기 딜레이 라인을 제어하도록 구성된 시프트 레지스터를 더 포함하는 레이턴시 제어 회로.
  12. 제 11 항에 있어서,
    상기 시프트 레지스터는
    상기 제 1 딜레이 라인을 제어하도록 구성된 제 1 시프트 유닛,
    상기 제 2 딜레이 라인을 제어하도록 구성된 제 2 시프트 유닛, 및
    상기 제 3 딜레이 라인을 제어하도록 구성된 제 3 시프트 유닛을 포함하는 레이턴시 제어 회로.
  13. 제 1 항에 있어서,
    상기 지연 고정 루프는
    클럭 신호를 딜레이 라인 제어 신호에 응답하여 설정된 지연 시간만큼 지연시켜 제 1 지연 신호 또는 제 2 지연 신호를 생성하도록 구성된 딜레이 라인,
    제 1 시프트 제어 신호, 제 2 시프트 제어 신호 및 상태 제어 신호에 응답하여 상기 딜레이 라인 제어 신호를 생성하도록 구성된 시프트 레지스터,
    상기 클럭 신호와 피드백 신호에 응답하여 상기 제 1 시프트 제어 신호를 생성하도록 구성된 제 1 루프, 및
    상기 제 1 지연 신호와 상기 제 2 지연 신호 및 상기 딜레이 라인 제어 신호에 응답하여 상기 제 2 시프트 제어 신호 및 상기 상태 제어 신호를 생성하도록 구성된 제 2 루프를 포함하는 레이턴시 제어 회로.
  14. 제 13 항에 있어서,
    상기 딜레이 라인은
    상기 제 1 루프 동작시 상기 클럭 신호를 지연시켜 상기 제 1 지연 신호를 생성하도록 구성된 제 1 딜레이 라인,
    상기 제 2 루프 동작시 상기 제 2 지연 신호의 출력을 활성화시키도록 구성된 제 2 딜레이 라인, 및
    상기 제 2 루프 동작시 상기 클럭 신호를 지연시켜 상기 제 2 지연 신호를 생성하도록 구성된 제 3 딜레이 라인을 포함하는 레이턴시 제어 회로.
  15. 제 13 항에 있어서,
    상기 상태 제어 신호는
    제 2 루프 셋 신호(2nd Loop Set Signal), 제 2 루프 리셋 신호(2nd Loop Reset Signal) 및 루프 체인지 신호(Loop Change Signal)를 포함하는 레이턴시 제어 회로.
  16. 제 15 항에 있어서,
    상기 시프트 레지스터는
    상기 제 1 시프트 제어 신호 및 상기 루프 체인지 신호에 응답하여 상기 딜레이 라인 제어 신호를 생성하도록 구성된 제 1 시프트 유닛,
    상기 제 1 시프트 제어 신호, 상기 제 2 루프 셋 신호 및 상기 제 2 루프 리셋 신호에 응답하여 상기 딜레이 라인 제어 신호를 생성하도록 구성된 제 2 시프트 유닛, 및
    상기 제 2 시프트 제어 신호 및 상기 제 2 루프 리셋 신호에 응답하여 상기 딜레이 라인 제어 신호를 생성하도록 구성된 제 3 시프트 유닛을 포함하는 레이턴시 제어 회로.
  17. 제 13 항에 있어서,
    상기 제 1 루프는
    상기 제 1 지연 신호를 반도체 회로의 데이터 출력 패스의 지연 시간을 모델링한 지연시간만큼 지연시켜 피드백 신호를 생성하도록 구성된 레플리카 딜레이,
    상기 클럭 신호와 상기 피드백 신호의 위상을 비교하여 제 1 위상 검출 신호를 생성하도록 구성된 위상 검출부, 및
    상기 제 1 위상 검출 신호 및 상기 클럭 신호에 응답하여 상기 제 1 시프트 제어 신호를 생성하도록 구성된 제 1 루프 제어부를 포함하는 레이턴시 제어 회로.
  18. 제 13 항에 있어서,
    상기 제 2 루프는
    상기 제 1 지연 신호와 상기 제 2 지연 신호의 위상을 비교하여 위상 검출 신호를 생성하도록 구성된 위상 검출부, 및
    상기 클럭 신호, 상기 위상 검출 신호, 상기 딜레이 라인 제어 신호 및 상기 제 1 시프트 제어 신호에 응답하여 상기 제 2 시프트 제어 신호 및 상기 상태 제어 신호를 생성하도록 구성된 제 2 루프 제어부를 포함하는 레이턴시 제어 회로.
  19. 제 18 항에 있어서,
    상기 제 2 루프 제어부는
    상기 제 2 루프가 활성화되지 않은 경우, 상기 제 1 시프트 제어 신호를 상기 제 2 시프트 제어 신호로서 출력하도록 구성되는 레이턴시 제어 회로.
  20. 제 18 항에 있어서,
    상기 제 2 루프 제어부는
    상기 딜레이 라인 제어 신호, 지연 고정 신호 및 넌-리드(non-read) 계열 명령에 응답하여 상기 딜레이 라인의 지연 시간을 상기 제 2 시프트 제어 신호에 상응하는 지연 시간으로 변경하기 위한 상기 상태 제어 신호를 생성하도록 구성되는 레이턴시 제어 회로.
  21. 제 20 항에 있어서,
    상기 넌-리드 계열 명령은 오토 리프레시 명령을 포함하는 레이턴시 제어 회로.
  22. 제 18 항에 있어서,
    상기 제 2 루프 제어부는
    상기 위상 검출 신호와 상기 클럭 신호에 응답하여 예비 시프트 신호를 생성하도록 구성된 디코더,
    상기 딜레이 라인 제어 신호, 지연 고정 신호 및 넌-리드(non-read) 계열 명령에 응답하여 제 2 루프 활성화 신호 및 상기 상태 제어 신호를 생성하도록 구성된 스테이트 머신, 및
    상기 제 2 루프 활성화 신호에 응답하여 상기 제 1 시프트 제어 신호와 상기 예비 시프트 신호 중에서 하나를 선택하여 상기 제 2 시프트 제어 신호로서 출력하도록 구성된 다중화기를 포함하는 레이턴시 제어 회로.
  23. 듀얼 락킹 포인트(Dual Locking Point)에 맞도록 동작하며, 락킹 포인트 변경에 따라 루프 체인지 신호를 생성하도록 구성된 지연 고정 루프를 이용한 레이턴시 제어 방법으로서,
    리셋 신호, 상기 리셋 신호를 설정시간만큼 지연시킨 지연 신호 및 상기 루프 체인지 신호에 따라 레이턴시 값을 설정하는 단계; 및
    상기 레이턴시 값에 따라 명령 신호의 레이턴시를 조정하는 단계를 포함하는 레이턴시 제어 방법.
  24. 제 23 항에 있어서,
    상기 레이턴시를 조정하는 단계는
    상기 리셋 신호와 상기 지연 신호의 위상차에 따라 상기 레이턴시 값을 연산하는 단계를 포함하는 레이턴시 제어 방법.
  25. 제 24 항에 있어서,
    상기 리셋 신호와 상기 지연 신호의 위상차에 따라 연산된 상기 레이턴시 값을 상기 루프 체인지 신호에 따라 조정하는 단계를 더 포함하는 레이턴시 제어 방법.
  26. 제 24 항에 있어서,
    상기 리셋 신호와 상기 지연 신호의 위상차에 따라 연산된 상기 레이턴시 값을 카스 레이턴시에 따라 조정하는 단계를 더 포함하는 레이턴시 제어 방법.
  27. 제 23 항에 있어서,
    상기 설정시간은 상기 지연 고정 루프의 지연 시간을 포함하는 레이턴시 제어 방법.
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