CN116915183A - 振荡器以及时钟产生方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 22
- 230000000737 periodic effect Effects 0.000 claims description 13
- 230000008878 coupling Effects 0.000 claims description 12
- 238000010168 coupling process Methods 0.000 claims description 12
- 238000005859 coupling reaction Methods 0.000 claims description 12
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 30
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 30
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 24
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 21
- 238000010586 diagram Methods 0.000 description 14
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 6
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 3
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 241000195493 Cryptophyta Species 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/02—Details
- H03B5/04—Modifications of generator to compensate for variations in physical values, e.g. power supply, load, temperature
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- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/20—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator
- H03B5/24—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator active element in amplifier being semiconductor device
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
-
- H—ELECTRICITY
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
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Abstract
本发明揭示一种振荡器，包含第一、第二电流源、第一斩波电路、电阻性元件、电容性元件以及处理电路。该第一、第二电流源分别提供第一、第二电流。该第一斩波电路包含耦接该第一电流源的第一连接端、耦接该第二电流源的第二连接端、耦接该电阻性元件的第三连接端，以及耦接该电容性元件的第四连接端。该处理电路对应横跨该电阻性元件的第一电压与横跨该电容性元件的第二电压来产生输出时钟。该第一斩波电路将该第一、第二连接端分别且交替地耦接至该第三、第四连接端。该电阻性元件与该电容性元件分别且交替地接收该第一、第二电流。
Description
技术领域
本发明是有关于时钟的产生，尤指一种使用斩波器来抑制电流源的闪烁噪声(flicker noise)的振荡器与相关时钟产生方法。
背景技术
低成本与单芯片系统对于芯片上(on-chip)振荡器有很高的需求，举例来说，针对低功耗操作，弛缓振荡器(relaxation oscillator)经常被采用，弛缓振荡器相较于石英振荡器是更好的选择，主要原因是前者并不需要任何外部元件且可以采用互补金属氧化半导体(complementary metal oxide semiconductor，CMOS)技术来低成本地实现，然而，弛缓振荡器容易遭受元件不匹配、闪烁噪声等等的影响，因此，需要一种创新的低功耗高准度振荡器设计。
发明内容
因此，本发明的目的之一在于提出一种使用斩波器来抑制电流源的闪烁噪声的振荡器与相关时钟产生方法。
在本发明的一个实施例中，揭示一种振荡器。该振荡器包含一第一电流源、一第二电流源、一第一斩波电路、一电阻性元件、一电容性元件以及一处理电路。该第一电流源用以提供一第一电流。该第二电流源用以提供一第二电流。该第一斩波电路包含一第一连接端、一第二连接端、一第三连接端以及一第四连接端。该第一连接端耦接至该第一电流源，用以接收该第一电流。该第二连接端耦接至该第二电流源，以接收该第二电流。该第三连接端耦接至该电阻性元件。该第四连接端耦接至该电容性元件。该处理电路用以对应横跨该电阻性元件的第一电压以及横跨该电容性元件的第二电压，以产生一输出时钟。该第一斩波电路是用以将该第一连接端与该第二连接端分别且交替地耦接至该第三连接端与该第四连接端。该电阻性元件与该电容性元件用以分别且交替地接收该第一电流与该第二电流。
在本发明的另一个实施例中，揭示一种时钟产生方法。该时钟产生方法包含：通过一第一电流源来提供一第一电流；通过一第二电流源来提供一第二电流；将一第一斩波电路的第一连接端耦接至该第一电流源，以接收该第一电流；将该第一斩波电路的第二连接端耦接至该第二电流源，以接收该第二电流；将该第一斩波电路的第三连接端耦接至一电阻性元件；将该第一斩波电路的第四连接端耦接至一电容性元件；对应横跨该电阻性元件的第一电压以及横跨该电容性元件的第二电压来产生一输出时钟；以及控制该第一斩波电路来将该第一连接端与该第二连接端分别且交替地耦接至该第三连接端与该第四连接端，其中该电阻性元件与该电容性元件分别且交替地接收该第一电流与该第二电流。
传统的弛缓振荡器容易遭受元件不匹配、闪烁噪声等等的影响，为了解决闪烁噪声与元件不匹配的问题，本发明提出增加一或多个斩波电路至振荡器中。
附图说明
图1是本发明一实施例的具有电流模式比较器的振荡器的示意图。
图2是第1图所示的振荡器的时序图。
图3为本发明一实施例的图1所示的多个斩波电路的第一配置的示意图。
图4为本发明一实施例的图1所示的多个斩波电路的第二配置的示意图。
图5为本发明一实施例的图1所示的多个斩波电路的第三配置的示意图。
图6为本发明一实施例的图1所示的多个斩波电路的第四配置的示意图。
图7是本发明一实施例的具有电压模式比较器的振荡器的示意图。
符号说明
100，600:振荡器
102，104:电流源
106，108，110，604，606:斩波电路
112:电流模式比较器
114，608:处理电路
116:电阻性元件
118:电容性元件
120:重置开关
122:时钟缓冲器
124，612:时钟产生器电路
602:电压模式比较器
610:脉冲产生器电路
I1，I2:电流
T1，T2，T3，T4:连接端
N1，N2，N3:N型金属氧化半导体晶体管
Rc:电阻值
Cc:电容值
Vrst:重置脉冲
CLK1，CLK2:斩波时钟
CLK3:输出时钟
VDD:供应电压
GND:接地电压
Vref:参考电压
Vc，Vcmp:电压
Vbn:栅极电压
Vos:偏移
具体实施方式
在说明书及申请专利范围当中使用了某些词藻来指称特定的元件。所属技术领域具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个元件，本说明书及申请专利范围并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及申请专利范围当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”或“耦合”一词在此包含任何直接及间接的电性连接手段，因此，若文中描述一第一装置耦接至一第二装置，则代表该第一装置可直接电性连接于该第二装置，或者通过其它装置和连接手段间接地电性连接至该第二装置。
图1是本发明一实施例的具有电流模式比较器(current-mode comparator)的振荡器的示意图。振荡器100可采用低功耗振荡器架构，举例来说，振荡器100可以是一个具有电流模式比较器的弛缓振荡器。如图1所示，振荡器100包含多个电流源102、104、多个斩波(chopper)电路106、108、110、一电流模式比较器112、一处理电路114、一电阻性(resistive)元件116、一电容性(capacitive)元件118以及一重置开关(reset switch)120。处理电路114可包含一时钟缓冲器(clock buffer，标示为”CLK Buf”)122以及一时钟产生器电路(标示为”CLK Gen”)124。请注意，仅有跟本发明相关的元件会绘示于图1中，实务上，振荡器100可根据实际的设计考量而包含额外的元件。
电流源102是耦接至一供应电压VDD且用以提供一电流I1。电流源104是耦接至供应电压VDD且用以提供一电流I2。举例来说，电流源102与电流源104两者是电流镜电路的一部分，以及电流I1与电流I2可具有相同的电流值Iref(亦即I1＝I2＝Iref)。一个系统的电流消耗可藉由减少电流传导分支(current-conducting branch)的数目来降低，因此，振荡器100所需的比较器可以实现在电流模式，如图1所示，电流模式比较器112包含两个N型金属氧化半导体(N-type metal-oxide-semiconductor，NMOS)晶体管N1、N2，两者被一栅极电压Vbn所偏压。流经电流模式比较器112所包含的N型金属氧化半导体晶体管N1、N2中的一者的电流同时会作为具有电容值Cc的电容性元件118的充电电流。流经电流模式比较器112所包含的N型金属氧化半导体晶体管N1、N2中的另一者的电流另用来建立横跨具有电阻值Rc的电阻性元件116的参考电压Vref。如此的电流共享(current-sharing)设计可减少电流传导分支的数目，并带来较低的电流消耗。
重置开关120可由N型金属氧化半导体晶体管N3来实现，N型金属氧化半导体晶体管N3具有一栅极端耦接至时钟缓冲器122、一漏极端耦接至电容性元件118的一端，以及一源极端用以接收一接地电压GND(其耦接至电容性元件118的另一端)。请一并参考图1与图2，图2为图1所示的振荡器100的时序图。一开始时，重置开关120会被开启(turned on)以将电压Vc重置至接地电压GND，因而造成电压Vcmp被拉低。一旦电压Vc因为电容性元件118的充电而超过电压Vref，N型金属氧化半导体晶体管N2会放大电压差(Vc-Vref)且电压Vcmp会上升，因而触发时钟缓冲器122来产生一个重置脉冲(reset pulse)Vrst，其接著会将电压Vc重置至接地电压GND。重置脉冲Vrst会周期性地产生，以及重置脉冲Vrst的发生频率取决于电阻值Rc以及电容值Cc。时钟缓冲器122所输出的周期性信号(亦即重置脉冲信号)会馈入至时钟产生器电路124，举例来说，时钟产生器电路124可包含多个分频器(例如可作为除2(divide-by-2)的分频器的多个触发器)，用以依据具有较高频率(例如128kHz)的周期性信号来产生具有较低时钟频率(例如32kHz)的输出时钟CLK3。
传统的弛缓振荡器容易遭受元件不匹配、闪烁噪声等等的影响，为了解决闪烁噪声的问题，本发明提出增加一个斩波电路106至振荡器100中。为了解决元件不匹配的问题，本发明提出增加两个斩波电路108、110至振荡器100中。明确来说，斩波电路106是用以减轻电流源102、104的闪烁噪声所造成的频率漂移(frequency drift)，以及斩波电路108、110是共同地用以减轻电流模式比较器112的两个N型金属氧化半导体晶体管N1、N2之间的偏移(offset)Vos所造成的频率漂移。
关于斩波电路106，它具有四个连接端T1、T2、T3、T4，其中连接端T1是耦接至电流源102以接收电流I1，以及连接端T2是耦接至电流源104以接收电流I2。斩波电路106是用以将其连接端T1、T2分别且交替地(respectively and alternately)耦接至连接端T3、T4。斩波电路106是依据斩波时钟CLK1(具有时钟频率F1)来操作，举例来说，于斩波时钟CLK1的一个半时钟周期(half clock cycle)中，斩波电路106的连接端T1是耦接至斩波电路106的连接端T3，以及斩波电路106的连接端T2是耦接至斩波电路106的连接端T4；而于斩波时钟CLK1的下一个半时钟周期中，斩波电路106的连接端T1是耦接至斩波电路106的连接端T4，以及斩波电路106的连接端T2是耦接至斩波电路106的连接端T3。
关于斩波电路108，它具有四个连接端T1、T2、T3、T4，其中连接端T1是耦接至斩波电路106的连接端T3，连接端T2是耦接至斩波电路106的连接端T4，连接端T3是耦接至N型金属氧化半导体晶体管N1的漏极，以及连接端T4是耦接至N型金属氧化半导体晶体管N2的漏极。斩波电路108是用以将其连接端T1、T2分别且交替地耦接至连接端T3、T4。斩波电路108是依据斩波时钟CLK2(具有时钟频率F2)来操作，举例来说，于斩波时钟CLK2的一个半时钟周期中，斩波电路108的连接端T1是耦接至斩波电路108的连接端T3，以及斩波电路108的连接端T2是耦接至斩波电路108的连接端T4；而于斩波时钟CLK2的下一个半时钟周期中，斩波电路108的连接端T1是耦接至斩波电路108的连接端T4，以及斩波电路108的连接端T2是耦接至斩波电路108的连接端T3。
关于斩波电路110，它具有四个连接端T1、T2、T3、T4，其中连接端T1是耦接至N型金属氧化半导体晶体管N1的源极，连接端T2是耦接至N型金属氧化半导体晶体管N2的源极，连接端T3是耦接至电阻性元件116的一端，以及连接端T4是耦接至电容性元件118的一端。斩波电路110是用以将其连接端T1、T2分别且交替地耦接至连接端T3、T4。如同斩波电路108，斩波电路110同样是依据斩波时钟CLK2(具有时钟频率F2)来操作，举例来说，于斩波时钟CLK2的一个半时钟周期中，斩波电路110的连接端T1是耦接至斩波电路110的连接端T3，以及斩波电路110的连接端T2是耦接至斩波电路110的连接端T4；而于斩波时钟CLK2的下一个半时钟周期中，斩波电路110的连接端T1是耦接至斩波电路110的连接端T4，以及斩波电路110的连接端T2是耦接至斩波电路110的连接端T3。
为了确保针对电流源102、104的闪烁噪声的所要的斩波操作以及针对电流模式比较器112的元件不匹配所造成的偏移的所要的斩波操作，斩波时钟CLK1、CLK2需要有不同的时钟频率(亦即F2≠F1)，举例来说，时钟频率F1、F2的一者可以是时钟频率F1、F2的另一者的整数倍。
请一并参阅图1与图3，图3为本发明一实施例的斩波电路106、108、110的第一配置的示意图。斩波电路106是由斩波时钟CLK1所控制而让它的连接端T1耦接至它的连接端尺T3以及让它的连接端T2耦接至它的连接端T4。斩波电路108是由斩波时钟CLK2所控制而让它的连接端T1耦接至它的连接端尺T3以及让它的连接端T2耦接至它的连接端T4。斩波电路110是由斩波时钟CLK2所控制而让它的连接端T1耦接至它的连接端尺T3以及让它的连接端T2耦接至它的连接端T4。
请一并参阅图1与图4，图4为本发明一实施例的斩波电路106、108、110的第二配置的示意图。斩波电路106是由斩波时钟CLK1所控制而让它的连接端T1耦接至它的连接端尺T3以及让它的连接端T2耦接至它的连接端T4。斩波电路108是由斩波时钟CLK2所控制而让它的连接端T1耦接至它的连接端尺T4以及让它的连接端T2耦接至它的连接端T3。斩波电路110是由斩波时钟CLK2所控制而让它的连接端T1耦接至它的连接端尺T4以及让它的连接端T2耦接至它的连接端T3。
请一并参阅图1与图5，图5为本发明一实施例的斩波电路106、108、110的第三配置的示意图。斩波电路106是由斩波时钟CLK1所控制而让它的连接端T1耦接至它的连接端尺T4以及让它的连接端T2耦接至它的连接端T3。斩波电路108是由斩波时钟CLK2所控制而让它的连接端T1耦接至它的连接端尺T3以及让它的连接端T2耦接至它的连接端T4。斩波电路110是由斩波时钟CLK2所控制而让它的连接端T1耦接至它的连接端尺T3以及让它的连接端T2耦接至它的连接端T4。
请一并参阅图1与图6，图6为本发明一实施例的斩波电路106、108、110的第四配置的示意图。斩波电路106是由斩波时钟CLK1所控制而让它的连接端T1耦接至它的连接端尺T4以及让它的连接端T2耦接至它的连接端T3。斩波电路108是由斩波时钟CLK2所控制而让它的连接端T1耦接至它的连接端尺T4以及让它的连接端T2耦接至它的连接端T3。斩波电路110是由斩波时钟CLK2所控制而让它的连接端T1耦接至它的连接端尺T4以及让它的连接端T2耦接至它的连接端T3。
如上所述，斩波时钟CLK1、CLK2需要有不同的时钟频率(亦即F2≠F1)，以便针对电流源102、104的闪烁噪声能达到所要的斩波操作以及针对电流模式比较器112的元件不匹配所造成的偏移能达到所要的斩波操作，假若斩波时钟CLK1、CLK2被设定为具有相同的时钟频率，由于在F1＝F2的条件之下仅会有两个配置(例如图3所示的第一配置以及图6所示的第四配置)是可供使用的，因此针对电流源102、104的闪烁噪声达到所要的斩波操作以及针对电流模式比较器112的元件不匹配所造成的偏移达到所要的斩波操作两者中会有一者可能会失灵(fail)。
再者，针对闪烁噪声的斩波处理，斩波电路106是不可或缺的，以及针对元件不匹配所造成的偏移的斩波处理，斩波电路108是不可或缺的，换言之，斩波电路106与斩波电路108两者并无法合并为单一斩波电路，假若斩波电路106与斩波电路108两者之一被省略，则电流模式比较器的功能可能会失灵，举例来说，电压Vcm可能被设定为Vref+Vgs而非Vc+Vds，其中Vgs是N型金属氧化半导体晶体管N1的栅极-源极电压(gate-source voltage)，以及Vds是N型金属氧化半导体晶体管N2的漏极-源极电压(drain-source voltage)。
如上所述，时钟产生器电路124可包含多个分频器(例如可作为除2的分频器的多个触发器)，以依据具有较高频率(例如128kHz)的周期性信号来产生具有较低时钟频率(例如32kHz)的输出时钟CLK3，于本实施例中，斩波时钟CLK1、CLK2可以是产生输出时钟CLK3的除频操作过程的副产品，因而可以节省用以产生斩波时钟CLK1、CLK2的额外时钟产生器电路的硬件成本。举例来说，由时钟产生电路124的一分频器所输出的具有时钟频率为64kHz的除频时钟(frequency-divided clock)可作为斩波时钟CLK1、CLK2中的一者，以及由时钟产生电路124的另一分频器所输出的具有时钟频率为32kHz的除频时钟则可作为斩波时钟CLK1、CLK2中的另一者。
关于图1所示的振荡器100，所需的比较器是以电流模式来实现，然而，这仅作为范例说明用，并非作为本发明的限制。于其它设计变化中，使用斩波电路来抑制电流源的闪烁噪声的相同概念可应用于具有电压模式比较器的振荡器中。
图7为本发明一实施例的具有电压模式比较器的振荡器的示意图。于本实施例中，振荡器600为弛缓振荡器，而振荡器600与振荡器100之间最主要的差异在于振荡器600包含一电压模式比较器(标示为”CMP”)602、多个斩波电路604、606以及一处理电路608，其中处理电路608可包含一脉冲产生器电路(标示为”PS Gen”)610以及一时钟产生器电路(标示为”CLK Gen”)612。
斩波电路604、606均是依据斩波时钟CLK2(具有时钟频率F2)来操作，其中时钟频率F2不同于斩波电路106所使用的斩波时钟CLK1的时钟频率F1，举例来说，时钟产生器电路612的分频器所输出具有时钟频率为64kHz的除频时钟可作为斩波时钟CLK1、CLK2中之一者，以及时钟产生器电路612的另一分频器所输出具有时钟频率为32kHz的除频时钟则可作为斩波时钟CLK1、CLK2中的另一者。
斩波电路604是用以将其连接端T1、T2分别且交替地耦接至连接端T3、T4。举例来说，于斩波时钟CLK2的一个半时钟周期中，斩波电路604的连接端T1是耦接至斩波电路604的连接端T3，以及斩波电路604的连接端T2是耦接至斩波电路604的连接端T4；而于斩波时钟CLK2的下一个半时钟周期中，斩波电路604的连接端T1是耦接至斩波电路604的连接端T4，以及斩波电路604的连接端T2是耦接至斩波电路604的连接端T3。
斩波电路606是用以将其连接端T1、T2分别且交替地耦接至连接端T3、T4。举例来说，于斩波时钟CLK2的一个半时钟周期中，斩波电路606的连接端T1是耦接至斩波电路606的连接端T3，以及斩波电路606的连接端T2是耦接至斩波电路606的连接端T4；而于斩波时钟CLK2的下一个半时钟周期中，斩波电路606的连接端T1是耦接至斩波电路606的连接端T4，以及斩波电路606的连接端T2是耦接至斩波电路606的连接端T3。
斩波电路604是耦接于斩波电路106与电压模式比较器602之间，明确来说，斩波电路106的连接端T3是耦接于电阻性元件116的一端，以及斩波电路604的连接端T1亦是耦接于电阻性元件116的一端以接收横跨电阻性元件116的参考电压Vref；此外，斩波电路106的连接端T4是耦接于电容性元件118的一端，以及斩波电路604的连接端T2亦是耦接于电容性元件118的一端以接收横跨电容性元件118的电压Vc。斩波电路606是耦接于电压模式比较器602以及处理电路608(尤其是处理电路608中的脉冲产生器电路610)。电压Vcmp是通过比较电压Vc与参考电压Vref来设定。举例来说，当斩波电路604传送参考电压Vref至电压模式比较器602的反向输入端(-)并传送电压Vc至电压模式比较器602的非反向输入端(+)，斩波电路606可能输出电压模式比较器602的非反向输出端的电压来作为电压Vcmp。于另一范例中，当斩波电路604传送参考电压Vref至电压模式比较器602的非反向输入端(+)并传送电压Vc至电压模式比较器602的反向输入端(-)，斩波电路606可能输出电压模式比较器602的反向输出端的电压来作为电压Vcmp。然而，这仅作为范例说明用，并非作为本发明的限制。
一旦电压Vc因为电容性元件118的充电而超过参考电压Vref，则电压模式比较器602会将电压Vcmp设为高逻辑位准，进而触发脉冲产生器电路610来产生一个重置脉冲Vrst，其接著会将电压Vc重置至接地电压GND。重置脉冲Vrst会周期性地被产生，且重置脉冲Vrst的发生频率是基于电阻值Rc跟电容值Cc而定。脉冲产生器电路610所输出的周期性信号(例如重置脉冲信号)会馈入至时钟产生器电路612，举例来说，时钟产生器电路612可包含多个分频器(例如可作为除2的分频器的多个触发器)，以根据具有较高频率(例如128kHz)的周期性信号来产生具有较低时钟频率(例如32kHz)的输出时钟CLK3。
为了确保针对电流源102、104之闪烁噪声的所要的斩波操作以及针对电压模式比较器602的元件不匹配所造成的偏移的所要的斩波操作，斩波时钟CLK1、CLK2需要具有不同的时钟频率(亦即F2≠F1)，举例来说，时钟频率F1、F2中的一者可以是时钟频率F1、F2的另一者的整数倍。再者，针对闪烁噪声的斩波处理，斩波电路106是不可或缺的，以及针对元件不匹配所造成的偏移的斩波处理，斩波电路604是不可或缺的，换言之，斩波电路106与斩波电路604两者并无法合并为单一斩波电路。于本发明的一些实施例中，斩波时钟CLK1、CLK2可以是产生输出时钟CLK3的除频操作过程的副产品，因而可以节省用以产生斩波时钟CLK1、CLK2的额外时钟产生器电路的硬件成本。
由于熟习技艺者于阅读上述针对图1所示的斩波电路106、108、110的说明书段落后应可轻易地了解图7所示的斩波电路106、602、604的操作原理，为了简洁起见，进一步的说明于此不在赘述。
关于图1所示的振荡器100，斩波电路106被用来减少电流源102、104的闪烁噪声所造成的频率漂移，以及斩波器108、110被用来减少电流模式比较器112的元件不匹配所造成的频率漂移。关于图7所示的振荡器600，斩波电路106被用来减少电流源102、104的闪烁噪声所造成的频率漂移，以及斩波器604、606被用来减少电压模式比较器602的元件不匹配所造成的频率漂移。然而，这些仅作为范例说明用，并非作为本发明的限制。实作上，任何采用斩波电路来抑制电流源的闪烁噪声的振荡器电路均落入本发明的范畴，换言之，振荡器100可以被修改而省略斩波电路108、110，以及振荡器600可以被修改而省略斩波电路604、606。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (20)
1.一种振荡器，包含：
第一电流源，用以提供第一电流；
第二电流源，用以提供第二电流；
第一斩波电路，包含：
第一连接端，耦接至该第一电流源，用以接收该第一电流；
第二连接端，耦接至该第二电流源，用以接收该第二电流；
第三连接端；以及
第四连接端；
电阻性元件，耦接至该第三连接端；
电容性元件，耦接至该第四连接端；以及
处理电路，用以对应横跨该电阻性元件的第一电压以及横跨该电容性元件的第二电压，以产生输出时钟；
其中该第一斩波电路是用以将该第一连接端与该第二连接端分别且交替地耦接至该第三连接端与该第四连接端；以及该电阻性元件与该电容性元件用以分别且交替地接收该第一电流与该第二电流。
2.如权利要求1所述的振荡器，其中该第一斩波电路用以减少该第一电流源与该第二电流源的闪烁噪声所造成的频率漂移。
3.如权利要求1所述的振荡器，还包含：
电流模式比较器；
第二斩波电路，耦接于该第一斩波电路与该电流模式比较器之间；以及
第三斩波电路，耦接于该电流模式比较器与该电阻性元件及该电容性元件两者之间。
4.如权利要求3所述的振荡器，其中该第一斩波电路是依据具有第一时钟频率的第一斩波时钟来运作，该第二斩波电路与该第三斩波电路两者均是依据具有第二时钟频率的第二斩波时钟来运作，且该第二时钟频率不同于该第一时钟频率。
5.如权利要求4所述的振荡器，其中该第一时钟频率与该第二时钟频率中的一者为该第一时钟频率与该第二时钟频率中的另一者的整数倍。
6.如权利要求3所述的振荡器，其中该第一斩波电路是依据第一斩波时钟来运作，该第二斩波电路与该第三斩波电路两者均是依据第二斩波时钟来运作，以及该处理电路包含：
时钟产生器电路，用以通过对周期性信号的除频处理，来产生该输出时钟、该第一斩波时钟以及该第二斩波时钟，其中该周期性信号的频率取决于该电阻性元件的电阻值以及该电容性元件的电容值。
7.如权利要求1所述的振荡器，还包含：
电压模式比较器；
第二斩波电路，耦接于该第一斩波电路与该电压模式比较器之间；以及
第三斩波电路，耦接于该电压模式比较器与该处理电路之间。
8.如权利要求7所述的振荡器，其中该第一斩波电路是依据具有第一时钟频率的第一斩波时钟来运作，该第二斩波电路与该第三斩波电路两者均是依据具有第二时钟频率的第二斩波时钟来运作，且该第二时钟频率不同于该第一时钟频率。
9.如权利要求8所述的振荡器，其中该第一时钟频率与该第二时钟频率中的一者为该第一时钟频率与该第二时钟频率中的另一者的整数倍。
10.如权利要求7所述的振荡器，其中该第一斩波电路是依据第一斩波时钟来运作，该第二斩波电路与该第三斩波电路两者均是依据第二斩波时钟来运作，以及该处理电路包含：
时钟产生器电路，用以通过对周期性信号的除频处理，来产生该输出时钟、该第一斩波时钟以及该第二斩波时钟，其中该周期性信号的频率取决于该电阻性元件的电阻值以及该电容性元件的电容值。
11.一种时钟产生方法，包含：
通过第一电流源来提供第一电流；
通过第二电流源来提供第二电流；
将第一斩波电路的第一连接端耦接至该第一电流源，以接收该第一电流；
将该第一斩波电路的第二连接端耦接至该第二电流源，以接收该第二电流；
将该第一斩波电路的第三连接端耦接至电阻性元件；
将该第一斩波电路的第四连接端耦接至电容性元件；
对应横跨该电阻性元件的第一电压以及横跨该电容性元件的第二电压来产生输出时钟；以及
控制该第一斩波电路来将该第一连接端与该第二连接端分别且交替地耦接至该第三连接端与该第四连接端，其中该电阻性元件与该电容性元件分别且交替地接收该第一电流与该第二电流。
12.如权利要求11所述的时钟产生方法，其中该第一电流源与该第二电流源的闪烁噪声所造成的频率漂移是通过控制该第一斩波电路来将该第一连接端与该第二连接端分别且交替地耦接至该第三连接端与该第四连接端而被减少。
13.如权利要求11所述的时钟产生方法，还包含：
将第二斩波电路耦接于该第一斩波电路与电流模式比较器之间；以及
将第三斩波电路耦接于该电流模式比较器与该电阻性元件及该电容性元件两者之间。
14.如权利要求13所述的时钟产生方法，其中该第一斩波电路是依据具有第一时钟频率的第一斩波时钟来运作，该第二斩波电路与该第三斩波电路两者均是依据具有第二时钟频率的第二斩波时钟来运作，且该第二时钟频率不同于该第一时钟频率。
15.如权利要求14所述的时钟产生方法，其中该第一时钟频率与该第二时钟频率中的一者为该第一时钟频率与该第二时钟频率中的另一者的整数倍。
16.如权利要求13所述的时钟产生方法，其中该第一斩波电路是依据第一斩波时钟来运作，该第二斩波电路与该第三斩波电路两者均是依据第二斩波时钟来运作，以及对应横跨该电阻性元件的该第一电压以及横跨该电容性元件的该第二电压来产生该输出时钟的步骤包含：
通过对周期性信号的除频处理来产生该输出时钟、该第一斩波时钟以及该第二斩波时钟，其中该周期性信号的频率取决于该电阻性元件的电阻值以及该电容性元件的电容值。
17.如权利要求11所述的时钟产生方法，还包含：
将第二斩波电路耦接于该第一斩波电路与电压模式比较器之间；以及
将第三斩波电路耦接于该电压模式比较器与处理电路之间，其中该输出时钟是通过该处理电路来产生。
18.如权利要求17所述的时钟产生方法，其中该第一斩波电路是依据具有第一时钟频率的第一斩波时钟来运作，该第二斩波电路与该第三斩波电路两者均是依据具有第二时钟频率的第二斩波时钟来运作，且该第二时钟频率不同于该第一时钟频率。
19.如权利要求18所述的时钟产生方法，其中该第一时钟频率与该第二时钟频率中的一者为该第一时钟频率与该第二时钟频率中的另一者的整数倍。
20.如权利要求17所述的时钟产生方法，其中该第一斩波电路是依据第一斩波时钟来运作，该第二斩波电路与该第三斩波电路两者均是依据第二斩波时钟来运作，以及对应横跨该电阻性元件的该第一电压以及横跨该电容性元件的该第二电压来产生该输出时钟的步骤包含：
通过对周期性信号的除频处理来产生该输出时钟、该第一斩波时钟以及该第二斩波时钟，其中该周期性信号的频率取决于该电阻性元件的电阻值以及该电容性元件的电容值。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/720,312 | 2022-04-14 | ||
| US17/720,312 US11764728B1 (en) | 2022-04-14 | 2022-04-14 | Oscillator using chopper circuit for suppressing flicker noise of current sources and associated clock generation method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116915183A true CN116915183A (zh) | 2023-10-20 |
Family
ID=88068052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211672515.7A Pending CN116915183A (zh) | 2022-04-14 | 2022-12-26 | 振荡器以及时钟产生方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11764728B1 (zh) |
| CN (1) | CN116915183A (zh) |
| TW (1) | TWI832616B (zh) |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7915929B2 (en) | 2007-01-17 | 2011-03-29 | International Business Machines Corporation | High-speed leaf clock frequency-divider/splitter |
| ITMI20111166A1 (it) * | 2011-06-27 | 2012-12-28 | St Microelectronics Srl | Circuito oscillatore e sistema elettronico comprendente il circuito oscillatore |
| US8643391B2 (en) * | 2011-09-30 | 2014-02-04 | Silicon Laboratories Inc. | RC calibration using chopping |
| US8581632B2 (en) * | 2012-02-08 | 2013-11-12 | Mediatek Inc. | Comparator with transition threshold tracking capability |
| US10498308B2 (en) * | 2013-11-27 | 2019-12-03 | Telefonaktiebolaget Lm Ericsson (Publ) | Circuit for calibration measurements, method, computer program, and electronic device |
| US9385649B2 (en) | 2014-05-29 | 2016-07-05 | Qualcomm Incorporated | RC oscillator based on delay-free comparator |
| US9356554B2 (en) * | 2014-07-12 | 2016-05-31 | Texas Instruments Incorporated | Relaxation oscillator with current and voltage offset cancellation |
| KR20160089750A (ko) * | 2015-01-20 | 2016-07-28 | 삼성전자주식회사 | Ｐｖｔ에 안정적인 클럭 발생기 및 이를 포함하는 온 칩 오실레이터 |
| JP6552908B2 (ja) * | 2015-08-07 | 2019-07-31 | 株式会社東芝 | 発振器 |
| US10461724B2 (en) * | 2016-11-22 | 2019-10-29 | Analog Devices Global | Relaxation oscillator with overshoot error integration |
| US10141941B2 (en) | 2016-12-30 | 2018-11-27 | Huawei Technologies Co., Ltd. | Differential PLL with charge pump chopping |
| CN108288962B (zh) | 2018-02-11 | 2021-06-18 | 中国科学院微电子研究所 | 振荡器系统 |
| US10680587B2 (en) * | 2018-07-05 | 2020-06-09 | Stmicroelectronics International N.V. | RC oscillator watchdog circuit |
| JP7241596B2 (ja) * | 2019-04-23 | 2023-03-17 | ルネサスエレクトロニクス株式会社 | 発振回路 |
| US11349488B2 (en) * | 2019-12-26 | 2022-05-31 | Novatek Microelectronics Corp. | Frequency locked loop circuit, switching circuit and switching method |
| US11442494B2 (en) | 2020-06-08 | 2022-09-13 | Analog Devices, Inc. | Apparatus and methods for controlling a clock signal |
-
2022
- 2022-04-14 US US17/720,312 patent/US11764728B1/en active Active
- 2022-12-15 TW TW111148260A patent/TWI832616B/zh active
- 2022-12-26 CN CN202211672515.7A patent/CN116915183A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US11764728B1 (en) | 2023-09-19 |
| TWI832616B (zh) | 2024-02-11 |
| TW202341658A (zh) | 2023-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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