TWI632777B - 用於補償延遲失配的電路及方法 - Google Patents

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Abstract

本發明提供了補償延遲失配的電路及方法，該電路包括：時脈驅動器；回饋電路；第一信號路徑部分，包括第一重定時器；第一延遲元件，耦接在第一重定時器和時脈驅動器之間；第二信號路徑部分，包括第二重定時器；第二延遲元件，耦接在第二重定時器和時脈驅動器之間；以及控制電路，控制第一和第二延遲元件之間的延遲差異以補償目標延遲失配；其中，回饋電路與第一延遲元件形成第一環形振盪器，與第二延遲元件形成第二環形振盪器。 本發明引入延遲差異來抵消或至少限制電路中存在的延遲失配，以補償兩個或更多個信號之間的延遲失配。

Description

用於補償延遲失配的電路及方法
本發明涉及用於補償信號線中的延遲失配（delay mismatch）的電子電路及方法。
電信號通常通過印刷電路板上形成的金屬跡線（trace）傳輸。這種金屬跡線可用於耦接集成在晶片中的電路與安裝在印刷電路板上的電連接器之間的電信號。
本發明提供一種用於補償延遲失配的電路及方法，以解決導線對的長度差異所引起的延遲失配。
本發明提供了一種用於補償延遲失配的電路，該電路包括：輸入驅動器；第一信號路徑部分，該第一信號路徑部分是從該輸入驅動器至該負載的第一信號路徑的一部分；第二信號路徑部分，該第二信號路徑部分是從該輸入驅動器至該負載的第二信號路徑的一部分；第一時脈路徑，被配置為提供第一時脈信號以控制該第一信號路徑部分的定時；第二時脈路徑，被配置為提供第二時脈信號以控制該第二信號路徑部分的定時；以及控制電路，控制電路被配置為：控制該第一時脈路徑，在第一時間段期間與回饋電路形成第一環形振盪器並檢測該第一環形振盪器的第一節奏；控制該第二時脈路徑，在第二時間段期間與該回饋電路形成第二環形振盪器並檢測該第二環形振盪器的第二節奏；至少部分地基於該第一節奏和該第二節奏補償該第一信號路徑和該第二信號路徑之間的延遲失配；其中，該輸入驅動器被配置為在補償該延遲失配之後，以第一信號驅動該第一信號路徑部分和以第二信號驅動該第二信號路徑部分。
本發明提供了一種用於補償延遲失配的電路，該電路包括：時脈驅動器；回饋電路；第一信號路徑部分，包括第一重定時器；第一延遲元件，耦接在該第一重定時器和該時脈驅動器之間；第二信號路徑部分，包括第二重定時器；第二延遲元件，耦接在該第二重定時器和該時脈驅動器之間；以及控制電路，被配置為控制該第一延遲元件和該第二延遲元件之間產生的延遲差異以補償目標延遲失配；其中，該回饋電路和該第一延遲元件形成第一環形振盪器，該回饋電路和該第二延遲元件形成第二環形振盪器。
本發明提供了一種一種補償延遲失配的方法，該方法包括：在第一時間段期間形成第一環形振盪器並檢測該第一環形振盪器的第一節奏，該第一環振盪器包括第一時脈路徑中的第一延遲元件；在第二時間段期間形成第二環形振盪器並檢測該第二環形振盪器的第二節奏，該第二環形振盪器包括第二時脈路徑中的第二延遲元件；控制該第一元件的延遲，以控制第一信號路徑的一部分的定時，控制該第二元件的延遲，以控制第二信號路徑的一部分的定時，以及至少部分地基於該第一節奏和該第二節奏補償該第一信號路徑和該第二信號路徑之間的延遲失配；以及在補償該延遲失配之後，以第一信號驅動該第一信號路徑和以第二信號驅動該第二信號路徑。
本發明通過引入延遲差異來抵消或至少限制電路中存在的延遲失配，從而補償兩個或更多個信號之間的延遲失配，改善信號品質。
在閱讀各個附圖中例示的優選實施例的如下詳細描述之後，本發明的這些和其他目的對本領域習知技藝者來說無疑將變得顯而易見。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域習知技藝者應可理解，電子設備製造商可能會用不同的名詞來稱呼同一元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的申請專利範圍當中所提及的『包含』是開放式的用語，故應解釋成『包含但不限定於』。此外，『耦接』一詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置電性連接於第二裝置，則代表該第一裝置可直接連接於該第二裝置，或通過其他裝置或連接手段間接地連接至該第二裝置。
本發明提出了用於電子電路中延遲失配補償的方法和系統。電子電路通常包括多個信號路徑，用於電子電路中各個點的彼此連接。在某些情況下，各個點希望接收相互同步的電信號。然而，多條路徑可能具有不同的長度，因此產生不同的延遲，從而對維持信號同步造成障礙。這種長度差異往往是無法控制的，並且可能是由電子電路製造中的有限公差（finite tolerance）引起。在其他情況下，這種長度差異是有意包含進來的。
電路設計者通常依賴多個信號路徑在電子電路的多個點之間傳遞資料。一種示例是差動信號。差動信號是由生成一對互補信號而形成。差動信號比單端信號具有諸多優勢，包括對共模雜訊和電磁干擾具有更高的抗擾性。然而，在某些情況下，差動信號可能遭受由攜載差動信號的導線對的長度差異所引起的延遲失配。這種長度差異對差動信號的品質產生負面影響。例如，差動信號可能會表現出信噪比惡化。長度差異可能是由於難以設計出完全匹配的金屬跡線導致的，尤其是金屬跡線包括彎曲、曲線、環等等。在多個金屬跡線位於單個平面上的印刷電路板或積體電路中可能會出現這種情況。
第1圖是例示積體電路102耦接到印刷電路板107的示意圖。積體電路102包括輸出一對差動信號的驅動器。積體電路102設置在安裝於印刷電路板107上的封裝105中。為了清晰起見，積體電路102、封裝105和印刷電路板107在第1圖中被例示為是分離的。差動信號經由觸點106和108以及金屬跡線110和112被路由到連接器114，觸點106和108是封裝105的一部分，金屬跡線110和112是印刷電路板107的一部分。可以看出，驅動器104和連接器114之間的信號路徑遇到多個彎曲。因此，難以設計完美匹配的信號路徑，因而出現延遲失配。
本發明提出了用於電子電路中延遲失配補償的方法和系統。在一些實施方式中，通過控制延遲元件來對抗測量的延遲差異，可以減少甚至消除延遲失配。例如，延遲差異可以被設置為等於，但是以相反的符號，測量的延遲失配。
在一些實施方式中，在測量階段可以檢測電子電路中產生的延遲失配。例如，可以檢測攜載差動信號的兩個信號線（例如金屬跡線110和112）之間產生的延遲差異。在測量階段，可以利用“片外”（off-chip）設備（即，向信號線驅動信號的晶片以外的電路）檢測延遲差異。
在一些實施方式中，在測量階段檢測的延遲失配可以在補償階段被補償（例如，消除或限制）。
補償可以通過沿著信號線引入延遲差異來抵消檢測的延遲失配來實現。例如，在一些實施方式，引入的延遲差異相對於檢測的延遲失配可以是振幅相等且符合相反。當然，並不是所有實施方式僅限於這種特定的延遲差異。在一些實施方式，用於補償檢測的延遲失配的電路可以是“片上”（on-chip）的，也就是說，可以是晶片中用於向信號線驅動信號的部分。在這些實施方式，可以在晶片中引入延遲差異。
一旦延遲失配被消除或者至少被限制，信號線可以利用信號驅動器來驅動。這一階段被稱為驅動階段。至少在一些實施方式中，用於補償延遲失配的電路是晶片上的，信號驅動器也可以是晶片上的。
第2A圖按照一些實施方式例示了用於延遲失配補償的電路的示意圖。電路200可以通過連接線路（connections）214和216連接到負載220。連接線路214和216可以代表任何合適類型的信號線，包括金屬跡線、導線、電纜、連接器、金屬引腳、焊線或其組合。負載220可以代表任何合適類型的電子電路，可以是類比的或數位的。在一些實施方式，負載220安裝在印刷電路板上。在一些實施方式，電路200可以是安裝於印刷電路板上的積體電路的一部分。
電路200包括輸入驅動器201、信號驅動器202、第一信號路徑部分204、第二信號路徑部分206和控制/檢測電路212。輸入驅動器201可以包括用於提供差動信號對Inp和Inn的電路。例如，輸入驅動器201可以包括放大器、信號緩衝器、定時電路和/或一對導電端或用於輸出Inp和Inn的焊墊。信號驅動器202可以包括任何合適類型的驅動器，包括信號放大器、功率放大器、信號緩衝器、信號源、數位類比轉換器(DAC)或任何組合。信號路徑部分204和206可以通過連接線路214和216將差動信號Inp和Inn耦接至負載220。在這方面，第一信號路徑部分204和連接線路214可以共同形成第一信號路徑，第二信號路徑部分206和連接線路216可以共同形成第二信號路徑，其中第一和第二信號路徑可以分別將信號Inp和Inn耦接至負載220。
第一信號路徑部分204可以包括重定時器（retimer）208，第二信號路徑部分206可以包括重定時器210。信號路徑部分可以進一步包括其他電子元件和/或金屬跡線。重定時器 208和210可以被配置為沿著對應的信號路徑部分引入時間延遲。這種時間延遲可以通過利用控制/檢測電路212來控制。在一些實施方式，控制/檢測電路212包含存儲單元，存儲單元可以配置為存儲表示連接線路214和216之間的延遲失配（本發明中稱為“目標延遲失配”）的資訊。這些資訊可以在特徵化階段（characterization phase）獲得，下面將進一步描述。基於這些資訊，控制/檢測電路212可以調整由重定時器 208和210引入的延遲。引入的延遲量可以配置為補償連接線路214和216之間的延遲失配。通過這種方式，可以限制或消除負載處的整體延遲失配。應該理解，雖然圖2的例子示例了每個信號路徑部分都具有重定時器，在其他實施方式中，可以只有一個信號路徑部分包括重定時器。本發明所描述的重定時器可以以眾多方式實現，無論是在類比域或數位域。在一些實施方式，重定時器可以通過使用複用器（multiplexer）或觸發器（flip-flop）（如，D觸發器）來實現。
電路200可被配置為操作在多個不同階段。第2B圖是例示這種操作階段的流程圖。在特徵化階段230，可以檢測兩個或兩個以上的連接線路之間的延遲失配。在一些實施方式，可以使用測試電路板(如，印刷電路板)測量延遲失配。此印刷電路板可以與安裝有電路200的印刷電路板基本上相同（例如，僅具有由有限製造公差造成的變化）。在這些實施方式中，檢測的連接線路可以與連接線路214和216基本上相同。在其他實施方式，延遲失配可以使用與安裝有電路200的印刷電路板完全相同的電路板來測量。所測量的延遲失配的資訊可以存儲在電路200的記憶體中，例如在控制/檢測電路212的記憶體中。
在測量階段232，可以檢測電路200的信號路徑部分之間的延遲差異。可以以各種方式檢測這種延遲差異。例如，如方塊232A和232B所示的，可以形成第一環形振盪器和第二環形振盪器並用於檢測第一信號路徑部分204和第二信號路徑部分206之間的延遲差異。
在補償階段233，可以補償在特徵化階段檢測的延遲失配。例如，補償可以包括比較在特徵化階段測量的延遲失配和在測量階段測量的延遲差異。基於比較結果，可以例如利用重定時器208和210，調整電路200的信號路徑部分引入的延遲差異，直到延遲失配被消除或至少被限制到期望的量（例如，直到延遲失配低於預定閾值）。第2C圖例示了補償階段的一個示例。在這個示例中，連接線路214引入了延遲TD3，連接線路216引入了延遲TD4。因而，特徵化階段提供的延遲失配是TD3-TD4。在補償階段，由第一和第二信號路徑部分204和206分別引入的延遲TD1和TD2可以被調整，使得TD1-TD2=TD4-TD3。通過這種方式，穿過第一信號路徑部分204和連接線路214的信號與穿過第二信號路徑部分206和連接線路216的信號會經歷相同的整體延遲。作為補償階段的一部分，要確定是否準確地執行了補償。例如，可以確定在補償後是否有TD1-TD2=TD4-TD3。如果確定補償已經被準確地執行，則開始驅動階段。否則，可以從測量階段開始執行另一次反覆運算（如第2B圖的箭頭240所示）。
重新參考第2B圖，在驅動階段234，電路200可以通過連接線路214和216以信號驅動負載220。在一些實施方式中該信號可以是差動信號。在補償階段233執行補償後，包括重定時器208和連接線路214的信號路徑部分可以與包括重定時器210和連接線路216的信號路徑部分具有基本上相同的延遲（例如，延遲失配小於信號驅動器202和負載220之間總延遲的5%）。
第3圖根據一些實施方式例示了電路300的示例性實現方式的示意圖。電路300可用於形成一個或多個環形振盪器。除了信號驅動器202和重定時器208和210外，電路300還可以進一步包括時脈驅動器310、延遲元件209和211、回饋電路302和開關S1、S2、S3和S4。開關S1可以將時脈驅動器310耦接到延遲元件209和211，從而提供時脈信號clk的路徑。時脈驅動器310可以通過利用任何合適的數位驅動器（如逆變器）實現。開關S2可以將回饋電路302耦接到延遲元件209和211。開關S3可以將延遲元件209耦接到回饋電路302，開關S4可以將延遲元件211耦接到回饋電路302。開關S1、S2、S3和S4可以採取兩種可能的狀態之一。在接通狀態（on-state），開關可以在其兩端之間提供低阻抗路徑，從而將開關耦接的兩個元件電連接起來。在斷開狀態（off-state），開關可以在其兩端之間提供高阻抗路徑，從而電隔離兩個元件。可以使用控制/檢測電路212控制 (第3圖未示出) 開關的狀態。開關S1、S2、S3和S4可以按照任何任何合適的方法實現，例如可以使用場效應電晶體(field effect transistor, FET)。在一些實施方式，延遲元件209和211被配置為延遲時脈信號clk。
電路300可以操作在多種配置下。電路300的配置可以由開關S1、S2、S3和S4的狀態指示。
第4A圖例示了根據第2B圖中的方框232A指示的階段進行操作的電路300，在電路300中形成第一環形振盪器。在此階段，開關S2和S3可以處於接通狀態，開關S1和S4可以處於斷開狀態。在此階段，延遲元件209可以與回饋電路302連接以形成環形振盪器402，環形振盪器402被配置為維持振盪信號。至少在一些實施方式中，當形成環形振盪器時，在環形振盪器402中振盪的信號自發地形成。可以按照任何合適的方法生成這些振盪信號。例如，回饋電路302可以包括延遲元件209和回饋電路302之間的奇數個逆變器(如，三個逆變器)。這個階段在環形振盪器402產生的振盪信號的節奏（cadence）（如，週期或頻率）可以被檢測到。振盪信號的節奏可以依據通過延遲元件209的信號延遲T1和通過回饋電路302的信號延遲TFB來表示。例如，週期可以等於2(T1 + TFB)。
第4B圖例示了根據第2B圖中的方框232B指示的階段進行操作的電路300，在電路300中形成第二環形振盪器。在此階段，開關S2和S4可以處於接通狀態，開關S1和S3可以處於斷開狀態。在這個階段可以檢測在環形振盪器404產生（在一些實施方式中自發地產生）的振盪信號的節奏（如，週期或頻率）。振盪信號的節奏可以依據通過延遲元件211的信號延遲T2和通過回饋電路302的信號延遲TFB來表示。例如，週期可以等於2(T2 + TFB)。
在一些實施方式中，通過計算環形振盪器402和環形振盪器404的週期之間的差異，控制/檢測電路212可以檢測延遲元件209引入的延遲和延遲元件211引入的延遲之間的差異。這種差異，在本發明中也稱為“偏斜（skew）”，等於(2(T1+TFB)-2(T2+TFB))/2 = T1-T2。由於偏斜並不依賴於延遲TFB，因而TFB較大的變化是可以忍受的。因此，回饋電路302可以被設計為較小的外形因素，從而了對基板面的使用和功耗進行了限制。
在補償階段，可以控制延遲T1和T2，使得T1 - T2基本上匹配(例如，差距小於1 ps、小於10 ps、小於100 ps或小於1nm) 連接線路214和216之間的延遲失配。
第4C圖例示了根據第2B圖中的方框234指示的階段（即，驅動階段）進行操作的電路300。在此階段，開關S1可以處於接通狀態，開關S2、S3和S4可以處於斷開狀態。在此階段，延遲元件209和211可以分別提供時脈信號clk到達重定時器 208和210的路徑，即第一時脈路徑和第二時脈路徑。重定時器可以基於接收的時脈的延遲來延遲相應的輸入信號。例如，在一些實施方式，重定時器接收的時脈信號可以觸發該重定時器（例如，接收的時脈信號可以指示相應的輸入信號通過該重定時器的時間）。因此，時脈路徑引入的延遲可以導致資料路徑的延遲，也就是說，第一時脈路徑可以為該第一信號路徑部分提供經延遲的第一時脈信號以控制該第一信號路徑部分的定時，第二時脈路徑可以為第二信號路徑部分提供經延遲的第二時脈信號以控制第二信號路徑部分的定時。第4A圖至第4C圖所示的階段可以發生於整個非重疊的時間間隔。
第4D圖例示了補償延遲失配的方法。方法450開始於步驟451。在步驟452，在第一時間段期間控制某特定電路(如，電路200)以形成第一環形振盪器，並且由該電路檢測第一環形振盪器的第一節奏（cadence）（如，週期或頻率），第一環形振盪器耦接到第一信號路徑的用於驅動負載的部分。在步驟454，在第二時間段期間控制該電路以形成第二環形振盪器，並且由該電路檢測第二環形振盪器的第二節奏，第二環形振盪器耦接到第二信號路徑的用於驅動負載的部分。
在步驟456，控制該電路以至少部分地基於第一節奏和第二節奏來補償第一和第二信號路徑之間的延遲失配。第一和第二信號路徑可以包括佈置在該電路外部的連接線路。在一些實施方式，可以確定延遲失配的補償是否已經完成。例如，可以確定是否TD1-TD2=TD4-TD3。如果補償已經完成，方法450可以繼續到步驟458。否則，方法450則可以反覆運算回步驟452、454或456。例如，延遲元件209和/或211引入的延遲可以被調整。
在步驟458，在控制該電路補償延遲失配後第一信號路徑可以由第一信號驅動，第二信號路徑可以由第二信號驅動。方法450在步驟460結束。
儘管上述示例被配置為通過沿著時脈路徑引入延遲來補償延遲失配，並不是所有的實施方式僅限於此。例如，一些實施方式包括作為輸入驅動器和信號驅動器之間的一部分信號路徑的延遲元件。在一些這類實施方式中，控制電路可以配置為在第一時間段期間形成第一環形振盪器並檢測第一環形振盪器的第一節奏，其中該第一環形振盪器包括第一信號路徑部分，以及在第二時間段期間形成第二環形振盪器並檢測第二環形振盪器的第二節奏，其中該第二環形振盪器包括第二信號路徑部分，並且該控制電路至少部分地基於第一節奏和第二節奏補償第一和第二信號路徑之間的延遲失配。
如上所述，通過檢測環形振盪器的週期可以推導出電路300中延遲元件之間的延遲差異。第5A圖例示了控制/檢測電路212被配置為檢測環形振盪器402的週期。類似的設置可用於環形振盪器404。在一些實施方式，如第5B圖至第5C圖所示，通過在預定時間段對振盪信號的轉換（如，上升沿、下降沿或脈衝）計數，可以檢測振盪信號的週期。其中，第5B圖例示了計數器的方框圖。第5C圖例示了第5B圖所示計數器操作的時序圖。在一些實施方式，控制/檢測電路212可以包括計數器512。回應於接收到振盪信號“osc”和使能信號“en”，計數器512可以輸出“計數器輸出”，即指示在使能時間期間已發生多少轉換的信號。例如，如第5C圖，計數器512可以計數在使能的整個時間期間上升沿的數量。振盪信號“osc” 的週期以及因此延遲元件的延遲，可以從“計數器輸出” 推導出。在該示例中，計數了三個轉換。
可以以任何合適的方法實現延遲元件209和210，延遲元件可以為可控延遲元件。第6圖示出了延遲元件的示例性實現方式。在一些實施方式中，可以使用多個開關電容（switched capacitor）實現延遲元件，如第6圖所示。延遲元件600包括輸入和輸出端Tin和Tout、電容器C1、C2和C3以及電晶體T1、T2和T3。信號cd1、cd2和cd3可以用來分別使能電晶體T1、T2和T3。當一個電晶體被禁用時，相應的電容器是浮置的。當一個電晶體被使能時，相應的電容器是有效的。通過調整有效的電容器的數量，電容值以及因此Tin和Tout之間的延遲可以被調整。電容器C1、C2和C3的電容值可以相同或彼此不同。
本發明中描述的電路並不局限于使用於與差動信號相關的情況，而是可以用在希望補償兩個或更多個信號之間的延遲失配的任何情況下。例如，在某些情況下，希望將電子電路的多個電路彼此同步。這通常利用時脈信號來執行。然而，由於由製造公差或設計選擇導致的信號路徑的差異，同步會具有挑戰性。在一些實施方式，本發明中描述的電路和方法可用於補償電子系統中時脈信號之間的延遲失配。
第7A圖例示了包括電路702和704的系統700。電路702可以包括任何合適類型的類比和/或數位元件，並可以執行任何合適的功能。電路702和704可以分別經由緩衝器718、第一信號路徑部分706和第二信號路徑部分708接收時脈信號。第一信號路徑部分706和第二信號路徑部分708在一些實施方式可以有不同的長度。在一些實施方式中，電路702和704通過信號路徑710（其中可以包括任何合適類型的電子設備和/或導電連接）相互連接。在一些實施方式，電路702和704可以包括重定時器，重定時器可以被配置接收時脈信號並將其重定時為期望的時間基準。在一些情況下，期望電路702和704同步操作。確保同步操作的一種方法是消除或至少限制時脈信號沿著第一信號路徑部分706、第二信號路徑部分708和信號路徑710傳輸時遭遇的延遲失配。
在一些實施方式中，延遲失配可以通過使用第4A圖至第4B圖所描述的技術來補償。因此，可以引入延遲元件712和714分別作為信號路徑部分706和708的一部分或者與信號路徑部分706和708串接，如第7B圖所示。第7B圖例示了系統700更詳細的電路圖。此外，可以包含回饋電路716，使得在第一階段期間形成包括第一信號路徑部分706、延遲元件712、電路702的至少一部分、信號路徑710和回饋電路716的環形振盪器，以及在第二階段期間形成包括第二信號路徑部分708、延遲元件714、電路704的至少一部分和回饋電路716的環形振盪器。通過使用如第4A圖至第4C圖所示的開關S1、S2、S3、S4，可以實現驅動階段和補償階段之間的切換。
應該理解，結合第4A圖至第4C圖描述的延遲元件和回饋電路可以包含在遭受信號延遲失配的任何合適的系統中。
本文所述裝置和技術的各個方面可以單獨使用，或組合使用，或者以上述說明書中描述的實施方式中未特別討論的各種方式使用，因此其應用並不局限於說明書或附圖中所描述的組件的細節和設置。例如，一個實施方式描述的方面可以以任何方式與其他實施方式中描述的方面相結合。
本發明使用的序數詞，比如“第一”、“第二”、“第三”等本身並不意味著任何次序、優先順序或一個元件相對另一個元件的順序或者執行方法步驟的順序，僅作為標籤以將具有某名稱的一個元件與具有相同名稱的另一元件區分開來。
同時，所使用的措辭和術語是以描述為目的的，不應該被視為限制。本文使用的“包括”、“包含”、“具有”、“有”、“含有”等及其變形，旨在包括其後列出的所有項目和其等同物以及額外的項目。
本文使用的“耦接”或“連接”指電路元件或信號彼此直接連接或者通過中間元件連接。
本領域習知技藝者將容易注意到，在保持本發明的教導的同時，可以對裝置和方法做出大量修改和變化。因此，上述公開內容應當被理解為本發明的舉例，本發明的保護範圍應以申請專利範圍為准。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
102 積體電路 105 封裝 107 印刷電路板 106、108 觸點 110、112 金屬跡線 114 連接器 104 驅動器 200、702、704、300 電路 214、216 連接線路 220 負載 201 輸入驅動器 202 信號驅動器 204、706第一信號路徑部分 206、708第二信號路徑部分 212 控制/檢測電路 208、210 重定時器 214、216 連接線路 230 特徵化階段 232 測量階段 32A、232B、451~460 步驟 233 補償階段 234 驅動階段 310 時脈驅動器 209、211、600 、712、714延遲元件 302、716回饋電路 S1、S2、S3、S4 開關 402、404 環形振盪器 450 方法 512 計數器 C1、C2、C3 電容器 T1、T2、T3 電晶體 700 系統 718 緩衝器 710 信號路徑
第1圖是例示積體電路耦接到印刷電路板的示意圖。 第2A圖按照一些實施方式例示了用於延遲失配補償的電路示意圖。 第2B圖是例示這種操作階段的流程圖。 第2C圖例示了補償階段的一個示例。 第3圖根據一些實施方式例示了電路的示例性實現方式的示意圖。 第4A圖例示了根據第2B圖中的方框232A指示的階段進行操作的電路。 第4B圖例示了根據第2B圖中的方框232B指示的階段進行操作的電路。 第4C圖例示了根據第2B圖中的方框234指示的階段（即，驅動階段）進行操作的電路。 第4D圖例示了補償延遲失配的方法。 第5A圖例示了控制/檢測電路被配置為檢測環形振盪器的週期。 第5B圖例示了計數器的方框圖。 第5C圖例示了第5B圖所示計數器操作的時序圖。 第6圖示出了延遲元件的示例性實現方式。 第7A圖例示了包括多個電路的系統。 第7B圖例示了系統更詳細的電路圖。

Claims (17)

  1. 一種用於補償延遲失配的電路，該電路包括： 輸入驅動器； 第一信號路徑部分，該第一信號路徑部分是從該輸入驅動器至該負載的第一信號路徑的一部分； 第二信號路徑部分，該第二信號路徑部分是從該輸入驅動器至該負載的第二信號路徑的一部分； 第一時脈路徑，被配置為提供第一時脈信號以控制該第一信號路徑部分的定時； 第二時脈路徑，被配置為提供第二時脈信號以控制該第二信號路徑部分的定時；以及 控制電路，被配置為： 控制該第一時脈路徑，在第一時間段期間與回饋電路形成第一環形振盪器並檢測該第一環形振盪器的第一節奏； 控制該第二時脈路徑，在第二時間段期間與該回饋電路形成第二環形振盪器並檢測該第二環形振盪器的第二節奏；以及 至少部分地基於該第一節奏和該第二節奏補償該第一信號路徑和該 第二信號路徑之間的延遲失配，其中，該輸入驅動器被配置為在補償該延遲失配之後，以第一信號驅動該第一信號路徑部分和以第二信號驅動該第二信號路徑部分。
  2. 如申請專利範圍第1項所述用於補償延遲失配的電路，其中該第一信號路徑部分包括第一重定時器。
  3. 如申請專利範圍第2項所述用於補償延遲失配的電路，其中該第二信號路徑部分包括第二重定時器。
  4. 如申請專利範圍第1項所述用於補償延遲失配的電路，其中該控制電路進一步被配置為檢測由作為該第一時脈路徑的一部分的第一延遲元件引入的第一延遲，檢測由該第二時脈路徑的第二延遲元件引入的第二延遲，以及計算該第一延遲和該第二延遲之間的差異。
  5. 如申請專利範圍第1項所述用於補償延遲失配的電路，其中該第一節奏包括第一振盪週期，該第二節奏包括第二振盪週期。
  6. 如申請專利範圍第1項所述用於補償延遲失配的電路，其中該電路進一步包括計數器，該計數器被配置為通過計數在整個檢測時間間隔期間發生轉換的次數，提供該第一節奏的指示。
  7. 如申請專利範圍第1項所述用於補償延遲失配的電路，其中該延遲失配至少部分地是由第一金屬跡線和第二金屬跡線之間的長度差引起的。
  8. 如申請專利範圍第7項所述用於補償延遲失配的電路，其中該電路設置在安裝於印刷電路板上的積體電路上，並且該第一金屬跡線和該第二金屬跡線形成在該印刷電路板上。
  9. 如申請專利範圍第1項所述用於補償延遲失配的電路，其中該第一時間段和該第二時間段不重疊。
  10. 一種用於補償延遲失配的電路，該電路包括： 時脈驅動器； 回饋電路； 第一信號路徑部分，包括第一重定時器； 第一延遲元件，耦接在該第一重定時器和該時脈驅動器之間； 第二信號路徑部分，包括第二重定時器； 第二延遲元件，耦接在該第二重定時器和該時脈驅動器之間；以及 控制電路，被配置為控制該第一延遲元件和該第二延遲元件之間產生的延遲差異以補償目標延遲失配； 其中，該回饋電路和該第一延遲元件形成第一環形振盪器，該回饋電路和該第二延遲元件形成第二環形振盪器。
  11. 如申請專利範圍第10項所述用於補償延遲失配的電路，其中該目標延遲失配表示第一金屬跡線和第二金屬跡線之間的延遲失配。
  12. 如申請專利範圍第11項所述用於補償延遲失配的電路，其中該電路設置在安裝於印刷電路板上的積體電路上，並且該第一金屬跡線和該第二金屬跡線形成在該印刷電路板上。
  13. 如申請專利範圍第10項所述用於補償延遲失配的電路，其中該第一環形振盪器被配置提供第一振盪信號，該第二環形振盪器被配置為提供第二振盪信號。
  14. 如申請專利範圍第10項所述用於補償延遲失配的電路，其中該第一延遲元件被配置為觸發該第一重定時器，該第二延遲元件被配置為觸發該第二重定時器。
  15. 如申請專利範圍第10項所述用於補償延遲失配的電路，其中該第一延遲元件和該第二延遲元件均包括多個開關電容。
  16. 一種補償延遲失配的方法，該方法包括： 在第一時間段期間形成第一環形振盪器並檢測該第一環形振盪器的第一節奏，該第一環振盪器包括第一時脈路徑中的第一延遲元件； 在第二時間段期間形成第二環形振盪器並檢測該第二環形振盪器的第二節奏，該第二環形振盪器包括第二時脈路徑中的第二延遲元件； 控制該第一延遲元件的延遲，以控制第一信號路徑的一部分的定時，控制該第二延遲元件的延遲，以控制第二信號路徑的一部分的定時，以及至少部分地基於該第一節奏和該第二節奏補償該第一信號路徑和該第二信號路徑之間的延遲失配；以及 在補償該延遲失配之後，以第一信號驅動該第一信號路徑和以第二信號驅動該第二信號路徑。
  17. 如申請專利範圍第16項所述補償延遲失配的方法，其中檢測該第一環形振盪器的第一節奏包括計數在整個檢測時間間隔期間發生轉換的次數。
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