JPH02154392A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に係り、特に。

ＢｉＣＭ０ＳスタティックＲＡＭの高速、低消費電力化
に好適な半導体■路に関する。

〔従来の技術〕

従来のＢｉＣＭＯ３′ＡタテイックＲＡＭの一例が例え
ば、アイ・ニス・ニス・シー・シー・ダイジェスト・オ
ブ・テクニカル・ペーパーズ第２１２頁から２１３頁１
９８６年２月（ＩＳＳＣＣＤｉｇｅｓｔ　ｏｆ］’ｅｃ
：ｈｎＬｃａｌ　　Ｐａｐｅｒｓ　　　ｐ　　２　１　
２　−　２　　Ｌ　　３　　；　　Ｆｅｂ、１９８Ｇ）
において論じられている。この従来例では、バイポーラ
の差動アンプとコレクタ・ドツティングを組み合わせる
ことで、データ線対の電位差を高速に検出し、メモリセ
ル内の記憶情報を読み出している。

第６図は、ＥＣ，Ｌ　　ＩｌｏのＢｉＣＭ０Ｓスタティ
ックＲＡＭのセンス、出力回路である。

ＴＴＬ　　Ｉｌｏの場合も、カレント・スイッチ８７の
信号を用いて、その信号をＣＭＯＳレベルにまで増幅す
るだけで、同様の回路構成である。

２．３はデータ線あるいはコモン・データｉｌｌは市の
電源端子、１０は負の電源端子、７は定電圧端子、１５
は出力端子を表わす、７５．７６は、共通コレクタ５，
６の電位差を小さく抑えるためのダミー電流源、７９，
８０はエミッタ・フォロワの電流源、８５はカレント・
スイッチ８７の電流源を示している。

バイポーラトランジスタ６８，６９，８３゜８４はカレ
ント・スイッチを構成する。ＮＭＯＳトランジスタ７０
は、データ線対あるいは、コモンデータ線対２，３を選
択する。１６は１選択イ「’ｊ号の入力端子を表わす。

７３．７４は、定電流ｄ４Ｘ７５．７６とともに、コレ
クタ・ドツティングの５．６の電位差を大きく広げすぎ
ないためのバイポーラトランジスタ７１，７２，８１，
８２は抵抗、７７．７８はエミッタ・フォロワのための
バイポーラトランジスタである。１０８は６８゜６９．
７０より構成されるカレント・スイッチ、１０９は１０
８と同様のカレント・スイッチである。

以下、簡ｍに動作を説明する。データ線対あるいはコモ
ンデータ線対２，３は、ＮＭＯＳトランジスタ７０のゲ
ート電極１６に高レベルの（ｔＥｆ号を印加することで
、選択される。このとき、バイポーラ・トランジスタ６
８．６９により構成されるカレントスイッチが動き、ａ
対２，３の電位差がバイポーラトランジスタ６８，６９
のコレクタ電流の比に変換されろ。この′１１ｉ流比を
抵抗７１゜７２で゛正圧の差に変換し、７７．７８でレ
ベルシフト後、再びカレント・スイッチ８７で増幅し出
力する。

上述のようなバイボ゛−ラ・トランジスタ６８゜６９か
らなるカレント・スイッチは、入力の電位差が６０　ｍ
　Ｖでもコレクタｍ流の比は約１０：１と高感度なので
、線対２．、、．３．力信号振幅を小さくして高速な動
作が達成できる。

しかしながら、第６１タ４に示すように、読み出しに必
要な電流源は、ＮＭＯ５７０，電流源７５゜７６．７９
，８０．８５とその数が多く、出力するデータ数が大き
くなると、これらｍ＆ε源の数は、データ・数分だけ必
・汐なのでセンス回路での消費゛重力の増大が問題とな
る。

一方、ＣＭＯＳスタティックＲＡＭでは、従来より１例
えば、アイ・ニス・ニス・シー・シー・ダイジェスト・
オブ・テクニカル・ペーパーズ第２２２頁から２２３頁
１９８４年２月（ＩＳＳＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｓ
ｃｈｎｉｃａｌ　ｐａｐｅｒｓ、　ｐ　２２２−２２３
　：Ｆｅｂ、　１９８４　）において論じられているよ
うに、０ＭＯ８のアンプを一時的に活性化し、データを
読み出し、記憶回路に読み出したデータを保持した後、
センスアンプを非活性化することで、低消費電力のセン
ス・アンプが実現されている。

〔発明が解決しようとする課題〕

上記従来技術では、ＢｉＣＭ０ＳスタティックＲＡ　Ｍ
はバイポーラの差動アンプと、コレクタ・ドツティング
回路を用いて、メモリセルの情報を検出するために、定
常電流を消費し、出力データ数が増すとセンスアンプで
の消費電力が大きくなるという問題があった。

本発明の目的は、上記従来技術の問題を解決するＴ　Ｔ
　Ｌ　　Ｉ　／　Ｏ（７）ＢｉＣＭＯ８ＸタテイックＲ
ＡＭの高速、低消費電力なデータ読み出し回路を提供す
ることにある。

本発明の解決しようとする他の問題点は、出力回路がそ
の出力端子に接続された負荷を駆動するときにひきおこ
すＬＳ　ＩｔｔＥ源の揺れである。周知のようにＬＳＩ
の電源、特に接地ｍ位が変動すると、入力（ｉ−７号の
誤読み込みなどが生じ、誤動作することがある。このた
め、電源変動を所定の範囲に抑えるように負荷の駆動速
度を制限しており、高速〃Ｊ作のＩＩ！害の一つとなっ
ている。

〔課題を解決するための手段〕 上記目的は、　ＢｉＣＭ０ＳスタティックＲＡＭにおい
ても、ＣＭ　ＯＳスタティックＲＡＭと同様に、時的に
センス・アンプを活性化し、メモリセル情報を読み出し
、その情報を記憶回路に保持した後、センス・アンプを
非活性化することにより達成される。

データ線あるいはコモンデータ線の（ｄ号は、電流源に
ＮＭＯ８）−ランジスタを用いたカレント・スイッチに
より検出し、ラッチ回路に記憶した後電流源のＮＭＯＳ
トランジスタは非導通とする。

ラッチ回路に誤情報を書き込まないために、電流源の電
流をバイポーラ・トランジスタを用いて分流し、イコラ
イズする。ラッチ回路は、ラッチ回路の出カイ日号とパ
ルスの制御信号で、情報反転を容易にする。

また、本発明の第２の［Ｉ的で３０る電源′Ｉπ圧変助
の低減は、信号を出力する直ｔ）ηに出力レベルを高、
低出力レベルのほぼ中間におき、しかる後に出方信号を
送出することで、信号の出力時における振幅を半減させ
ることにより低減することができろ。

〔作用〕

メモリセル情報を検出し、記憶回路に保持する期間だけ
、センス回路を活性化することで、低電力化できた。ま
たバイホ゛−ラ・トランジスタを用いてイコライズする
ことで高速にイコライズできた。さらにはラッチ回路を
制御信号で反転しやすくすることで、ラッチ回路への情
９ｆｉ書き込みを高速化できた。

また、電源電圧の変動はあらかじめ出力を高、低レベル
のほぼ中間レベルに設定し、しかる後に出力信号を送出
することで電源電位のゆらぎを従来回路の約１／２に低
減できた。

〔実施例〕

第１図、第２ν１を用いて詳細に本発明を説明する。

第１図は、本発明の一実施例の回路図である。

２．３．２０．２１はデータ線対、あるいはコモンデー
タ線対、５，６は、共通コレクタ、１は正の電源端子、
１０は負の電源端子、４は１選択伯号の入力端子、７．
４０は定電圧端子、８．９は、ラッチ回路１０５の入力
端子、１１．１２は出力端子である。３０は２２が低レ
ベルのとき７と等電位となる端子２２一番上、、Ｊ制御
信号端子、１２０゜１２６は電流源である。５０．５１
はカレント・スイッチを構成するバイポーラトランジス
タ、５２は、カレント・スイッチの電流源となるＮＭＯ
５１−ランジスタ、５３．５４−．１２３，１２４は抵
抗、５５．５６，１２Ｌ、１２２はバイポーラトランジ
スタ、５７．５８はダミーの定電流源。

５９は、８．９の電位をイコライズする回路、２５０は
５５，５６，１２１，１２２の飽和を防ぐクランプ用の
バイポーラトランジスタ、１２５はＮＭＯＳトランジス
タである。１０５はラッチ回路である。

動作を、第２図を用いて説明する。なお第２図中の数字
は第１図のノード番号と対応している。

時刻ｔｚに線対２，３の情報が反転する場合について説
明する。端子４，２２の４２号はアドレス４８号の切り
かわりを検出した信号（ＡＴＤ信号）あるいは外部から
供給されるクロック信号より発生した（Ｍ号である。２
，３の情報が反転する以前、１１に４の１位を高レベル
とすることで、第１図のカレント・スイッチ１０６を動
作状ｊＭとずろ。

しかしながら、ｔｚの時点では、ラッチ回Ｍ　１０５の
出力端子１１．１２には、前のアドレスの情報が保持さ
れており、この記憶情報を破壊してはならない。このた
めに、１０５の入力端子８．９に電位差が生じて１０５
の記憶情報を破壊することを防ぐ必要がある。

本実施例では、端子７と３０の電位を等しく設定するこ
とで、５２に流れる電流を５５と１２１あるいは５６と
１２２に等しく分流し２２が高レベルどならない限り、
８，９に電位差を生じない特性を実現している０時刻ｔ
ｚに線対２，３の情報が反転した後、２２を高レベルと
し、３０の電位を７の電位より低レベルとする。これに
より、８．９に電位差が生じ、それに応じて、ラッチ回
路１０５の記憶情報が書きかえられ、第２図の場合には
、時刻ｔ３に１１と１２の電位が反転する。

出力端子１１．１２の電位が反転した後、時刻ｔ＋、ｔ
ａに制御端子４，２２の電位を低レベルとすることで、
カレントスイッチ１０６を非活性化し、また、端子３０
の電位を端子７と同電位とし、入力端子８，９をイコラ
イズしている。

本実施例の特徴は、従来、定常電流を流していたＮＭＯ
Ｓトランジスタ５２を、データ読み出しに必要な時間だ
け活性化すること、入力端子８゜９の電位のイコライズ
を、１２１，１２２，１２４゜１２６から成るバイポー
ラ回路で実現していること、ラッチ回路１０５へのデー
タの書き込み時にイコライズ動作を申出する特性を、端
子３０の電位をＮＭＯ８１２５を用いて、７より低レベ
ルとすることで実現していることである。

データ線対、あるいはコモンデータ線対２，３の電位差
を検出する回路は、従来のＢ　ｉ　ＣＭ　ＯＳスタティ
ックＲＡＭと同様に、バイポーラのカレント・スイッチ
１０６であり、、１対２．；３の電位が反転する以前に
、制御端子４の電位を高レベルとし、十分な電流を流し
ているので、線対２，３の微少な電位の変化を高速に検
出できる。また、入力端子８，９の電位のイコライズと
イコライズ中１ヒとのきりかえは、端子３０の電位を数
十〜数百ｍＶ、変化させるだけでよいので、これも高速
な動作が達成される。さらに５入力端子８，９に付加さ
れるイコライズのための素子はバイポーラトランジスタ
１２１，１２２だけで、入力端子８，９の寄生容量は上
記トランジスタ１２１，１２２のコレクタ基板８猷、コ
レクタベース容量で、例えば入力端子８，９をＰＭＯ８
でイコライズする場合のドレイン・ソースの接合容量の
３分の１程度となり、高速化に寄与する。

第３図、°第４図は第１図の記憶回路１０５に好適な回
路である。第３図は従来、知られているラッチ回路、第
４図は、本発明のラッチ回路の一実施例である。６０〜
６３はＰＪｖＩＭＯ８１ヘランジスタ、６４〜６７はＮ
型ＭＯＳトランジスタ、８゜９は第１図の回路の出力を
・受ける入力端子、　１２７　。

１２８は２人力ＮＡＮＤ回路、１１．．１．２は出力端
子、２４は制御端子、１は正の電源端子１０は負の電源
端子である。

以下、第３回の回路と第４図の回路を比較しながら説明
する。例えば、入力端子８が高レベル、９が低レベルの
場合、第３図の回路では、１１が低レベル、１２が高し
ベ／ＩｈＪｔ梼り、第３図のＰ　Ｍ　ＯＳ６１．６２．
ＮＭＯ８６ｆ３，６７で構成されるフリップ・フロップ
回路で、情報が保持されろ。このとき、端子９は低レベ
ルとはいえ、Ｎ　Ｍ　ＯＳ６５のしきい値よりａ：Ｅい
電位にあるので、６４゜６５はともに導通状態である。

端子８の電位が、高レベルから低レベルへ、端子９の電
位が、低レベルから晶レベルに変化すると、トランジス
タ６３．６７．６１は非導通状態、トランジスタ６２．
６０，６６は導通状態となる。

第３図のラッチ回路が保持している情報が反転するため
には、まず、端子１１の電位が高レベルとならなければ
ならないが、このとき、トランジスタ６４のゲート電位
が、しきい値よりも高いが、低レベルとなるので、トラ
ンジスタ６４の抵抗が大きくなり、端子１１の電位上昇
を速めている。

端子１１が高レベルとなるに従ってトランジスタ６２が
非導通に、トランジスタ６７が導通状態になるので、端
子１２の電位が低レベルに変化し、ラッチ回路１０５の
記憶情報が書きかえられろ。

第３図の回路では、以上述べたように、１１の電位が低
レベルから高レベルに変化する時６４の抵抗が大きくな
ることが、保持情報の反転の速さに大きな意味を持って
いる。

第４図の回路は、トランジスタ６４の抵抗の変化をさら
に大きくし、完全に導通と非導通とすることをねらった
回路である。端子１１の電位が低レベルから高レベルに
変化する時、端子１２の高電位を利用してトランジスタ
６４のゲート電位をトランジスタ６４が非導通となるよ
う低レベルとする。端子２４の電極には、第２図で８と
９の電位が確定した時点で（第２図ｔ２′）高レベルの
電位を印加し、端子１１．１２の情報が確定するまで、
高レベルを保ち、その後、低レベルとする。

端子１２．２４が高レベルとなることで、トランジスタ
６４のゲート電位は低レベルとなり、非導通となる。ト
ランジスタ６４が非導通のとき８が低レベルであれば、
端子１１の電位は高速に高レベルとなり、端子８が高レ
ベルであれば、トランジスタ６０．６１．６４は非導通
であり、低レベルが保たれる。端子２４が低レベルにも
どるとトランジスタ６４は導通状態となるので端子１１
は安定な低レベルとなる。

本実施例の特徴は、ＮＡＮＤ回路１２７，１２８と制御
端子２４を用いることで、高速な記憶内容の愕きかえを
達成している点である。

第１図の実施例では、８，９の電位を直接、ラッチ回路
で、ＣＭ　ＯＳレベルに増幅し、記憶しているが、トラ
ンジスタ５５，５６，１２１，１２２を飽和させない制
限から端子８，９の振幅が大きくとれないような場合に
は、第５図のようなレベルシフト回路とカレント・スイ
ッチを通した後、記憶回路に、大振幅のカレン１−・ス
イッチの出力信号を入力すればよい。

第５回で、１２９，１３０，１３６，１３７はバイポー
ラ・トランジスタ＋　ｉ３ｔ、１３２はダイオード、１
３３〜１３５はＮＭＯ８，１３８゜１３９は抵抗、２５
．２６は入力端子、１は１Ｆの電源端子、１０は負の電
源端子である。端子２７には、第１図の４の端子と同一
イａ号を人力する。

トランジスタおよびダイオード１２９〜１３２でレベル
シフトすることで、端子２８．２９の振幅を大きくする
ことができる。１３１，１３２のレベルシフトダイオー
ドは１段に限らないことは言うまでもない。

本実施例の回路も、端子２７に一時的に＋Ｅの電位を印
加することで、読み出しに必要な期間たけ、活性化され
、低電力化が達成される。

第７図は本発明の他の実施例を示す。第７図の回路は第
１図と同様の機能を持っ回路で、第１図と同じ入力端子
、５，６と出力端子８，９を持っている。ここで、７０
１から７０４までは抵抗、７０５から７１０まではバイ
ポーラ１〜ランジスタ、７１１かｅ）７１．５までは定
゛屯流源である。７２０　。

７２１は信号出力を制御する端子で相補な信号の入力端
子である。ここで、端子７２０が低′肛位、端子７２１
がｎ電位のときには、抵抗７０３の電位降下と抵抗７０
４の電位降下は等しくなるように設定しておく。

まず、端子７２０が高電位、端子７２１が低電位のとき
について説明す衣−ｌの状態ではバイポーラトランジス
タ７０７，７０８のベース電位はバイポーラトランジス
タ７０５，７０６より低くなるので遮断状態となり、端
子５．６からの電流はすべてバイポーラトランジスタ７
０５，７０６をＭされ、抵抗７０１，７０２の電圧降下
として端子８，９に出力される。

一方、端子７２１が高電位、端子７２０が低電位のとき
にはバイポーラトランジスタ７０５がら７０８までのバ
イポーラトランジスタのベース電位はすべて等しくなる
ので端子５，６からの電流は第１図の説明で述べたよう
に互いに分流されて抵抗７０１，７０２の電圧降下はほ
ぼ等しくなる。

ずなわち、端子７２０が低レベル、端子７２１が高レベ
ルのときには端子８，９の゛電位は等しくなることは第
１図の回路の機能と同様である。この回路の特徴は端子
７１０，７２０の入力信号の振幅が０．５Ｖ程度とごく
小さい値で動作することにあり、この特徴によって第７
図に示した回路は高速に出力端子８．９の出カイー号を
制御できる。

第８図は本発明の他の実施例を示す。第８図の回路は第
７図と同様の機能を持つ回路で、第７図と同じ入力端子
５，６と出力端子８，９を持っている。ここで、８０１
から８０６までは抵抗、８１０から８１５まではバイポ
ーラトランジスタ。

８２１から８２５までは定電流源である。８２４゜８２
５は８１０，８１１，８１４．．８１５の飽和を防ぐた
めの定電流源である。８３０，８３１は信号出力を制御
する端子で、相補な信号の入力端子である。

ここで、端子８３０が低電位、端子８３１が高電位のと
きには、バイポーラトランジスタ８１０゜８１１のベー
ス電位はバイポーラトランジスタ８１４、．８１５のベ
ース電位より高くなるので端子５，６からの電流は、す
べてバイポーラトランジスタ８１０，８１１を流れ抵抗
８０１，８０２の電圧降下として端子８，９に出力され
る。一方。

端子８３０が高゛漱位８３１が低電位のときにはバイポ
ーラトランジスタ８１４，８１５のベース電位がバイポ
ーラトランジスタ８１０，８１１のべ一入電位より高く
なるので端子５，６からの電流はすべてバイポーラトラ
ンジスタ８１４．．８１５に流れ、抵抗８０１，８０２
の電位降下はなくなり端子８，９の電位は接地電位とな
る。

すなわち、第７回の回路にくらべろと、端子８゜９の電
位が等しくなることは同じであるが、その電位が第７図
では中間の電位に、第８図の回路では高レベルの接地電
位が端子８，９に出力される。

端子８，９の出力レベルは回路構成によって使いわける
ことが回路性能向上のうえで好ましいことはいうまでも
ない。第８図の回路は第７図の回路と同様に制御端子８
３０，８３１に供給するイｉｊ号振幅がＯＬ　５　Ｖ程
度と低振幅で動作するので高速に動作する特徴がある。

第９図は本発明の他の実施例を示す。第５〕図の回路は
第５図と同様の機能を得るための回路で、第１Ｍの出力
端子８，９に端子９０１，９０２を接続しバイポーラト
ランジスタ９０３，９０４でレベルシフトして出力端子
９０５，９０６を第３図の端子８，９に接続する。ここ
で、Ｎ型ＭＯ８ＦＩＥ７９０８〜９０９は端子９０７に
供給した定電位によって、定電流を供給するための回路
である。このようにすると第３図のＰヤ７１’ｌ０３Ｆ
ＥＴ６０　、６３に供給されろ電位がシフト公約０．９
Ｖ　だけ低くなり、Ｐ型ＭＯ５ＦＥＴの閾値電圧を打ち
消せることと、バイポーラトランジスタ９０３，９０４
で負荷駆動能力が向上し高速化が達成される効果がある
。

第１０図は本発明の他の実施例を示す。第１０図のＰ１
７回路は第８図の出力端子８，９を第１０図の端”’ｌ
−１００１，１００２に接続して出力端子１０３５に！
Ｌ！、　ｃ　ｒ、レベルの出力信号を出力する回路であ
る。

ここで、１０２１．１０２２は抵抗、１０１０−１０１
４はバイポーラトランジスタ、１０１５゜Ｌ　Ｏｉ−６
はダイオード、ｌ　Ｏ３１−１０３３はＮｔテＩＭＯ８
ＦＥ′１、端子１０２３はＮ型Ｍ　ＯＳ　Ｆ　Ｅ　’ｒ
に定電流をｄεすだめの定電圧供給端子である。

この回路を第８図の回路と組合せて用いると、第８図の
８３０　′／Ｊ’高レベル、８：３１が低レベルのとき
は出力電位は出力電位の高レベル電位、低レベル車位の
ほぼ中間レベルの電位が出力され、８３０が低レベル、
８３１Ｊ＜Ｊレベルのときは出力電位は第８図の端子５
，６の（ｎ号に対応、する出力信号を出力する。すなわ
ち、出力信号を出力する直前に中間レベル出力を出して
おくと、ひきつずく信号出力が高、低レベルであるかに
はかかわらず出力端子１０３５の＜Ｍ−吐出力の変化に
要する電位差は出力信号の高低レベル差の１／２となり
。

４ｆ号の出力に要する時間が短縮されることに加えて、
出力にともなう？１１′／ＪｆＸＷ！、圧の揺らぎもほ
ぼ、１／２に低減される効果がある。

第１１図は、本発明の他の実施例を示す図である。この
回路は第３図と同様のラッチ機能を持つ回路で端子１１
０１，１１０２は第３図の８，９に、端子１１３１．１
１３２は第３図の端子１１゜１２に対応する。また、ラ
ッチ機能を持つＰ型ＭＯ５ＦＥＴ　１１２２．１１２３
．　Ｎ型ＭＯ５ＦＥＴ　１１２６゜１１２７は第３図の
ＭＯＳＦＥＴ　６１．６２．６６゜６７に対応している
。

この実施例では、入力信号をまずＰ型ＭＯ３［ｉ’ＥＴ
１１２０．１１２１．Ｎ型猷）Ｓｌ’ＥＴ　１１２４．
１１２５で受け、その出力をバイポーラトランジスタｔ
ｔｉｏ。

１１１１に心き、バイポーラトランジスタの駆す１能力
によって高速に出力端子１１３１，１１３２のいずれか
の端子を引き上げ、さらに、その信号を用いてＮ型ＭＯ
５ＦＥＴを駆動してラッチ機能を持たせるのが特徴であ
る。このようにすると、端子１１０１．１１０２に高レ
ベル−〇、９Ｖ、低レベルー２．５ｖの信号を供給した
とき、ラッチに要する時間は０．５　ｎ　ｓ以下の高速
動作かえられた。

〔発明の効果〕

以上ぐ実施例により説明したように、本発明によれば、
高速なバイポーラ回路でラッチ回路の入力をイコライズ
することにより、ラッチ回路への誤情報の臀き込みを防
止している。これにより、従来［ＣＭＯＳスタティック
ＲＡＭのセンス１回路の高速性を損なうことなく、低消
費電力化された。

また、このイコライズ回路を用いてＥＣＬ出カ出路回路
力電位を制御することにより、高速かっ電源ゆらぎの少
ない状態で出力信号の送出をおこなうことができた。

【図面の簡単な説明】

第１図、第７図、第８図は本発明の一実施例を示す回路
図、第２図は第１図の回路の各部の信号波形図、第３図
は従来のラッチ回路の一例を示す回路図、第４図、　ｆ
！５１１図は本発明の実施例のラッチ回路を示す回路図
、第５図、第９図はレベルシフト回路の実施例を示す回
路図、第６回は従来のＢｉＣＭ０ＳスタティックＲＡＭ
のセンス回路の回路図、第１０図は本発明を適用して有
効なＥ　ＣＬ出力回路の実施例を示す回路図である。 １・・・正の電源端子、１０・・・負の電源端子、５０
゜５１．５５，５６，６８．６９，７３，７４゜’７’
！、７８，８３，８４，８６，１２１，１２２゜１２９
、’１．３０，１　、’３６．．１−３７，２５０・・
・バイポーラトランジスタ、５２，６４，６５，６６゜
６７．７０，１２５，１３３，１３４，１３５・・・Ｎ
ＭＯＳトランジスタ、２，３，２０，２１．・・・デー
タ線対あるいはコモンデータ線対、４．Ｌ６゜２２．２
４．２７・・・制御端子、５，６・・・共通コレクタ、
７．４０・・・定電圧端子、５７，５８，７５゜７６．
７９，８０，８５，１２０．１２ｆ３・・・定電流源、
５３，５４，７１，７２，８１，８２゜１２３．１２４
，１３８，１３９・・・抵抗、６０゜６．１，６２．６
３・・・ＰＭＯＳトランジスタ、１２７゜１２８・・・
ＮＡＮＤ回路、８，９，１１，１２゜１３．１４，１５
，２５，２６，２８．２９・・・信号端子、８７，１０
６，１０７，１０８，１０９・・・カレントスイッチ、
５９・・・イコライス回路、１０５・・・記憶回路。 第 凹 時間− （ｂ） （Ｃ） 毛 凹 ／ 更 図 第 図 ／ Ｌ−？７ Ｌ−−−−１ 璃 り 図 第 １θ 記 １゜ 第 １／ 図

Claims (1)

1. 【特許請求の範囲】 １、出力のレベルがＴＴＬあるいは、ＣＭＯＳレベルの
   ＢｉＣＭ０ＳスタティックＲＡＭにおいて、センス回路
   が、少なくともメモリセルの情報を読み出すのに必要な
   期間だけ活性化されるバイポーラ・トランジスタの差動
   増幅器と、差動増幅器の電流をバイポーラ・トランジス
   タで分流することで信号線をイコライズする回路と、ラ
   ッチ回路とで構成されることを特徴とする半導体集積回
   路。 ２、ラッチ回路は、ラッチ回路の出力信号と、制御信号
   で、情報の反転を容易にしたことを特徴とする請求項第
   １項記載の半導体集積回路。