JP2011034639A - 半導体記憶装置 - Google Patents

Abstract

【課題】上位システムに負担をかけず、半導体記憶装置がメモリセルの劣化を自ら検知できる半導体記憶装置を提供すること。
【解決手段】半導体記憶装置は、メモリセルアレイ１１０と、第１の選択部１４０と、第２の選択部１５０と、ＦＩＦＯメモリ１６０と、劣化セル検査部１７０を備えている。ＦＩＦＯメモリ１６０から排出されたアドレス情報に対応する検査対象メモリセル１１１ｔから、第１の記憶情報を読み出す。Ｓ個のメモリセル１１１ｒ１、１１１ｒ２、・・・から記憶情報を読み出す。そして、劣化セル検査部１７０が、それらの読み出された記憶情報に統計処理を施して第２の記憶情報（基準値）Ｉｒｅｆを得る。劣化セル検査部１７０は、第１の記憶情報と基準値Ｉｒｅｆとを比較して差分を算出する。この差分が予め定められたしきい値の範囲外であれば、検査対象メモリセル１１１ｔは「劣化セル」と判定する。
【選択図】図９

Description

この発明は半導体記憶装置に関し、より詳しくは、複数のメモリセルを有し、それらのメモリセルの劣化を検知する半導体記憶装置に関する。

従来、この種の半導体記憶装置としては、メモリセルの書き込み特性または消去特性の劣化を検知するために、メモリセルに対するデータの書き込み後あるいは消去後のベリファイ読み出しを行うことにより、上記書き込みあるいは消去が正しく行われているか否かを検証するものがある（特許文献１（特開平８−７５９７号公報））。

しかしながら、上記半導体記憶装置では、この半導体記憶装置を動作させる上位システムがベリファイ基準値を供給したり、余分なプログラムを使用したりしなければならず、上位システムに負担がかかる。特にメモリセルが多値化した場合には、上記ベリファイ基準値が多数必要となり上位システムへの負担が増大するという問題がある。

特開平８−７５９７号公報

そこで、この発明の課題は、上位システムに負担をかけず、半導体記憶装置がメモリセルの劣化を自ら検知できる半導体記憶装置を提供することにある。

上記課題を解決するため、この発明の半導体記憶装置は、
複数のメモリセルが配列されたメモリセルアレイと、
入力データとしての記憶情報を入力するための記憶情報入力部と、
上記記憶情報に対応するアドレス情報を入力するためのアドレス情報入力部と、
上記アドレス情報に基づいて上記メモリセルアレイのメモリロー（列）を選択する第１の選択部と、
上記第１の選択部によって選択されたメモリローの中で、上記記憶情報を書き込みまたは読み出すためのセルを選択する第２の選択部と、
それぞれ上記アドレス情報を格納すべきビット長の単位メモリを所定段数有し、上記メモリセルに上記記憶情報のうち特定の値が書き込まれる度に上記アドレス情報を上記単位メモリ群に順次格納し、上記所定段数の単位メモリ群が満杯になったとき、上記所定段数の単位メモリ群に格納された上記アドレス情報のうち最も古いアドレス情報を排出するＦＩＦＯメモリと、
上記メモリセルのうち上記排出された上記アドレス情報に対応する検査対象メモリセルから読み出された第１の記憶情報と、上記ＦＩＦＯメモリが記憶している複数のアドレス情報に対応する上記メモリセルから読み出した複数の記憶情報に統計処理を施して得られた第２の記憶情報とを比較する劣化セル検査を行って、上記検査対象メモリセルが劣化セルであるか否かを判定する劣化セル検査部と
を備えたことを特徴としている。

この発明の半導体記憶装置によれば、劣化セル検査を行う際には、上記ＦＩＦＯメモリが記憶している複数のアドレス情報に対応する上記メモリセルから読み出した複数の記憶情報に統計処理を施して得られた第２の記憶情報を劣化セルであるか否かを判定するための基準値とする。そして、上記メモリセルのうち上記排出された上記アドレス情報に対応する検査対象メモリセルから読み出された第１の記憶情報を上記基準値と比較することによって、上記検査対象メモリセルが劣化セルであるか否かを判定する。したがって、上記メモリセルから読み出された記憶情報のみに基づいて、上記劣化セル検査を実行するので、この半導体記憶装置を使用する上位システムの動作に負担をかけず、半導体記憶装置がメモリセルの劣化を自ら検知できる。さらに既存システムの変更や余計な定電圧回路が不要となる。

一実施形態では、上記劣化セル検査部は、上記メモリセルへの書き込み要求信号に応じて、新規の上記記憶情報を上記メモリセルに書き込んだ直後、又は書き込んだ後の空き時間に、上記劣化セル検査を実行することを特徴とする。

この実施形態によれば、上記劣化セル検査部は、上記メモリセルへの書き込み要求信号に応じて、新規の上記記憶情報を上記メモリセルに書き込んだ直後、又は書き込んだ後の空き時間に、上記劣化セル検査を実行する。したがって、劣化セル検査は半導体記憶装置を使用する上位システムの動作に負担をかけることなく実行される。

一実施形態では、上記劣化セル検査部は、外部からの検査要求信号に応じたタイミングで、上記劣化セル検査を実行することを特徴とする。

この実施形態によれば、上記劣化セル検査部は、外部からの検査要求信号に応じたタイミングで、上記劣化セル検査を実行する。したがって、劣化セル検査は半導体記憶装置を使用する上位システムなどが所望するタイミングで実行される。

一実施形態では、上記劣化セル検査部は、時間を計数するクロックを有し、上記クロックに基づいて一定時間毎に上記劣化セル検査を実行することを特徴とする。

この実施形態によれば、上記劣化セル検査部は、時間を計数するクロックを有し、上記クロックに基づいて一定時間毎に上記劣化セル検査を実行する。したがって、劣化セル検査は定期的に実行される。なお、この場合、上記排出された上記アドレス情報に対応するセルを検査対象セルとする方式だけではなく、クロックによって計数された経過時間に相当するセルの記憶情報を検査する方法をとることも出来る。

一実施形態では、上記メモリセルは、複数ビットのデータを記憶する多値メモリセルからなることを特徴とする。

この実施形態によれば、上記メモリセルは、多値メモリセルからなるので、ビット数に応じて１ビットセルの割り当てられたビット数倍の記憶情報を記憶できる。また、一定の記憶容量を実現するためのメモリセル数が、１ビットセルの場合よりも少なくて済む。

一実施形態では、上記劣化セル検査部は、上記多値メモリセルが記憶する複数ビットのうち、高電位ビットの記憶情報が書き込まれたメモリセルについてのみ、上記劣化セル検査を実行することを特徴とする。

この実施形態によれば、上記劣化セル検査部は、上記多値メモリセルが記憶する複数ビットのうち、高電位ビットの記憶情報が書き込まれたメモリセルについてのみ、上記劣化セル検査を実行する。したがって、検査の回数が減ることにより、劣化セル検査は半導体記憶装置に負担をかけることなく、また、検査に要する総時間を短縮して実行される。

一実施形態では、上記メモリセルは、アナログデータを記憶するアナログメモリセルからなることを特徴とする。

この実施形態によれば、上記メモリセルは、アナログメモリセルからなるので、連続的であって大幅な多値に相当する情報を保存することができる。つまり、一定の記憶容量を実現するためのメモリセル数が、デジタルメモリセルの場合よりも大幅に少なくて済む。

一実施形態では、上記劣化セル検査部は、上記アナログメモリセルのうち、一または複数の所定範囲の値が書き込まれたメモリセルについてのみ、上記劣化セル検査を実行することを特徴とする。

この実施形態によれば、上記劣化セル検査部は、上記アナログメモリセルのうち、一または複数の所定範囲の値が書き込まれたメモリセルについてのみ、上記劣化セル検査を実行する。したがって、検査の回数が減ることにより劣化セル検査は半導体記憶装置に負担をかけることなく、また、検査に要する総時間を短縮して実行される。

一実施形態では、上記検査対象セルが劣化セルであると判定されたとき、その劣化セルへのアクセスを回避するようになっていることを特徴とする。

この実施形態によれば、劣化セルへのアクセスを回避するようになっているので、半導体記憶装置のメモリの性能の悪化、つまり記憶データに誤りが発生するのを防止できる。

一実施形態では、複数の冗長用メモリセルが配列された冗長用メモリセルアレイを備え、上記検査対象セルが劣化セルであると判定されたとき、その劣化セルを上記冗長用メモリセルに切換えるためのスイッチ回路を備えたことを特徴とする。

この実施形態によれば、劣化セルを冗長用メモリセルに切換えるので、半導体記憶装置のメモリ容量を維持しつつ、メモリの性能が悪化するのを防止できる。

一実施形態では、上記多値メモリセルを用いたセルで複数の上記検査対象セルが劣化セルであると判定されたとき、それらの劣化セルのうちの正常に記憶できるビット同士を組み合わせて、一つのメモリセルとして使用するようになっていることを特徴とする。なお、劣化セルのうちの正常に記憶できるビットとは、例えば、劣化セルのうちの低電位のビットなどである。

この実施形態によれば、劣化セルのうちの正常に記憶できるビット同士を組み合わせて、一つのメモリセルとして使用するようになっているので、劣化セルのうちの正常に記憶できるビットを有効活用しつつ、半導体記憶装置のメモリの性能が悪化するのを防止できる。

一実施形態では、上記検査対象セルが劣化セルであると判定されたとき、その劣化セルについては、しきい値電圧の設定数を減らすと共に、上記しきい値電圧の幅を広げて、１メモリセル当たり元のビット数よりも１ビット分少ないビット数で使用するようになっていることを特徴とする。

この実施形態によれば、劣化セルについて、しきい値電圧の設定数を減らすと共に、上記しきい値電圧の幅を広げて、１メモリセル当たり元のビット数よりも１ビット分少ないビット数で使用するようになっているので、劣化セルを活用しつつ、半導体記憶装置のメモリの性能が悪化するのを防止できる。

一実施形態では、上記検査対象セルが劣化セルであると判定されたとき、その劣化セルについては、しきい値電圧の設定数を減らすと共に、上記しきい値電圧の幅を広げて、１メモリセル当たり元のビット数よりも少なく、かつ２以上のビット数で使用するようになっていることを特徴とする。

この実施形態によれば、劣化セルについて、しきい値電圧の設定数を減らすと共に、上記しきい値電圧の幅を広げて、１メモリセル当たり元のビット数よりも少なく、かつ２以上のビット数で使用するようになっているので、劣化セルを最大限活用しつつ、半導体記憶装置のメモリの性能が悪化するのを防止できる。

例えば１メモリセル当たりｎビット（ｎは整数：ｎ≧３）の場合は、１メモリセル当たり２以上（ｎ−１）以下のビット数で使用する。

一実施形態では、上記メモリセルと上記ＦＩＦＯメモリとは、互いに異なるプロセスルールで構成されていることを特徴とする。

この実施形態によれば、上記メモリセルと上記ＦＩＦＯメモリとは、互いに異なるプロセスルールで構成されている。したがって、上記メモリセルのプロセスルールに対して上記ＦＩＦＯメモリのプロセスルールを大きくすることで、上記ＦＩＦＯメモリの信頼性を向上させることができる。

一実施形態では、上記ＦＩＦＯメモリの単位メモリは、１ビットセルの集合からなることを特徴とする。

この実施形態によれば、上記ＦＩＦＯメモリの単位メモリは、１ビットセルの集合からなるので、多値メモリセルを用いる場合に比べて上記ＦＩＦＯメモリの信頼性を向上させることができる。

一実施形態では、上記ＦＩＦＯメモリの記憶方式は、上記メモリセルの記憶方式とは異なっていることを特徴とする。

ここで、記憶方式とは、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのことである。

この実施形態によれば、上記ＦＩＦＯメモリの記憶方式は、上記メモリセルの記憶方式とは異なっているので、上記ＦＩＦＯメモリの記憶方式を上記メモリセルの記憶方式より信頼性の高い方式とすることで、上記ＦＩＦＯメモリの信頼性を向上させることができる。

一実施形態では、上記ＦＩＦＯメモリは、バックアップ電源を備えたＳＲＡＭであることを特徴とする。

この実施形態によれば、上記ＦＩＦＯメモリは、バックアップ電源を備えたＳＲＡＭであるので、上記ＦＩＦＯメモリの信頼性を向上させ、かつシステム全体への電源供給が断たれた状態でも検査対象のセルのアドレス情報を保持することができる。

一実施形態では、上記ＦＩＦＯメモリは、主電源が一定時間遮断されたときに対応するための予備の蓄電装置を備えたことを特徴とする。

この実施形態によれば、上記ＦＩＦＯメモリは、主電源が一定時間遮断されたときに対応するための予備の蓄電装置を備えているので、上記ＦＩＦＯメモリの信頼性を向上させることができる。

一実施形態では、上記半導体記憶装置の使用開始前に、初期値として、上記ＦＩＦＯメモリには或るアドレス情報が入力され、上記アドレス情報に対応する上記メモリセルには或る記憶情報が入力されていることを特徴とする。

この実施形態によれば、最初のアクセス時から劣化セル検査を行えるので、常に半導体記憶装置がメモリセルの劣化の検知を工場出荷時直後から行うことができる。

一実施形態では、上記メモリセル全体の劣化が進捗した場合に、上記劣化の進捗度に応じて、上記第２の記憶情報を補正するようになっていることを特徴とする。

この実施形態によれば、劣化の進捗度に応じて、上記第２の記憶情報を補正するようになっているので、劣化セル検査の基準値となる上記第２の記憶情報について劣化による全般的な経時電位低下が発生しても、これを補正することができる。したがって、メモリセル全体の劣化が進捗しても、半導体記憶装置がメモリセルの劣化を自ら検知できる。

一実施形態では、この半導体記憶装置が適用されるべきシステムの特性に応じて、上記ＦＩＦＯメモリの段数を記憶した記憶部を備えたことを特徴とする。

この実施形態によれば、この半導体記憶装置が適用されるべきシステムの特性に応じて、上記ＦＩＦＯメモリの段数を記憶した記憶部を備えているので、適用されるシステムに応じて適切なタイミングで劣化セル検査を実行することができる。

一実施形態では、上記ＦＩＦＯメモリの段数は、上記メモリセルへのアクセス頻度に応じて設定されるようになっていることを特徴とする。

この実施形態によれば、上記ＦＩＦＯメモリの段数は、上記メモリセルへのアクセス頻度に応じて設定されるようになっているので、メモリセルへのアクセスに応じて適切なタイミングで劣化セル検査を実行することができる。

一実施形態では、上記メモリセルのプロセスルールに応じて、上記ＦＩＦＯメモリの段数を記憶した記憶部を備えたことを特徴とする。

この実施形態によれば、上記メモリセルのプロセスルールに応じて、上記ＦＩＦＯメモリの段数を記憶した記憶部を備えているので、メモリセルのプロセスルールに応じて適切なタイミングで劣化セル検査を実行することができる。

一実施形態では、上記検査対象セルが劣化セルであると判定され、その劣化セルに再び上記記憶情報が書き込まれるとき、その劣化セルに対応する劣化セルアドレス情報は、上記ＦＩＦＯの上記所定段数の単位メモリ群に順次格納される上記アドレス情報から除外されるようになっていることを特徴とする。なお、劣化セルに再び上記記憶情報が書き込まれるときとは、具体的には、その劣化セルが継続使用されているような状況や、ビット数低減などにより継続利用されているような状況などである。

この実施形態によれば、劣化セルに対応する劣化セルアドレス情報は、上記ＦＩＦＯメモリに格納されないので、劣化セル以外のメモリセルの記憶情報に基づいて、劣化セル検査をすることができる。したがって、メモリセルに劣化セルが含まれていてもその影響を受けることなく劣化セル検査を実行することができる。

一実施形態では、上記メモリセルに書き込まれた上記記憶情報と、そのメモリセルに書き込まれた直後にそのメモリセルから読み出された記憶情報との関係により、そのメモリセルが劣化セルであるか否かを判定するようになっていることを特徴とする。

この実施形態によれば、上記メモリセルに書き込まれた上記記憶情報と、そのメモリセルに書き込まれた直後にそのメモリセルから読み出された記憶情報との関係により、そのメモリセルが劣化セルであるか否かを判定するようになっているので、劣化検査にアドレスがＦＩＦＯを通過し排出される期間を要しない。劣化検査は第２の記憶情報の補正に統計的な処理だけでなく、プロセスルールの定性調査の結果等、予め得ていた知見に基づいて得られた劣化の時係数を加味することによって行われ、短時間で劣化セルかどうかを推定することができる。したがって、半導体記憶装置がメモリセルの劣化を早期に自ら検知できる。

この発明の半導体記憶装置によれば、上記劣化セル検査部が上記ＦＩＦＯメモリのアドレス情報に対応する上記メモリセルから読み出された記憶情報のみに基づいて、上記劣化セル検査を実行するので、この半導体記憶装置を使用する上位システムの動作に負担をかけず、半導体記憶装置がメモリセルの劣化を自ら検知できる。さらに既存システムの変更や余計な定電圧回路が不要となる。

この発明の半導体記憶装置の一実施形態を示す概略構成図である。 １ビットメモリセルにおける記憶情報としきい値の範囲との関係を示す模式図である。 ２ビットメモリセルにおける記憶情報としきい値の範囲との関係を示す模式図である。 メモリセルアレイにおけるメモリセルを示すとともに、記憶情報の書き込みおよび読み出しを説明する図である。 ＦＩＦＯメモリにおけるメモリセルを示す図である。 メモリセルへの記憶情報の書き込みおよびＦＩＦＯメモリへのアドレス情報の格納を説明する図である。 記憶情報とアドレス情報の関係をアクセス時刻順に一例として示す図である。 リング形態のＦＩＦＯメモリの概念図である。 劣化セルを検査する際のアドレス情報および記憶情報の流れを示す図である。 メモリセルが２ビットの場合に、ＦＩＦＯメモリにおける記憶情報別の複数の検査対象メモリセルのアドレス情報を示す図である。 図１０において、高電位ビットの記憶情報について検査対象メモリセルとする場合に、ＦＩＦＯメモリにおける複数の検査対象メモリセルのアドレス情報を示す図である。 劣化セルへのアクセスを回避する場合の概念図である。 劣化セルを組み合わせて使用する場合の組合せ方を示す図である。 劣化セルを組み合わせて使用する場合の組合せ方を示す図である。 メモリセルおよびＦＩＦＯメモリに初期値として情報が書き込まれ、格納されていることを示す図である。 メモリセル全体の劣化が進捗した場合に第２の記憶情報を補正する方法を示す図である。 メモリセル全体の劣化が進捗した場合に第２の記憶情報を補正する場合の劣化処理次数について説明する図である。 ＦＩＦＯメモリの概要図である。 ＦＩＦＯメモリの一部を使用する場合のＦＩＦＯメモリを示す図である。 ＦＩＦＯメモリの全段を使用する場合のＦＩＦＯメモリを示す図である。 メモリセルに１回書き込んだ後のメモリセルの記憶保持レベルと、時間との関係を示す図である。 メモリセルの想定最大記憶時間が経過した後のメモリセルの記憶保持レベルと、書き込み回数との関係を示す図である。 この発明の第２実施形態の半導体記憶装置の要部を示す図である。 上記第２実施形態の半導体記憶装置に設けられたコンパレータを示す図である。 上記第２実施形態のアナログメモリセルにおける検査対象範囲を例示する図である。 上記第２実施形態のアナログメモリセルにおける検査対象範囲を例示する図である。 この発明の第３実施形態の半導体記憶装置の要部を示す図である。

以下、この発明を図示の実施形態により詳細に説明する。

（第１実施形態）
図１に示すように、一実施形態の半導体記憶装置１００は、メモリセルアレイ１１０と、記憶情報入力部１２０と、アドレス情報入力部１３０と、第１の選択部としてのロー（入出力位置）選択部１４０と、第２の選択部としてのカラム（書き込み）選択部１５０と、ＦＩＦＯメモリ１６０と、劣化セル検査部１７０および記憶部としての段数メモリ１８０を備えている。

メモリセルアレイ１１０はロー選択部１４０とカラム選択部１５０に接続され、ロー選択部１４０にはアドレス情報入力部１３０およびＦＩＦＯメモリ１６０が、カラム選択部１５０にはアドレス情報入力部１３０の一部（下位ビット部など）、記憶情報入力部１２０および劣化セル検査部１７０がそれぞれ接続されている。

また、アドレス情報入力部１３０はＦＩＦＯメモリ１６０にも接続され、ＦＩＦＯメモリ１６０は段数メモリ１８０にも接続されている。

図４に示すように、メモリセルアレイ１１０は行列状に２次元配列された複数のメモリセル１１１を有する。メモリセル１１１はアドレス情報Ｉａによってメモリセルアレイ１１０内の位置が特定される。本実施例は２次元配列を例示して説明に用いるが、セルを３次元状に備え、選択部が３部に分離される形態でも構わない。

メモリセルアレイ１１０を構成する複数のメモリセル１１１は、それぞれ２ビットメモリセル１１１ｂ２からなっている。図３に示すように、２ビットメモリセル１１１ｂ２は、記憶情報’００’を表す範囲Ｒ００、記憶情報’０１’を表す範囲Ｒ０１、記憶情報’１０’を表す範囲Ｒ１０、記憶情報’１１’を表す範囲Ｒ１１が低電位から順番に設定されている。また、互いに隣り合う範囲同士（Ｒ００とＲ０１、Ｒ０１とＲ１０、Ｒ１０とＲ１１）の間には、曖昧を防ぐためのマージンＲｍが設けられている。なお、図３で縦軸方向は電荷保持によって現れる電位を表す（後述の図２、図１３Ａ、図１３Ｂ、図１６、図２２Ａ、図２２Ｂでも同様）。

したがって、２ビットメモリセル１１１ｂ２は１ビットメモリセルに比べて、曖昧を防ぐためのマージンＲｍや記憶情報を特定する幅Ｒｘｘ（添字ｘｘは、００、０１、１０、１１を意味する。）に利用できる幅が狭くなるため、電荷保持性能の劣化などによって記録したはずの値に誤りが発生し易くなる。具体的には主として電荷を保持する電極を絶縁している層が劣化し、蓄えられた電荷が時間と共にどんどん漏れていき、短い時間で記録内容が不確かになってしまう。また、限界時間がどんどん短くなる。ここで限界時間とは、構造的に完全に電荷を封じ込めることが困難であるため、長時間放置すると記憶内容が不確かになる時間をいう。なお、劣化の原因は、メモリセルへの書き込み時に印加される高電圧で絶縁層が徐々に物理的に破壊されていくことなどがある。

上述したように２ビットメモリセル１１１ｂ２は劣化への耐性が劣るが、１つのメモリセルに一度に２ビットの記録ができる。このため、同じ記憶容量のデータを同じ構造のセルに記録するなら、単純に半分の時間でデータの記録を終えることができる。また、一定の記憶容量を実現するためのメモリセル数が、１ビットセルの場合の半分で済む。さらにまた、１ビットセルの２倍の記憶情報を記憶できる。

図５に示すように、ＦＩＦＯメモリ１６０はＳ段（Ｓは整数：Ｓ≧１）に分けられた単位メモリ群１６１−１、１６１−２、・・・、１６１−Ｓを有する。各段の単位メモリはそれぞれ複数のメモリセル１６２からなる。なお、簡単のため、図５では単位メモリ１６１−１についてのみ、メモリセル１６２を図示している。

また、ＦＩＦＯメモリ１６０のプロセスルールはメモリセル１１１のプロセスルールより大きい。したがって、ＦＩＦＯメモリ１６０の信頼性を向上させることができる。

各単位メモリを構成する複数のメモリセル１６２は、それぞれ１ビットメモリセル１１１ｂ１からなっている。したがって、ＦＩＦＯメモリ１６０の信頼性を向上させることができる。図２に示すように、１ビットメモリセル１１１ｂ１は、記憶情報’０’を表す範囲Ｒ０が低電位に、記憶情報’１’を表す範囲Ｒ１が高電位に設定されている。範囲Ｒ０と範囲Ｒ１との間には、曖昧を防ぐためのマージンＲｍが設定されている。

上記構成の半導体記憶装置１００は、次のように動作する。

記憶させたい記憶情報に対応するアドレス情報が図１中に示すアドレス情報入力部１３０に入力される。すると、図４に示すように、ロー選択部１４０はアドレス情報Ｉａに基づいてロー（入出力列）選択を行い、同時にアドレス情報Ｉａの一部の情報を用いて、カラム選択部１５０は選択された入出力列のうち入力データを書き込みたいカラム選択を行って、メモリセル１１１を選択する。上記メモリセルの選択動作に合わせ上記記憶情報が図１中に示す記憶情報入力部１２０に入力される。上記カラム選択部１５０にて選択されたカラムラインに上記記憶情報に相当する電位が与えられ、上記メモリセル１１１に記憶情報Ｉｗを書き込む。

一方、記憶情報Ｉｒを読み出す場合には、ロー選択部１４０はアドレス情報Ｉａに基づいてロー（入出力列）選択を行い、同時にカラム選択部１５０はアドレス情報Ｉａの一部の情報を用いてカラム選択を行ってメモリセル１１１を選択する。カラム選択部１５０によって選択されたカラムラインを通じて、上記メモリセル１１１から記憶情報Ｉｒを読み出す。

半導体記憶装置１００へ記憶情報を書き込むときは、メモリセル１１１に記憶情報Ｉｗを書き込む度にそのメモリセル１１１のアドレス情報ＩａをＦＩＦＯメモリ１６０の単位メモリ群１６１−１、１６１−２、・・・、１６１−Ｓに順次格納する。

具体的に、図６を参照して、記憶情報’１１’Ｉｗ１を半導体記憶装置１００に書き込むときを例に説明する。図６に示すように、アドレス情報Ｉａ１によって選択されたメモリセル１１１ｗ１に、書き込むべき記憶情報’１１’Ｉｗ１を書き込む。それとともに、アドレス情報Ｉａ１、つまりメモリセル１１１ｗ１のアドレス［Ａ（ｔ_{１１（ｎ）}）］をＦＩＦＯメモリ１６０の単位メモリ１６１−１に格納する。

ここでアドレス［Ａ（ｔ_{１１（ｎ）}）］は、記憶情報’１１’がメモリセルにｎ番目（ｎは整数：ｎ≧１）に書き込まれた時刻ｔ_{１１（ｎ）}におけるメモリセル１１１ｗ１のアドレスを表す。

ＦＩＦＯメモリ１６０において、新たに格納された単位メモリ１６１−１以外の他の単位メモリ群１６１−２、１６１−３、・・・、１６１−Ｓには、それぞれ今回の書き込み以前に記憶情報’１１’の書き込みがあった際のメモリセル１１１ｗ１のアドレス［Ａ（ｔ_{１１（ｎ−１）}）］、アドレス［Ａ（ｔ_{１１（ｎ−２）}）］、・・・、アドレス［Ａ（ｔ_{１１（ｎ−Ｓ＋１）}）］が記憶されている。

ただし、劣化セル（後述）に対応するアドレス情報Ｉａ１はＦＩＦＯメモリ１６０には格納されないようになっているので、劣化セル以外のメモリセル１１１の記憶情報に基づいて、劣化セル検査をすることができる。したがって、メモリセル１１１に劣化セルが含まれていてもその影響を受けることなく劣化セル検査を実行することができる。

図７は、アクセス時刻を縦軸にとり、記憶情報’０１’、’１１’、’１１’、’１０’、’００’、’１０’を順番にメモリセルに書き込む場合に、そのアクセス時刻を順番にｔ、ｔ＋１、ｔ＋２、ｔ＋３、ｔ＋４、ｔ＋５とし、メモリセルに書き込む各アクセス時刻におけるアドレス情報をＩａ（ｔ）、Ｉａ（ｔ＋１）、Ｉａ（ｔ＋２）、Ｉａ（ｔ＋３）、Ｉａ（ｔ＋４）、Ｉａ（ｔ＋５）として、アドレス情報に対応するアドレスを具体的に示したものである。

図７に示すように、例えば記憶情報’０１’をアクセス時刻ｔにメモリセルに書き込む場合のアドレス情報Ｉａ（ｔ）に対応するアドレスは、アドレス［Ａ（ｔ_{０１（ｍ）}）］と表される。ここで、ｍ、ｐ、ｑはそれぞれ整数である。

図８に示すように、ＦＩＦＯメモリ１６０は、Ｓ段の単位メモリ群１６１−１、１６１−２、・・・、１６１−Ｓの全てにアドレス情報が格納されている（満杯になっている）とき、新規入力データであるアドレス情報Ｉａｎを新たに格納すると、Ｓ段の単位メモリ群（１６１−１、１６１−２、・・・、１６１−Ｓ）に格納されたアドレス情報のうち最も古い保存データであるアドレス情報Ｉａｏを排出する。

ここでＦＩＦＯメモリ１６０は、図８の右半分に示すように、書き込み段をリング形態１６０ａで順次回転させてずらしてゆく方式（書き込み段回転方式）で使用される。

具体的には、アドレス情報Ｉａｎが単位メモリ１６１−１に格納されたとき、次に来るアドレス情報Ｉａｎを格納する単位メモリ１６１−１はリング上に割り当てられたメモリアドレスを１つ古いアドレス方向に回して、つまり単位メモリ１６１−１だったメモリ位置には新たに単位メモリ１６１−２のアドレスを割り当て、単位メモリ１６１−２だったメモリ位置には新たに単位メモリ１６１−３のアドレスを割り当て、一周して単位メモリ１６１−Ｓだったメモリ位置には新たに単位メモリ１６１−１のアドレスを割り当て、こうして得られた新しい単位メモリ１６１−１に相当する単位メモリ、つまり直前のアドレス記憶では単位メモリ１６１−Ｓだった単位メモリに格納される。この格納を行う前に、Ｓ段の単位メモリ群のうち最も古い保存データである単位メモリ１６１−Ｓだった単位メモリに格納されていたアドレス情報が、アドレス情報Ｉａｏとして排出される。実際のメモリはリング状に配置されている必要はない。上記のような仮想的にリング状に配置された概念を導入してＦＩＦＯメモリ位置情報の間接マッピングを行うことによって、格納されていたアドレス情報を新たな格納の度に１段ずつ送り書き換えする手間、つまり毎回単位メモリ１６１−Ｓ＋１の内容を単位メモリ１６１−Ｓに、単位メモリ１６１−Ｓ＋２の内容を単位メモリ１６１−Ｓ＋１に、順次送られ、単位メモリ１６１−１の内容を単位メモリ１６１−２に移し、新たなアドレス情報Ｉａｎを格納する単位メモリ１６１−１を開けるという順送りの手間が省ける。

このようにアドレス情報をＦＩＦＯメモリ１６０に書き込み段回転方式で格納することで、図８の左半分に示すような書き込み段固定方式（書き込み段を初段１６１−１に固定し、格納の度にアドレス情報を後段へ順送りする方式）に比べて、アドレス情報を格納する回数を減らすことができる。

劣化セル検査を以下のように行う。

図９に示すように、検査対象メモリセル１１１ｔには、予め記憶情報’１１’が書き込まれたとする。また、Ｓ個のメモリセル１１１ｒ１、１１１ｒ２、・・・、１１１ｒＳには、予めＦＩＦＯメモリ１６０が記憶しているＳ個のアドレス［Ａ（ｔ_{１１（ｎ）}）］、アドレス［Ａ（ｔ_{１１（ｎ−１）}）］、・・・、アドレス［Ａ（ｔ_{１１（ｎ−Ｓ＋１）}）］に対応する、記憶情報’１１’が書き込まれたものとする。

まず、ＦＩＦＯメモリ１６０から排出されたアドレス情報であるアドレス［Ａ（ｔ_{１１（ｎ−Ｓ）}）］に対応する検査対象メモリセル１１１ｔから、第１の記憶情報としての記憶情報［Ｄ（ｔ_{１１（ｎ−Ｓ）}）］を読み出す。同様にＳ個のメモリセル１１１ｒ１、１１１ｒ２、・・・、１１１ｒＳから記憶情報［Ｄ（ｔ_{１１（ｎ）}）］、［Ｄ（ｔ_{１１（ｎ−１）}）］、・・・、［Ｄ（ｔ_{１１（ｎ−Ｓ＋１）}）］を読み出す。そして、劣化セル検査部１７０において、それらの読み出された記憶情報［Ｄ（ｔ_{１１（ｎ）}）］、［Ｄ（ｔ_{１１（ｎ−１）}）］、・・・、［Ｄ（ｔ_{１１（ｎ−Ｓ＋１）}）］を統計処理として平均して、第２の記憶情報としての基準値（これを符号Ｉｒｅｆと表す。）を得る。

さらに、劣化セル検査部１７０は、検査対象メモリセル１１１ｔから読み出された記憶情報［Ｄ（ｔ_{１１（ｎ−Ｓ）}）］とこの基準値Ｉｒｅｆとを比較して差分を算出する。その結果、両者の差分が予め定められたしきい値の範囲内であれば、検査対象メモリセル１１１ｔは「正常」と判定する。一方、上記差分が予め定められたしきい値の範囲外であれば、検査対象メモリセル１１１ｔは「劣化セル」と判定する。差分の算出は、保持されていた電荷量、つまり読み出されたアナログ値の電位を用いて比較が行われる。

このように、上記メモリセル１１１ｔ、１１１ｒ１、１１１ｒ２、・・・、１１１ｒＳから読み出された記憶情報［Ｄ（ｔ_{１１（ｎ）}）］、［Ｄ（ｔ_{１１（ｎ−１）}）］、・・・、［Ｄ（ｔ_{１１（ｎ−Ｓ）}）］のみに基づいて、検査対象メモリセル１１１ｔは「正常」または「劣化セル」と判定する。したがって、この半導体記憶装置１００を使用する上位システムの動作に負担をかけず、半導体記憶装置１００がメモリセル１１１の劣化を自ら検知できる。さらに既存システムの変更や余計な定電圧回路が不要となる。

劣化セル検査部１７０は、メモリセルへの書き込み要求信号に応じて、新規の記憶情報をメモリセルに書き込んだ直後、又は書き込んだ後の空き時間に、上記劣化セル検査を実行する。したがって、劣化セル検査は半導体記憶装置１００を使用する上位システムの動作に負担をかけることなく実行される。

図１０に示すように、ＦＩＦＯメモリ１６０には、記憶情報’００’、’０１’、’１０’、’１１’について、記憶情報毎にＳ段の単位メモリ群１６１−１、１６１−２、・・・、１６１−Ｓにそれぞれアドレス情報が格納される。例えば、記憶情報’００’について、ＦＩＦＯメモリ１６０のＳ段の単位メモリ群にそれぞれアドレス情報であるアドレス［Ａ（ｔ_{００（ｑ）}）］、アドレス［Ａ（ｔ_{００（ｑ−１）}）］、・・・、アドレス［Ａ（ｔ_{００（ｑ−Ｓ＋１）}）］が、格納される。しかしながら、図１１に示すように、劣化セル検査の対象を、劣化を検知し易い高電位ビットの記憶情報’１０’および’１１’とする。これにより、劣化セル検査の回数が減り、劣化セル検査を半導体記憶装置１００に負担をかけることなく実行される。

次に、劣化セル検査により劣化と判断されたメモリセルへの対応を以下のように行う。

図１２に示すように、劣化セル検査により劣化と判断したメモリセル１１１’へのアクセスを、ロー（入出力位置）選択部１４０、カラム（書き込み）選択部１５０によって回避するのが望ましい。したがって、半導体記憶装置１００のメモリの性能が悪化するのを防止できる。

しかし、図１３Ａに示すように、劣化セル１１１’ａと１１１’ｂのしきい値電圧の設定数を４つから２つに減らすと共に、しきい値電圧の幅を広げて、１メモリセル当たり１ビットで使用することができる場合には、この劣化セル１１１’ａと１１１’ｂとを組み合わせて一つのメモリセルとして使用する。

具体的には、劣化セル１１１’ａについては、’１１’、’１０’の場合の上位ビット’１’を表す範囲Ｒｕｐ１および’０１’、’００’の場合の上位ビット’０’を表す範囲Ｒｕｐ０を割り当て、劣化セル１１１’ｂについては、’１１’、’０１’の場合の下位ビット’１’を表す範囲Ｒｌｗ１および’０１’、’００’の場合の下位ビット’０’を表す範囲Ｒｌｗ０を割り当てる。

これにより、例えば記憶情報’１１’の場合、正常なセルは、’１１’を表す範囲Ｒ１１の電位を有するが、劣化セル１１１’ａと１１１’ｂとを組み合わせるときは、劣化セル１１１’ａは範囲Ｒｕｐ１、劣化セル１１１’ｂは範囲Ｒｌｗ１の電位をそれぞれ有することにより’１１’を表す。なお、劣化セル１１１’の数が奇数の場合は、端数となったメモリセルのアドレスを一旦記憶しておき、さらに別の劣化セル１１１’が現れた場合に、それらを組み合わせて使用する。したがって、劣化セルを最大限活用しつつ、半導体記憶装置１００のメモリの性能が悪化するのを防止できる。

または、劣化セル１１１’ａについては、’１１’、’１０’のように上位ビット’１’が立っている場合に下位ビット’１’を表す範囲Ｒｕｐ１および下位ビット’０’を表す範囲Ｒｕｐ０を割り当て、劣化セル１１１’ｂについては、’０１’、’００’のように上位ビットが’０’である場合の下位ビット’１’を表す範囲Ｒｌｗ１および下位ビット’０’を表す範囲Ｒｌｗ０を割り当てることもできる。

更に、図１３Ｂに示すように、しきい値電圧の幅はそのままで、高電位ビットを使用しないで、１メモリセル当たり１ビットで使用し、この劣化セル１１１’ａと１１１’ｂとを組み合わせて一つのメモリセルとして使用してもよい。これにより、劣化セルのうちの正常に記憶できるビットを有効活用しつつ、半導体記憶装置１００のメモリの性能が悪化するのを防止できる。

図１４に示すように、例えばこの半導体記憶装置１００の工場出荷時に設定する等の方法により、システムとして使用が開始される前に、初期値として、ＦＩＦＯメモリ１６０の各段の単位メモリ群１６１−１、１６１−２、・・・、１６１−（Ｓ−１）、１６１−Ｓにそれぞれ或るアドレス情報を入力し、このアドレス情報に対応するメモリセル１１１−１、１１１−２、・・・、１１１−（Ｓ−１）、１１１−Ｓに或る記憶情報を入力しておくのが望ましい。これにより、最初のアクセス時から劣化セル検査を行える。したがって、常に半導体記憶装置１００がメモリセルの劣化の検知を工場出荷時直後から行うことができる。

図１５に示すように、メモリセル全体の経時電位低下に対して、劣化セル数をその指標として用いることで、基準値Ｉｒｅｆを補正するのが望ましい。具体的には、記憶情報’１１’の場合、まず基準値Ｉｒｅｆは、Ｓ段の単位メモリ群１６１−１、１６１−２、・・・、１６１−Ｓに格納されたアドレス情報であるアドレス［Ａ（ｔ_{１１（ｎ）}）］、アドレス［Ａ（ｔ_{１１（ｎ−１）}）］、・・・、アドレス［Ａ（ｔ_{１１（ｎ−Ｓ＋１）}）］に対応する各メモリセルから、記憶情報［Ｄ（ｔ_{１１（ｎ）}）］、記憶情報［Ｄ（ｔ_{１１（ｎ−１）}）］、・・・、記憶情報［Ｄ（ｔ_{１１（ｎ−Ｓ＋１）}）］を読み出し、劣化セル検査部１７０においてこれらの記憶情報の平均値を算出する。この平均値を符号

と表す。そして、補正後の基準値Ｄｓｔｄ１１を、

の式により算出する。ここで、ｄは劣化処理次数、Ｃ_{１１（ｄ）}は劣化セルの数、Ｃａｌｌはメモリセルの総数とする。この補正により、劣化による全般的な経時電位低下が発生しても、劣化セル検査の基準値Ｉｒｅｆを補正することができる。したがって、メモリセル全体の劣化が進捗しても、半導体記憶装置がメモリセルの劣化を自ら検知できる。

劣化処理次数ｄについて、図１６において説明する。メモリセルが３ビットメモリセルの場合、このメモリセル（正常セル）１１１ｂ３は、記憶情報’０００’を表す範囲Ｒ０００、記憶情報’００１’を表す範囲Ｒ００１、記憶情報’０１０’を表す範囲Ｒ０１０、記憶情報’０１１’を表す範囲Ｒ０１１、記憶情報’１００’を表す範囲Ｒ１００、記憶情報’１１０’を表す範囲Ｒ１１０、記憶情報’１１０’を表す範囲Ｒ１１０、記憶情報’１１１’を表す範囲Ｒ１１０が低電位から順番に設定されている。また、互いに隣り合う範囲同士（例えば範囲Ｒ０００と範囲Ｒ００１）の間には、曖昧を防ぐためのマージンＲｍが設けられている（なお、簡単のため、図１６では、範囲Ｒ０００と範囲Ｒ００１との間にのみ符号Ｒｍを付している。）。

正常セル１１１ｂ３が劣化した場合、この正常セル１１１ｂ３を１メモリセル当たり２ビットで使用することができる。この場合、劣化処理次数ｄは１となる。そして、この２ビットのメモリセル１１１’ｂ３−１は、図１３Ａに示したのと同様に、２つのメモリセル１１１’ｂ３−１を組み合わせて１つの正常セル１１１ｂ３相当として使用することができる。

具体的には、図１６において示すように、正常セル１１１ｂ３において記憶情報’０００’を表していた範囲Ｒ０００を範囲Ｒ００として使用し、同様に、記憶情報’００１’を表していた範囲Ｒ００１を範囲Ｒ０１として、記憶情報’０１０’を表していた範囲Ｒ０１０を範囲Ｒ１０として、記憶情報’０１１’を表していた範囲Ｒ０１１を範囲Ｒ１１として使用する。

次に、２つのメモリセル１１１’ｂ３−１のうち、一方のメモリセル１１１’ｂ３−１の範囲Ｒ００は、記憶情報’１００’を表す範囲として使用し、同様に、範囲Ｒ０１は記憶情報’１０１’を表す範囲として、範囲Ｒ１０は記憶情報’１１０’を表す範囲として、範囲Ｒ１１は記憶情報’１１１’を表す範囲として使用する。また、他方のメモリセル１１１’ｂ３−１の範囲Ｒ００は、記憶情報’０００’を表す範囲として使用し、同様に、範囲Ｒ０１は記憶情報’００１’を表す範囲として、範囲Ｒ１０は記憶情報’０１０’を表す範囲として、範囲Ｒ１１は記憶情報’０１１’を表す範囲として使用する。

また、２ビットのメモリセル１１１’ｂ３−１がさらに劣化した場合、この２ビットのメモリセル１１１’ｂ３−１を１メモリセル当たり１ビットで使用することができる。この場合、劣化処理次数ｄは２となる。そして、この１ビットのメモリセル１１１’ｂ３−２は、２ビットのメモリセル１１１’ｂ３−１の場合と同様に、４つの１ビットのメモリセル１１１’ｂ３−２を組み合わせて、１つの正常セル１１１ｂ３相当として使用することができる。

具体的には、図１６において示すように、２ビットのメモリセル１１１’ｂ３−１の範囲Ｒ００を範囲Ｒ０として、範囲Ｒ０１を範囲Ｒ１として使用する。次に、４つのメモリセル１１１’ｂ３−２のうち、１つメモリセル１１１’ｂ３−２の範囲Ｒ０は、記憶情報’０００’を表す範囲とし、範囲Ｒ１は、記憶情報’００１’を表す範囲として使用する。そして他の３つのメモリセル１１１’ｂ３−２についても同様に、それぞれ、記憶情報’０１０’、記憶情報’０１１’、記憶情報’１００’、記憶情報’１０１’、記憶情報’１１０’、記憶情報’１１１’を割り当てることにより、４つの１ビットのメモリセル１１１’ｂ３−２を組み合わせて、１つの正常セル１１１ｂ３相当として使用することができる。

上記以外にも、既に述べたように、３ビットをそれぞれ３つの劣化セルに割り当てて１つの正常セル相当と見做して使用することもできる。

図１７Ａに示すように、ＦＩＦＯメモリ１６０の単位メモリ１６１の最大段数をＳとし、使用される単位メモリ１６１の段数をＵ（Ｓ、Ｕは整数：Ｓ、Ｕ≧１）とする。この半導体記憶装置では、適用されるシステムの特性に応じて、あるいはメモリセル１１１のプロセスルールに応じて、使用される段数Ｕが予め設定されている。設定されたＵの値は、段数メモリ１８０に記憶されている。したがって、適用されるシステムに応じて適切なタイミングで劣化セル検査を実行することができる。

例えば、図１７Ｂに示すように、アクセス頻度が少なく劣化の進捗が遅いシステムに適用する場合や、アクセス頻度が多いが高速動作を求める場合には、ＵをＳより少ないＭ（Ｍは整数：Ｍ≧１）とする。そしてＭ段の単位メモリ群１６１−１、１６１−２、・・・、１６１−Ｍを使用して、（Ｓ−Ｍ）段の単位メモリ群１６１−（Ｍ＋１）、１６１−（Ｍ＋２）、・・・、１６１−Ｓを未使用とする。

一方、図１７Ｃに示すように、アクセス頻度が多く、劣化の進みが速いことが期待される場合や、アクセス頻度があまりに少なく、メモリセル１１１の経時電位低下が大きくなることが期待される場合には、ＵをＳに設定する。つまりＳ段の単位メモリ群１６１−１、１６１−２、・・・、１６１−Ｓを使用する。

このように、この半導体記憶装置では、適用されるシステムの特性に応じて、あるいはメモリセル１１１のプロセスルールに応じて、使用される段数Ｕが予め設定されているのが望ましい。

図１８に示すように、メモリセル１１１への１回の記憶情報の書き込み後における記憶情報の保持レベルは、時間がたつにつれて低下する。また、上記書き込みの回数の増加によっても低下する。さらに図１９に示すように、メモリセル１１１について、想定する最大の記憶時間が経過した後の記憶情報の保持レベルは、メモリセル１１１への記憶情報の書き込み回数の増加によって低下する。ここで、記憶情報の保持レベルは、メモリセル１１１の電荷漏洩つまり電位低下に関係する。

そこで、劣化の進行を次のようにして推定するのが望ましい。まず、プロセスルールに依存する電荷の漏洩特性を測定し、そこから得られた劣化関数に基づき、短時間の電位低下の値から長時間の電位低下の値を、劣化セル検査部１７０において、例えば単純乗算回路による１次近似や、ルックアップテーブルなどによって推定する。さらに、或るメモリセル１１１に書き込まれた記憶情報と、そのメモリセルに書き込まれた直後にそのメモリセル１１１から読み出された記憶情報との関係から上記短時間の電位低下の値に基づいて上記長時間の電位低下の値を期待値として推定する。そして、劣化セル検査部１７０は、その期待値が予め定められた「正常」の範囲のしきい値内であれば、そのメモリセル１１１は「正常」と判定する。一方、しきい値外であれば、そのメモリセル１１１は「劣化セル」と判定する。したがって、半導体記憶装置１００がメモリセル１１１の劣化を早期に自ら検知できる。

（第２実施形態）
図２０は第２実施形態の半導体記憶装置１００Ａの要部を示している。この図２０において、第１実施形態の図６中の構成要素と同一の構成要素については、図６中の参照番号と同一の参照番号を付して説明を省略し、第１実施形態の構成要素と異なる構成要素についてのみ以下に説明する。

この第２実施形態では、メモリセルアレイ１１０Ａを構成する複数のメモリセルは、第１実施形態におけるデジタルメモリセルとは異なり、それぞれアナログメモリセル１１１ａからなっている。アナログメモリセル１１１ａによれば、連続的であって大幅な多値に相当する情報を保存することができる。つまり、一定の記憶容量を実現するためのメモリセルの数が、デジタルメモリセルの場合よりも大幅に少なくて済む。

アナログメモリセル１１１ａは、例えば図３中に示した２ビットメモリセル１１１ｂ２における曖昧を防ぐためのマージンを持たない。また、検査対象範囲を規定するための、図２１に示すようなコンパレータ２１０を要する。上記構成の半導体記憶装置１００Ａにおいて、劣化セル検査における検査対象範囲Ｒｃは、例えばアナログメモリセル１１１ａの最大信号振幅（必要分解能、もしくは最低信号雑音比）が６ビット相当（３６ｄＢ）で５Ｖの場合、７８ｍＶになる。そこで、コンパレータ２１０の比較入力には４．９２Ｖを与え、図２０中に示すように、記憶情報Ｉｗ１が４．９２Ｖ以上５Ｖ以下の場合に、そのアナログメモリセル１１１ａを検査対象メモリセルとする。より好ましくは、図２２Ａに示すように、アナログメモリセル１１１ａについて、信号の種別に応じてもっと、或いは最も頻繁に書き込まれる値の範囲に、検査対象範囲Ｒｃを設ける。所定範囲の値が書き込まれたメモリセルについてのみ、劣化セル検査を実行するので、検査の回数が減る。これにより、劣化セル検査は半導体記憶装置１００Ａに負担をかけることなく、また、検査に要する総時間を短縮して実行される。

なお、図２２Ｂに示すように、信号の種別に応じて最も頻繁に書き込まれる範囲が２以上ある場合には、それに応じて、検査対象範囲Ｒｃが２つ以上設けられていてもよい。また、ここではアナログメモリセル１１１ａは、あまりに高精度のｓ／ｎを保証することは想定していない。

（第３実施形態）
図２３は第３実施形態の半導体記憶装置１００Ｂの要部を示している。この図２３において、第１実施形態の図６中の構成要素と同一の構成要素については、図６中の参照番号と同一の参照番号を付して説明を省略し、第１実施形態の構成要素と異なる構成要素についてのみ以下に説明する。

この第３実施形態では、第１実施形態における構成要素に加えて、複数の冗長用メモリセル１１１ｎが配列された冗長用メモリセルアレイ２１０と、スイッチ回路としての代替ロー選択部２２０とを備える。

検査対象セルが劣化セル１１１’であると判定されたときには、スイッチング制御情報Ｉｓが代替ロー選択部２２０に入力される。そして、スイッチング制御情報Ｉｓに基づいて代替のローを選択し、劣化セル１１１’を冗長用メモリセル１１１ｎに切換える。したがって、半導体記憶装置１００Ｂのメモリ容量を維持しつつ、メモリの性能が悪化するのを防止できる。

上記第１〜第３実施形態では、劣化セル検査部１７０は、メモリセル１１１への書き込み要求信号に応じて、新規の記憶情報Ｉｗをメモリセル１１１に書き込んだ直後、又は書き込んだ後の空き時間に、上記劣化セル検査を実行するものとした。しかしながら、これに限らず、この半導体記憶装置の外部からの検査要求信号に応じたタイミングで、上記劣化セル検査を実行してもよい。また、上記劣化セル検査部は、時間を計数するクロックを有し、上記クロックに基づいて一定時間毎に上記劣化セル検査を実行してもよい。さらにまた、上記劣化セル検査部は、上記クロックによって計数された経過時間に相当するセルの記憶情報を検査する方法をとってもよい。

また、上記第１〜第３実施形態では、ＦＩＦＯメモリ１６０のメモリセル１６２は１ビットメモリセル１１１ｂ１であるが、これに限らず、ＦＩＦＯメモリ１６０の記憶方式は、メモリセル１１１の記憶方式と同一でもよいし、更に異なる別の方式でもよい。また、ＦＩＦＯメモリ１６０はバックアップ電源を備えたＳＲＡＭであってもよい。さらにまた、ＦＩＦＯメモリ１６０は、主電源が一定時間遮断されたときに対応するための予備の蓄電装置を備えていてもよい。

また、上記第１〜第３実施形態では、単位メモリ１６１の使用される段数Ｕは、この半導体記憶装置が適用されるシステムの特性に応じて予め設定されているものとした。しかしながら、これに限られるものではなく、使用される段数Ｕは、メモリセルへのアクセス頻度に応じて可変して設定されるようになっていてもよい。この場合、Ｕが可変して設定される度に、段数メモリ１８０が記憶するＵの値が更新される。

また、使用される段数Ｕは、メモリセルのプロセスルールに応じて、予め設定され、段数メモリ１８０に記憶されていてもよい。具体的には図１８に示すように、劣化セル検査は、できるだけ許容変動幅いっぱいになるまで時間が経過した状況で行った方が、検査の精度が上がるが、時間が長くかかる場合がある。そこで、単位メモリ１６１の使用される段数Ｕは、検査のための経過時間を単位時間の平均アクセス回数の逆数（平均インターバル）で除した段数とする。特に、単位時間当たりのアクセス回数のばらつきが大きくない、または常にメモリアクセスが発生しているような、例えば、常時録画メモリのようなシステムの用途では、上記経過時間はメモリセルへのアクセス回数で近似できる。

１００、１００Ａ、１００Ｂ 半導体記憶装置
１１０、１１０Ａ メモリセルアレイ
１１１、１１１ｒ、１６２ メモリセル
１１１’、１１１’ａ、１１１’ｂ 劣化セル
１１１ａ アナログメモリセル
１１１ｂ１ １ビットメモリセル
１１１ｂ２ ２ビットメモリセル
１１１ｎ 冗長用メモリセル
１１１ｔ 検査対象メモリセル
１２０ 記憶情報入力部
１３０ アドレス情報入力部
１４０ ロー（入出力位置）選択部
１５０ カラム（書き込み）選択部
１６０ ＦＩＦＯメモリ
１６１−１、１６１−２、・・・、１６１−Ｓ 単位メモリ群
１７０ 劣化セル検査部
１８０ 段数メモリ
２１０ 冗長用メモリセルアレイ
２２０ 代替ロー選択部
Ｉａ アドレス情報
Ｉｒ、Ｉｗ 記憶情報
Ｒ０、Ｒ１、Ｒ００、Ｒ０１、Ｒ１０、Ｒ１１ 記憶情報を表す範囲（しきい値電圧の幅）
Ｒｃ 検査対象範囲

Claims (25)

1. 複数のメモリセルが配列されたメモリセルアレイと、
   入力データとしての記憶情報を入力するための記憶情報入力部と、
   上記記憶情報に対応するアドレス情報を入力するためのアドレス情報入力部と、
   上記アドレス情報に基づいて上記メモリセルアレイのメモリローを選択する第１の選択部と、
   上記第１の選択部によって選択されたメモリローの中で、上記記憶情報を書き込みまたは読み出すためのセルを選択する第２の選択部と、
   それぞれ上記アドレス情報を格納すべきビット長の単位メモリを所定段数有し、上記メモリセルに上記記憶情報のうち特定の値が書き込まれる度に上記アドレス情報を上記単位メモリ群に順次格納し、上記所定段数の単位メモリ群が満杯になったとき、上記所定段数の単位メモリ群に格納された上記アドレス情報のうち最も古いアドレス情報を排出するＦＩＦＯメモリと、
   上記メモリセルのうち上記排出された上記アドレス情報に対応する検査対象メモリセルから読み出された第１の記憶情報と、上記ＦＩＦＯメモリが記憶している複数のアドレス情報に対応する上記メモリセルから読み出した複数の記憶情報に統計処理を施して得られた第２の記憶情報とを比較する劣化セル検査を行って、上記検査対象メモリセルが劣化セルであるか否かを判定する劣化セル検査部と
   を備えたことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   上記劣化セル検査部は、上記メモリセルへの書き込み要求信号に応じて、新規の上記記憶情報を上記メモリセルに書き込んだ直後、又は書き込んだ後の空き時間に、上記劣化セル検査を実行することを特徴とする半導体記憶装置。
3. 請求項１または２に記載の半導体記憶装置において、
   上記劣化セル検査部は、外部からの検査要求信号に応じたタイミングで、上記劣化セル検査を実行することを特徴とする半導体記憶装置。
4. 請求項１に記載の半導体記憶装置において、
   上記劣化セル検査部は、時間を計数するクロックを有し、上記クロックに基づいて一定時間毎に上記劣化セル検査を実行することを特徴とする半導体記憶装置。
5. 請求項１から４までのいずれか一つに記載の半導体記憶装置において、
   上記メモリセルは、複数ビットのデータを記憶する多値メモリセルからなることを特徴とする半導体記憶装置。
6. 請求項５に記載の半導体記憶装置において、
   上記劣化セル検査部は、上記多値メモリセルが記憶する複数ビットのうち、高電位ビットの記憶情報が書き込まれたメモリセルについてのみ、上記劣化セル検査を実行することを特徴とする半導体記憶装置。
7. 請求項１から４までのいずれか一つに記載の半導体記憶装置において、
   上記メモリセルは、アナログデータを記憶するアナログメモリセルからなることを特徴とする半導体記憶装置。
8. 請求項７に記載の半導体記憶装置において、
   上記劣化セル検査部は、上記アナログメモリセルのうち、一または複数の所定範囲の値が書き込まれたメモリセルについてのみ、上記劣化セル検査を実行することを特徴とする半導体記憶装置。
9. 請求項１から８までのいずれか一つに記載の半導体記憶装置において、
   上記検査対象セルが劣化セルであると判定されたとき、その劣化セルへのアクセスを回避するようになっていることを特徴とする半導体記憶装置。
10. 請求項１から８までのいずれか一つに記載の半導体記憶装置において、
    複数の冗長用メモリセルが配列された冗長用メモリセルアレイを備え、
    上記検査対象セルが劣化セルであると判定されたとき、その劣化セルを上記冗長用メモリセルに切換えるためのスイッチ回路を備えたことを特徴とする半導体記憶装置。
11. 請求項５に記載の半導体記憶装置において、
    上記多値メモリセルを用いたセルで複数の上記検査対象セルが劣化セルであると判定されたとき、それらの劣化セルのうちの正常に記憶できるビット同士を組み合わせて、一つのメモリセルとして使用するようになっていることを特徴とする半導体記憶装置。
12. 請求項５に記載の半導体記憶装置において、
    上記検査対象セルが劣化セルであると判定されたとき、その劣化セルについては、しきい値電圧の設定数を減らすと共に、上記しきい値電圧の幅を広げて、１メモリセル当たり元のビット数よりも１ビット分少ないビット数で使用するようになっていることを特徴とする半導体記憶装置。
13. 請求項５に記載の半導体記憶装置において、
    上記検査対象セルが劣化セルであると判定されたとき、その劣化セルについては、しきい値電圧の設定数を減らすと共に、上記しきい値電圧の幅を広げて、１メモリセル当たり元のビット数よりも少なく、かつ２以上のビット数で使用するようになっていることを特徴とする半導体記憶装置。
14. 請求項１から１３までのいずれか一つに記載の半導体記憶装置において、
    上記メモリセルと上記ＦＩＦＯメモリとは、互いに異なるプロセスルールで構成されていることを特徴とする半導体記憶装置。
15. 請求項１から１４までのいずれか一つに記載の半導体記憶装置において、
    上記ＦＩＦＯメモリの単位メモリは、１ビットセルの集合からなることを特徴とする半導体記憶装置。
16. 請求項１から１５までのいずれか一つに記載の半導体記憶装置において、
    上記ＦＩＦＯメモリの記憶方式は、上記メモリセルの記憶方式とは異なっていることを特徴とする半導体記憶装置。
17. 請求項１から１６までのいずれか一つに記載の半導体記憶装置において、
    上記ＦＩＦＯメモリは、バックアップ電源を備えたＳＲＡＭであることを特徴とする半導体記憶装置。
18. 請求項１から１６までのいずれか一つに記載の半導体記憶装置において、
    上記ＦＩＦＯメモリは、主電源が一定時間遮断されたときに対応するための予備の蓄電装置を備えたことを特徴とする半導体記憶装置。
19. 請求項１から１８までのいずれか一つに記載の半導体記憶装置において、
    上記半導体記憶装置の使用開始前に、初期値として、上記ＦＩＦＯメモリには或るアドレス情報が入力され、上記アドレス情報に対応する上記メモリセルには或る記憶情報が入力されていることを特徴とする半導体記憶装置。
20. 請求項１から１９までのいずれか一つに記載の半導体記憶装置において、
    上記メモリセル全体の劣化が進捗した場合に、上記劣化の進捗度に応じて、上記第２の記憶情報を補正するようになっていることを特徴とする半導体記憶装置。
21. 請求項１から２０までのいずれか一つに記載の半導体記憶装置において、
    この半導体記憶装置が適用されるべきシステムの特性に応じて、上記ＦＩＦＯメモリの段数を記憶した記憶部を備えたことを特徴とする半導体記憶装置。
22. 請求項１から２０までのいずれか一つに記載の半導体記憶装置において、
    上記ＦＩＦＯメモリの段数は、上記メモリセルへのアクセス頻度に応じて設定されるようになっていることを特徴とする半導体記憶装置。
23. 請求項１から２０までのいずれか一つに記載の半導体記憶装置において、
    上記メモリセルのプロセスルールに応じて、上記ＦＩＦＯメモリの段数を記憶した記憶部を備えたことを特徴とする半導体記憶装置。
24. 請求項１から２３までのいずれか一つに記載の半導体記憶装置において、
    上記検査対象セルが劣化セルであると判定され、その劣化セルに再び上記記憶情報が書き込まれるとき、その劣化セルに対応する劣化セルアドレス情報は、上記ＦＩＦＯの上記所定段数の単位メモリ群に順次格納される上記アドレス情報から除外されるようになっていることを特徴とする半導体記憶装置。
25. 請求項１から２４までのいずれか一つに記載の半導体記憶装置において、
    上記メモリセルに書き込まれた上記記憶情報と、そのメモリセルに書き込まれた直後にそのメモリセルから読み出された記憶情報との関係により、そのメモリセルが劣化セルであるか否かを判定するようになっていることを特徴とする半導体記憶装置。

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