CN107450890B - 半导体存储设备及其操作方法 - Google Patents

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Abstract

一种包括存储单元阵列和配置为执行内部处理操作的内部处理器的半导体存储设备的操作方法，包括：在存储设备处接收指示存储设备应当以处理器模式还是正常模式操作的第一模式指示符；在所述存储设备处接收用于所述存储设备的处理信息；当所述第一模式指示符指示所述存储设备应当以所述处理器模式操作时，将所述处理信息存储在所述存储单元阵列的第一存储单元区段中，由内部处理器执行所存储的处理信息执行内部处理；以及将内部处理的结果存储在存储单元阵列中。

Description

半导体存储设备及其操作方法
相关申请的交叉引用
本申请要求于2016年5月30日提交的韩国专利申请No.10-2016-0066477的优先权，其全部内容通过引用并入本文。
技术领域
本公开的示例实施例一般涉及半导体存储器，并且更具体地涉及半导体存储设备及其操作方法。
背景技术
半导体存储设备典型地使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体来实现。通常，半导体存储设备分为易失性存储设备和非易失性存储设备。
由于DRAM具有高响应速度和高操作速度，所以DRAM已被广泛地用于系统的主存储器中。典型的DRAM根据主机的控制写入数据或输出写入的数据。近年来，已经开发了包括执行作为内部处理的主机(或CPU)的算术运算的一部分的内部处理器的DRAM设备。通过内部处理减少与主机的算术运算相关的负担。因此，可以提高整体性能。然而，内部过程典型地需要单独的接口，这导致用于实现内部处理的设备的成本增加。
发明内容
本公开涉及具有提高的性能和降低的成本的半导体存储设备及其操作方法。
示例实施例提供了一种包括存储单元阵列和被配置为执行内部处理操作的内部处理器的存储设备的方法。所述方法包括：在存储设备处接收指示存储设备应当以处理器模式还是正常模式操作的第一模式指示符；在所述存储设备处接收用于所述存储设备的处理信息；当第一模式指示符指示存储设备应当以处理器模式操作时，将处理信息存储在存储单元阵列的第一存储单元区段中；由内部处理器使用所存储的处理信息来执行内部处理；以及将内部处理的结果存储在存储单元阵列中。
在一些实施例中，该方法包括：在存储设备处接收指示存储设备应当以处理器模式还是正常模式操作的第一模式指示符；在所述存储设备处接收用于所述存储设备的处理信息；当第一指示符指示存储设备应当以处理器模式操作时，将处理信息存储在存储单元阵列的第一存储区段中，所述第一存储区段是冗余存储单元区段；在所述存储设备处接收指示所述存储设备应当以处理器模式还是正常模式操作的第二模式指示符；在存储设备处接收包括数据的数据信号；以及当第二模式指示符指示存储设备应该以正常模式操作时，将来自数据信号的数据存储在存储单元阵列的第二存储区段中，所述第二存储单元区段是正常存储单元区段。
在一些实施例中，该方法包括：在存储设备处接收指示存储设备应当以处理器模式还是正常模式操作的第一模式指示符；接收并在所述存储设备的第一区段处存储用于所述存储设备的处理信息，所述第一区段是存储单元区段，并且所述处理信息从所述存储设备的单独的第二区段接收；由内部处理器使用所存储的处理信息来执行内部处理；以及将内部处理的结果存储在存储单元阵列中。
附图说明
下面将参考发明构思的非限制性示例实施例的附图来更详细地描述本发明构思的前述和其它特征，其中相同的附图标记贯穿不同视图指代相同的部分。附图不一定按比例绘制，而是将重点放在说明发明构思的原理上。在图中：
图1是根据示例实施例的用户系统的框图；
图2是根据示例实施例的图1中的半导体存储设备的框图；
图3是根据示例实施例的图1和图2中的内部处理器的框图；
图4是根据示例实施例的图1中的译码单元的框图；
图5示出了根据示例实施例的图3中的内部处理器的内部处理操作；
图6是总结根据示例实施例的图2中的半导体存储设备的操作的流程图；
图7是用于描述根据示例实施例的图6的操作的框图；
图8和图9是用于描述根据示例实施例的图2中的半导体存储设备的操作的时序图；
图10是总结根据示例实施例的图2中的半导体存储设备的操作的流程图；
图11是用于描述根据示例实施例的图10的操作的框图；
图12是根据本发明构思的示例实施例的用户系统的框图；
图13是总结根据示例实施例的图12中的半导体存储设备的操作的流程图；
图14是根据示例实施例的用户系统的框图；
图15和16是总结图14中的半导体存储设备的操作的时序图；
图17是根据示例实施例的用户系统的框图；
图18是总结根据示例实施例的图17中的半导体存储设备的操作的流程图；
图19是用于描述根据示例实施例的图18的操作的框图；
图20是总结根据示例实施例的半导体存储设备的操作的流程图；
图21是应用了根据示例实施例的半导体存储设备的存储器封装的框图；
图22是应用了根据示例实施例的半导体存储设备的用户系统的框图；以及
图23是应用了根据示例实施例的半导体存储设备的用户系统的框图。
具体实施方式
现在将参考附图更全面地描述本公开，附图中示出了各种实施例。然而，本发明可以以许多不同的形式实施，并且不应被解释为限于本文所阐述的示例实施例。这些示例实施例仅仅是示例，并且许多实现方式和变型是可能的，其不需要本文提供的细节。还应该强调的是，本公开提供了可替换实例的细节，但这种替换方案的列举并不是穷尽的。此外，各种示例之间的任何细节一致性不应被解释为需要这样的细节——列出本文所描述的每个特征的每个可能的变化是不切实际的。在确定本发明的要求时，应引用权利要求的语言。
在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可能被夸大。相似的标号贯穿全文指代相似的元件。虽然不同的附图示出了示例性实施例的变化，并且可以使用诸如“在一个实施例中”的语言，但是这些图不一定意图彼此相互排斥。而是，从下面的详细描述的上下文中将看出，在作为整体考虑附图及其描述时，不同附图中描绘和描述的某些特征可以与其它附图的其他特征结合以产生各种实施例。
应当理解，尽管术语第一、第二、第三等可以在本文中用于描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受这些术语的限制。除非上下文另有说明，否则这些术语仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开，例如作为命名约定。因此，下面在说明书的一个部分中讨论的第一元件、组件、区域、层或部分可以在说明书的另一部分或权利要求中被称为第二元件、组件、区域、层或部分，而不背离本发明的教导。此外，在某些情况下，即使在说明书中不使用“第一”、“第二”等描述术语，在权利要求中仍可以称为“第一”或“第二”，以便将不同的要求保护的元件彼此区分开。
应当理解，当元件被称为“连接”或“耦合”到另一元件或在另一元件“之上”时，其可以直接连接或耦合到另一元件或在另一元件之上，或者可存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件，或者与另一元件“接触”时，不存在中间元件。用于描述元件之间的关系的其他词应当以类似的方式解释(例如，“在..之间“与”直接在…之间，”“相邻”与“直接相邻”)等。
本文所使用的未明确描述物理结构的示意图和框图不一定意图将本发明限制于特定结构。
当涉及方向、布局、位置、形状、尺寸、数量或其他度量时，如本文所使用的诸如“相同”、“相等”、“平面”或“共面”的术语并不一定意味着完全相同的方向、布局、位置、形状、尺寸、数量或其他度量，但旨在涵盖在例如由于制造工艺而可能发生的可接受的变化内的几乎相同的方向、布局、位置、形状、尺寸、数量或其他度量其他措施。除非上下文或其他陈述另有说明，本文中可以使用术语“基本上”来强调这一含义。例如，描述为“基本上相同”、“基本上相等”或“基本上平面”的物品可以完全相同、相等或平面，或可以在例如由于制造工艺而可能发生的可接受的变化内是相同的、相等的或平面的。
如本文所使用的，描述为“电连接”的物品被配置为使得电信号可以从一个物品传递到另一个物品。因此，物理地连接到无源电绝缘组件(例如，印刷电路板的预浸料层、连接两个设备的电绝缘粘合剂、电绝缘的底部填充物或模具层等)的无源导电组件(例如，导线、焊盘、内部电线等)不与该组件电连接。此外，通过一个或多个无源元件(例如导线、焊盘、内部电线、通孔等)将彼此“直接电连接”的物品电连接。因此，直接电连接的组件不包括通过有源元件(如晶体管或二极管)电连接的组件。直接电连接的元件可以直接物理连接并直接电连接。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同的含义。将进一步理解，诸如在常用字典中定义的术语的术语应被解释为具有与相关领域和/或本申请的上下文中的含义一致的含义，并且不会被解释为理想化或过于正式的意义，除非在此明确定义。
如所公开的技术领域中传统的，在功能块、单元和/或模块方面，在附图中描述和示出了特征和实施例。本领域技术人员将理解，这些块、单元和/或模块通过诸如逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、布线连接等的电子(或光学)电路物理地实现，其可以使用基于半导体的制造技术或其他制造技术来形成。在由微处理器或类似的实现的块、单元和/或模块的情况下，它们可以使用软件(例如，微代码)来编程，以执行本文讨论的各种功能，并且可以可选地由固件和/或软件驱动。替代地，每个块、单元和/或模块可以由专用硬件来实现，或者实现为执行一些功能的专用硬件以及执行其他功能的处理器(例如，一个或多个编程的微处理器和相关联的电路)的组合来。而且，在不脱离本发明构思的范围的情况下，实施例的每个块、单元和/或模块可以物理地分离成两个或更多个交互和分立的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
根据本发明构思的示例实施例的半导体存储设备可以以包括执行正常数据事务的正常模式、和执行内部处理操作的内部处理模式的操作模式中的一个操作。半导体存储设备包括执行内部处理操作的内部处理器(iProcessor)。内部处理器可以在内部处理模式中基于存储在半导体存储设备中的处理信息PI执行内部处理操作。由于在半导体存储设备中执行内部处理操作，所以与主机的算术运算相关联的负担可以被降低。此外，对处理信息PI的访问可以类似于正常模式下的访问操作。因此，可以最小化用于支持内部处理模式的接口变化，以提高半导体存储设备的性能并降低半导体存储设备的成本。
图1是根据示例实施例的用户系统10的框图。参考图1，用户系统10可以包括主机11和半导体存储设备100。在示例实施例中，用户系统10可以是诸如计算机、膝上型计算机、服务器、工作站、移动通信终端、个人数字助理(PDA)、便携式多媒体播放器(PMP)、智能电话和可穿戴设备的计算系统。替代地，用户系统10可以是包括在计算系统中的组件中的一部分，诸如图形卡。
主机11可以访问用于数据存储或取回(retrieval)的半导体设备100，例如，可以将数据DATA写入半导体存储设备100或者可以读取被写入半导体存储设备100的数据DATA。例如，主机11可以向半导体存储设备100提供地址ADDR和命令CMD，以将数据DATA写入半导体存储设备100或读取被写入半导体存储设备100中的数据DATA。在示例实施例中，主机11可以包括存储器控制器(未示出)以控制半导体存储设备100。在示例实施例中，主机11可以是诸如CPU和GPU的外部处理器。
半导体存储设备100可以在主机11的控制下写入或输出数据DATA。在示例实施例中，半导体存储设备100可以是DRAM。然而，本发明构思不限于此，并且半导体存储设备100可以是诸如以下半导体存储设备中的一个：静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储设备、相变RAM(PRAM)、磁RAM(MRAM)和铁电RAM(FRAM)。
半导体存储设备100可以包括存储单元阵列110和内部处理器(iProcessor)120。例如，半导体存储设备100可以是存储器中处理器(processor-in-memory，PIM)的形式。半导体存储设备100可以在主机11的控制下执行事务处理或内部处理操作。半导体设备100可以是半导体芯片(例如，由晶片形成的裸片)的形式，或者可以是半导体封装，其包括安装在封装基板上并被模制层覆盖的一个或多个半导体芯片。在半导体设备100是半导体芯片的一个实施例中，芯片的一部分包括处理器集成电路，并且芯片的另一部分包括存储单元阵列集成电路。
存储单元阵列110可以包括第一区域(area)或区段(region)111以及第二区域或区段112。第一区域111可以在主机11的控制下存储处理信息PI或数据DATA，并且第二区域112可以在主机11的控制下存储数据DATA。在示例实施例中，第一区域111和第二区域112可以是被逻辑上或物理上划分的区域。在示例实施例中，第一区域111可以包括备用单元或冗余单元。在示例实施例中，处理信息PI可以是由内部处理器120执行的内部处理操作的信息。处理信息PI可以包括诸如内部处理操作命令和内部处理数据的信息。
内部处理器120可以在主机11的控制下执行内部处理操作。例如，内部处理器120可以基于写入第一区域111的处理信息PI执行内部处理操作。例如，存储单元阵列的第一区域或区段111可以存储关于如何处理数据的处理信息PI(例如，指令或用于控制处理的其它信息)，然后该处理信息PI被用来执行半导体存储设备100内、更具体地在存储单元阵列110内的内部处理。在示例实施例中，内部处理操作可以指示对存储在存储单元阵列110中的数据DATA的处理操作，诸如数据搜索、数据添加、数据移动、数据比较、数据交换和数据处理/计算。
在示例实施例中，半导体存储设备100可以在包括正常模式和内部处理模式的至少两种不同的操作模式中的一个中操作。正常模式可以指示执行诸如读取或写入操作的正常数据事务的操作模式。内部处理模式MODE_iP可以指示执行内部处理操作、而不是半导体存储设备100的正常数据事务的操作模式。
例如，在正常模式中，半导体存储设备100可以在主机11的控制下执行正常数据事务。正常数据事务指示例如根据诸如双倍数据速率(DDR)协议的预定数据协议执行的数据交换操作。
在内部处理模式中，半导体存储设备100可执行内部处理操作。例如，内部处理器120可以在主机11的控制下执行内部处理操作。例如，主机11可以激活(或发送)特定信号，使得半导体存储设备100进入内部处理模式MODE_iP。在下文中，为了简化附图和易于描述，将以虚线示出进入内部处理模式MODE_iP的配置。该配置不限于将特定信号从主机11提供给半导体存储设备100的配置。应当理解，该配置可以简单地指示进入半导体存储设备100的内部处理模式MODE_iP。另外，半导体存储设备100可以在主机11的控制下进入内部处理模式MODE_iP，这导致激活内部处理模式MODE_iP。
在示例实施例中，包括控制是否使用内部处理模式的一个或多个比特的特定信号也被描述为模式指示符，包括单独的控制信号或特殊命令、命令的组合、模式寄存器集合(MRS)、地址的特定比特、由半导体存储设备100的专用引脚接收的信号、地址的组合等。在半导体存储设备100进入内部处理模式MODE_iP之后，处理信息PI可以由主机11写入第一区域。在示例实施例中，当处理信息PI被预先写入或上载到第一区域111中时，可以省略处理信息PI的写入操作。
随后，写入第一区域111的处理信息PI可被主机11访问(即读取)。在这种情况下，内部处理器120可以基于读取的处理信息PI执行内部处理操作。在示例实施例中，可以通过正常的写入和读取命令执行对处理信息PI的写入操作或读取操作。
在示例实施例中，在正常模式中，半导体存储设备100可以在主机11的控制下将数据DATA(用户数据)写入第一区域111中。例如，在内部处理模式MODE_iP中，第一区域111可以用作写入处理信息PI的区域。并且在正常模式中，第一区域111可以以与第二区域112类似的方式用作存储用户数据的区域。
如上所述，半导体存储设备100包括执行内部处理操作的内部处理器120。当半导体存储设备100进入内部处理模式MODE_ip时，内部处理器120可以在主机11的控制下，基于存储在第一区域111中的处理信息PI执行内部处理操作。
图2是图1中的半导体存储设备100的框图。为了简化描述，将假设半导体存储设备100是DRAM，但是本发明构思的示例实施例不限于此。参考图1和图2，半导体存储设备100可以包括存储单元阵列110、内部处理器120、行译码器130、列译码器140、读出放大器/写入驱动器150和输入/输出(I/O)设备160。
存储单元阵列110可以包括多个存储单元。多个存储单元可以分别连接到多个字线(未示出)和多个位线(未示出)。存储单元阵列110可以被划分为第一区域111和第二区域112。第一区域111可以存储处理信息PI或数据DATA(即，用户数据)，并且第二区域112可以存储数据DATA。例如，在正常模式中，第一区域111可以被配置为存储数据DATA(即，用户数据)。在内部处理模式MODE_iP中，第一区域111可以被配置为存储处理信息PI。如上所述，第一区域111可以是逻辑或物理上预定的区域或任意设置的区域。
行译码器130可以被配置为通过多个字线(未示出)连接到存储单元阵列110。响应于来自主机11的命令CMD和地址ADDR(具体地，行地址)，行译码器130可以激活对应于地址ADDR的字线(或行)。
列译码器140可以被配置为通过多个位线(未示出)连接到存储单元阵列110。响应于来自主机11的命令CMD和地址ADDR(具体地，列地址)，列译码器140可以选择对应于地址ADDR的位线。
读出放大器/写入驱动器150可以读出或控制由列译码器140选择的位线的电压。I/O设备160可以通过数据线DQ从主机11接收数据DATA，并且可以将接收的数据DATA提供到读出放大器/写入驱动器150。I/O设备160可以从读出放大器/写入驱动器150接收数据DATA，并且可以通过数据线DQ将接收的数据DATA提供给主机11。
如上所述，当半导体存储设备100进入内部处理模式MODE_iP时，内部处理器120可执行内部处理操作。此时，内部处理器120可以向主机11发送处理信息PI或数据DATA并从主机11接收处理信息PI或数据DATA。替代地，内部处理器120可以与读出放大器/写入驱动器150或I/O设备160交换处理信息PI或数据DATA。
例如，当半导体存储设备100进入内部处理模式MODE_iP时，主机11可以向半导体存储设备100提供命令CMD和地址ADDR，使得处理信息PI被写入第一区域111。此时，可以通过数据线DQ将处理信息PI写入第一区域111。半导体存储设备100可以在主机11的控制下访问(即，读取)被写入第一区域111的处理信息PI。读取的处理信息PI可以从读出放大器/写入驱动器150或I/O设备160提供到内部处理器120。替代地，当半导体存储设备100进入内部处理模式MODE_iP时，处理信息PI可以通过数据线DQ被直接发送到内部处理器120。
内部处理器120可以基于处理信息PI执行内部处理操作。在示例实施例中，内部处理器120可以控制行译码器130、列译码器140、读出放大器/写入驱动器150和I/O设备160来执行内部处理操作。例如，内部处理器120可以控制读出放大器/写入驱动器150和I/O设备160来读取处理信息PI，然后该信息可以被输入到内部处理器120中以进行控制处理。
图3是图1和图2中的内部处理器120的框图。为了简化描述，图3中仅示出了内部处理器120的一些组件，但是内部处理器120的组件不限于此。
参考图1和图3，内部处理器120可以包括译码单元121、处理单元122和结果输出单元123。
译码单元121可以包括被配置为响应于内部处理模式MODE_iP，基于译码结果、译码来自第一区域111的处理信息PI并输出内部处理数据DATA_iP和内部处理控制信号CTRL_iP的电路。例如，处理信息PI可以包括诸如用于由内部处理器120执行的内部处理操作的内部处理数据和命令信息的信息。在示例实施例中，命令信息可以是指示内部处理操作(例如，数据搜索、数据添加、数据移动、数据比较、数据交换和数据处理)的类型的命令。内部处理数据可以指示在内部处理操作中使用的参考数据或目标数据。
处理单元122可以包括被配置为基于内部处理控制信号CTRL_iP和内部处理数据DATA_iP执行内部处理操作的电路。根据内部处理操作的类型，内部处理单元122可以通过读出放大器/写入驱动器150或I/O设备160从存储单元阵列111读取数据，或者将数据写入存储单元阵列111。内部处理单元122可以提供内部处理操作的处理结果RP。在示例实施例中，处理结果RP可以包括诸如关于内部处理数据DATA_iP是命中还是未命中的信息、数据移动结果和地址信息的信息。
结果输出单元123可以响应于内部处理控制信号CTRL_iP，通过数据线DQ输出处理结果RP，或者通过读出放大器/写入驱动器150或I/O设备160写入处理结果RP。
图4是根据一个示例实施例的图3中的译码单元121的框图。参考图2和图4，译码单元121可以包括包含寄存器缓冲器121a、内部处理控制选择单元121b和内部处理数据选择单元121c的电路。
来自第一区域111的处理信息PI可以被临时存储在寄存器缓冲器121a中。如上所述，处理信息PI可以包括诸如用于内部处理操作的内部处理数据和命令信息的信息。例如，处理信息PI可以包括多个比特。一些比特可以是用于内部处理操作的命令信息，并且其他比特可以是内部处理数据。例如，处理信息PI中的至少一部分可以是关于处理的信息(例如，指令或地址)。处理信息PI中的一些可以是要处理的信息(例如，要存储或由指令使用的数据)。
内部处理控制信号选择单元121b可以基于存储在寄存器缓冲器121a中的处理信息PI中的、指示用于内部处理操作的命令信息的数据比特，输出内部处理控制信号CTRL_iP。内部处理数据选择单元121c可以选择存储在寄存器缓冲器121a中的处理信息PI中的、指示内部处理数据的数据比特，并且可以输出所选择的数据比特作为内部处理数据DATA_iP。
在示例实施例中，内部处理数据DATA_iP可以是内部处理操作的参考数据或目标数据，并且可以根据内部处理操作的类型被可变地选择。
图5示出了图3中的内部处理器120的内部处理操作。尽管现在将参考图5描述诸如数据搜索、数据移动、数据添加和数据交换的内部处理操作，但是本发明构思的示例实施例不限于此。
为了简化附图和描述，将省略描述内部处理操作不需要的组件。参考图3和图5中的(a)，处理信息PI可以包括用于数据搜索的命令信息。内部处理器120可以搜索内部处理数据DATA_iP是否被存储在存储单元阵列110中。例如，基于处理信息PI，内部处理器120可以搜索包括在处理信息PI中的内部处理数据DATA_iP是否被存储在存储单元阵列110中。在示例实施例中，作为处理结果RP，内部处理器120可选择性地输出HIT/MISS(命中/未命中)或地址ADDR。
参考图3和图5中的(b)，处理信息PI可以包括用于数据移动的命令信息。在这种情况下，内部处理数据DATA_iP可以包括特定地址信息，并且内部处理器120可以将对应于内部处理数据DATA_iP(即，特定地址信息)的第一数据DATA1移动到目标区域。在示例实施例中，内部处理器120可以选择性地输出移动后区域的地址(ADDR)信息作为处理结果RP。
参考图3和图5中的(c)，处理信息PI可以包括用于数据添加的命令信息。在这种情况下，内部处理器120可以将内部处理数据DATA_iP添加到第一数据DATA1，并且可以将相加后的数据DATA1+DATA_iP存储在存储单元阵列110中。在示例实施例中，内部处理器120可以选择性地输出其中存储相加后的数据DATA1+DATA_iP的区域的地址(ADDR)信息作为处理结果RP。
参考图3和图5中的(d)，处理信息PI可以包括用于数据交换的命令信息。在这种情况下，内部处理数据DATA_iP可以包括特定地址信息，并且内部处理器120可以互相交换与内部处理数据DATA_iP(即特定地址信息)相对应的第一数据DATA1和第二数据DATA2。
在图3和图4的示例实施例中，已经描述了内部处理数据DATA_iP被包括在处理信息PI中。然而，本发明构思的示例实施例不限于该描述。例如，在图5的(a)至(d)中，在内部处理模式MODE_iP中可以从主机11、另一外部设备或存储单元阵列110提供内部处理数据DATA_iP。
在示例实施例中，在内部处理操作期间，可以在没有来自主机11的单独控制的情况下执行上述存储单元阵列110和内部处理器120之间的数据交换。例如，即使主机最初发送指示执行内部处理操作的命令，但内部处理操作仍然由半导体存储设备100的内部处理器120执行。尽管已经参考图5描述了内部处理操作的一些示例，但是本发明构思的示例实施例不限于此。应当理解，在不脱离本公开的精神和范围的情况下，可以对内部处理操作进行各种修改或添加。
图6是总结图2中的半导体存储设备100的操作的流程图。参考图2和图6，在步骤S110中，半导体存储设备100可以进入内部处理模式MODE_iP。例如，半导体存储设备100可以在主机11的控制下进入内部处理模式MODE_iP。在示例实施例中，半导体存储设备100可以进入内部处理模式MODE_iP，或者内部处理模式MODE_iP可由对来自主机11的专用信号(或模式信号)的响应、对特定区域的地址的响应、对模式寄存器集(MRS)的响应、特定命令或供应商命令组合来激活。
在步骤S120中，半导体存储设备100可以将处理信息PI写入第一区域111。例如，半导体存储设备100可以响应于来自主机11的写入命令将处理信息PI写入第一区域111。第一区域111可以是预定区域、由主机11设置的区域或任意区域。在一些实施例中，第一区域111可以是备用区域或冗余区域。备用区域或冗余区域可以是包括用于替换半导体存储设备100中的故障单元的冗余单元的区域。
在步骤S130中，半导体存储设备100可以从第一区域111读取处理信息PI。例如，半导体存储设备100可以响应于来自主机11的读取命令来读取被写入第一区域111的处理信息PI。在示例实施例中，步骤S120和S130中的写入命令和读取命令可以分别与正常模式中使用的命令相同或相似。
在步骤S140中，半导体存储设备100可以基于读取处理信息PI执行内部处理操作。例如，半导体存储设备100的内部处理器120可以基于读取处理信息PI执行上述内部处理操作。虽然图6中没有示出，但是在一个实施例中，内部处理操作的结果被存储在存储单元阵列110中(例如，在第一区域111或第二区域112中)。此外，稍后，外部设备可以例如通过从存储单元阵列110读取结果来访问结果信息。例如，内部处理操作的结果可以被存储在存储单元阵列110的预定区域中，并且可以向主机通知该区域。之后，主机可以访问预定区域以读取结果。
图7是用于说明根据一些实施例的图6的操作的框图。为了附图简洁，将省略描述内部处理操作不必要的组件。参考图6和图7，主机11可以激活内部处理模式MODE_iP，或者半导体存储设备100可以在主机11的控制下进入内部处理模式MODE_iP(①)。例如，如参考图1所述，半导体存储设备100可以在主机11的控制下进入内部处理模式MODE_iP。
如上所述，在图7中，虚线将示出进入内部处理模式MODE_iP的配置。该配置不限于从主机11向半导体存储设备100提供特定信号的配置。应当理解，该配置可以简单地指示进入半导体存储设备100的内部处理模式MODE_iP。此外，半导体存储设备100可以在主机11的控制下进入内部处理模式MODE_iP，这将被理解为包括激活内部处理模式MODE_iP。
然后，主机11可以将处理信息PI写入第一区域111。例如，主机11可以使用写入命令将处理信息PI写入第一区域111(②)。如上所述，写入命令可以是例如在正常模式下使用的写入命令，并且可以通过数据线DQ被写入存储单元阵列110。如上所述，第一区域111可以是例如预定区域、任意区域，由主机11定义的区域和/或可以是备用/冗余区域。
然后，主机11可以访问(即，发送读取命令至)向其写入处理信息PI的第一区域111(③)。在这一点上，由于半导体存储设备100处于内部处理模式MODE_iP，所以所读取的处理信息PI将不被提供给主机11而是提供给内部处理器120。如上所述，内部处理器120可以基于所读取的处理信息PI执行内部处理操作。在示例实施例中，根据内部处理操作的类型，内部处理器120可以访问存储数据DATA(即，用户数据)的第二区域112。内部处理器120可以通过数据线DQ向主机11提供处理结果RP和/或可以通过数据线DQ将处理结果RP写入存储单元阵列110(例如，到第二区域112，或到第一区域111)。
如上所述，半导体存储设备100可以在存储单元阵列110的特定区域(例如，第一区域111)中存储用于内部处理操作的处理信息PI。因此，由于可以减小传统接口的变化并且可以执行内部处理操作，所以提供具有提高的性能和降低的成本的半导体存储设备。
图8和图9是用于描述图2中的半导体存储设备100的操作的时序图。在图8和图9中，x轴分别表示时间。将参考图8描述半导体存储设备100的正常模式操作。将参考图9描述半导体存储设备1000的内部处理模式操作。
为了便于描述，将假设半导体存储设备100响应于模式指示符进入内部处理模式MODE_iP。模式指示符可以是例如来自主机11的模式信号MS。在一个实施例中，模式信号MS可以通过单独的信号线来指示从主机11提供给半导体存储设备100的控制信号。在一个实施例中，模式信号MS可以是可以是逻辑高或逻辑低的比特，并且将假定当模式信号MS为逻辑低电平时，模式信号MS指示正常模式MODE_n，并且当模式信号MS是逻辑高电平时指示内部处理模式MODE_iP。然而，示例实施例不限于此。
参考图2和图8，现在将描述正常模式下的写入-读取操作。半导体存储设备100可以从主机11接收时钟CK、命令CMD、地址ADDR和模式信号MS，并且可以响应于接收的信号通过数据线DQ与主机11交换数据D。
在示例实施例中，模式信号MS可以被提供为逻辑低电平，使得半导体存储设备100以正常模式MODE_n操作。
例如，半导体存储设备100可以从主机11接收激活命令ACT和行地址RA，并且可以响应于接收的信号激活对应于行地址RA的行。然后，半导体存储设备100可以从主机11接收写入命令WR和列地址CA。在自接收写入命令WR的时间点起经过了预定时间(例如，写入延迟时间WL)之后，半导体存储设备100可以接收数据D，并且可以将接收的数据D写入激活的行的存储单元之中与列地址CA相对应的存储单元。
然后，半导体存储设备100可以从主机11接收读取命令RD和列地址CA。在自接收到读取命令RD的时间点起经过了预定时间(例如，读取延迟时间RL)之后，半导体存储设备100可以通过数据线DQ输出被写入到与列地址CA相对应的存储单元中的数据D。
如上所述，在正常模式MODE_n(即，当内部处理模式MODE_iP被禁用时)，半导体存储设备100可以根据预定的延迟时间(即，WL和RL)执行写入和读取操作。
参考图2和9，半导体存储设备100可以响应于来自主机11的模式信号MS而进入内部处理模式MODE_iP。当半导体存储设备100处于内部处理模式MODE_iP时，半导体存储设备100可以从主机11接收激活命令ACT和行地址RA，并且可以响应于接收的激活命令ACT而激活行地址RA。行地址RA可以是与包括在第一区域111中的行对应的地址。
然后，半导体存储设备100可以从主机11接收写入命令WR和列地址CA。在自接收写入命令WR的时间点起经过了预定时间(例如，写入延迟时间WL)之后，半导体存储设备100可以从主机11接收处理信息PI，并且可以将接收的处理信息PI写入激活的行的存储单元之中的与列地址CA对应的存储单元。以这种方式，半导体存储设备100可以响应于写入命令WR将接收的处理信息PI写入第一区域111。
然后，半导体存储设备100可以从主机11接收读取命令RD和列地址CA。半导体存储设备100可以从对应于列地址CA(即，第一区域111)的存储单元读取处理信息PI，并且可以基于所读取的处理信息PI执行内部处理操作(i处理)。例如，如上所述，内部处理模式MODE_iP可以由来自主机11的模式信号MS激活。当在内部处理模式MODE_iP被激活的同时读取存储在第一区域111中的处理信息PI时，内部处理器120可以执行内部处理操作。
在示例实施例中，图9的写入命令WR和读取命令RD可以与图8中的那些相同或类似。例如，可以使用正常写入或读取命令来支持或实现半导体存储设备100的内部处理操作。
在示例实施例中，当执行内部处理操作时，可以不执行根据读取命令RD与主机11的数据事务。例如，在正常模式下，如参考图8所述的，在自接收到读取命令RD的时间点起经过数据延迟时间之后，可以通过数据线DQ输出读取数据。如图9所示，当执行内部处理操作时(即，当半导体存储设备100进入内部处理模式时)，在自接收到读取命令RD的时间点起经过读取延迟时间RL之后，可以不立即执行与主机11的数据事务。
在示例实施例中，尽管附图中未示出，但可以通过数据线DQ输出读取数据(即，所读取的处理信息PI)，并且内部处理器120可以在自接收到读取命令RD的时间点起经过预定时间(即，读取延迟时间RL)之后执行内部处理操作。在这种情况下，可以在完成内部处理操作之后，通过数据线DQ将处理结果提供给主机11。替代地或者另外地，可以将处理结果提供并存储在半导体存储设备100内，诸如在第一区域111或第二区域112中的一个中。
参考图8和图9描述的半导体存储设备100的操作仅仅是示例性的，并不意图限制本公开的范围。例如，在内部处理模式MODE_iP中，可以根据实施某些示例实施例的方式而省略用于执行内部处理操作的写入操作或读取操作。例如，当处理信息PI被预先存储在第一区域111中时，可以省略图9所示的对处理信息PI的写入命令(或写入操作)。替代地，如果在将处理信息PI写入第一区域111的同时将处理信息PI提供给内部处理器120，则可以省略对第一区域111的处理信息PI的读取命令(或读取操作)。
另外，可以根据实现本发明构思的示例实施例的方式而省略模式信号MS。主机11可以允许半导体存储设备100通过下面描述的各种方式进入内部处理模式MODE_iP。
图10是总结根据示例实施例的图2的半导体存储设备100的操作的流程图。参考图1、图2和图10，在步骤S210中，半导体存储设备100可以在系统通电时上载第一至第n处理信息PI1至PIn。例如，当包括半导体存储设备100的用户系统10通电时，主机11可以在第一区域111中存储第一至第n处理信息PI1至PIn。
第一至第n处理信息PI1至PIn中的每一个可以包括用于内部处理操作的命令信息或关于内部处理数据的信息。例如，第一处理信息PI1可以包括关于数据搜索的信息，并且第二处理信息PI2可以包括关于数据添加的信息。然而，本发明构思的示例实施例不限于此。
在步骤S220中，半导体存储设备100可以进入内部处理模式MODE_iP。例如，半导体存储设备100可以进入内部处理模式MODE_iP，或者内部处理模式MODE_iP可以响应于参考图9所述的来自主机11的专用信号(或模式信号)、或响应于特定区域的地址、模式寄存器集(MRS)、特定命令或供应商命令组合而被激活。
在步骤S230中，半导体存储设备100可以读取第一区域111的第一至第n处理信息中的至少一个。例如，半导体存储设备100可以在主机11的控制下(即，读取命令)读取第一区域111的第一至第n处理信息中的至少一个。
然后，半导体存储设备100可执行步骤S240的操作。步骤S240的操作与图6中的步骤S140类似，并且将不再详细描述。如上所述，当处理信息PI被预先存储在第一区域111中时，可以省略写入处理信息PI的写入操作。
图11是用于描述图10的操作的框图。为了附图简洁，将省略对于描述图10中的操作不必要的组件的详细描述。
参考图10和图11，半导体存储设备100可以包括存储单元阵列110和内部处理器120。与图7中的描述不同，在图11中，多个处理信息PI1到PIn可以被预先载入第一区域111。例如，当包括半导体存储设备100的用户系统10(参考图1)通电时(例如，在启动时)，多个处理信息PI1至PIn可以由主机11写入第一区域111。在示例实施例中，多个处理信息PI1至PIn可以是存储在包括在用户系统10内的单独的存储介质(例如，非易失性存储设备或系统)中的信息。例如，在被写入第一区域111之前，多个处理信息PI1至PIn可以被存储在存储设备100的单独的第二区域中，诸如存储电路、寄存器或熔丝电路，或甚至第二区域112。
为了执行内部处理操作，主机11可以激活内部处理模式MODE_iP(即，可以允许半导体存储设备100在内部处理模式MODE_iP中操作)，并且可以访问(即，读取)对应于希望执行的内部处理操作的处理信息。例如，第一处理信息PI1可以是指示数据搜索的处理信息。主机11可以访问(即，读取)第一处理信息PI1，使得半导体存储设备100执行数据搜索。半导体存储设备100可以执行与所读取的第一处理信息PI1对应的内部处理操作(例如，数据搜索)。
如参考图11所述的，半导体存储设备100可以预先在第一区域111中存储用于内部处理操作的多个处理信息PI1至PIn。因此，主机11可以省略处理信息PI的写入操作。在示例实施例中，主机11可以修改存储在第一区域111中的多个处理信息PI1至PIn。例如，主机11可以修改多个处理信息PI1至PIn中的每一个，以改变多个处理信息PI1至PIn中的每一个的目标数据。
图12是根据本发明构思的示例实施例的用户系统20的框图，并且图13是总结图12中的半导体存储设备200的操作的流程图。为了描述简洁，将省略对上述组件的详细描述。
参考图12，用户系统20包括主机21和半导体存储设备200。半导体存储设备200包括存储单元阵列210、内部处理器220和存储电路270。存储单元阵列210包括第一区域211和第二区域212。主机21、半导体存储设备200、存储单元阵列210、内部处理器220、第一区域211以及第二区域212已经参考图1进行了说明，将不再详细描述。
存储电路270可以被配置为存储至少一个处理信息PI。存储电路270可以是诸如电熔丝、ROM、EEPROM和闪速存储器的非易失性存储设备，即使在其供电中断时也可以保持其存储的数据。当半导体存储设备200进入内部处理模式MODE_iP时，存储在存储电路270中的至少一个处理信息可被上载到第一区域211中。替代地，存储在存储电路270中的至少一个处理信息可以在半导体存储设备200的空闲时间、或在半导体存储设备200的自刷新时段期间，被上载到第一区域211中。
例如，参考图13，在步骤S310中，半导体存储设备200可以进入内部处理模式MODE_iP。
在步骤S320中，半导体存储设备200可以将来自存储电路270的处理信息PI写入第一区域211。在示例实施例中，处理信息PI可以包括用于半导体存储设备200的内部处理操作的信息(命令信息或内部处理数据信息)。
然后，半导体存储设备200可以执行步骤S330和S340的操作。步骤S330和S340的操作类似于图6中的步骤S130和S140的操作或图10中的步骤S230和S240的操作，并且将不再详细描述。
如上所述，半导体存储设备200还可以包括存储处理信息PI的单独的存储电路270。当内部处理模式MODE_iP被激活时，半导体存储设备200可将存储在存储电路270中的处理信息PI上载到第一区域211。然后，主机21访问存储在第一区域211中的处理信息PI，因此半导体存储设备可以执行内部处理信息。
图14是根据本发明构思的示例实施例的用户系统30的框图。图15和16是总结图14中的半导体存储设备300的操作的时序图。将参考图14至图16描述激活内部处理模式MODE_iP的示例性操作。然而，本发明构思的示例实施例不限于此。此外，可以将用于激活内部处理模式MODE_iP的示例性操作结合到上述实施例中。
参考图14，用户系统30包括主机31和半导体存储设备300。半导体存储设备300包括存储单元阵列310、内部处理器320和模式寄存器380。存储单元阵列310包括第一区域311和第二区域312。主机31、半导体存储设备300、存储单元阵列310、内部处理器320、第一区域311和第二区域312已经描述，并且将不再详细描述。
模式寄存器380可以包括半导体存储设备300的操作信息。例如，模式寄存器380可以包括操作半导体存储设备300所需的各种信息，诸如半导体存储设备300的操作模式和信号之间的延迟时间。
模式寄存器380可以在主机31的控制之下设置。例如，主机31可以通过命令线CMD发送用于设置模式寄存器的模式寄存器集(MRS)命令，并且可以通过地址线ADDR发送要对模式寄存器380设置的代码。半导体存储设备300可以响应于来自主机31的模式寄存器集(MRS)命令，将通过地址线ADDR接收的代码设置到模式寄存器380。
在示例实施例中，主机31可以使用模式寄存器集MRS激活半导体存储设备300的内部处理模式MODE_iP。例如，主机31可以使用模式寄存器集MRS将用于内部处理模式MODE_iP的代码设置到模式寄存器380，并且半导体存储设备300可以基于设置到模式寄存器380的代码(即，用于内部处理模式MODE_iP的代码)进入内部处理模式MODE_iP。在内部处理模式MODE_iP中，半导体存储设备300可以基于参考图1至图13描述的操作方法执行内部处理操作。
参考图14和图15，半导体存储设备300可以接收模式寄存器集(MRS)命令和用于内部处理模式MODE_iP的代码。半导体存储设备300可以响应于模式寄存器集(MRS)命令将用于内部处理模式MODE_iP的代码设置到模式寄存器380。半导体存储设备300可以基于设置到模式寄存器380的代码(即，用于内部处理模式MODE_iP的代码)来激活内部处理模式MODE_iP。
然后，半导体存储设备300从主机31接收激活命令ACT、行地址RA、写入命令WR和列地址CA。半导体存储设备300在自接收写入命令WR的时间点起经过了预定时间(即，写入延迟时间WL)之后，从主机31接收处理信息PI。然后，半导体存储设备300接收读取命令RD和列地址CA。半导体存储设备300可以响应于接收的信号执行内部处理操作。
如上所述，在正常模式MODE_n中，当接收到读取命令RD时，可以在自接收读取命令RD的时间点起经过了预定时间(即，读取延迟时间RL)之后输出读取数据。然而，如图15所示，当执行内部处理操作时，在自接收读取命令RD的时间点起经过了预定时间(即，读取延迟时间RL)之后，可以不执行单独的数据事务。
已经参考图9描述了激活命令ACT、行地址RA、写入命令WR、列地址CA、处理信息PI、读取命令RD和列地址CA，并且将不再详细描述。在示例实施例中，可以选择性地省略来自主机31的写入命令WR或读取命令RD，如参考图9至图13所述。
参考图14和图16，半导体存储设备300可以从主机31接收激活命令ACT和行地址RA。此时，半导体存储设备300可以基于行地址RA的至少一比特进入内部处理模式MODE_iP。
例如，行地址RA可以包括多个比特。行地址RA可以是与包括在半导体存储设备300的第一区域311中的行对应的地址。行地址RA的多个比特中的至少一些可以对应于半导体存储设备300的第一区域311。例如，当行地址RA的最高有效位(MSB)为“1”时，可以选择第一区域311的行中的至少一个。相反，当行地址RA的最高有效位(MSB)为“0”时，可以选择第二区域312的行中的至少一个。结果，行地址RA的最高有效位(MSB)为“1”的事实可意味着处理信息PI被访问(例如，写入或读取)。半导体存储设备300可以响应于行地址RA的至少一比特而进入内部处理模式MODE_iP。
在内部处理模式MODE_iP被激活之后，半导体存储设备300的操作类似于参考图9或图15描述的操作，并且将不再详细描述。
虽然已经将行地址RA的最高有效位(MSB)作为示例进行了描述，但是本发明构思的示例实施例不限于此。例如，行地址RA的至少一比特可以对应于第一区域311。替代地，存储单元阵列310可以包括多个存储体，并且第一区域311可以包括一些存储体。在这种情况下，半导体存储设备300可以响应于与包括在第一区域311中的存储体对应的存储体地址而进入内部处理模式MODE_iP。
根据参考图14至图16描述的示例实施例，半导体存储设备300可以进入内部处理模式MODE_iP，而不需要用于激活内部处理模式MODE_iP的单独的模式信号或信号线。因此，可以最小化用于支持内部处理模式MODE_iP的接口变化。
已经描述了基于模式信号MS(参见图8和图9)、模式寄存器集、地址组合等激活内部处理模式MODE_iP的示例。在这些情况的每一种情况下，可以使用模式指示符来确定地址是否用于访问第一区域311或第二区域312。例如，模式指示符可以是模式信号MS、模式寄存器集代码或地址串的一个或多个比特的形式。在这些情况下，取决于模式指示符，可以使用相同的地址比特来访问第一区域311或第二区域312。然而，本发明构思的示例实施例不限于此，并且半导体存储设备可以基于各种方式(例如，冗余命令、供应商命令、命令组合等)进入内部处理模式。
图17是根据示例实施例的用户系统40的框图。为了描述简洁，将省略对上述组件的详细描述。参考图17，用户系统40包括主机41和半导体存储设备400。半导体存储设备400包括存储单元阵列410和内部处理器420。主机41、半导体存储设备400、存储单元阵列410、内部处理器420、第一区域411和第二区域412与上述相似，并且将不再详细描述。
当内部处理模式MODE_iP被激活时，内部处理器420可以将关于第一区域411的地址信息ADDR_1A提供给主机41。例如，第一区域411可以是可变区域。也就是说，每次内部处理器模式MODE_iP被激活时第一区域411的逻辑地址或物理地址可以变化。当半导体存储设备400进入内部处理模式MODE_iP时，内部处理器420可以将关于第一区域411的地址信息ADDR_1A提供给主机41，并且主机41可以基于接收的地址信息ADDR_1A将处理信息PI写入第一区域，或者可以访问被写入第一区域411的处理信息PI。
在示例实施例中，地址信息ADDR_1A可以包括第一区域411的地址范围和关于存储在第一区域411中的处理信息PI的信息。例如，第一区域411可以是预定区域(即，固定区域)。第一区域411可以包括在先前的内部处理模式MODE_iP中使用的处理信息PI或在特定情况下预加载的处理信息PI。内部处理器420可以向主机41提供关于上述处理信息PI的信息作为地址信息ADDR_1A。
在示例实施例中，可以通过数据线DQ或单独的信号线I2C将地址信息ADDR_1A提供给主机41。
图18是总结图17的半导体存储设备400的操作的流程图，并且图19是用于描述图18的操作的框图。为了简化描述，将省略描述图18中的操作不需要的组件。
参考图17至图19，在步骤S410中，半导体存储设备400进入内部处理模式MODE_iP(图19中的①)。步骤S410的操作类似于图6中的步骤S110的操作、图10中的步骤S220的操作、以及图12中的步骤S310的操作，并且将不再详细描述。
在步骤S420中，半导体存储设备400可以将关于第一区域411的地址信息ADDR_1A发送到主机41(图19中的(②))。例如，用于存储处理信息PI的第一区域411可以是可变区域。像图19中的②一样，当半导体存储设备400进入内部处理模式MODE_iP时，半导体存储设备400可以将指示第一区域411的范围的地址信息ADDR_1A发送到主机41。在示例实施例中，尽管图中未示出，但是可以通过数据线DQ或单独的通信线路(例如，I2C等)将地址信息ADDR_1A提供给主机41。
在步骤S430中，半导体存储设备400可以读取存储在第一区域411中的处理信息PI(图19中的③)。例如，第一区域411可以包括第一至第n处理信息PI1至PIn。第一至第n处理信息PI1到PIn可以是在先前的内部处理模式中使用的处理信息或在特定情况下预加载的处理信息。主机41可以基于接收的地址信息ADDR_1A访问(即，读取)存储在第一区域411中的处理信息(例如，第一处理信息PI1)。半导体存储设备400可以在主机41的控制下读取存储在第一区域411中的第一处理信息PI1。
接下来，半导体存储设备400可以执行步骤S440的操作。步骤S440的操作类似于图6中的步骤S140的操作、图10中的步骤S240的操作、以及图12中的步骤S340的操作，并且将不再详细描述。
在示例实施例中，当处理信息PI没有被存储在第一区域411中时，主机41可以基于接收的地址信息ADDR_1A将处理信息PI写入第一区域411。然后，半导体存储设备400可以执行步骤S430的操作。
根据上述实施例，即使当用于存储处理信息PI的第一区域411变化时，内部处理器420也可以向主机41提供地址信息ADDR_1A以正常地访问第一区域411。另外，当处理信息PI被预先写入到第一区域411中，可以向主机41提供地址信息ADDR_1A以省略用于写入处理信息PI的写入操作。因此，用于支持内部处理操作的接口变化可以被最小化，以提高半导体存储设备的性能并降低半导体存储设备的成本。
图20是总结根据本发明构思的示例实施例的半导体存储设备的操作的流程图。现在将参考图20描述半导体存储设备在正常模式和内部处理模式下的操作。
参考图1和图20，在步骤S510中，半导体存储设备100可以从主机11接收读取命令RD CMD。
在步骤S520中，半导体存储设备100可以确定当前操作模式是否是内部处理模式MODE_iP。例如，如上所述，半导体存储设备100可以以正常模式MODE_n和内部处理模式MODE_iP中的一个操作。如上所述，正常模式MODE_n指示在主机11的控制下执行正常数据事务的操作模式。内部处理模式MODE_iP可以指示以下操作模式：即，在没有单独的主机11的控制下执行诸如存储在半导体存储设备100中的数据的搜索、数据添加、数据移动、数据交换、数据处理和数据操作的数据处理操作。例如，可以基于模式指示符确定正常模式MODE_n或内部处理模式MODE_iP，所述模式指示符指示半导体存储设备100应当以也被描述为处理器模式的处理模式还是正常模式操作。模式指示符可以是前面描述的各种模式指示符中的一个。
在内部处理模式MODE_iP的情况下，在步骤S530中，半导体存储设备100可以确定读取命令RD是否是用于第一区域111的读取命令。如上所述，第一区域111是存储用于内部处理操作的处理信息PI的区域。第一区域111可以是例如是作为包括冗余存储单元的冗余存储单元区段的第一存储单元区段。可以使用第一地址来将处理信息PI存储在第一存储单元区段中。
在读取命令RD是用于第一区域111的读取命令的情况下，在步骤S540中，半导体存储设备100基于从第一区域111读取的处理信息PI来执行内部处理操作。步骤S540的操作可以类似于图6中的步骤S140。
在操作模式不是内部处理模式(即，操作模式是正常模式)的情况下，或者在读取命令RD不是用于第一区域111的读取命令(即，读取命令RD是用于第二区域112的读取命令)的情况下，在步骤S550中，半导体存储设备100可以基于读取延迟时间RL来输出数据。例如，即使当半导体存储设备100进入内部处理模式MODE_iP时，当第二区域112(即，存储用户数据的区域)被主机11访问时，半导体存储设备100也可执行正常数据事务。第二区域112可以是例如作为包括正常存储单元的正常存储单元区段的第二存储单元区段。可以使用第二地址来将数据存储在第二存储单元区段中。上述第一和第二地址可以是相同的地址，并且第一区域111还是第二区域112被访问可以取决于模式指示符。
尽管附图中未示出，但是在半导体存储设备100基于正常模式MODE_n操作的同时，当发生对第一区域111的访问时，半导体存储设备100可执行内部处理操作。例如，使用存储的处理信息，内部处理可以由半导体存储设备100的内部处理器(例如，120、220、320或420)执行。此外，内部处理的结果可以被存储在存储单元阵列中(例如，在第一区域111、211、322或411中，或第二区域112、212、312或412中)。在一个实施例中，响应于写入命令执行将处理信息存储在第一存储单元区段(例如，第一区域111)中。
如本文所述，存储单元阵列110的第一区域111可以是冗余存储单元阵列。在一些实施例中，一些冗余存储单元阵列条目可用于冗余，而其他(未使用的)可用于PI信息。例如，在正常单元阵列中第一地址可以是精确的，因此该地址的冗余单元阵列可用于PI存储。在正常单元阵列中第二地址可能故障，因此该地址的冗余单元阵列可用于冗余(例如，没有PI存储)。
在一些实施例中，当处于PIM模式时，接收第一地址，结果，基于第一地址在冗余单元阵列中访问PI。然后，当在正常模式下，接收第一地址，结果，基于第一地址在正常单元阵列中访问常规数据。当在正常模式中并且接收第二地址时，如果第二地址与在正常存储单元阵列中故障的地址有关，则可以访问冗余存储单元阵列。
可以使用地址控制电路来确定故障和非故障地址的映射，以用于将接收的地址映射到冗余阵列。在一个实施例中，故障单元使用熔丝映射到冗余阵列，但PI单元使用地址控制电路(逻辑)。在一些实施例中，如果冗余阵列中没有剩余空间，则PI信息可以被存储在正常单元阵列中。例如，冗余阵列中可用的空间可以通过跟踪用于冗余的冗余单元的数量并单独地跟踪存储在冗余阵列中的PI信息的行数来确定。如果存储在冗余阵列中的PI信息的行数增加到冗余单元阵列的容量，则可以将正常阵列用于后续的PI信息。
根据上述实施例，半导体存储设备包括执行内部处理操作的内部处理器。此外，半导体存储设备可以将用于内部处理操作的处理信息存储在特定区域或任意区域中。在内部处理模式中，内部处理器可以基于存储在半导体存储设备中的处理信息来执行内部处理操作。此时，由于半导体存储设备基于存储在其中的处理信息执行内部处理操作，所以半导体存储设备可以响应于来自主机的正常写入或读取命令来执行内部处理操作。传统的接口变化可以被最小化以支持内部处理操作。因此，可以提高半导体存储设备的性能，并且可以降低半导体存储设备的成本。
图21是应用了根据示例实施例的半导体存储设备的存储器封装1000的框图。参考图21，存储器封装1000可以包括多个存储设备1110至11n0和缓冲器设备1200。
存储设备1110至11n0和缓冲器设备1200中的每一个可以包括单独的半导体芯片或裸片。存储设备1110至11n0中的每一个可以通过硅通孔(TSV)连接到缓冲器设备1200，并且可以通过TSV与缓冲器设备1200通信。
存储设备1110至11n0中的每一个可以包括处理信息PI和内部处理器(iProcessor)。半导体存储设备1110至11n0中的每一个可以是参考图1至图20描述的半导体存储设备，并且可以基于参考图1至图20描述的操作方法来操作。
缓冲器设备1200可以与主机通信。缓冲器设备1200可以控制存储设备1110至11n0中的每一个，使得存储设备1110至11n0中的每一个基于参考图1至图20描述的操作方法来操作。
在示例实施例中，缓冲器设备1200可以缓冲从主机提供的信号。替代地，缓冲器设备1200可以是处理从主机提供的信号并将处理的信号提供给存储设备1110至11n0中的每一个的逻辑设备。在示例实施例中，图21所示的半导体封装1000可以是混合存储立方体(HCM)或高带宽存储器(HBM)。
图22是应用了根据示例实施例的半导体存储设备的用户系统2000的框图。参考图22，用户系统2000可以包括主机1100和多个存储设备2210至22n0。
主机2100可以将数据写入存储设备2210至22n0中，或者可以读取写入的数据。在示例实施例中，主机2100可以基于参考图1至20描述的方法来控制存储设备2210至22n0，使得在存储设备2210至22n0中的每一个中执行内部处理操作。
存储设备2210至22n0中的每一个可以包括处理信息PI和内部处理器(iProcessor)，并且可以是参考图1至20描述的半导体存储设备。
图23是应用了根据示例实施例的半导体存储设备的用户系统3000的框图。参考图23，用户系统3000包括中央处理单元(CPU)3100、系统存储器3200、存储设备3300、输入/输出(I/O)设备3400和图形设备3600。
CPU 3100可以执行指令运算操作、指令译码操作或指令控制操作。系统存储器3200可以用作CPU 3100的缓冲存储器、高速缓冲存储器或主存储器。
存储设备3300可以存储在用户系统3000中使用的数据。存储设备3300可以用非易失性半导体存储设备来实现，所述非易失性半导体存储设备诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存。存储设备3300可以是大容量存储介质。
I/O设备3400可以包括向用户系统3000输入数据或命令或将数据输出到外部设备的设备。在示例实施例中，I/O设备3400可以包括用户输入接口，诸如键盘、键区、按钮、触摸面板、触摸屏、触摸球、触摸板、相机、陀螺仪传感器、振动传感器和压电元件、温度传感器。此外，I/O设备3400可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示器、有源矩阵OLED(AMOLED)显示器、LED、扬声器和电机
图形设备3600可以是用于显示CPU 3100的操作结果的设备。图形设备3600可以包括图形处理单元(GPU)3610和存储器封装3620。GPU 3610可以将从CPU 3100提供的数据信号CPU 3100转换为图像信号。GPU 3610可以执行用于图形处理的各种算术运算。
存储器封装3620可以是暂时存储执行算术运算所需的信息的缓冲存储器、高速缓冲存储器或视频存储器。存储器封装3620可以包括多个存储设备。存储设备中的每一个可以是参考图1到20描述的半导体存储设备。
根据上述实施例，半导体存储设备可以包括执行内部处理操作的内部处理器。此外，半导体存储设备可以包括用于内部处理操作的处理信息。在内部处理模式中，内部处理器可以基于在外部设备(例如，主机)的控制下访问的处理信息来执行内部处理操作。在这种情况下，访问处理信息的操作可以类似于正常模式下的写入或读取操作。在一些实施例中，用于支持内部处理操作的传统接口变化可以被最小化以提高半导体存储设备的性能并降低半导体存储设备的成本。
如上所述，内部处理操作可以由半导体存储设备中的内部处理器执行，以减少对主机(即，外部处理器)的算术运算的负担。此外，在一些实施例中，可以最小化用于支持内部处理操作的接口变化，以提高半导体存储设备的性能并降低半导体存储设备的成本。
上述公开的主题将被认为是说明性的而不是限制性的，并且所附权利要求旨在覆盖落入本发明构思的真实精神和范围内的所有这样的修改、增强和其他特征。因此，在法律允许的最大范围内，发明的范围由所附权利要求及其等同物的最广泛许可的解释来确定，并且不受前述详细描述的约束或限制。虽然已经具体示出和描述了一些示例实施例，但是本领域普通技术人员将会理解，在不脱离权利要求的精神和范围的情况下，可以在形式和细节上进行变化。

Claims (12)

1.一种用于包括存储单元阵列和内部处理器的存储器中处理器PIM设备的方法，所述方法包括：
在PIM设备处接收指示PIM设备应当以处理器模式还是正常模式操作的第一模式指示符；
在所述PIM设备处接收用于所述PIM设备的处理信息；
将处理信息存储在存储单元阵列的第一存储单元区段中；
在所述PIM设备从主机接收读取命令；
当第一模式指示符指示PIM设备以处理器模式操作时，将处理信息存储在存储单元阵列的第一存储单元区段中：响应于读取命令，由内部处理器访问所存储的处理信息，使用所访问的处理信息来执行内部处理，和将内部处理的结果存储在存储单元阵列中，
当第一模式指示符指示PIM设备应当以正常模式操作时：响应于读取命令，访问存储单元阵列的第二存储单元区段中的第一用户数据，并向主机输出第一用户数据，
其中，所述内部处理是对在接收第一模式指示符之前存储在存储单元阵列中的用户数据的处理操作。
2.根据权利要求1所述的方法，其中，所述第一存储单元区段是备用存储单元区段或冗余存储单元区段。
3.根据权利要求1所述的方法，还包括：
在所述PIM设备处接收指示所述PIM设备应当以处理器模式还是正常模式操作的第二模式指示符；
在PIM设备处接收包括数据的数据信号；
当第二模式指示符指示PIM设备应当以正常模式操作时，将来自数据信号的数据存储在存储单元阵列的第二存储单元区段中。
4.根据权利要求3所述的方法，其中，所述第一存储单元区段是备用存储单元区段或冗余存储单元区段，并且所述第二存储单元区段是正常存储单元区段。
5.根据权利要求4所述的方法，还包括：
在所述PIM设备处接收第一地址，并且使用所述第一地址将所述处理信息存储在所述第一存储单元区段中；
在所述PIM设备处接收第二地址，并且使用所述第二地址将所述数据存储在所述第二存储单元区段中。
6.根据权利要求5所述的方法，其中：
所述第一地址与所述第二地址相同。
7.根据权利要求1所述的方法，其中，所述第一模式指示符是以下中的一个：命令、地址比特、模式寄存器集合(MRS)代码和专用引脚上的信号。
8.根据权利要求1所述的方法，其中，由内部处理器使用所存储的处理信息来执行内部处理还包括：
将存储的处理信息从第一存储单元区段发送到处理器，以由内部处理器控制内部处理。
9.根据权利要求1所述的方法，还包括：
当第一模式指示符指示PIM设备应当以处理器模式操作时，由内部处理器发送用于存储单元阵列的信号，该信号选择第一存储单元区段。
10.一种用于包括存储单元阵列和内部处理器的存储器中处理器PIM设备的方法，所述方法包括：
在存储单元阵列中存储数据；
在存储后，在PIM设备处接收指示PIM设备应当以处理器模式还是正常模式操作的第一模式指示符；
接收和在所述PIM设备的第一区段处存储用于控制所述PIM设备的内部处理操作的处理信息，所述第一区段是存储单元阵列的存储单元区段，并且所述处理信息是从所述PIM设备的单独的第二区段接收的，其中，处理信息包括命令；
响应于在PIM设备处从主机接收的读取命令，由内部处理器使用所存储的处理信息来执行内部处理操作；以及
将内部处理操作的结果存储在存储单元阵列中，
其中，内部处理操作是对存储在存储单元阵列中的数据的处理操作。
11.根据权利要求10所述的方法，其中，所述PIM设备的所述单独的第二区段是以下中的一个：存储电路；寄存器；和熔丝电路。
12.根据权利要求10所述的方法，其中，在所述PIM设备通电时执行接收和在所述PIM设备的第一区段处存储用于所述PIM设备的处理信息。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8971124B1 (en) * 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
WO2019114979A1 (en) * 2017-12-15 2019-06-20 Huawei Technologies Co., Ltd. Transparent lrdimm mode and rank disaggregation for use with in-memory processing
FR3075444B1 (fr) * 2017-12-19 2020-07-24 Commissariat Energie Atomique Systeme comportant une memoire adaptee a mettre en oeuvre des operations de calcul
US10579557B2 (en) * 2018-01-16 2020-03-03 Advanced Micro Devices, Inc. Near-memory hardened compute blocks for configurable computing substrates
KR102665410B1 (ko) * 2018-07-30 2024-05-13 삼성전자주식회사 메모리 장치의 내부 프로세싱 동작 방법
US11625245B2 (en) * 2018-09-28 2023-04-11 Intel Corporation Compute-in-memory systems and methods
WO2020099935A2 (en) * 2018-10-04 2020-05-22 Zafar Atif Dynamic processing memory core on a single memory chip
US11157213B2 (en) * 2018-10-12 2021-10-26 Micron Technology, Inc. Parallel memory access and computation in memory devices
US20200117449A1 (en) * 2018-10-12 2020-04-16 Micron Technology, Inc. Accelerated Access to Computations Results Generated from Data Stored in Memory Devices
KR20200066953A (ko) * 2018-12-03 2020-06-11 삼성전자주식회사 Pim을 채용하는 반도체 메모리 장치 및 그 동작 방법
CN111679785A (zh) 2019-03-11 2020-09-18 三星电子株式会社 用于处理操作的存储器装置及其操作方法、数据处理系统
DE102020106357A1 (de) * 2019-03-11 2020-09-17 Samsung Electronics Co., Ltd. Speichereinrichtung und verfahren mit anweisungsringspeicherwarteschlange
US11094371B2 (en) * 2019-03-11 2021-08-17 Samsung Electronics Co., Ltd. Memory device for processing operation and method of operating the same
DE102020105628A1 (de) 2019-03-11 2020-09-17 Samsung Electronics Co., Ltd. Verfahren zur Durchführung interner Verarbeitungsvorgänge mit vordefinierter Protokollschnittstelle einer Speichervorrichtung
US11537323B2 (en) * 2020-01-07 2022-12-27 SK Hynix Inc. Processing-in-memory (PIM) device
US20210210125A1 (en) * 2020-01-07 2021-07-08 SK Hynix Inc. Processing-in-memory (pim) system and operating methods of the pim system
US11908541B2 (en) 2020-01-07 2024-02-20 SK Hynix Inc. Processing-in-memory (PIM) systems
KR20210092467A (ko) * 2020-01-16 2021-07-26 삼성전자주식회사 로컬 프로세서와 글로벌 프로세서를 포함하는 메모리 다이, 메모리 장치, 및 전자 장치
KR20210154277A (ko) 2020-06-11 2021-12-21 삼성전자주식회사 메모리 모듈 및 그의 동작 방법
KR20220031793A (ko) * 2020-09-03 2022-03-14 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법
US11868657B2 (en) * 2021-02-08 2024-01-09 Samsung Electronics Co., Ltd. Memory controller, method of operating the memory controller, and electronic device including the memory controller
KR20230043619A (ko) * 2021-09-24 2023-03-31 삼성전자주식회사 내부 프로세싱 동작에 대한 타이밍 파라미터들 및 전력 소모를 줄이는 메모리 장치 및 이를 구현하는 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101312068A (zh) * 2007-05-23 2008-11-26 三星电子株式会社 半导体存储器系统及控制其非易失性存储器的操作的方法
CN102640226A (zh) * 2009-10-21 2012-08-15 美光科技公司 具有内部处理器的存储器及控制存储器存取的方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5546343A (en) 1990-10-18 1996-08-13 Elliott; Duncan G. Method and apparatus for a single instruction operating multiple processors on a memory chip
JPH04248642A (ja) * 1991-01-18 1992-09-04 Kenneth W Iobst メモリ集積回路のｐｉｍチップおよびその制御方法
US7024449B1 (en) * 1996-11-29 2006-04-04 Ellis Iii Frampton E Global network computers
JP2002251884A (ja) * 2001-02-21 2002-09-06 Toshiba Corp 半導体記憶装置及びそのシステム装置
US7894289B2 (en) * 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US8055852B2 (en) * 2007-08-15 2011-11-08 Micron Technology, Inc. Memory device and method having on-board processing logic for facilitating interface with multiple processors, and computer system using same
US9535876B2 (en) 2009-06-04 2017-01-03 Micron Technology, Inc. Conditional operation in an internal processor of a memory device
US9477636B2 (en) 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
US20120246380A1 (en) 2009-10-21 2012-09-27 Avidan Akerib Neighborhood operations for parallel processing
US9069488B2 (en) * 2010-08-27 2015-06-30 Fxi Technologies As Electronic devices
US8621151B2 (en) 2010-11-23 2013-12-31 IP Cube Partners (IPC) Co., Ltd. Active memory processor system
US8922243B2 (en) * 2012-12-23 2014-12-30 Advanced Micro Devices, Inc. Die-stacked memory device with reconfigurable logic
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US20150286529A1 (en) 2014-04-08 2015-10-08 Micron Technology, Inc. Memory device having controller with local memory
US11079936B2 (en) * 2016-03-01 2021-08-03 Samsung Electronics Co., Ltd. 3-D stacked memory with reconfigurable compute logic

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101312068A (zh) * 2007-05-23 2008-11-26 三星电子株式会社 半导体存储器系统及控制其非易失性存储器的操作的方法
CN102640226A (zh) * 2009-10-21 2012-08-15 美光科技公司 具有内部处理器的存储器及控制存储器存取的方法

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Publication number Publication date
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