CN112309453A - 用于存储器功率管理的方法以及采用所述方法的存储器装置和系统 - Google Patents

用于存储器功率管理的方法以及采用所述方法的存储器装置和系统 Download PDF

Info

Publication number
CN112309453A
CN112309453A CN202010602070.XA CN202010602070A CN112309453A CN 112309453 A CN112309453 A CN 112309453A CN 202010602070 A CN202010602070 A CN 202010602070A CN 112309453 A CN112309453 A CN 112309453A
Authority
CN
China
Prior art keywords
memory device
memory
command
time
memory module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010602070.XA
Other languages
English (en)
Inventor
E·J·斯特夫
G·E·帕克斯
Y·夏尔马
G·A·金
C·H·育
朗东·K·理查兹
T·M·霍利斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN112309453A publication Critical patent/CN112309453A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

描述了用于存储器功率管理的方法以及采用所述方法的存储器装置和系统。存储器装置或模块可在命令中引入时延以协调在所述装置处的操作或者以改进在所述装置处的定时或功率消耗。举例来说，主机可将命令发布到存储器模块，并且所述存储器模块的组件或特征可接收所述命令并且以对所述主机不可见或非破坏性的方式修改所述命令或其执行的定时同时促进在所述存储器模块处的操作。在一些实例中，可以停用存储器模块的组件或特征以在操作中实现或引入时延而不影响主机装置的定时或操作。存储器模块可在允许不同的时延的不同的模式中操作；时延的使用或引入可能不会影响所述存储器模块的其它特征或操作性。

Description

用于存储器功率管理的方法以及采用所述方法的存储器装置 和系统
技术领域
本发明大体上涉及用于存储器功率管理的方法以及采用所述方法的存储器装置和系统。
背景技术
存储器装置广泛地用于存储与例如计算机、无线通信装置、相机、数字显示器及类似者的各种电子装置相关的信息。通过编程存储器单元的不同状态来存储信息。存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、静态RAM(SRAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)等。存储器装置可以是易失性或非易失性的。改进存储器装置通常可包含增加存储器单元密度、增加读取/写入速度或以其它方式减少操作时延、增加可靠性、增加数据保持、减少功率消耗或减少制造成本等。
发明内容
在一个方面中，本申请涉及一种方法，其包括：在第一时间在存储器模块的组件处从主机接收用于所述存储器模块的存储器装置的启用信号；在所述第一时间在所述组件处从所述主机接收用于所述存储器装置的命令/地址信号；在所述第一时间之后的第二时间将所述启用信号从所述组件发送到所述存储器装置；以及在所述第二时间之后的第三时间将所述命令/地址信号从所述组件发送到所述存储器装置。
在另一方面中，本申请涉及一种存储器模块，其包括：存储器装置；以及注册时钟驱动器(RCD)，其耦合到所述存储器装置并且经配置以：在第一时间接收启用信号以及命令/地址信号，在所述第一时间之后的第二时间将所述启用信号发送到所述存储器装置，以及在所述第二时间之后的第三时间将所述命令/地址信号发送到所述存储器装置。
在另一方面中，本申请涉及一种存储器装置，其包括：输入缓冲器；以及电路系统，其耦合到所述输入缓冲器并且经配置以：响应于确定所述存储器装置是闲置的而停用所述输入缓冲器；以及响应于检测到在所述存储器装置处接收到的启用信号而重新启用所述输入缓冲器。
附图说明
图1是示意性地说明根据本发明技术的实施例的存储器装置的简化的框图。
图2是示意性地说明根据本发明技术的实施例的存储器模块的简化的框图。
图3是说明根据本发明技术的实施例用于存储器功率管理的方法的简化的时序图。
图4是示意性地说明根据本发明技术的实施例的存储器系统的简化的框图。
图5是说明根据本发明技术的实施例的操作存储器系统的方法的流程图。
图6是说明根据本发明技术的实施例的操作存储器装置的方法的流程图。
具体实施方式
存储器装置频繁用于功率消耗是重要考虑因素的应用中，例如在电池供电的移动装置中。因此，减少由存储器装置消耗的功率可以提供数个优点，例如较长电池寿命、增大的速度等。举例来说，在包含多个可单独寻址的存储器装置的存储器模块中，由未活跃地传送(例如，读取或写入)数据的存储器装置消耗的功率可表示对存储器模块的总功率预算的显著贡献，使得通过这些装置消耗的功率中的减少可以提供其主机装置的电池寿命中的显著增大。
减少由存储器装置消耗的功率的一个方式涉及当情况允许时停用存储器装置的电路系统中的至少一些。举例来说，当存储器装置并未接收例如命令/地址信息时通过停用存储器装置上的输入缓冲器，可以节省原本将由闲置电路系统消耗的功率。然而，此方式的缺点在于当重新启用停用的电路系统时所经历的延迟，所述延迟可以引起不可接受的性能降级(例如，在确定性的存储器中，无法在预先确定的时间帧中执行命令)。
因此，本发明技术的若干实施例涉及存储器装置、包含存储器装置的系统，以及操作存储器装置的方法，其中当闲置时存储器装置的一些电路系统可以停用，并且其可以重新启用而没有经历不可接受的延迟，方法是在其它信号(例如，命令/地址信号)之前向存储器装置发送启用信号。在一个实施例中，操作包含存储器装置的存储器模块的方法包括：在第一时间接收用于存储器装置的启用信号；在第一时间接收用于存储器装置的命令/地址信号；在第一时间之后的第二时间将启用信号发送到存储器装置；以及在第二时间之后的第三时间将命令/地址信号发送到存储器装置。响应于启用信号，存储器装置可以及时重新启用先前停用的电路系统(例如，输入缓冲器)以接收和适当地响应于命令/地址信号。
图1是示意性地说明根据本发明技术的实施例的存储器装置100的框图。存储器装置100可包含存储器单元的阵列，例如存储器阵列150。存储器阵列150可包含多个库(例如，在图1的实例中的库0-15)，且每个库可包含多个字线(WL)、多个位线(BL)，以及布置在字线与位线的交叉点处的多个存储器单元。字线WL的选择可由行解码器140执行，且位线BL的选择可由列解码器145执行。感测放大器(SAMP)可针对对应的位线BL提供且连接到至少一个相应的本地I/O线对(LIOT/B)，其继而可经由转移栅极(TG)耦合到至少相应的一个主I/O线对(MIOT/B)，所述转移栅极可充当开关。
存储器装置100可采用包含耦合到命令总线和地址总线的命令和地址端子的多个外部端子以相应地接收命令信号CMD和地址信号ADDR。存储器装置可以进一步包含用于接收片选信号CS的片选端子、用于接收时钟信号CK和CKF的时钟端子、用于接收数据时钟信号WCK和WCKF的数据时钟端子、数据端子DQ、RDQS、DBI和DMI、电源端子VDD、VSS、VDDQ和VSSQ，以及裸片上终止端子ODT。
可从外部向命令端子和地址端子供应地址信号和库地址信号。供应到地址端子的地址信号和库地址信号可以经由命令/地址输入电路105传送到地址解码器110。地址解码器110可接收地址信号并将经解码行地址信号(XADD)供应到行解码器140，并且将经解码列地址信号(YADD)供应到列解码器145。地址解码器110也可接收库地址信号(BADD)并且将库地址信号供应到行解码器140和列解码器145两者。
可从存储器控制器向命令和地址端子供应命令信号CMD、地址信号ADDR和片选信号CS。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令和写入命令)。选择信号CS可用于选择存储器装置100以对提供到命令和地址端子的命令和地址作出响应。当有源CS信号被提供到存储器装置100时，可对命令和地址进行解码，并且可执行存储器操作。命令信号CMD可作为内部命令信号ICMD经由命令/地址输入电路105提供到命令解码器115。命令解码器115可包含用于对内部命令信号ICMD进行解码以产生用于执行存储器操作的各种内部信号和命令的电路，例如，用于选择字元线的行命令信号以及用于选择位线的列命令信号。内部命令信号还可包含输出和输入激活命令，例如计时命令CMDCK。
当发布读取命令并及时向行地址和列地址供应读取命令时，可从存储器阵列150中的通过这些行地址和列地址指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器115可向输入/输出电路160提供内部命令，以使得可根据RDQS时钟信号经由读取/写入放大器155和输入/输出电路160从数据端子DQ、RDQS、DBI和DMI输出读取数据。可在由可编程于存储器装置100中例如编程于模式寄存器(图1中未示出)中的读取时延信息RL定义的时间处提供读取数据。可就CK时钟信号的时钟循环而言定义读取时延信息RL。举例来说，读取时延信息RL可以是当提供相关联的读取数据时在读取命令由存储器装置100接收到之后的CK信号的时钟循环的数目。
当发布写入命令并及时向行地址和列地址供应所述命令时，可根据WCK和WCKF时钟信号将写入数据供应到数据端子DQ、DBI和DMI。写入命令可由命令解码器115接收，所述命令解码器可将内部命令提供到输入/输出电路160，以使得写入数据可由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150。写入数据可写入由行地址及列地址指定的存储器单元中。可以在由写入时延WL信息定义的时间向数据端子提供写入数据。写入时延WL信息可编程于存储器装置100中，例如编程于模式寄存器(图1中未示出)中。可以就CK时钟信号的时钟循环而言定义写入时延WL信息。举例来说，写入时延信息WL可以是在写入命令由存储器装置100接收到之后当接收到相关联的写入数据时CK信号的时钟循环的数目。
可向电源端子供应电源电势VDD和VSS。这些电源电势VDD和VSS可以被供应到内部电压产生器电路170。内部电压产生器电路170可以基于电源电势VDD及VSS产生各种内部电势VPP、VOD、VARY、VPERI及类似者。内部电势VPP可以在行解码器140中使用，内部电势VOD和VARY可以在包含在存储器阵列150中的感测放大器中使用，并且内部电势VPERI可以在许多其它电路块中使用。
还可向电源端子供应电源电势VDDQ。电源电势VDDQ连同电源电势VSS一起可以被供应到输入/输出电路160。在本发明技术的实施例中，电源电势VDDQ可以为与电源电势VDD相同的电势。在本发明技术的另一个实施例中，电源电势VDDQ可以为与电源电势VDD不同的电势。然而，专用电源电势VDDQ可以用于输入/输出电路160，以使得由输入/输出电路160产生的电源噪声不会传播到其它电路块。
可向裸片上终止端子供应裸片上终止信号ODT。裸片上终止信号ODT可以被供应到输入/输出电路160以指示存储器装置100进入裸片上终止模式(例如，以在存储器装置100的其它端子中的一或多个处提供预定数目的阻抗电平中的一个)。
可向时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可以被供应到时钟输入电路120。CK和CKF信号可以是互补的，且WCK和WCKF信号也可以是互补的。互补时钟信号可以同时具有相对的时钟级和相对的时钟级之间的转变。举例来说，当时钟信号处于低时钟级时，互补时钟信号处于高级，并且当时钟信号处于高时钟级时，互补时钟信号处于低时钟级。此外，当时钟信号从低时钟级转变到高时钟级时，互补时钟信号从高时钟级转变到低时钟级，并且当时钟信号从高时钟级转变到低时钟级时，互补时钟信号从低时钟级转变到高时钟级。
时钟输入电路120中包含的输入缓冲器可以接收外部时钟信号。举例来说，当通过来自命令解码器115的CKE信号启用时，输入缓冲器可以接收CK和CKF信号以及WCK和WCKF信号。时钟输入电路120可以接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK可以被供应到内部时钟电路130。内部时钟电路130可以基于接收到的内部时钟信号ICLK和来自命令/地址输入电路105的时钟启用信号CKE提供各种相位和频率受控制的内部时钟信号。举例来说，内部时钟电路130可以包含接收内部时钟信号ICLK且将各种时钟信号提供到命令解码器115的时钟路径(图1中未示出)。内部时钟电路130可以进一步提供输入/输出(IO)时钟信号。IO时钟信号可以被供应到输入/输出电路160，并且可以用作用于确定读取数据的输出定时和写入数据的输入定时的定时信号。可以多个时钟频率提供IO时钟信号，以使得可以不同数据速率从存储器装置100输出数据和将数据输入到存储器装置100。当期望高存储器速度时，较高时钟频率可以是合乎需要的。当期望较低功率消耗时，较低时钟频率可以是合乎需要的。内部时钟信号ICLK也可以被供应到定时产生器135，并且因此可以产生各种内部时钟信号。
减少存储器装置的功率消耗的一个方式可以涉及当电路系统和/或存储器装置闲置时停用存储器装置的电路系统的至少一部分。举例来说，在本发明的一个实施例中，当存储器装置100并未接收命令/地址信号时可以至少停用存储器装置100的输入电路105的输入缓冲器107，并且响应于从例如存储器控制器、注册时钟驱动器(RCD)或类似者接收到的启用信号(例如，在片选端子处接收到的芯片选择(CS)信号)重新启用。
在一些存储器装置中，CS信号通常被预期为与命令/地址信号同时接收到(例如，与具有一或多个时钟循环的持续时间的命令/地址信号的第一时钟循环同时)。当CS信号被驱动低时，命令/地址输入电路经配置以将与CS信号同时接收到的命令/地址信号提供到命令/地址解码器。因此，在此类存储器装置中，停用命令/地址输入电路的输入缓冲器将防止恰当的操作，因为响应于接收到CS信号存储器装置将没有时间重新启用输入缓冲器以接收同时命令/地址信号。
根据本发明的一个方面，存储器装置100可经配置以当闲置时停用输入电路105的至少一个输入缓冲器，并且以响应于在命令/地址信号之前而并非与命令/地址信号同时提供到存储器装置的CS信号的接收重新启用被停用的电路系统。当如此配置时，存储器装置可以具有足够的时间(例如，一或多个时钟循环)以在命令/地址信号的接收之前重新启用被停用的电路系统。为了启用此配置，将(例如，与具有与CS信号同时发送的一或多个时钟循环的持续时间的命令/地址信号的第一时钟循环)常规地同时发送的CS信号和命令/地址信号以交错方式(例如，具有通过来自CS信号的一或多个时钟循环延迟的命令/地址信号)发送到存储器装置。在本发明的各种实施例中，这些交错的信号的发送者可各种各样地是存储器模块、存储器控制器或甚至主机装置的注册时钟驱动器(RCD)。来自以此方式操作存储器装置的功率节省可以是显著的，并且在提供如此配置的多个存储器装置的存储器模块中更加尤其如此。根据本发明技术的实施例，在图2中说明一个此类存储器模块200的简化的框图。
如图2中所说明，存储器模块200(例如，双列直插式存储器模块(DIMM))包含模块衬底201，在所述模块衬底的一个边缘处的是连接器202。例如CS信号和命令/地址信号的在连接器202处接收到的信号可以被提供到注册时钟驱动器(RCD)203，其可以在命令/地址总线204上将信号重新驱动到多个DRAM装置205中的每一个。存储器模块200还可以包含数据总线(未说明)以用于在连接器202与DRAM装置205之间发射数据信号。不同于常规的RCD，其经配置以按固定延迟重新驱动信号而不论信号的类型如何，RCD 203可以经配置以额外延迟与到存储器装置的启用(例如，CS)信号同时接收到的命令/地址信号的重新驱动，以提供足够的时间供存储器装置在命令/地址信号的到达之前重新启用先前停用的电路系统。额外延迟可具有对应于信号被发送到的存储器装置的一或多个时钟循环的持续时间。根据本发明的一个方面，延迟可以是可配置的(例如，存储在RCD的用户可编辑模式寄存器中)以容纳停用和重新启用存储器装置上的不同的电路系统(例如，具有不同的重新启用持续时间)或者以容纳在各种存储器模块或封装中的单个RCD的使用。
参考图3可以更好的理解同时接收到的启用(例如，CS)和命令/地址信号的交错的重新驱动，其中简化的时序图300说明根据本发明技术的各种实施例提供用于存储器功率管理的方法。时钟信号(CLK)310被提供到存储器模块200，并且经由时钟树(未说明)分布到RCD和DRAM装置205。在第一时间，同时CS信号321和命令/地址信号(包括命令/地址信号CMD1A 331和命令/地址信号CMD1b 332)相应地经由CS_in线320和C/A_in线330被提供到RCD 203。CS信号321是在第二时间处在短延迟之后作为CS信号341经由CS_out线340通过RCD 203重新驱动到DRAM装置205。命令/地址信号331和332是在随后的第三时间(例如，对应于在所说明的实施例中的两个时钟循环的延迟)经由C/A_out线350通过RCD 203重新驱动到DRAM装置205作为命令/地址信号351和352。在重新驱动CS信号341与重新驱动命令/地址信号351和352之间的两个时钟循环延迟中，通过CS信号341定为目标的DRAM装置205的输入缓冲器经配置以在足够接收命令/地址信号351和352的时间中重新启用。
第二时间(此时CS信号被重新驱动)与第三时间(此时命令/地址信号随后被重新驱动)之间的延迟虽然被说明为时钟信号310的两个时钟循环，但是在本发明的其它实施例中可以具有不同的持续时间(例如，对应于不同的数目的时钟循环，例如一个、三个、四个等，或甚至到非整数数目的时钟循环例如0.5、1.5、2.5等)。持续时间可以在存储器模块200的制造期间经配置的，和/或可以是可由端子用户配置的(例如，通过将供应商特定的命令发送到存储器模块并且在存储器模块200、RCD 203和/或DRAM装置205的一或多个模式寄存器中存储延迟)。可以基于重新启用DRAM装置205的停用的电路系统中的延迟选择持续时间(例如，用于需要更多时间来重新启用的电路系统的较长持续时间)。
对于预期响应于命令确定性地表现的一些类型的存储器(例如，DRAM)，本发明的另一方面涉及考虑到重新驱动启用信号与重新驱动命令/地址信号之间的延迟抵消存储器装置的时延。举例来说，存储器模块200上的DRAM装置205可以是通过主机装置配置的(例如，在对装置进行通电或复位之后)以通过指定的读取和写入时延值操作，所述时延值是以存储器装置的时钟循环的数目来表示。当DRAM装置205经配置以如上文所阐述来管理它们的功率时，从RCD 203接收重新驱动命令/地址信号时的额外延迟可通过以对应于该延迟的持续时间抵消经编程时延值来适应。在其中DRAM装置205配置有各自五个时钟循环的读取和写入时延并且RCD 203经配置以在重新驱动CS信号之后的两个时钟循环重新驱动命令/地址信号的一个实例中，DRAM装置可以经配置以表现的如同它们的经编程时延是三个时钟循环(例如，以RCD引入的延迟抵消的最初经编程的量)。通过这种布置，可以适应当重新驱动命令/地址信号时由RCD引入的延迟(例如，响应于命令/地址信号输出的数据将在由主机装置预期的时钟循环处呈现在数据总线上)。
因为DRAM装置频繁地在它们的最大时延处或附近操作，使得内部抵消DRAM装置的时延将不是可行的，在本发明的一些实施例中对于存储器装置的存储器模块来说可以有益的是根据待通过主机装置配置的前述方式配置有功率管理以通过宽松的时延来操作。就此而言，对于可以五个时钟循环的最小读取和写入时延操作的存储器装置，为了提供其中当重新驱动命令/地址信号时RCD将引入另外两个时钟循环延迟的功率管理方式，主机可经配置以指定比存储器装置的最小时延大至少两个时钟循环的(例如，具有读取和写入时延的至少七个时钟循环)读取和写入时延值(例如，在装置通电或复位处)。因此，前述功率管理方式的优势可以被视为以增大的时延为代价(例如，在大于它们可能原本操作的最小时延的时延下操作存储器装置的代价)出现，至少对于预期为确定性地表现的那些存储器而言。
根据本发明的一个方面，功率管理的前述方式可以通过存储器装置和/或存储器模块的端子用户启用或停用。举例来说，在重新驱动启用信号和重新驱动命令/地址信号之间的延迟是可配置的实施例中，功率管理特征可以通过将延迟配置到0的值被停用。响应于检测到此配置，存储器装置可以经配置以停止停用闲置电路系统，使得在存储器装置处的启用信号和命令/地址信号的同时到达可以通过尚未被停用的电路系统来容纳。还可使用启用和停用前述功率管理特征的其它方式，例如在模式寄存器中提供启用旗标、将命令发送到存储器装置，或类似者。
虽然在前述实例实施例中已经相对于DRAM装置说明和描述了存储器模块和装置，但是本发明技术的实施例可具有对其它存储器技术的应用，包含SRAM、SDRAM、NAND和/或NOR快闪、相变存储器(PCM)、磁性RAM(MRAM)、铁电RAM(FeRAM)等。此外，虽然存储器模块已经被说明和描述为具有九个存储器装置的双列直插式存储器模块(DIMM)，但是本发明的实施例可包含更多或更少的存储器装置，和/或涉及其它存储器模块或封装格式(例如，单个串联存储器模块(SIMM)、小轮廓DIMMS(SODIMM)、单个串联引脚封装(SIPP)、定制存储器封装等)。
此外，虽然已经将命令/地址信号相对于同时接收到的启用信号的延迟描述和说明为通过RCD执行，但是在本发明的其它实施例中，其它电路和装置可以用于提供此功能性。举例来说，存储器装置内的专用延迟电路可以用于引入启用信号的接收与命令/地址信号的接收(例如，在其输入缓冲器处)之间的延迟。替代地，存储器模块可以包含用于延迟(例如，而不重新驱动)在途中的命令/地址信号到存储器装置的电路系统以实现与可能原本通过RCD提供的相同的延迟。再者，存储器控制器(例如，在存储器封装中、在存储器模块上，或完全地与存储器装置物理地分开)可经配置以提供类似功能性。
虽然在前述实例实施例中，存储器装置已经被描述为响应于确定存储器装置是闲置的而停用它们的输入缓冲器，但是在本发明的其它实施例中，存储器装置的其它和/或额外的电路系统可以类似方式类似地停用。举例来说，延迟锁定环路(DLL)电路系统、输出缓冲器、时钟树的部分等当闲置时还可或替代地停用，并且响应于接收到启用(例如CS)信号而重新启用。
根据本发明技术的一个方面，存储器装置可经配置以按所属领域的技术人员已知的数个方式中的任一者检测它何时是闲置的。举例来说，在一个实施例中，存储器装置可经配置以当命令/地址输入电路并不接收信号时确定它是闲置的，并且数据总线是类似地不传送的。在另一实施例中，因为通过存储器装置接收到的最后一个命令，所以存储器装置可经配置以在已经流逝预先确定的时钟循环的数目之后确定它是闲置的。在又一实施例中，存储器装置可经配置以响应于接收到预先确定的命令或信号(例如，从可操作地连接的主机装置)确定它是闲置的，例如包含随后命令将被延迟的指示的读取或写入命令(例如，具有指示存储器装置应该进入闲置模式的旗标或位)，或者响应于可经配置以指定随后命令突发将被延迟的缓行后条件。根据本发明技术的各种实施例，可以使用确定闲置状况的又其它方式。
图4是示意性地说明根据本发明技术的实施例的存储器系统400的简化的框图。存储器系统400包含以可操作方式耦合到存储器模块420(例如，双列直插式存储器模块(DIMM))的主机装置410。存储器模块420可以包含通过总线440可操作地连接到多个存储器装置450的控制器430。根据本发明的一个方面，当重新驱动或以其它方式发射同时接收到的启用(例如，CS)和命令/地址信号时控制器430可以引入延迟，以响应于接收到启用信号并且在接收命令/地址信号之前为存储器装置450提供足够的时间来重新启用先前停用的电路系统，如上文更详细地阐述。根据本发明的另一方面，可以对主机装置410明显地执行前述功率管理方式(例如，存储器装置450可以对应于所引入的延迟的持续时间抵消通过主机410提供的时延，使得从存储器装置读取的数据在通过主机410预期的时间提供在数据总线上)。
图5是说明根据本发明技术的实施例操作存储器系统(例如，包含一或多个存储器装置的存储器模块)的方法的流程图。所述方法包含在第一时间接收用于存储器装置的启用信号(框510)。根据本发明的一个方面，框510的接收特征可以通过命令/地址输入电路105来实施，如在上文的图1中更详细地说明。所述方法进一步包含在第一时间接收用于存储器装置的命令/地址信号(框520)。根据本发明的一个方面，框520的接收特征可以通过命令/地址输入电路105来实施，如在上文的图1中更详细地说明。所述方法进一步包含在第一时间之后的第二时间将启用信号发送到存储器装置(框530)。根据本发明的一个方面，框530的发送特征可以通过RCD 203来实施，如在上文的图2中更详细地说明。所述方法进一步包含在第二时间之后的第三时间将命令/地址信号发送到存储器装置(框540)。根据本发明的一个方面，框540的发送特征可以通过RCD 203来实施，如在上文的图2中更详细地说明。
图6是说明根据本发明技术的实施例的操作存储器装置的方法的流程图。所述方法包含响应于确定存储器装置是闲置的而停用存储器装置的电路系统(框610)。根据本发明的一个方面，框610的停用特征可以通过命令/地址输入电路105和输入缓冲器107来实施，如在上文的图1中更详细地说明。所述方法进一步包含在存储器装置处接收启用信号(框620)。根据本发明的一个方面，框620的接收特征可以通过命令/地址输入电路105来实施，如在上文的图1中更详细地说明。所述方法进一步包含响应于接收到启用信号而重新启用停用的电路系统(框630)。根据本发明的一个方面，框630的重新启用特征可以通过命令/地址输入电路105和输入缓冲器107来实施，如在上文的图1中更详细地说明。所述方法进一步包含在重新启用先前停用的电路系统之后接收对应于启用信号的命令/地址信号(框640)。根据本发明的一个方面，框660的接收特征可以通过命令/地址输入电路105来实施，如在上文的图1中更详细地说明。
应注意，上文所描述的方法描述了可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或更多个的实施例。
可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可用电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和芯片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号的总线，其中总线可具有多种位宽度。
本文中所论述的包含存储器装置的装置可形成在半导体衬底或裸片上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底是半导体晶片。在其它情况下，衬底可以是绝缘体上硅(SOI)衬底，例如，玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂手段来进行掺杂。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。其它实例和实施方案在本发明及所附权利要求书的范围内。实施功能的特征也可在物理上位于各个位点处，包含经分布以使得功能的部分在不同物理位置处实施。
如本文中所使用，包含在权利要求书中，如在项目的列表(例如，以例如“中的至少一个”或“中的一或多个”等短语开始的项目的列表)中所使用的“或”指示包含性列表，使得例如，A、B或C中的至少一个的列表意味着A或B或C，或者AB或AC或BC，或者ABC(即，A和B和C)。并且，如本文中所使用，短语“基于”不应被理解为参考封闭条件集。举例来说，在不脱离本发明的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
从上文中将了解，本文中已经出于说明的目的描述了本发明的具体实施例，但是可以在不偏离本发明的精神和范围的情况下进行各种修改。确切地说，在以上描述中，论述了众多具体细节以提供对本发明技术的实施例的透彻且启发性描述。然而，相关领域的技术人员将认识到，可在并无具体细节中的一或多个的情况下实践本发明。在其它情况下，通常与存储器系统和装置相关联的众所周知的结构或操作未示出，或未详细描述，以避免混淆所述技术的其它方面。一般来说，应理解，除了本文中所公开的那些具体实施例之外的各种其它装置、系统和方法可在本发明技术的范围内。

Claims (23)

1.一种方法，其包括：
在第一时间在存储器模块的组件处从主机接收用于所述存储器模块的存储器装置的启用信号；
在所述第一时间在所述组件处从所述主机接收用于所述存储器装置的命令/地址信号；
在所述第一时间之后的第二时间将所述启用信号从所述组件发送到所述存储器装置；以及
在所述第二时间之后的第三时间将所述命令/地址信号从所述组件发送到所述存储器装置。
2.根据权利要求1所述的方法，其中所述第三时间在所述第二时间之后达所述存储器装置的数个时钟循环。
3.根据权利要求1所述的方法，其中在所述存储器模块的所述组件处接收用于所述存储器装置的所述启用信号包括在所述存储器模块的注册时钟驱动器RCD处接收所述启用信号。
4.根据权利要求1所述的方法，其中在所述存储器模块的所述组件处接收用于所述存储器装置的所述命令/地址信号包括在所述存储器模块的注册时钟驱动器RCD处接收所述命令/地址信号。
5.根据权利要求1所述的方法，其中在所述第二时间从所述组件发送所述启用信号包括将所述启用信号从所述存储器模块的注册时钟驱动器RCD发送到所述存储器装置。
6.根据权利要求1所述的方法，其中在所述第三时间从所述组件发送所述命令/地址信号包括：
延迟所述命令/地址信号达所述存储器装置的数个时钟循环；以及
将所述命令/地址信号从所述存储器模块的注册时钟驱动器RCD发送到所述存储器装置。
7.根据权利要求1所述的方法，其进一步包括：
在所述第二时间发送所述启用信号之前停用所述存储器装置的电路。
8.根据权利要求7所述的方法，其进一步包括：
响应于检测到在所述第二时间发送到所述存储器装置的所述启用信号而重新启用所述存储器装置的所述停用的电路。
9.根据权利要求8所述的方法，其中重新启用所述停用的电路是在所述第三时间之前完成的。
10.根据权利要求7所述的方法，其中所述停用的电路是所述存储器装置的输入缓冲器。
11.根据权利要求1所述的方法，其中所述启用信号是芯片选择CS信号。
12.一种存储器模块，其包括：
存储器装置；以及
注册时钟驱动器RCD，其耦合到所述存储器装置并且经配置以：
在第一时间接收启用信号以及命令/地址信号，
在所述第一时间之后的第二时间将所述启用信号发送到所述存储器装置，以及
在所述第二时间之后的第三时间将所述命令/地址信号发送到所述存储器装置。
13.根据权利要求12所述的存储器模块，其中所述第三时间在所述第二时间之后达所述存储器装置的数个时钟循环。
14.根据权利要求12所述的存储器模块，其中所述存储器装置经配置以：
响应于确定所述存储器装置是闲置的而停用所述存储器装置的电路。
15.根据权利要求14所述的存储器模块，其中所述存储器装置进一步经配置以：
响应于检测到在所述第二时间发送到所述存储器装置的所述启用信号而重新启用所述停用的电路。
16.根据权利要求15所述的存储器模块，其中所述存储器装置经配置以在所述第三时间之前完成重新启用所述停用的电路。
17.根据权利要求14所述的存储器模块，其中所述停用的电路是所述存储器装置的输入缓冲器。
18.根据权利要求12所述的存储器模块，其中所述存储器装置包括动态随机存取存储器DRAM装置。
19.根据权利要求12所述的存储器模块，其中所述存储器模块包括双列直插式存储器模块DIMM。
20.一种存储器装置，其包括：
输入缓冲器；以及
电路系统，其耦合到所述输入缓冲器并且经配置以：
响应于确定所述存储器装置是闲置的而停用所述输入缓冲器；以及
响应于检测到在所述存储器装置处接收到的启用信号而重新启用所述输入缓冲器。
21.根据权利要求20所述的存储器装置，其中所述存储器装置包括动态随机存取存储器DRAM装置。
22.根据权利要求20所述的存储器装置，其中所述存储器模块包括双列直插式存储器模块DIMM。
23.根据权利要求20所述的存储器装置，其进一步包括：
经配置以在接收到所述启用信号之后的数个时钟循环接收命令/地址信号的电路系统；以及
经配置以通过对应于所述数个时钟循环的持续时间抵消所述存储器装置的时延的电路系统。
CN202010602070.XA 2019-08-02 2020-06-29 用于存储器功率管理的方法以及采用所述方法的存储器装置和系统 Pending CN112309453A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/530,739 2019-08-02
US16/530,739 US11508422B2 (en) 2019-08-02 2019-08-02 Methods for memory power management and memory devices and systems employing the same

Publications (1)

Publication Number Publication Date
CN112309453A true CN112309453A (zh) 2021-02-02

Family

ID=74260521

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010602070.XA Pending CN112309453A (zh) 2019-08-02 2020-06-29 用于存储器功率管理的方法以及采用所述方法的存储器装置和系统

Country Status (2)

Country Link
US (2) US11508422B2 (zh)
CN (1) CN112309453A (zh)

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040066700A1 (en) * 2002-10-07 2004-04-08 Jung-Bae Lee Circuits and methods for providing page mode operation in semiconductor memory device having partial activation architecture
US20060034111A1 (en) * 2004-08-16 2006-02-16 Pawlowski J T Memory device and method having programmable address configurations
CN1741193A (zh) * 2004-07-30 2006-03-01 株式会社瑞萨科技 非易失性存储装置
US7796461B2 (en) * 2006-09-12 2010-09-14 Kabushiki Kaisha Toshiba Semiconductor device having a plurality of memory chips
US20120147655A1 (en) * 2010-12-08 2012-06-14 Hynix Semiconductor Inc. Non-volatile memory device and method for programming the same
CN102750988A (zh) * 2011-03-28 2012-10-24 三星电子株式会社 使用命令/地址校准的存储器装置、系统和方法
US20130028039A1 (en) * 2011-07-26 2013-01-31 Inphi Corporation Power management in semiconductor memory system
CN103385014A (zh) * 2011-01-14 2013-11-06 高通股份有限公司 用于在电视空白频段（tvws）中基于tvws 启用信号进行通信的方法和装置
US9240229B1 (en) * 2012-03-15 2016-01-19 Gsi Technology, Inc. Systems and methods involving control-I/O buffer enable circuits and/or features of saving power in standby mode
CN107408406A (zh) * 2015-04-22 2017-11-28 美光科技公司 用于减少命令移位器的方法及设备
CN108008805A (zh) * 2016-11-01 2018-05-08 三星电子株式会社 具有多个低功率状态的存储器装置及其功率状态控制方法
CN108958644A (zh) * 2017-05-22 2018-12-07 爱思开海力士有限公司 存储模块和包括其的存储系统
US20190163653A1 (en) * 2017-11-29 2019-05-30 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4533994A (en) * 1983-09-09 1985-08-06 Avco Corporation Priority circuit for a multiplexer terminal
US4630239A (en) * 1985-07-01 1986-12-16 Motorola, Inc. Chip select speed-up circuit for a memory
US5524096A (en) * 1995-06-29 1996-06-04 Micron Quantum Devices, Inc. Circuit for generating a delayed standby signal in response to an external standby command
US5668769A (en) * 1995-11-21 1997-09-16 Texas Instruments Incorporated Memory device performance by delayed power-down
JP3986578B2 (ja) * 1996-01-17 2007-10-03 三菱電機株式会社 同期型半導体記憶装置
US6618791B1 (en) * 2000-09-29 2003-09-09 Intel Corporation System and method for controlling power states of a memory device via detection of a chip select signal
KR100748461B1 (ko) * 2006-09-13 2007-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입력 회로 및 방법
KR100808596B1 (ko) * 2006-09-29 2008-03-03 주식회사 하이닉스반도체 지연 고정 루프 제어 회로를 포함하는 반도체 메모리 장치및 지연 고정 루프 제어 방법
KR101046998B1 (ko) * 2009-05-28 2011-07-06 주식회사 하이닉스반도체 버퍼제어신호 생성회로 및 이를 이용한 반도체 메모리 장치
EP2519949B1 (en) * 2009-12-30 2020-02-26 Micron Technology, Inc. Controlling clock input buffers
JP2013073651A (ja) * 2011-09-28 2013-04-22 Elpida Memory Inc 半導体装置
US8806071B2 (en) * 2012-01-25 2014-08-12 Spansion Llc Continuous read burst support at high clock rates
KR102370156B1 (ko) * 2017-08-23 2022-03-07 삼성전자주식회사 메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치
US10497410B2 (en) * 2017-09-07 2019-12-03 Mellanox Technologies, Ltd. High-density memory macro

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040066700A1 (en) * 2002-10-07 2004-04-08 Jung-Bae Lee Circuits and methods for providing page mode operation in semiconductor memory device having partial activation architecture
CN1741193A (zh) * 2004-07-30 2006-03-01 株式会社瑞萨科技 非易失性存储装置
US20060034111A1 (en) * 2004-08-16 2006-02-16 Pawlowski J T Memory device and method having programmable address configurations
US7796461B2 (en) * 2006-09-12 2010-09-14 Kabushiki Kaisha Toshiba Semiconductor device having a plurality of memory chips
US20120147655A1 (en) * 2010-12-08 2012-06-14 Hynix Semiconductor Inc. Non-volatile memory device and method for programming the same
CN103385014A (zh) * 2011-01-14 2013-11-06 高通股份有限公司 用于在电视空白频段（tvws）中基于tvws 启用信号进行通信的方法和装置
CN102750988A (zh) * 2011-03-28 2012-10-24 三星电子株式会社 使用命令/地址校准的存储器装置、系统和方法
US20130028039A1 (en) * 2011-07-26 2013-01-31 Inphi Corporation Power management in semiconductor memory system
US9240229B1 (en) * 2012-03-15 2016-01-19 Gsi Technology, Inc. Systems and methods involving control-I/O buffer enable circuits and/or features of saving power in standby mode
CN107408406A (zh) * 2015-04-22 2017-11-28 美光科技公司 用于减少命令移位器的方法及设备
CN108008805A (zh) * 2016-11-01 2018-05-08 三星电子株式会社 具有多个低功率状态的存储器装置及其功率状态控制方法
CN108958644A (zh) * 2017-05-22 2018-12-07 爱思开海力士有限公司 存储模块和包括其的存储系统
US20190163653A1 (en) * 2017-11-29 2019-05-30 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories

Also Published As

Publication number Publication date
US11508422B2 (en) 2022-11-22
US20230084286A1 (en) 2023-03-16
US20210035617A1 (en) 2021-02-04

Similar Documents

Publication Publication Date Title
CN112840400B (zh) 用于行锤击缓解的方法以及采用所述方法的存储器装置和系统
US11545199B2 (en) Methods for on-die memory termination and memory devices and systems employing the same
US11294836B2 (en) Methods for performing multiple memory operations in response to a single command and memory devices and systems employing the same
US10963336B2 (en) Semiconductor device with user defined operations and associated methods and systems
US11586386B2 (en) Methods for on-die memory termination and memory devices and systems employing the same
CN112445645A (zh) 具有经修改存取的半导体装置以及相关联方法和系统
US11163487B2 (en) Methods for generating notifications for updated information from mode registers of a memory device to a host and memory devices and systems employing the same
US20230205712A1 (en) Memory devices with multiple pseudo-channels
US11854655B2 (en) Methods for providing device status in response to read commands directed to write-only mode register bits and memory devices and systems employing the same
US11508422B2 (en) Methods for memory power management and memory devices and systems employing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination