JPS61126681A - デ−タ出力回路方式 - Google Patents
デ−タ出力回路方式Info
- Publication number
- JPS61126681A JPS61126681A JP59247143A JP24714384A JPS61126681A JP S61126681 A JPS61126681 A JP S61126681A JP 59247143 A JP59247143 A JP 59247143A JP 24714384 A JP24714384 A JP 24714384A JP S61126681 A JPS61126681 A JP S61126681A
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- JP
- Japan
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- circuit
- output
- control signal
- amplifier circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ出力回路方式に関するものである。
第４図は半導体記憶装置に用いられる従来のデータ出力
回路方式によるデータ出力回路の構成を示すブロック図
で、第５図はその動作波形図である。
回路方式によるデータ出力回路の構成を示すブロック図
で、第５図はその動作波形図である。
第４図によると、この従来のデータ出力回路は、列選択
信号Ｙ １ （Ｊ ＝ ０−ｒｎ ）の入力にょシ列選
択回路５２により選択されたディジット線７，８に接続
されたセル５３のデータが読出されるリードバス線１，
２を入力とし、データを増幅しデータバス線３．４に出
力するデータアンプ回路５０と、データバス線３，４を
入力として出力データＤＯＵＴを出力する出力ドライブ
回路５１とを含んでいる。
信号Ｙ １ （Ｊ ＝ ０−ｒｎ ）の入力にょシ列選
択回路５２により選択されたディジット線７，８に接続
されたセル５３のデータが読出されるリードバス線１，
２を入力とし、データを増幅しデータバス線３．４に出
力するデータアンプ回路５０と、データバス線３，４を
入力として出力データＤＯＵＴを出力する出力ドライブ
回路５１とを含んでいる。
次に、第５図の動作波形図を参照し本従来例の動作につ
いて説明する。
いて説明する。
いま仮〈リードバス線１．２が反転（ｌは”Ｌ”レベル
カラ″Ｉ ＨＩＩレベルに２ハ” Ｈ’レベルカラ“Ｌ
”レベルに）したとすると、それを入力としてデータア
ンプ回路５０は、反転動作を行なうが、この場合データ
バス線３は“Ｌ”レベルカラ″′Ｈ″レベルＫ、ｆ−タ
バス線４は“Ｈ″レベルら“Ｉ、 Ｉ＋レベルに反転す
るため、時間を要するので出力時間が遅くなる。
・ 第６図はこの点を改善した従来の出力データ回路方式に
よるデータ出力回路の構成な示すブロック図で、第７図
はその動作波形図である。本従来例は、第４図の回路に
おいて、データバス線３．４間にゲートがワンショット
の制御信号ＥＱに接続されたＮチャネルＭＯ８）ランジ
スタからなるデータバス線バランス用のトランジスタＱ
□、を挿入したものである。
カラ″Ｉ ＨＩＩレベルに２ハ” Ｈ’レベルカラ“Ｌ
”レベルに）したとすると、それを入力としてデータア
ンプ回路５０は、反転動作を行なうが、この場合データ
バス線３は“Ｌ”レベルカラ″′Ｈ″レベルＫ、ｆ−タ
バス線４は“Ｈ″レベルら“Ｉ、 Ｉ＋レベルに反転す
るため、時間を要するので出力時間が遅くなる。
・ 第６図はこの点を改善した従来の出力データ回路方式に
よるデータ出力回路の構成な示すブロック図で、第７図
はその動作波形図である。本従来例は、第４図の回路に
おいて、データバス線３．４間にゲートがワンショット
の制御信号ＥＱに接続されたＮチャネルＭＯ８）ランジ
スタからなるデータバス線バランス用のトランジスタＱ
□、を挿入したものである。
本従来例の回路は、データアンプ回路５０の出力にワン
ショットの制御信号ＥＱによるデータバス線；Ｊ’ｓ
、 ｆ＋のバランス用のトランジスタＱ工。
ショットの制御信号ＥＱによるデータバス線；Ｊ’ｓ
、 ｆ＋のバランス用のトランジスタＱ工。
を有することによって、制御信号ＥＱを′Ｈ″レベルに
すると、トランジスタＱ□１がオン状態になるため、デ
ータアンプ回路５０は、バランス状態にある。次にデー
タ出力の前に制御信号ＥＱを“Ｌ”レベルにし、トラン
ジスタＱ１□がオフ状態で、リードバス線１．２が反転
すると、データアンプ回路５０はバランス状態から動作
するので出力時間が遅くなる。しかし、制御信号ＥＱが
ｔ ＨｎレベルになるとトランジスタＱ０１がオン状態
となり、データアンプ回路５０はバランス状態になるた
め、出力データＤＯＵＴが破壊される。
すると、トランジスタＱ□１がオン状態になるため、デ
ータアンプ回路５０は、バランス状態にある。次にデー
タ出力の前に制御信号ＥＱを“Ｌ”レベルにし、トラン
ジスタＱ１□がオフ状態で、リードバス線１．２が反転
すると、データアンプ回路５０はバランス状態から動作
するので出力時間が遅くなる。しかし、制御信号ＥＱが
ｔ ＨｎレベルになるとトランジスタＱ０１がオン状態
となり、データアンプ回路５０はバランス状態になるた
め、出力データＤＯＵＴが破壊される。
すなわち、従来のデータ出力回路方式によると、データ
アンプ回路をバランスさせない方式では、データバス線
の反転のための時間により出力時間が遅くなり、データ
アンプ回路をバランスさせた方式では出力データが破壊
されるという問題点がある。
アンプ回路をバランスさせない方式では、データバス線
の反転のための時間により出力時間が遅くなり、データ
アンプ回路をバランスさせた方式では出力データが破壊
されるという問題点がある。
従って、本発明の目的は、かかる従来の技術の問題点を
解決し、高速化された出力時間と確実な出力データ保持
の両者を備えたデータ出力回路方式を提供することであ
る。
解決し、高速化された出力時間と確実な出力データ保持
の両者を備えたデータ出力回路方式を提供することであ
る。
本第１の発明の出力データ回路方式は、データアンプ回
路と出力ドライブ回路とを含むデータ出力回路方式にお
いて、前記データアンプ回路の出力をバランスするバラ
ンス回路と、前記データアンプ回路から前記出力ドライ
ブ回路へデータを転送するデータ転送回路と、該データ
転送回路により転送されたデータを保持するデータ保持
回路とを備え、データ転送前に、第１の制御信号により
前記バランス回路を不活性化し、第２の制御信号により
前記データ転送回路を活性化し、データが前記データ保
持回路へ転送された後、第２の制御信号により前記デー
タ回路を不活性化し、第１の制御信号により前記バラン
ス回路を活性化し、前記データアンプ回路をバランスさ
せることを含んでいる。
路と出力ドライブ回路とを含むデータ出力回路方式にお
いて、前記データアンプ回路の出力をバランスするバラ
ンス回路と、前記データアンプ回路から前記出力ドライ
ブ回路へデータを転送するデータ転送回路と、該データ
転送回路により転送されたデータを保持するデータ保持
回路とを備え、データ転送前に、第１の制御信号により
前記バランス回路を不活性化し、第２の制御信号により
前記データ転送回路を活性化し、データが前記データ保
持回路へ転送された後、第２の制御信号により前記デー
タ回路を不活性化し、第１の制御信号により前記バラン
ス回路を活性化し、前記データアンプ回路をバランスさ
せることを含んでいる。
又、本第２の発明のデータ出力回路方式は、データアン
プ回路と出力ドライブ回路とを含むデータ出力回路方式
において、前記データアンプ回路から前記出力ドライブ
回路へデータを転送するデータ転送回路と、該データ転
送回路により転送されたデータを保持するデータ保持回
路とを備え、第２の制御信号により前記データ転送回路
を活性化し、データが前記データ保持回路へ転送された
後前記第２の制御信号により前記データ転送回路を不活
性化し、前記データアンプ回路と前記出力ドライブ回路
を切り離し、さらに第３の制御信号により前記データア
ンプ回路の出力をバランスさせることを含んでいる。
プ回路と出力ドライブ回路とを含むデータ出力回路方式
において、前記データアンプ回路から前記出力ドライブ
回路へデータを転送するデータ転送回路と、該データ転
送回路により転送されたデータを保持するデータ保持回
路とを備え、第２の制御信号により前記データ転送回路
を活性化し、データが前記データ保持回路へ転送された
後前記第２の制御信号により前記データ転送回路を不活
性化し、前記データアンプ回路と前記出力ドライブ回路
を切り離し、さらに第３の制御信号により前記データア
ンプ回路の出力をバランスさせることを含んでいる。
以下、本発明の実施例を図面を参照して説明する。
第１図は本第１の発明の一実施例によるデータ出力回路
の構成を示すブロック図、第２図はその動作波形図であ
る。
の構成を示すブロック図、第２図はその動作波形図であ
る。
本実施例は、データアンプ回路５０の出力をバランスさ
せるバランス回路５４と、データアンプ回路５０から出
力ドライブ回路５１ヘデータを転送するデータ転送回路
５５と、このデータ転送回路５５によυ転送されたデー
タを保持する、データ保持回路５６とを備えている。そ
して、バランス回路５４はゲートがワンショットの第１
の制御信号ＥＱＫ接続されデータバス線３，４間に挿入
されたＮチャネルＭＯＳトランジスタからなるバランス
用のトランジスタＱ２□からなプ、データ転送回路５５
は、ゲートが第２の制御信号ＬＨに共通接続されそれぞ
れデータバス線３．４に直列に接続されたＮチャネル′
ＭＯＳトランジスタからなるトランジスタＱ２□、Ｑ２
３からなり、データ保持回路５６はデータ転送回路５５
の出力を入力としデータバス線５．６にその出力とする
フリツプフロツプ回路Ｆ１よりなっている。
せるバランス回路５４と、データアンプ回路５０から出
力ドライブ回路５１ヘデータを転送するデータ転送回路
５５と、このデータ転送回路５５によυ転送されたデー
タを保持する、データ保持回路５６とを備えている。そ
して、バランス回路５４はゲートがワンショットの第１
の制御信号ＥＱＫ接続されデータバス線３，４間に挿入
されたＮチャネルＭＯＳトランジスタからなるバランス
用のトランジスタＱ２□からなプ、データ転送回路５５
は、ゲートが第２の制御信号ＬＨに共通接続されそれぞ
れデータバス線３．４に直列に接続されたＮチャネル′
ＭＯＳトランジスタからなるトランジスタＱ２□、Ｑ２
３からなり、データ保持回路５６はデータ転送回路５５
の出力を入力としデータバス線５．６にその出力とする
フリツプフロツプ回路Ｆ１よりなっている。
次に、本実施例の動作を第２図の動作波形図を参照して
説明する。
説明する。
データ転送前にバランス回路５４のトランジスタＱ２□
を制御信号ＥＱによって、非導通にすることにより、デ
ータアンプ回路５０は、リードバス線１．２に対応した
データを増幅する。次に制御信号ＬＨにより、データ転
送回路５５のトランジスタＱ２□、Ｑｚｓ’を導通させ
、データアンプ回路５０で増幅されたデータをデータ保
持回路５６へ転送する。データ保持回路５６の７リップ
フロノブ回路Ｆ１がデータを保持し九後で、制御信号Ｌ
ＨＫよυ、トランジスタＱ２□、Ｑ２３を非導通にし、
データ転送回路５５ｆｔ不活性化する。次に制御信号Ｅ
ＱＫよりトランジスタＱ２□を導通することにより、バ
ランス回路５４を活性化し、データアンプ回路５０の出
力をバランスさせる。
を制御信号ＥＱによって、非導通にすることにより、デ
ータアンプ回路５０は、リードバス線１．２に対応した
データを増幅する。次に制御信号ＬＨにより、データ転
送回路５５のトランジスタＱ２□、Ｑｚｓ’を導通させ
、データアンプ回路５０で増幅されたデータをデータ保
持回路５６へ転送する。データ保持回路５６の７リップ
フロノブ回路Ｆ１がデータを保持し九後で、制御信号Ｌ
ＨＫよυ、トランジスタＱ２□、Ｑ２３を非導通にし、
データ転送回路５５ｆｔ不活性化する。次に制御信号Ｅ
ＱＫよりトランジスタＱ２□を導通することにより、バ
ランス回路５４を活性化し、データアンプ回路５０の出
力をバランスさせる。
従って、本実施例によれば、データアンプ回路５０をバ
ランス状態から動作させることにより、高速出力ができ
ると共に、データ転送回路５５を介してデータ保持回路
５６へデータを転送することにより、次の出力まで、現
データの保持が可能となシ、従来のようなデータの破壊
は生じない。
ランス状態から動作させることにより、高速出力ができ
ると共に、データ転送回路５５を介してデータ保持回路
５６へデータを転送することにより、次の出力まで、現
データの保持が可能となシ、従来のようなデータの破壊
は生じない。
次に本第２の発明の実施例について説明する。
本第２の発明の一実施例によるデータ出力回路は、第１
図のブロック図において、バランス回路５４を省略し、
データアンプ回路５０ａとして第３図の回路を用いたも
のである。このデータアンプ回路５０ａは、Ｎチャネル
ＭＯＳトランジスタＱ２４〜Ｑ２９からなるフリップフ
ロツブ型回路で、φＰは第３の制御信号としてのデータ
バス線３，４のプリチャージ・バランス信号、φＳは活
性化信号である。
図のブロック図において、バランス回路５４を省略し、
データアンプ回路５０ａとして第３図の回路を用いたも
のである。このデータアンプ回路５０ａは、Ｎチャネル
ＭＯＳトランジスタＱ２４〜Ｑ２９からなるフリップフ
ロツブ型回路で、φＰは第３の制御信号としてのデータ
バス線３，４のプリチャージ・バランス信号、φＳは活
性化信号である。
次に、第１図と第３図を参照して本実施例の動作を説明
する。
する。
まず、活性化信号φ８によりデータアンプ回路５０ａを
活性化し、同時に制御信号ＬＨによりトランジスタＱ２
□、Ｑ２３を導通させ、データをデータバス線３．４を
介してデータ保持回路５６に転送する。データ転送後は
制御信号ＬＨによυトランジスタＱ２２ ＋ Ｑ２３を
非導通にする。かくすれば、データアンプ回路５０ａと
出力ドライブ回路５１は切シ離され、データアンプ回路
５０ａの出力状態とは無関係にデータ保持回路５６はデ
ータの保持が可能となる。さらに、活性化信号φ３をリ
セットし、プリチャージ−バランス信号φ２によりデー
タバス線３，４をプリチャージ及びバランスし次の動作
に備える。
活性化し、同時に制御信号ＬＨによりトランジスタＱ２
□、Ｑ２３を導通させ、データをデータバス線３．４を
介してデータ保持回路５６に転送する。データ転送後は
制御信号ＬＨによυトランジスタＱ２２ ＋ Ｑ２３を
非導通にする。かくすれば、データアンプ回路５０ａと
出力ドライブ回路５１は切シ離され、データアンプ回路
５０ａの出力状態とは無関係にデータ保持回路５６はデ
ータの保持が可能となる。さらに、活性化信号φ３をリ
セットし、プリチャージ−バランス信号φ２によりデー
タバス線３，４をプリチャージ及びバランスし次の動作
に備える。
かくして、本実施例においても、高速なデータ出力と次
サイクルの出力までデータを保持することが可能である
。
サイクルの出力までデータを保持することが可能である
。
以上、詳細説明したとおり、本発明によれば、上記の手
段を有しているので、高速化された出力時間と確実な出
力データ保持の両者を備えたデータ出力回路方式が得ら
れる。
段を有しているので、高速化された出力時間と確実な出
力データ保持の両者を備えたデータ出力回路方式が得ら
れる。
第１図は本第１の発明の一実施例によるデータ出力回路
を示すブロック図、第２図はその動作波形図、第３図は
本第２の発明の一実施例によるデータ出力回路内のデー
タアンプ回路を示す回路図、第４図は従来のデータ出力
回路方式の一例によるデータ出力回路を示すブロック図
、第５図はその動作波形図、第６図は従来のデータ出力
回路方式の他の例によるデータ出力回路を示すブロック
図、第７図はその動作波形図である。 １．２・・・・・・リードバス線、３，４，５．６・・
・・・・データバス線％ ７，８・・・・・・ディジッ
ト線、５０，５０ａ・・・・・・データアンプ回路、５
１・・・・・・出力ドライブ回路、５２・・・・・・列
選択回路、５３・・・・・・セル、５４・・・・・・バ
ランス回路、５５・・・・・・データ転送回路、５６・
・・・・・データ保持回路、ＤＯＵＴ・・・・・・出力
データ、ＥＱ。 ＬＨ・・・・・・制御信号ｓ Ｑ２□〜Ｑ２Ｇ・・・・
・・ＮチャネルＭ代理人 弁理士 内 原 晋 ゝ 、 − ＤθグＴ七カテゝゲ ￥１ビ 沼４−旧 箒〆・回
を示すブロック図、第２図はその動作波形図、第３図は
本第２の発明の一実施例によるデータ出力回路内のデー
タアンプ回路を示す回路図、第４図は従来のデータ出力
回路方式の一例によるデータ出力回路を示すブロック図
、第５図はその動作波形図、第６図は従来のデータ出力
回路方式の他の例によるデータ出力回路を示すブロック
図、第７図はその動作波形図である。 １．２・・・・・・リードバス線、３，４，５．６・・
・・・・データバス線％ ７，８・・・・・・ディジッ
ト線、５０，５０ａ・・・・・・データアンプ回路、５
１・・・・・・出力ドライブ回路、５２・・・・・・列
選択回路、５３・・・・・・セル、５４・・・・・・バ
ランス回路、５５・・・・・・データ転送回路、５６・
・・・・・データ保持回路、ＤＯＵＴ・・・・・・出力
データ、ＥＱ。 ＬＨ・・・・・・制御信号ｓ Ｑ２□〜Ｑ２Ｇ・・・・
・・ＮチャネルＭ代理人 弁理士 内 原 晋 ゝ 、 − ＤθグＴ七カテゝゲ ￥１ビ 沼４−旧 箒〆・回
Claims (2)
- （１）データアンプ回路と出力ドライブ回路とを含むデ
ータ出力回路方式において、前記データアンプ回路の出
力をバランスするバランス回路と、前記データアンプ回
路から前記出力ドライブ回路へデータを転送するデータ
転送回路と、該データ転送回路により転送されたデータ
を保持するデータ保持回路とを備え、データ転送前に第
１の制御信号により前記バランス回路を不活性化し、第
２の制御信号により前記データ転送回路を活性化し、デ
ータが前記データ保持回路へ転送された後、第２の制御
信号により前記データアンプ回路を不活性化し、第１の
制御信号により前記バランス回路を活性化し前記データ
アンプ回路をバランスさせることを特徴とするデータ出
力回路方式。 - （２）データアンプ回路と出力ドライブ回路とを含むデ
ータ出力回路方式において、前記データアンプ回路から
前記出力ドライブ回路へデータを転送するデータ転送回
路と、該データ転送回路により転送されたデータを保持
するデータ保持回路とを備え、第２の制御信号により前
記データ転送回路を活性化しデータが前記データ保持回
路へ転送された後前記第２の制御信号により前記データ
転送回路を不活性化し、前記データアンプ回路と前記出
力ドライブ回路を切り離し、さらに第３の制御信号によ
り前記データアンプ回路の出力をバランスさせることを
特徴とするデータ出力回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247143A JPS61126681A (ja) | 1984-11-22 | 1984-11-22 | デ−タ出力回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247143A JPS61126681A (ja) | 1984-11-22 | 1984-11-22 | デ−タ出力回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61126681A true JPS61126681A (ja) | 1986-06-14 |
| JPH0325874B2 JPH0325874B2 (ja) | 1991-04-09 |
Family
ID=17159068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247143A Granted JPS61126681A (ja) | 1984-11-22 | 1984-11-22 | デ−タ出力回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126681A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210593A (ja) * | 1988-02-26 | 1990-01-16 | Internatl Business Mach Corp <Ibm> | メモリ用センス・アンプ及びデータ読出し方法 |
-
1984
- 1984-11-22 JP JP59247143A patent/JPS61126681A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210593A (ja) * | 1988-02-26 | 1990-01-16 | Internatl Business Mach Corp <Ibm> | メモリ用センス・アンプ及びデータ読出し方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325874B2 (ja) | 1991-04-09 |
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