JPH061633B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH061633B2 JPH061633B2 JP60022870A JP2287085A JPH061633B2 JP H061633 B2 JPH061633 B2 JP H061633B2 JP 60022870 A JP60022870 A JP 60022870A JP 2287085 A JP2287085 A JP 2287085A JP H061633 B2 JPH061633 B2 JP H061633B2
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- Japan
- Prior art keywords
- circuit
- data
- read
- buffer circuit
- semiconductor memory
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- Image Input (AREA)
- Processing Or Creating Images (AREA)
- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置、特に汎用及び画像処理用を兼
用する半導体記憶装置に関するものである。
用する半導体記憶装置に関するものである。
半導体記憶装置は近年益々大容量化、高速化されると共
に、製品の応用分野も拡大してきておりその一分野とし
て画像処理用にも使用されてきているがその一形態とし
て汎用の半導体記憶装置に回路を追加して汎用と画像処
理用を兼用する半導体記憶装置があり、従来この種の半
導体記憶装置は、例えば第３図に示す様に記憶素子とし
ての多数のメモリセルの集合体であるセルマトリクス
(1)，アドレス回路(2)，ＩＯバッファ回路(3)，ＩＯレ
ジスタ回路(4)，制御回路(5)，ラインバッファ回路
(6)，及びデータバッファ回路(7)で構成され、入出力端
子として、アドレス信号入力端子(11)，汎用データ信号
入出力端子(12)，制御信号入力端子(13)及び画像データ
信号出力端子(14)等を具備している。
に、製品の応用分野も拡大してきておりその一分野とし
て画像処理用にも使用されてきているがその一形態とし
て汎用の半導体記憶装置に回路を追加して汎用と画像処
理用を兼用する半導体記憶装置があり、従来この種の半
導体記憶装置は、例えば第３図に示す様に記憶素子とし
ての多数のメモリセルの集合体であるセルマトリクス
(1)，アドレス回路(2)，ＩＯバッファ回路(3)，ＩＯレ
ジスタ回路(4)，制御回路(5)，ラインバッファ回路
(6)，及びデータバッファ回路(7)で構成され、入出力端
子として、アドレス信号入力端子(11)，汎用データ信号
入出力端子(12)，制御信号入力端子(13)及び画像データ
信号出力端子(14)等を具備している。
この様に構成された従来の半導体記憶装置における汎用
データ及び画像データの読出し動作はメモリセルからラ
インバッファ回路(6)へデータ転送を行なった後にライ
ンバッファ回路からデータバッファ回路(7)を介して逐
時読出す事によりなされる。すなわち、外部からアドレ
ル信号入力端子(11)に加えられた行及び列アドレス信号
はアドレス回路(2)において増幅及びデコードされて、
行選択信号及び行選択信号としてセルマトリクス(1)に
入力され、行選択信号で指定された一行分のメモリセル
からの読出しデータは増幅された後、行選択信号で指定
さた列アドレスに対応する読出しデータはＩＯレジスタ
回路に伝達されＩ／Ｏバッファ回路(3)を介して汎用デ
ータ信号入出力端子(12)へ出力される。
データ及び画像データの読出し動作はメモリセルからラ
インバッファ回路(6)へデータ転送を行なった後にライ
ンバッファ回路からデータバッファ回路(7)を介して逐
時読出す事によりなされる。すなわち、外部からアドレ
ル信号入力端子(11)に加えられた行及び列アドレス信号
はアドレス回路(2)において増幅及びデコードされて、
行選択信号及び行選択信号としてセルマトリクス(1)に
入力され、行選択信号で指定された一行分のメモリセル
からの読出しデータは増幅された後、行選択信号で指定
さた列アドレスに対応する読出しデータはＩＯレジスタ
回路に伝達されＩ／Ｏバッファ回路(3)を介して汎用デ
ータ信号入出力端子(12)へ出力される。
一方、前記一行分のメモリセルからの読出しデータは、
ラインバッファ回路(6)中にあってメモリセル一行分に
対応するレジスタ群にデータ転送された後にアドレス信
号に対応する列アドレスを先頭アドレスとして各レジス
タが逐時指定されその読出しデータはデータバッファ回
路(7)に伝達され、増幅された後に画像データ信号出力
端子(14)に出力される。
ラインバッファ回路(6)中にあってメモリセル一行分に
対応するレジスタ群にデータ転送された後にアドレス信
号に対応する列アドレスを先頭アドレスとして各レジス
タが逐時指定されその読出しデータはデータバッファ回
路(7)に伝達され、増幅された後に画像データ信号出力
端子(14)に出力される。
ここで第３図には制御回路(5)からの制御信号は省略し
ているが、制御回路(5)は制御信号(13)に外部から加え
られたデータ転送及び逐時読出し命令を含む制御信号に
基づいて画像データの逐時読出し動作が遅帯なく行なわ
れる様に装置全体を管理している。
ているが、制御回路(5)は制御信号(13)に外部から加え
られたデータ転送及び逐時読出し命令を含む制御信号に
基づいて画像データの逐時読出し動作が遅帯なく行なわ
れる様に装置全体を管理している。
しかしながら、以上説明してきた従来の半導体記憶装置
においては第４図のタイミング図に示す様に、メモリセ
ル一行分の読出しデータをラインバッファ回路(6)中の
レジスタ群にデータ転送が完了しないうちはレジスタ中
のデータが確定しないので画像データの逐時読出しがで
きない事になる。
においては第４図のタイミング図に示す様に、メモリセ
ル一行分の読出しデータをラインバッファ回路(6)中の
レジスタ群にデータ転送が完了しないうちはレジスタ中
のデータが確定しないので画像データの逐時読出しがで
きない事になる。
従ってデータ転送状態を含む逐時読出しのサイクルタイ
ムはデータ転送状態を含まない逐時読出しサイクルに比
較して長くなり、結果として逐時読出し平均アクセスタ
イムが遅くなるという欠点を持つ。
ムはデータ転送状態を含まない逐時読出しサイクルに比
較して長くなり、結果として逐時読出し平均アクセスタ
イムが遅くなるという欠点を持つ。
尚、第４図において「ＤＴ」はデータ転送状態を、「Ｓ
Ｒ」は逐時読出し状態を表わす。また「t1」はデータ転
送状態を含まない逐時読出しサイクルタイムを、「t2」
はデータ転送状態を含む逐時読出しサイクルタイムを表
わす。
Ｒ」は逐時読出し状態を表わす。また「t1」はデータ転
送状態を含まない逐時読出しサイクルタイムを、「t2」
はデータ転送状態を含む逐時読出しサイクルタイムを表
わす。
本発明はかかる現状に鑑みなされたものでデータ転送状
態を含む逐時読出しサイクルタイムを短かくしてデータ
転送状態を含まない逐時読出しサイクルタイムと同等と
する事により、逐時読出し平均アクセスタイムが高速な
半導体記憶装置を提供する事を目的とするものである。
態を含む逐時読出しサイクルタイムを短かくしてデータ
転送状態を含まない逐時読出しサイクルタイムと同等と
する事により、逐時読出し平均アクセスタイムが高速な
半導体記憶装置を提供する事を目的とするものである。
本発明による半導体記憶装置は、アドレス回路、ＩＯバ
ッファ回路、ＩＯレジスタ回路、制御回路、ラインバッ
ファ回路、データバッファ回路及び多数のメモリセルの
集合体であるセルマトリクスにより構成され、汎用及び
画像処理用を兼用する半導体記憶装置において、制御回
路からの制御のもとにメモリセルからラインバッファ回
路へのデータ転送時にはＩＯレジスタ回路からの読出し
データをデータ転送時以外にはラインバッファ回路から
の読出しデータをデータバッファ回路へ伝達する読出し
切換回路を設けた事を特徴としている。
ッファ回路、ＩＯレジスタ回路、制御回路、ラインバッ
ファ回路、データバッファ回路及び多数のメモリセルの
集合体であるセルマトリクスにより構成され、汎用及び
画像処理用を兼用する半導体記憶装置において、制御回
路からの制御のもとにメモリセルからラインバッファ回
路へのデータ転送時にはＩＯレジスタ回路からの読出し
データをデータ転送時以外にはラインバッファ回路から
の読出しデータをデータバッファ回路へ伝達する読出し
切換回路を設けた事を特徴としている。
第１図は本発明による実施例を示すもので第３図と対応
する部分には同一符号を付けてある。
する部分には同一符号を付けてある。
この実施例においてはデータバッファ回路(7)の前段に
新たに読出し切換回路(8)を設けてラインバッファ回路
(6)とＩＯレジスタ回路(4)からの読出しデータを切換え
てデータバッファ回路(7)へ伝達する構成となってい
る。
新たに読出し切換回路(8)を設けてラインバッファ回路
(6)とＩＯレジスタ回路(4)からの読出しデータを切換え
てデータバッファ回路(7)へ伝達する構成となってい
る。
前記従来回路における画像データの読出し動作の説明に
ある様にデータ転送時にはＩＯレジスタ回路(4)には行
及び列アドレス信号で指定されたメモリセルから読出し
データ増幅されている事から第２図のタイミング図に示
す様にデータ転送の時のみＩＯレジスタ回路(4)からの
読出しデータを、またデータ転送時以外はラインバッフ
ァ回路(6)からの読出しデータを読出し切換回路(8)を介
してデータバッファ回路(7)へ伝達する事によりデータ
転送状態を含む逐時読出しサイクルにおける画像データ
の読出しはメモリセルからラインバッファ回路(6)への
読出しデータの読出しデータの転送終了を待たずに行な
う事ができる。
ある様にデータ転送時にはＩＯレジスタ回路(4)には行
及び列アドレス信号で指定されたメモリセルから読出し
データ増幅されている事から第２図のタイミング図に示
す様にデータ転送の時のみＩＯレジスタ回路(4)からの
読出しデータを、またデータ転送時以外はラインバッフ
ァ回路(6)からの読出しデータを読出し切換回路(8)を介
してデータバッファ回路(7)へ伝達する事によりデータ
転送状態を含む逐時読出しサイクルにおける画像データ
の読出しはメモリセルからラインバッファ回路(6)への
読出しデータの読出しデータの転送終了を待たずに行な
う事ができる。
尚、第２図において第４図と対応する部分には同一符号
を付けている。また「ＤＲ」は読出しデータ転送時の逐
時読出し状態を示す。
を付けている。また「ＤＲ」は読出しデータ転送時の逐
時読出し状態を示す。
また本発明に基づいた半導体記憶装置においては読出し
データ転送状態を含む逐時読出しサイクルの画像データ
の逐時読出しはＩＯレジスタ回路(4)経由で行なわれる
のが次の逐時読出しサイクル以後の画像データの逐時読
出しはラインバッファ回路(6)経由で行なわれるため、
例えばラインバッファ回路(6)中のレジスタに対する列
アドレス選択線をずらす等の処置で先頭アドレスの指定
を１アドレス進めておく必要がある。
データ転送状態を含む逐時読出しサイクルの画像データ
の逐時読出しはＩＯレジスタ回路(4)経由で行なわれる
のが次の逐時読出しサイクル以後の画像データの逐時読
出しはラインバッファ回路(6)経由で行なわれるため、
例えばラインバッファ回路(6)中のレジスタに対する列
アドレス選択線をずらす等の処置で先頭アドレスの指定
を１アドレス進めておく必要がある。
第５図は本発明に用いた読出し切換回路(8)をＮチャン
ネルＭＯＳ ＦＥＴのトランスファゲートを使用する事
により実現したもので、通常の逐時読出しサイクルにお
いてはＭＯＳ ＦＥＴ Ｑ１，Ｑ２のゲートに接続され
る制御信号φ１は接地電位、ＭＯＳ ＦＥＴＱ３，Ｑ４
のゲートに接続される制御信号φ２は高電位として、Ｍ
ＯＳ ＦＥＴＱ１，Ｑ２を非導通状態，ＭＯＳ ＦＥＴ
Ｑ３，Ｑ４を導通状態としてラインバッファ回路(6)か
らの読出しデータをデータバッファ回路(7)へ伝達し、
データ転送状態を含む逐時読出しサイクルのみ制御信号
φ１は高電位、制御信号φ２は接地電位としてＭＯＳ
ＦＥＴＱ１，Ｑ２を導通状態，ＭＯＳ ＦＥＴＱ３，Ｑ
４を非導通状態として、ＩＯレジスタ回路(4)からの読
出しデータをデータバッファ回路(7)へ伝達するもので
あり、制御回路(5)において前記制御信号φ１，φ２を
実現するものは容易である。
ネルＭＯＳ ＦＥＴのトランスファゲートを使用する事
により実現したもので、通常の逐時読出しサイクルにお
いてはＭＯＳ ＦＥＴ Ｑ１，Ｑ２のゲートに接続され
る制御信号φ１は接地電位、ＭＯＳ ＦＥＴＱ３，Ｑ４
のゲートに接続される制御信号φ２は高電位として、Ｍ
ＯＳ ＦＥＴＱ１，Ｑ２を非導通状態，ＭＯＳ ＦＥＴ
Ｑ３，Ｑ４を導通状態としてラインバッファ回路(6)か
らの読出しデータをデータバッファ回路(7)へ伝達し、
データ転送状態を含む逐時読出しサイクルのみ制御信号
φ１は高電位、制御信号φ２は接地電位としてＭＯＳ
ＦＥＴＱ１，Ｑ２を導通状態，ＭＯＳ ＦＥＴＱ３，Ｑ
４を非導通状態として、ＩＯレジスタ回路(4)からの読
出しデータをデータバッファ回路(7)へ伝達するもので
あり、制御回路(5)において前記制御信号φ１，φ２を
実現するものは容易である。
以上説明した様に本発明はデータ転送状態を含む逐時読
出しサイクルのサイクルタイムを短かくする事により逐
時読出し平均アクセスタイムを高速化できる効果があ
る。
出しサイクルのサイクルタイムを短かくする事により逐
時読出し平均アクセスタイムを高速化できる効果があ
る。
尚これまでの説明及び回路図では便宜上１個のアドレス
信号入力端子(11)，１個のデータ信号入出力端子(12)と
しているが、端子の数が複数でも更にはデータ信号端子
が入力と出力で別単式のものであっても本発明が有効で
ある事は明白である。
信号入力端子(11)，１個のデータ信号入出力端子(12)と
しているが、端子の数が複数でも更にはデータ信号端子
が入力と出力で別単式のものであっても本発明が有効で
ある事は明白である。
また読出し切換回路(8)の実現例をＮチヤンネルＭＯＳ
ＦＥＴによるトランスファゲートの使用で実現した
が、他の種類の半導体素子においても、また他の回路接
続形式にしても本発明による読出し切換回路の機能を有
する限り、本発明の請求範囲に含まれるのは自明であ
る。
ＦＥＴによるトランスファゲートの使用で実現した
が、他の種類の半導体素子においても、また他の回路接
続形式にしても本発明による読出し切換回路の機能を有
する限り、本発明の請求範囲に含まれるのは自明であ
る。
第１図は本発明に基づく半導体記憶装置を示すブロック
図。 第２図は第１図に基づく回路のデータ転送及び逐時読出
しの状態を示すタイミング図。 第３図は従来の半導体記憶装置を示すブロツク図。 第４図は第３図に基づく回路のデータ転送及び逐時読出
しの状態を示すタイミング図。 第５図は本発明に用いた読出し切換回路の一実現例。 １……メモリマトリクス、２……アドレス回路、３……
ＩＯバッファ回路、４……Ｉレジスタ回路、５……制御
回路、６……ラインバッファ回路、７……データバッフ
ァ回路、８……読出し切換回路、１１……アドレス信号
入力端子、１２……汎用データ信号入出力端子、１３…
…制御信号入力端子、１４……画像データ信号出力端
子、Ｑ１，Ｑ２，Ｑ３，Ｑ４……ＮチヤンネルＭＯＳ
ＦＥＴ、φ１，φ２……制御信号、ｔ１……データ転送
状態を含まない逐時読出しサイクルタイム、ｔ２……デ
ータ転送状態を含む逐時読出しサイクルタイム、ＤＴ…
…データ転送状態、ＳＲ……ラインバッファ回路経由の
逐時読出し状態、ＤＲ……ＩＯレジスタ回路経由の逐時
読出し状態。
図。 第２図は第１図に基づく回路のデータ転送及び逐時読出
しの状態を示すタイミング図。 第３図は従来の半導体記憶装置を示すブロツク図。 第４図は第３図に基づく回路のデータ転送及び逐時読出
しの状態を示すタイミング図。 第５図は本発明に用いた読出し切換回路の一実現例。 １……メモリマトリクス、２……アドレス回路、３……
ＩＯバッファ回路、４……Ｉレジスタ回路、５……制御
回路、６……ラインバッファ回路、７……データバッフ
ァ回路、８……読出し切換回路、１１……アドレス信号
入力端子、１２……汎用データ信号入出力端子、１３…
…制御信号入力端子、１４……画像データ信号出力端
子、Ｑ１，Ｑ２，Ｑ３，Ｑ４……ＮチヤンネルＭＯＳ
ＦＥＴ、φ１，φ２……制御信号、ｔ１……データ転送
状態を含まない逐時読出しサイクルタイム、ｔ２……デ
ータ転送状態を含む逐時読出しサイクルタイム、ＤＴ…
…データ転送状態、ＳＲ……ラインバッファ回路経由の
逐時読出し状態、ＤＲ……ＩＯレジスタ回路経由の逐時
読出し状態。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−133698（ＪＰ，Ａ)
Claims (1)
- 【請求項１】アドレス回路、ＩＯバッファ回路、ＩＯレ
ジスタ回路、制御回路、ラインバッファ回路、データバ
ッファ回路及び多数のメモリセルの集合体であるセルマ
トリクスにより構成され、汎用及び画像処理用を兼用す
る半導体記憶装置において、制御回路からの制御のもと
に、メモリセルからラインバッフア回路へのデータ転送
時にはＩＯレジスタ回路からの読出しデータを、データ
転送時以外にはラインバッファ回路からの読出しデータ
をデータバッファ回路へ伝達する読出し切換回路を設け
た事を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022870A JPH061633B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022870A JPH061633B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61183752A JPS61183752A (ja) | 1986-08-16 |
| JPH061633B2 true JPH061633B2 (ja) | 1994-01-05 |
Family
ID=12094726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60022870A Expired - Lifetime JPH061633B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061633B2 (ja) |
-
1985
- 1985-02-08 JP JP60022870A patent/JPH061633B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61183752A (ja) | 1986-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |