JPH04312957A - レイアウト設計方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路におけ
るＩ／Ｏセル群、及びゲート，フリップフロップ，ＲＯ
Ｍ等の機能セル群のレイアウトを設計する方法に関する
。

【０００２】

【従来の技術】図４は、従来のセルベース設計方式によ
って作成された半導体集積回路のレイアウトパターンの
平面図であり、図５は、従来のゲートアレイ設計方式に
よって作成されたレイアウトパターンの平面図である。 図中、１は半導体集積回路基板、２はＩ／Ｏセル、３は
機能セル配置領域、３ａはゲート，フリップフロップ，
ＲＯＭ等の機能セル、４はセル間配線領域、４ａはセル
間配線である。

【０００３】従来のレイアウト設計方法について説明す
る。図４に示すセルベース設計方式では、論理回路図デ
ータより得られるセル接続情報を入力データとして、自
動配置配線ツールによって、Ｉ／Ｏセル２及び内部の配
線パターンを予め設計してセルブロックとしてライブラ
リに登録してある機能セル３ａが自動的に列状に配置さ
れ、次に各セル間のセル間配線領域４においてセル間配
線４ａによって自動的に接続され、レイアウトパターン
が自動的に作成される。この方式では、セルの配置場所
及び配線可能領域は固定されていない。従って、レイア
ウトパターンの全データに対して個別品種ごとにマスク
を作成してウェハを製造しなければならない。

【０００４】一方、図５に示すゲートアレイ設計方式で
は、チップ面積が固定された基板１の四周にＩ／Ｏセル
２、またＩ／Ｏセル列で囲まれた領域に機能セル３ａを
規則的に固定配置したウェハ（マスタスライス）を予め
作成しておき、セル間の配線パターンのみを変えて求め
る半導体集積回路機能の実現に対応する。従って、レイ
アウトパターンのセル間配線以後のみの工程に対してマ
スク作成を行う。

【０００５】

【発明が解決しようとする課題】以上のように、従来の
セルベース設計方式では、配置場所及び配線領域が固定
的でないので、十分な実装密度が得られるとともに、チ
ップサイズをいとわなければ、１００％セル間の結線が
可能であるが、１つの半導体集積回路を設計するごとに
全工程のマスクデータを作成することが必要であって製
造コストが高くなるとともに、ゲートアレイ設計方式の
ような短工期製造ができない。一方、ゲートアレイ設計
方式では、短工期製造ができるが、基本セルが予め固定
配置されているために十分な実装密度が得られず、又は
求める機能特性が得られない場合があるという問題があ
る。本発明はこのような問題点を解決するためになされ
たものであって、セルベース設計方式の利点を活かし、
機能セルの配置領域の広さが調節可能であって、短工期
及び低コストでマスクを製造できるレイアウト設計方法
を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明のレイアウト設計
方法は、チップ幅を一定とし、チップ幅方向の両端にＩ
／Ｏセル列のレイアウト位置を固定する一方、チップ長
さには融通性を持たせておき、回路機能を実現し得る機
能セル群の数に応じて定まるチップ長さのＩ／Ｏセル列
間に所要機能セル群を配置することを特徴とする。

【０００７】

【作用】本発明のレイアウト設計方法は、チップ幅を一
定とし、Ｉ／Ｏセル群からなるＩ／Ｏセル列のレイアウ
ト位置をチップ幅方向の両端に固定しておき、多種の回
路の共通する回路部分の製造工程を共通化して短工期及
び低コストでのマスク製造を可能にする一方、回路機能
を満足し得る機能セル群の数に応じたチップ長さのＩ／
Ｏセル列の間に機能セル群を配して、多種類の回路のレ
イアウト設計に適用可能である。

【０００８】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて説明する。図１は本発明に係るレイアウト設計方法
（以下、本発明方法という）によるレイアウトパターン
の平面図、図２は本発明方法によるマスタマスクの一部
拡大平面図である。図中、１は基板、２はｙ座標同一で
ｘ軸方向に等間隔にレイアウトされたＩ／Ｏセルであっ
てセル列を構成する。２列のＩ／Ｏセル列の間には、機
能セル３ａを配すべく、ｙ軸方向に等間隔に複数段の機
能セル配置領域３が設けられ、機能セル配置領域３の間
はセル間配線領域４となっている。

【０００９】なお、図中５はウェハであって、ウェハ５
の全面には、図２に示すように、求めるレイアウトパタ
ーンを等間隔に作成できるように、回路の全品種に共通
のウェハ製造工程を経たマスタマスクが予め作成されて
いる。

【００１０】以下に、本発明方法によるレイアウト設計
の手順を説明する。Ｉ／Ｏセル２が等間隔に配されたＩ
／Ｏセル列が、対向する２辺に平行にレイアウトされた
基板１上の機能セル配置領域３に、自動配置ツールによ
って、求める半導体集積回路の機能を実現し得る機能セ
ル３ａ群を、機能セル配置領域３の各段のｘ軸方向の長
さが均一となるように各段に配置する。次に、セル間配
線領域４を利用して、各機能セル３ａを配線接続するこ
とにより、半導体集積回路構成領域Ａに求める半導体集
積回路をレイアウト設計する。

【００１１】また、求める半導体集積回路の機能、即ち
、機能セル３ａの数に応じて、機能セル配置領域３のｘ
軸方向の長さを決定する。例えば、半導体集積回路構成
領域Ａに形成した半導体集積回路より素子数が多い場合
、半導体集積回路構成領域ＡよりＩ／Ｏセル２の適用範
囲を増すとともに、機能セル配置領域３をｘ方向に伸長
し、半導体集積回路構成領域Ｂに求める半導体集積回路
をレイアウト設計する。

【００１２】なお、本実施例では、機能セル配置領域３
の各段の間にセル間配線領域４を設けたが、機能セル配
置領域３上をセル間配線領域４として利用できるような
構成の機能セルであれば、図３に示すように、各機能セ
ル配置領域３は各段が接していてもよい。

【００１３】また、本実施例では、Ｉ／Ｏセルを離して
配置したが、等間隔であれば、図３のように、接するよ
うに配置してもよい。

【００１４】さらに、本実施例では、Ｉ／Ｏセルを等間
隔に配置したため、ボンディングパッド位置が、製造す
べき半導体集積回路の種類に依存せず、ワイヤボンディ
ングが規格化できるという優れた効果を奏する。

【００１５】

【発明の効果】以上のように、本発明方法は、チップ幅
を一定としてＩ／Ｏセル群のレイアウト位置をチップ幅
方向の両端に固定しておき、機能セル群の数に応じて定
まるチップ長さのＩ／Ｏセル列の間に機能セルを配置す
るようにしたため、各種の回路に共通するウェハ製造工
程を経たマスタ・スライスを作成しておくことができる
ので半導体集積回路の製造コストが安価であって、製造
工期が短縮できるとともに、機能セルの配置領域は、チ
ップ幅方向の寸法は限定されるが、チップ長さは、回路
機能を実現し得る素子数に応じて調節できるので、多種
の回路製造に適用できて汎用性が高いという優れた効果
を奏する。

【図面の簡単な説明】

【図１】本発明方法によるレイアウトパターンの平面図
である。

【図２】本発明方法によるマスタマスクの一部拡大平面
図である。

【図３】本発明方法の他の実施例を示すマスタマスクの
一部拡大平面図である。

【図４】セルベース設計方式によるレイアウトパターン
の平面図である。

【図５】ゲートアレイ設計方式によるレイアウトパター
ンの平面図である。

【符号の説明】

１　　　　　　基板 ２　　　　　　Ｉ／Ｏセル ３　　　　　　機能セル配置領域 ３ａ　　　　機能セル ４　　　　　　セル間配線領域 ４ａ　　　　セル間配線 ５　　　　　　ウェハ Ａ，Ｂ　　半導体集積回路構成領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体集積回路を構成するＩ／Ｏセル
   群及び機能セル群のチップ上のレイアウトを設計する方
   法において、チップ幅を一定とし、Ｉ／Ｏセル群からな
   るＩ／Ｏセル列のレイアウト位置をチップ幅方向の両端
   に固定しておき、機能セル群を配し得るチップ長さの前
   記Ｉ／Ｏセル列間に、該機能セル群を配置することを特
   徴とするレイアウト設計方法。