JPH01241842A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01241842A JPH01241842A JP7048088A JP7048088A JPH01241842A JP H01241842 A JPH01241842 A JP H01241842A JP 7048088 A JP7048088 A JP 7048088A JP 7048088 A JP7048088 A JP 7048088A JP H01241842 A JPH01241842 A JP H01241842A
- Authority
- JP
- Japan
- Prior art keywords
- circuits
- area
- wiring
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のスタンダードセル列と、各スタンダー
ドセル列間を接続する配線領域とか自動レイアウトされ
ている半導体集積回路に関する。
ドセル列間を接続する配線領域とか自動レイアウトされ
ている半導体集積回路に関する。
第２図はこの種の従来の半導体集積回路を示す構成図、
第３図は第２図の従来例がどのようにレイアウトされる
かを示すフローチャートである。
第３図は第２図の従来例がどのようにレイアウトされる
かを示すフローチャートである。
スタンダードセル列１０． 、１０２．〜．１０．はそ
れぞれ直線的に配列されたスタンダードセルから成って
いる。そして各スタンタ−トセル列１０、 、１０２．
〜．１０ｏは配線領域２０． 、２０２．〜、２０．、
に設けられた配線３０により接続されている。
れぞれ直線的に配列されたスタンダードセルから成って
いる。そして各スタンタ−トセル列１０、 、１０２．
〜．１０ｏは配線領域２０． 、２０２．〜、２０．、
に設けられた配線３０により接続されている。
次に、第２図の従来例に論理回路の追加が必要になった
場合のレイアウト処理について第３図により説明する。
場合のレイアウト処理について第３図により説明する。
追加論理回路を含めた新しい論理回路を作成するくステ
ップ１）。複数のスタンダードセルから成る各スタンダ
ードセル列１０． 、１０．、〜，１しにスタンダード
セルの追加が必要な場合はそれを追加して（ステップ２
）、コンピュータによる自動レイアウトを行う（ステッ
プ３）。自動レイアウトの結果が所望のものか判断しく
ステップ４）、所望のレイアウトてあれば終了し、所望
のレイアウトてなければステップ３にもとり再度自動レ
イアウトを行う。しかし、最終結果のレイアウトも第２
図のように配線領域２０． 、２０７．〜。
ップ１）。複数のスタンダードセルから成る各スタンダ
ードセル列１０． 、１０．、〜，１しにスタンダード
セルの追加が必要な場合はそれを追加して（ステップ２
）、コンピュータによる自動レイアウトを行う（ステッ
プ３）。自動レイアウトの結果が所望のものか判断しく
ステップ４）、所望のレイアウトてあれば終了し、所望
のレイアウトてなければステップ３にもとり再度自動レ
イアウトを行う。しかし、最終結果のレイアウトも第２
図のように配線領域２０． 、２０７．〜。
２０、、には配線３０のみが施されていることには変わ
りはないのである。
りはないのである。
上述した従来の半導体集積回路は、自動レイアウトされ
ている領域に論理回路を追加する場合、追加される論理
回路を含めて全体の自動レイアウトをやり直すようにな
っているので、追加前と追加後のレイアウトが大幅に異
な１、自動レイアウト領域が増大して、チップ面積に影
響を及ぼうず欠点があ１、最小長の配線で結線を行いた
い領域（以下、クリティカルパスと称する）が最適配置
からずれて遅延時間が大きくなるという欠点もある。
ている領域に論理回路を追加する場合、追加される論理
回路を含めて全体の自動レイアウトをやり直すようにな
っているので、追加前と追加後のレイアウトが大幅に異
な１、自動レイアウト領域が増大して、チップ面積に影
響を及ぼうず欠点があ１、最小長の配線で結線を行いた
い領域（以下、クリティカルパスと称する）が最適配置
からずれて遅延時間が大きくなるという欠点もある。
本発明の半導体集積回路は、自動レイアウトされた配線
領域に追加論理回路ブロックを有する。
領域に追加論理回路ブロックを有する。
（作 用〕
追加論理回路は配線領域に設けられるのでスタンダード
セル列には影響を与えず実質的に自動レイアウトをやり
直す必要がなくなる。
セル列には影響を与えず実質的に自動レイアウトをやり
直す必要がなくなる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体集積回路の一実施例を示す構成
図である。
図である。
本実施例は、必要となった追加論理回路４０１゜４０２
を第２図の従来例の配線領域２０． 、２０２に挿入し
、結線して構成されている。
を第２図の従来例の配線領域２０． 、２０２に挿入し
、結線して構成されている。
このように、本実施例は、自動レイアウトした後、追加
論理回路４０．．４０２の必要が生じた場合、再び自動
レイアウトすることなしに追加論理回路４０． 、４０
２を配線領域２０□、２０２に挿入しているのでパター
ンデータ面積を変更することなく所望のデバイス特性を
１８Ｉることが可能となる。また、挿入する論理回路４
０． 、４０２は、追加するものとして説明したが論理
回路変更に臨機応変に対応するため、動作上は必要とし
ない論理回路をあらかしめ挿入してもよいことは言うま
てもない。
論理回路４０．．４０２の必要が生じた場合、再び自動
レイアウトすることなしに追加論理回路４０． 、４０
２を配線領域２０□、２０２に挿入しているのでパター
ンデータ面積を変更することなく所望のデバイス特性を
１８Ｉることが可能となる。また、挿入する論理回路４
０． 、４０２は、追加するものとして説明したが論理
回路変更に臨機応変に対応するため、動作上は必要とし
ない論理回路をあらかしめ挿入してもよいことは言うま
てもない。
以上説明したように本発明は、半導体装置の自動レイア
ウトした領域に論理回路を追加する必要が生じた場合、
自動レイアウトされた配線領域に追加すべき論理回路を
挿入することによ１、既にレイアウト済の領域にチップ
面積を増大させるような影響を与えることなしに、また
クリティカルパスの最適配置をずらし遅延時間の増大を
もたらすこともなしに論理回路を追加できる効果がある
。
ウトした領域に論理回路を追加する必要が生じた場合、
自動レイアウトされた配線領域に追加すべき論理回路を
挿入することによ１、既にレイアウト済の領域にチップ
面積を増大させるような影響を与えることなしに、また
クリティカルパスの最適配置をずらし遅延時間の増大を
もたらすこともなしに論理回路を追加できる効果がある
。
第１図は本発明の半導体集積回路の一実施例を示す構成
図、第２図は従来例を示す構成図、第３図は第２図の従
来例がどのようにレイアウトされるかを示すフローチャ
ートである。 １０、 、１０２．〜．１０ｏ−・・スタンダードセル
列、２０、 、２０２．〜．２０．−、・・・配線領域
、３０・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・配線、４０、 、４０２・・・
・・・・・・・・・・・・・・・・・・追加論理回路。 特許出願人 日本電気株式会社
図、第２図は従来例を示す構成図、第３図は第２図の従
来例がどのようにレイアウトされるかを示すフローチャ
ートである。 １０、 、１０２．〜．１０ｏ−・・スタンダードセル
列、２０、 、２０２．〜．２０．−、・・・配線領域
、３０・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・配線、４０、 、４０２・・・
・・・・・・・・・・・・・・・・・・追加論理回路。 特許出願人 日本電気株式会社
Claims (1)
- 【特許請求の範囲】 １、複数のスタンダードセル列と、各スタンダードセル
列間を接続する配線領域とが自動レイアウトされている
半導体集積回路において、 前記配線領域に追加論理回路ブロックを有することを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7048088A JPH01241842A (ja) | 1988-03-23 | 1988-03-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7048088A JPH01241842A (ja) | 1988-03-23 | 1988-03-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241842A true JPH01241842A (ja) | 1989-09-26 |
Family
ID=13432729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7048088A Pending JPH01241842A (ja) | 1988-03-23 | 1988-03-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241842A (ja) |
-
1988
- 1988-03-23 JP JP7048088A patent/JPH01241842A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4636965A (en) | Routing method in computer-aided-customization of universal arrays and resulting integrated circuit | |
| JP2001127161A (ja) | 集積回路 | |
| JP2002334933A (ja) | タップ・セルを有する集積回路及び集積回路にタップ・セルを配置するための方法 | |
| EP0021661B1 (en) | Semiconductor master-slice device | |
| JPH03206645A (ja) | ２個以上の集積回路を一つの集積回路へ併合する方法 | |
| JPH09181187A (ja) | 集積回路のクロック配線設計法 | |
| US5566080A (en) | Method and apparatus for designing semiconductor device | |
| JPH01241842A (ja) | 半導体集積回路 | |
| US6523160B2 (en) | Method for dividing a terminal in automatic interconnect routing processing, a computer program for implementing same, and an automatic interconnect routing processor using the method | |
| JP3465885B2 (ja) | 遅延調整用ライブラリ及びそれを使用した遅延調整方法 | |
| JP3017181B1 (ja) | 半導体集積回路の配線方法 | |
| JP2580982B2 (ja) | Ｌｓｉ電源配線レイアウトシステム | |
| JPH02241062A (ja) | 半導体装置のセル配置方法 | |
| JP3064925B2 (ja) | レイアウト方法 | |
| JPH0465859A (ja) | ウエハ・スケール集積回路および該回路における信号伝播経路形成方法 | |
| JPH0877227A (ja) | スタンダードセル方式のレイアウト手法 | |
| JP2956271B2 (ja) | 集積回路設計方法 | |
| JP2885635B2 (ja) | 半導体集積回路の設計方法 | |
| JPH0822489A (ja) | 集積回路のレイアウトパターン生成装置 | |
| JPS62273751A (ja) | 集積回路 | |
| JP2932776B2 (ja) | Ｃｍｏｓ−ｌｓｉのセルのレイアウト方法 | |
| JPH07176617A (ja) | 半導体集積回路装置及びその設計方法 | |
| JPH0786415A (ja) | 自動配置配線方法 | |
| JPS6248042A (ja) | マスタ−スライス方式半導体集積回路 | |
| JPH0563080A (ja) | 半導体集積装置 |