JPH0689931A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ベーシックセルサイズの面積増加を抑え、か
つ、レイアウトの容易なマトリックスプロービング方式
による試験回路を内臓する半導体装置を提供する。 【構成】 チップ上に、第一トランジスタ領域１及び第
二トランジスタ領域２間に所望の回路状態を外部から読
み出すためのセンストランジスタ６を設けて構成するベ
ーシックセルＢＣをアレイ状に複数配置してなるセルア
レイ部と、それに対して所定の一方向上の該センストラ
ンジスタにそれぞれ接続してなるセンスラインＳＬを水
平に複数配線し、それを介して該ＢＣの内容を検出する
センス回路４と、その回路に対して直交方向における該
ＢＣの一方辺側の近傍領域を基板コンタクト領域とする
とともに、他方側の近傍領域をプローブライン領域と
し、その領域に配線してなるプローブラインを介して試
験対象の該ベーシックセルを特定するプローブラインド
ライバ回路とを備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係り、詳
しくは、例えば、ゲートアレイ等に代表される半導体装
置の試験の分野に用いて好適な、特に、マトリックスプ
ロービング方式により試験を容易化する半導体装置に関
する。 ［発明の背景］近年、電子機器はますます高機能化・高
付加価値化しており、これに伴って、機能が複雑化し、
規模の増加した半導体装置が提供されている。

【０００２】このような半導体装置の品質維持のために
は、半導体装置に対して試験を行う必要があるが、試験
を行うためには品質の良いテストパターンを作成してや
らなくてはならず、テストパターンの作成には膨大な時
間が費やされるため、半導体装置の機能の複雑化・規模
の増加に伴い、試験に要する時間が長くかかっていた。

【０００３】そこで、このような半導体装置を試験する
ために、良質なテストパターンを短時間で、しかも容易
に作成することが要求される。

【０００４】

【従来の技術】従来のこの種の半導体装置としては、例
えば、図３に示すようなものがある。図３は従来のベー
シックセルパターンのレイアウト例を示す平面図であ
る。この半導体装置のベーシックセルＢＣは、大別し
て、ＮチャネルＭＯＳトランジスタＮ₁ 及びＰチャネル
ＭＯＳトランジスタＰ₁ からなり、ゲートが共通接続さ
れている第一トランジスタ領域１と、それぞれ２つのト
ランジスタから形成されるＮチャネルＭＯＳトランジス
タＮ₂₁，Ｎ₂₂からなる第二トランジスタ領域２とから構
成されている。

【０００５】ちなみに、このようにベーシックセルＢＣ
が２つの領域から構成されるのは、例えば、メモリ等に
おけるセルを構成しやすくするためであり、第一トラン
ジスタ領域１は、一般的なゲートセルを形成するための
領域、第二トランジスタ領域２は、メモリ等におけるト
ランスファゲートとして使用するための領域である。な
お、図３中、３は平面図における領域の基準点を示すグ
リッド、Ｓはソース領域、Ｇはゲート領域、Ｄは拡散領
域、ＧＣはゲートコンタクト領域、ＷＣは基板コンタク
ト領域であり、基板（バックゲート）に特定の電位を与
えるためのコンタクトを形成する領域である。

【０００６】また、図３中、２’はベーシックセルＢＣ
に隣接して形成された他のベーシックセルＢＣの第二ト
ランジスタ領域を示す。ベーシックセルＢＣの配列の方
法は、限られたチップ面積を有効に利用する、すなわ
ち、論理セルのチップへの埋め込みや、論理セル間の配
線を効率よく行う上で重要なポイントとになる。

【０００７】このため、各メーカはベーシックセルＢＣ
の回路構成と同様に、ベーシックセルＢＣの配列方法、
及び配線領域の取り方について工夫している。図３に示
す例では、その目的から、第二トランジスタ領域２に
は、第一トランジスタ領域１間における基板コンタクト
領域ＷＣが必ずしも必要でないことから、余った１グリ
ッド分を領域を有効利用するため、隣り合う第二トラン
ジスタ領域２，２’を互いに１グリッド分高さ方向にず
らすことにより、第二トランジスタ領域２を図中上下方
向により効率良くレイアウトしている。

【０００８】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、半導体装置の品質維
持のために試験を行う場合、品質の良いテストパターン
を作成してやらなくてはならず、半導体装置の機能の複
雑化・規模の増加に伴い、テストパターンの作成には膨
大な時間が費やされるという問題点があった。

【０００９】このため、良質なテストパターンを短時間
で、かつ、容易に生成するための一手法として、例え
ば、マトリックスプロービング方式がある。マトリック
スプロービング方式とは、図４に示すように、チップ上
にセンスラインＳＬ及びプローブラインＰＬを格子状に
配線するとともに、直交する二つのチップ辺に、センス
ラインＳＬに接続するセンス回路４及びプローブライン
ＰＬに接続するプローブラインドライブ回路５を配置
し、チップ上の各ノードの電位をセンスすることにより
試験を容易化する方式である。

【００１０】すなわち、このマトリックスプロービング
方式を採用するためには、センス回路４及びプローブラ
インドライブ回路５が必要になるほか、チップ上にセン
スラインＳＬ及びプローブラインＰＬを格子状に配線す
る必要がある。しかし、従来のベーシックセルパターン
中にセンスラインＳＬ及びプローブラインＰＬを配線す
るためには、専用の配線領域が必要となるため、ベーシ
ックセルサイズの面積が増大し、また、レイアウトの際
の自由度が低下することになるという問題点があった。

【００１１】［目的］そこで本発明は、ベーシックセル
サイズの面積増加を抑え、かつ、レイアウトの容易なマ
トリックスプロービング方式による試験回路を内蔵する
半導体装置を提供することを目的としている。

【００１２】

【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、チップ上に、第一トランジスタ
領域及び第二トランジスタ領域の二つのトランジスタ領
域を有し、該第一トランジスタ領域及び第二トランジス
タ領域間に、所望の回路の状態を外部から読み出すため
のセンストランジスタを設けて構成するベーシックセル
をアレイ状に複数配置してなるセルアレイ部と、該セル
アレイ部に対して所定の一方向上の該センストランジス
タにそれぞれ接続してなるセンスラインを水平に複数配
線し、該センスラインを介して該ベーシックセルの内容
を検出するセンス回路と、該センスラインに対して直交
方向における該ベーシックセルの一方辺側の近傍領域を
基板コンタクト領域とするとともに、該ベーシックセル
の他方辺側の近傍領域をプローブライン領域とし、該プ
ローブライン領域に配線してなるプローブラインを介し
て試験対象となる該ベーシックセルを特定するプローブ
ラインドライバ回路とを備えるように構成している。

【００１３】

【作用】本発明では、第一トランジスタ領域及び第二ト
ランジスタ領域間にセンストランジスタが設けられ、セ
ルアレイ部に対して所定の一方向上のセンストランジス
タにそれぞれ接続するセンスラインが配線されるととも
に、センスラインに直交するベーシックセル間の隙間の
一方にプローブラインが配線されることにより、ベーシ
ックセルサイズの面積増加率が最小限にとどめられつ
つ、マトリックスプロービング方式が適用される。

【００１４】すなわち、ベーシックセルを利用してレイ
アウトされるセルのレイアウト効率がほとんど低下する
ことなく、マトリックスプロービング方式による試験が
行われる。

【００１５】

【実施例】以下、本発明を図面に基づいて説明する。図
１，２は本発明に係る半導体装置の一実施例を示す図で
あり、図１は本実施例のベーシックセルパターンのレイ
アウト例を示す平面図、図２は図１からセンスラインを
除いた場合の平面図である。

【００１６】なお、図１，２において、図３に示す従来
例に付された番号と同一番号は同一部分を示す。本実施
例の半導体装置は、図３に示す従来例と同様に、第一ト
ランジスタ領域１と、第二トランジスタ領域２とから構
成されているが、第一トランジスタ領域１の一部を構成
するＰチャネルＭＯＳトランジスタＰ₂ の形状が従来の
ＰチャネルＭＯＳトランジスタＰ₁ と異なるとともに、
第二トランジスタ領域２を構成する二つのＮチャネルＭ
ＯＳトランジスタＮ₂₃，Ｎ₂₄の形状が従来のＮチャネル
ＭＯＳトランジスタＮ₂₁，Ｎ₂₂と異なっている。

【００１７】すなわち、本実施例のＰチャネルＭＯＳト
ランジスタＰ₂ は、従来の第一トランジスタ領域１の一
部を構成するＰチャネルＭＯＳトランジスタＰ₁ の第二
トランジスタ領域２側の一方ゲートコンタクト領域ＧＣ
を高さ方向及び幅方向共に１グリッドで構成している。
これによって空いた領域にマトリックスプロービング方
式で必要となるセンス回路４用のセンストランジスタ６
を形成するとともに、第一トランジスタ領域１と第二ト
ランジスタ領域２との間にセンスラインＳＬを配線して
いる。

【００１８】また、従来の第二トランジスタ領域２を構
成するＮチャネルＭＯＳトランジスタＮ₂₁，Ｎ₂₂は、図
３中、高さ方向に４グリッド、幅方向に２グリッドで構
成されているが、本実施例の第二トランジスタ領域２を
構成するＮチャネルＭＯＳトランジスタＮ₂₃，Ｎ₂₄は、
図１に示すように、高さ方向に３グリッド、幅方向に３
グリッドで構成している。

【００１９】すなわち、本実施例におけるベーシックセ
ルＢＣでは、図１中、高さ方向における両辺側の近傍領
域が１グリッド分空けられており、従来のベーシックセ
ルＢＣでは、第一トランジスタ領域１における拡散領域
Ｄの両辺側に対応する近傍領域を両方とも基板コンタク
ト領域ＷＣの形成領域としていたが、本実施例では、第
二トランジスタ領域２の形状変更に伴い、拡散領域Ｄの
両辺側に対応する近傍領域の一方を従来通り基板コンタ
クト領域ＷＣの形成領域とするとともに、他方をプロー
ブラインＰＬの配線領域とし、この領域にプローブライ
ンＰＬを二本配線している。

【００２０】これによって本実施例におけるベーシック
セルＢＣでは、プローブラインＰＬを介してプローブラ
インドライバ回路５によりチップ上の所定のノードを選
択することが可能となっている。ちなみに、本実施例に
よる製造プロセスは従来と同一であり、セルレイアウト
への影響に関しても無視できる範囲に抑えることができ
る。

【００２１】このように本実施例では、第一トランジス
タ領域１と第二トランジスタ領域２との間にセンストラ
ンジスタ６が設けられ、センスラインＳＬ及びプローブ
ラインＰＬが配線されることにより、ベーシックセルサ
イズの面積増加率を最小限にとどめつつ、マトリックス
プロービング方式を適用した半導体装置が得られる。し
たがって、ベーシックセルＢＣを利用してレイアウトさ
れるセルのレイアウト効率をほとんど低下させることな
く、マトリックスプロービング方式による試験を行うこ
とができる。

【００２２】

【発明の効果】本発明では、第一トランジスタ領域及び
第二トランジスタ領域間にセンストランジスタを設け、
セルアレイ部に対して所定の一方向上のセンストランジ
スタにそれぞれ接続するセンスラインを配線するととも
に、センスラインに直交するベーシックセル間の隙間の
一方にプローブラインを配線することにより、ベーシッ
クセルサイズの面積増加率を最小限にとどめつつ、マト
リックスプロービング方式を適用できる。

【００２３】したがって、ベーシックセルを利用してレ
イアウトされるセルのレイアウト効率をほとんど低下さ
せることなく、マトリックスプロービング方式による試
験を行うことができ、半導体装置の機能の複雑化・規模
の増加に伴う試験時間の長大化を抑え、短時間で容易に
半導体装置を試験することができる。

【図面の簡単な説明】

【図１】本実施例のベーシックセルパターンのレイアウ
ト例を示す平面図である。

【図２】図１からセンスラインを除いた場合の平面図で
ある。

【図３】従来のベーシックセルパターンのレイアウト例
を示す平面図である。

【図４】マトリックスプロービング方式を適用した半導
体装置のレイアウトを示す図である。

【符号の説明】

１ 第一トランジスタ領域 ２，２’ 第二トランジスタ領域 ３ グリッド ４ センス回路 ５ プローブラインドライバ回路 ６ センストランジスタ ＢＣ ベーシックセル Ｓ ソース領域 Ｇ ゲート領域 ＧＣ ゲートコンタクト領域 Ｄ 拡散領域 ＷＣ 基板コンタクト領域 ＳＬ センスライン ＰＬ プローブライン

Claims (1)

【特許請求の範囲】
1. 【請求項１】チップ上に、第一トランジスタ領域及び第
   二トランジスタ領域の二つのトランジスタ領域を有し、
   該第一トランジスタ領域及び第二トランジスタ領域間
   に、所望の回路の状態を外部から読み出すためのセンス
   トランジスタを設けて構成するベーシックセルをアレイ
   状に複数配置してなるセルアレイ部と、 該セルアレイ部に対して所定の一方向上の該センストラ
   ンジスタにそれぞれ接続してなるセンスラインを水平に
   複数配線し、該センスラインを介して該ベーシックセル
   の内容を検出するセンス回路と、 該センスラインに対して直交方向における該ベーシック
   セルの一方辺側の近傍領域を基板コンタクト領域とする
   とともに、該ベーシックセルの他方辺側の近傍領域をプ
   ローブライン領域とし、該プローブライン領域に配線し
   てなるプローブラインを介して試験対象となる該ベーシ
   ックセルを特定するプローブラインドライバ回路と、 を備えることを特徴とする半導体装置。