JP2702156B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 38
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 239000007769 metal material Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特にマイクロコ
ンピュータ用周辺回路を組み込んだゲートアレイ方式で
設計される半導体集積回路チップに関する。
ンピュータ用周辺回路を組み込んだゲートアレイ方式で
設計される半導体集積回路チップに関する。
従来のゲートアレイ方式による半導体集積回路装置で
は、ゲートアレイの下地に標準化された基本セルがあら
かじめ設計されている。
は、ゲートアレイの下地に標準化された基本セルがあら
かじめ設計されている。
例えば、第４図に示す様に、半導体チップ41に多数の
基本セル42が配置されている。これは、第５図に示す基
本セルであり、２個のＮ型MOSトランジスタと２個のＰ
型MOSトランジスタからなる基本セルが、アレイ状に複
数個配列される様に構成されている。また、通常、ゲー
トアレイ方式の半導体集積回路装置の半導体チップ31で
は、第３図に示す様に、基本セル33を複数個組み合わせ
て、フリップ・フロップやNAND等の論理機能を構成させ
（以下ファンクション・ブロックと称す）、構成したフ
ァンクション・ブロック32を半導体チップ31上の任意の
位置に配置し、そのおのおののファンクションブロック
32間を配線することによって、所望の回路を構成する。
基本セル42が配置されている。これは、第５図に示す基
本セルであり、２個のＮ型MOSトランジスタと２個のＰ
型MOSトランジスタからなる基本セルが、アレイ状に複
数個配列される様に構成されている。また、通常、ゲー
トアレイ方式の半導体集積回路装置の半導体チップ31で
は、第３図に示す様に、基本セル33を複数個組み合わせ
て、フリップ・フロップやNAND等の論理機能を構成させ
（以下ファンクション・ブロックと称す）、構成したフ
ァンクション・ブロック32を半導体チップ31上の任意の
位置に配置し、そのおのおののファンクションブロック
32間を配線することによって、所望の回路を構成する。
近年、マイクロコンピュータ用周辺回路を組み込んだ
ゲートアレイ方式の半導体集積回路装置が設計され始め
ている。これは、第３図に示すように、マイクロコンピ
ュータ用周辺回路を１つのファンクション・ブロック
（以下メガマクロと称す）と置き換え、同じ半導体チッ
プ31上にメガマクロ34を任意の位置に配置し、またファ
ンクション・ブロック32も任意の位置に配置し、そのメ
ガマクロ34とファンクション・ブロック32とを配線する
ことによって、マイクロコンピュータ用周辺回路を組み
込んだ所望の回路を構成する。
ゲートアレイ方式の半導体集積回路装置が設計され始め
ている。これは、第３図に示すように、マイクロコンピ
ュータ用周辺回路を１つのファンクション・ブロック
（以下メガマクロと称す）と置き換え、同じ半導体チッ
プ31上にメガマクロ34を任意の位置に配置し、またファ
ンクション・ブロック32も任意の位置に配置し、そのメ
ガマクロ34とファンクション・ブロック32とを配線する
ことによって、マイクロコンピュータ用周辺回路を組み
込んだ所望の回路を構成する。
前述した従来のゲートアレイ方式による半導体集積回
路装置では、ファンクション・ブロック32は基本セル42
を数個組み合わせて構成するだけであったが、メガマク
ロ34に於いては、基本セル42を多数組み合わせて構成す
る為、メガマクロ34に起因する不具合が発生した場合、
半導体チップ31上のどの位置にメガマクロ34が配置され
ているのかが即座に発見できず、半導体ウエハの測定時
の不良解析に多大な工数を費いやしてしまうという欠点
がある。また、メガマクロ34も数種類ある為、異種のメ
ガマクロ２を個以上配置した場合に区別がつかないとい
う欠点もある。
路装置では、ファンクション・ブロック32は基本セル42
を数個組み合わせて構成するだけであったが、メガマク
ロ34に於いては、基本セル42を多数組み合わせて構成す
る為、メガマクロ34に起因する不具合が発生した場合、
半導体チップ31上のどの位置にメガマクロ34が配置され
ているのかが即座に発見できず、半導体ウエハの測定時
の不良解析に多大な工数を費いやしてしまうという欠点
がある。また、メガマクロ34も数種類ある為、異種のメ
ガマクロ２を個以上配置した場合に区別がつかないとい
う欠点もある。
本発明の目的は、前記欠点を解決し、メガマクロの位
置が直ちに視認でき、迅速に不良解析ができるようにし
た半導体集積回路装置を提供することにある。
置が直ちに視認でき、迅速に不良解析ができるようにし
た半導体集積回路装置を提供することにある。
本発明の半導体集積回路装置は、ファンクション・ブ
ロックの他に、マイクロコンピュータ用周辺回路も半導
体チップ上に組み込んだゲートアレイ方式の半導体集積
回路装置において、前記マイクロコンピュータ用周辺回
路の前記半導体チップ上の位置を明示する金属材料が前
記半導体チップ上の前記マイクロコンピュータ用周辺回
路の配置領域を囲むように配置されることを特徴とす
る。
ロックの他に、マイクロコンピュータ用周辺回路も半導
体チップ上に組み込んだゲートアレイ方式の半導体集積
回路装置において、前記マイクロコンピュータ用周辺回
路の前記半導体チップ上の位置を明示する金属材料が前
記半導体チップ上の前記マイクロコンピュータ用周辺回
路の配置領域を囲むように配置されることを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の半導体集積回路装置
の平面図である。同図において、本実施例の半導体チッ
プ11は、メガマクロ12を任意の位置に配置しており、そ
の配置されたメガマクロ12を、Ｘ方向はメガマクロ12が
配置された所の一番近い上下の配線チャネル領域13上
を、またＹ方向はメガマクロ12が配置された所の一番近
い左右の基本セル14上を一周するようにアルミニウム15
で囲み、またメガマクロ12を囲むアルミニウム15の幅は
ファンクション・ブロック間を配線するアルミニウムの
幅よりも大きくして構成される。
の平面図である。同図において、本実施例の半導体チッ
プ11は、メガマクロ12を任意の位置に配置しており、そ
の配置されたメガマクロ12を、Ｘ方向はメガマクロ12が
配置された所の一番近い上下の配線チャネル領域13上
を、またＹ方向はメガマクロ12が配置された所の一番近
い左右の基本セル14上を一周するようにアルミニウム15
で囲み、またメガマクロ12を囲むアルミニウム15の幅は
ファンクション・ブロック間を配線するアルミニウムの
幅よりも大きくして構成される。
この様な構成とすることにより、半導体チップ11に於
けるメガマクロ12の配置位置が製品によって変化したと
しても、メガマクロ12に起因する不具合の場合、半導体
チップ11のどの位置にメガマクロ12が配置されているの
かが即座に発見できる。
けるメガマクロ12の配置位置が製品によって変化したと
しても、メガマクロ12に起因する不具合の場合、半導体
チップ11のどの位置にメガマクロ12が配置されているの
かが即座に発見できる。
第２図は本発明の第２の実施例の半導体集積回路装置
の平面図である。同図において、本実施例の半導体チッ
プ21は異種のメガマクロ22,22′を２個任意の位置に配
置しており、メガマクロ22が配置された所の一番近い下
の配線チャネル領域23上の左側のメガマクロを囲んだア
ルミニウム24の外側にアルミニウムで 〔51〕という記号26を付けて構成する。もう一つのメガ
マクロ22′には〔37〕という記号がある。このような構
成とすることにより、異種のメガマクロが２種以上配置
されたとしても、区別することが可能になる。
の平面図である。同図において、本実施例の半導体チッ
プ21は異種のメガマクロ22,22′を２個任意の位置に配
置しており、メガマクロ22が配置された所の一番近い下
の配線チャネル領域23上の左側のメガマクロを囲んだア
ルミニウム24の外側にアルミニウムで 〔51〕という記号26を付けて構成する。もう一つのメガ
マクロ22′には〔37〕という記号がある。このような構
成とすることにより、異種のメガマクロが２種以上配置
されたとしても、区別することが可能になる。
以上説明したように、本発明は、半導体チップ上のマ
イクロコンピュータ用周辺回路の部分を金属材料で囲む
ことにより、半導体チップのどの位置にメガマクロが配
置されているのかが即座に発見することが可能となり、
特に半導体チップ上のメガマクロを囲んだ近傍に金属材
料で記号を付けた場合は、異種のメガマクロを区別する
ことが可能となり、メガマクロに起因する不具合が半導
体ウエハー測定時に発生したとしても、このウエハー測
定時の不良解析に費いやす工数を削減できる効果があ
る。
イクロコンピュータ用周辺回路の部分を金属材料で囲む
ことにより、半導体チップのどの位置にメガマクロが配
置されているのかが即座に発見することが可能となり、
特に半導体チップ上のメガマクロを囲んだ近傍に金属材
料で記号を付けた場合は、異種のメガマクロを区別する
ことが可能となり、メガマクロに起因する不具合が半導
体ウエハー測定時に発生したとしても、このウエハー測
定時の不良解析に費いやす工数を削減できる効果があ
る。
第１図は本発明の第１の実施例の半導体集積回路装置の
半導体チップの平面図、第２図は本発明の第２の実施例
の半導体チップの平面図、第３図は従来の下地の半導体
チップの平面図、第４図は従来例を示す半導体チップの
平面図、第５図は基本セルの平面図である。 11,21,31,41……半導体チップ、12,22,34……メガマク
ロ、13,23……メガマクロが配置された所の一番近い上
下の配線チャネル領域、14……メガマクロが配置された
所の一番近い左右の基本セル、15,24……メガマクロを
囲むアルミニウム、16,25,33,42……基本セル、26……
記号、32……ファンクションブロック。
半導体チップの平面図、第２図は本発明の第２の実施例
の半導体チップの平面図、第３図は従来の下地の半導体
チップの平面図、第４図は従来例を示す半導体チップの
平面図、第５図は基本セルの平面図である。 11,21,31,41……半導体チップ、12,22,34……メガマク
ロ、13,23……メガマクロが配置された所の一番近い上
下の配線チャネル領域、14……メガマクロが配置された
所の一番近い左右の基本セル、15,24……メガマクロを
囲むアルミニウム、16,25,33,42……基本セル、26……
記号、32……ファンクションブロック。
Claims (1)
- 【請求項１】ファンクション・ブロックの他に、マイク
ロコンピュータ用周辺回路も半導体チップ上に組み込ん
だゲートアレイ方式の半導体集積回路装置において、前
記マイクロコンピュータ用周辺回路の前記半導体チップ
上の位置を明示する金属材料が前記半導体チップ上の前
記マイクロコンピュータ用周辺回路の配置領域を囲むよ
うに配置されることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63152814A JP2702156B2 (ja) | 1988-06-20 | 1988-06-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63152814A JP2702156B2 (ja) | 1988-06-20 | 1988-06-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023967A JPH023967A (ja) | 1990-01-09 |
| JP2702156B2 true JP2702156B2 (ja) | 1998-01-21 |
Family
ID=15548739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63152814A Expired - Lifetime JP2702156B2 (ja) | 1988-06-20 | 1988-06-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702156B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5709875A (en) * | 1990-10-26 | 1998-01-20 | Centre National De La Rechierche Scientifique (C.N.R.S) | Implantable biodegradable material and process for its production |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63114142A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | システムｌｓｉ |
| JPS63316466A (ja) * | 1987-06-18 | 1988-12-23 | Rohm Co Ltd | マイクロプロセッサの回路割付け方法 |
-
1988
- 1988-06-20 JP JP63152814A patent/JP2702156B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023967A (ja) | 1990-01-09 |
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