JPH04359534A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04359534A JPH04359534A JP3134535A JP13453591A JPH04359534A JP H04359534 A JPH04359534 A JP H04359534A JP 3134535 A JP3134535 A JP 3134535A JP 13453591 A JP13453591 A JP 13453591A JP H04359534 A JPH04359534 A JP H04359534A
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- pad
- semiconductor device
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- 239000000523 sample Substances 0.000 claims abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052782 aluminium Inorganic materials 0.000 abstract description 7
- 229920001721 polyimide Polymers 0.000 abstract description 3
- 238000002161 passivation Methods 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
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-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/11—Device type
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Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
、その中に含まれるＴＥＧ（能動，受動素子の特性を調
査するパターン）素子に関する。
、その中に含まれるＴＥＧ（能動，受動素子の特性を調
査するパターン）素子に関する。
【０００２】
【従来の技術】従来の半導体装置に含まれている能動素
子及び受動素子の特性を調整するパターン（以下ＴＥＧ
パターンと略す）は、半導体装置を製造する上で、非常
に重要な役割をはたしており製品となる各チップ内や、
スクライブ線上に形成されている。
子及び受動素子の特性を調整するパターン（以下ＴＥＧ
パターンと略す）は、半導体装置を製造する上で、非常
に重要な役割をはたしており製品となる各チップ内や、
スクライブ線上に形成されている。
【０００３】ＴＥＧパターンは、例えば、バイポーラト
ランジスタの場合を図７に示すが、各端子をアルミのパ
ッドで引き出しており、針を用いてそのパッド部と、測
定装置を接続することが可能なように設計されている。 最近では、２層配線以上の配線層を有する半導体装置が
一般的であり、その場合断面構造は図８のようになって
いる。ＴＥＧパターンを測定することにより、その製品
の出来，不出来，製造ラインの状態等を知ることが出来
、又、不良が発生した場合の解析にも非常に役立つ。
ランジスタの場合を図７に示すが、各端子をアルミのパ
ッドで引き出しており、針を用いてそのパッド部と、測
定装置を接続することが可能なように設計されている。 最近では、２層配線以上の配線層を有する半導体装置が
一般的であり、その場合断面構造は図８のようになって
いる。ＴＥＧパターンを測定することにより、その製品
の出来，不出来，製造ラインの状態等を知ることが出来
、又、不良が発生した場合の解析にも非常に役立つ。
【０００４】
【発明が解決しようとする課題】この従来のＴＥＧパタ
ーンでは、図８に断面構造図を示したが、最近の半導体
装置のチップはサイズが大きくなり、信頼性確保のため
、表面にポリイミド等の有機膜を２〜６μｍ程度厚く形
成していることから、ＴＥＧパターンを測定する際探針
がパッド部に接触しにくいという問題点がある。
ーンでは、図８に断面構造図を示したが、最近の半導体
装置のチップはサイズが大きくなり、信頼性確保のため
、表面にポリイミド等の有機膜を２〜６μｍ程度厚く形
成していることから、ＴＥＧパターンを測定する際探針
がパッド部に接触しにくいという問題点がある。
【０００５】又、この問題点を解決する手段として、パ
ッドの大きさを大きくすることが考えられるがこれを行
うとＴＥＧパターンが大きくなり、製品チップの面積も
大きくなり、製品の原価を高くするという問題が発生す
る。
ッドの大きさを大きくすることが考えられるがこれを行
うとＴＥＧパターンが大きくなり、製品チップの面積も
大きくなり、製品の原価を高くするという問題が発生す
る。
【０００６】
【課題を解決するための手段】本発明のＴＥＧパターン
は、従来パッド部のほぼ全面をスルーホールとして開口
し、第２アルミ以後のパッド部を形成していたのに対し
て、スルーホールを十分に小さくして、パッドの周辺部
に配置することにより、パッド部の段差を低減し、従来
と同じパッドの大きさでも探針しやすくするという方法
を用いる。
は、従来パッド部のほぼ全面をスルーホールとして開口
し、第２アルミ以後のパッド部を形成していたのに対し
て、スルーホールを十分に小さくして、パッドの周辺部
に配置することにより、パッド部の段差を低減し、従来
と同じパッドの大きさでも探針しやすくするという方法
を用いる。
【０００７】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【０００８】図１及び図２は本発明の一実施例を示す平
面図及び断面図である。
面図及び断面図である。
【０００９】能動素子及び受動素子を形成した半導体装
置に、酸化膜層１の所定の部分を開孔し、第１層アルミ
配線２を０．５μｍの厚さに形成し、全面に絶縁膜であ
るプラズマ酸化膜３を０．８μｍ成長し、ＳＯＧ等を用
いて平坦化する。
置に、酸化膜層１の所定の部分を開孔し、第１層アルミ
配線２を０．５μｍの厚さに形成し、全面に絶縁膜であ
るプラズマ酸化膜３を０．８μｍ成長し、ＳＯＧ等を用
いて平坦化する。
【００１０】次にスルーホール４を２μｍ□〜５μｍ□
の寸法で開口し、第２層目のアルミ配線５を１．０μｍ
の厚さに形成する。
の寸法で開口し、第２層目のアルミ配線５を１．０μｍ
の厚さに形成する。
【００１１】次にパッシベーションとして、プラズマ窒
化膜６を、０．５μｍの厚さで形成後、信頼性向上対策
として、ポリイミド膜７を４．０μｍ膜程度になるよう
に形成し、次に、パッド部を開口する。
化膜６を、０．５μｍの厚さで形成後、信頼性向上対策
として、ポリイミド膜７を４．０μｍ膜程度になるよう
に形成し、次に、パッド部を開口する。
【００１２】以上の様にして本発明のＴＥＧパターンは
形成される。
形成される。
【００１３】スルーホールは図１の様に、パッド周辺に
１か所でも、図２に示すように、中央に１点であっても
、図４に示すように四角に配置しても、図５に示すよう
にパッド周辺をスルーホールとしても可能である。
１か所でも、図２に示すように、中央に１点であっても
、図４に示すように四角に配置しても、図５に示すよう
にパッド周辺をスルーホールとしても可能である。
【００１４】図６は本発明の第２の実施例を示す断面図
である。この例は、ポリシリコン層を有する例えば、Ｃ
ＭＯＳプロセスの場合であり、アルミパッド下にポリシ
リコン層を配置する構造になっている。
である。この例は、ポリシリコン層を有する例えば、Ｃ
ＭＯＳプロセスの場合であり、アルミパッド下にポリシ
リコン層を配置する構造になっている。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
パッド部全体にスルーホールを形成するのではなく、ス
ルーホールを必要最小限の寸法とすることにより、ポリ
イミド等付けた場合のパッド開口部の段差を小さくする
ことが出来、従来と同じ大きさでも簡単に探針すること
が出来るという効果がある。
パッド部全体にスルーホールを形成するのではなく、ス
ルーホールを必要最小限の寸法とすることにより、ポリ
イミド等付けた場合のパッド開口部の段差を小さくする
ことが出来、従来と同じ大きさでも簡単に探針すること
が出来るという効果がある。
【図１】本発明第１実施例の平面図である。
【図２】図１の断面図である。
【図３】第２実施例の平面図である。
【図４】第３実施例の平面図である。
【図５】第４実施例の平面図である。
【図６】第５実施例の断面図である。
【図７】従来例の平面図である。
【図８】図７の断面図である。
Claims (1)
- 【請求項１】 ２層以上の配線層を有する半導体装置
において、半導体装置に含まれる、能動素子及び受動素
子の特性を調査するパターン（ＴＥＧ）の探針用のパッ
ドは、各配線層で形成された同程度の大きさのパッドと
、そのパッドのサイズに比べて十分小さいスルーホール
によって接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13453591A JP2855884B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13453591A JP2855884B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359534A true JPH04359534A (ja) | 1992-12-11 |
| JP2855884B2 JP2855884B2 (ja) | 1999-02-10 |
Family
ID=15130592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13453591A Expired - Lifetime JP2855884B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855884B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596826B1 (ko) * | 1999-12-30 | 2006-07-03 | 주식회사 하이닉스반도체 | 반도체소자의 패드 형성방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161336A (ja) * | 1982-03-19 | 1983-09-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63152140A (ja) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | 半導体集積回路装置 |
-
1991
- 1991-06-06 JP JP13453591A patent/JP2855884B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161336A (ja) * | 1982-03-19 | 1983-09-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63152140A (ja) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596826B1 (ko) * | 1999-12-30 | 2006-07-03 | 주식회사 하이닉스반도체 | 반도체소자의 패드 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2855884B2 (ja) | 1999-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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