KR100596826B1 - 반도체소자의 패드 형성방법 - Google Patents

반도체소자의 패드 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 패드 형성방법에 관한 것으로,
반도체기판 상부에 제1금속으로 제1패드를 형성하고 상기 제1패드를 노출시키는 제1절연막을 형성하되, 상기 제1패드보다 높게 형성한 다음, 상기 제1패드에 접속되는 제2금속을 전체표면상부에 형성하고 이를 패터닝하여 표면적이 증가된 제2패드를 형성함으로써 제1,2패드로 형성된 패드를 형성하고 상기 제2패드의 일부를 노출시키는 제2절연막을 형성하되, 상기 노출된 부분은 상기 제1패드보다 넓게 형성하고, 상기 반도체기판의 제3절연막으로 가아드링을 형성하는 공정 형성함으로써 후속 패키징 공정을 용이하게 실시할 수 있도록 하는 기술이다.

Description

반도체소자의 패드 형성방법{A method for forming a pad of a semiconductor device}
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 패드 형성방법을 도시한 평면도 및 단면도.
도 2a 내지 도 2e 는 본 발명의 제1실시예에 따른 반도체소자의 패드 형성방법을 도시한 평면도 및 단면도.
도 3 은 본 발명의 제2실시예에 따른 반도체소자의 패드 형성방법을 도시한 평면도 및 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,21 : 반도체기판 13,23 : 패드
25 : 제1패드 27 : 제1절연막
29 : 제2패드 31 : 감광막패턴
33 : 제2절연막 35 : PCB 패드
37 : PCB 기판 39 : 몰딩컴파운드
41 : 제3절연막
본 발명은 반도체소자의 패드 형성방법에 관한 것으로, 특히 집적회로 제작시 패키지 ( package ) 제작을 용이하게 패드를 형성하여 웨이퍼에서 집적회로를 잘라내어 PCB 위에 바로 마운트 ( mount ) 하여 사용할 수 있으며, 또한 패키지를 할 경우 핀 ( pin ) 의 형성을 대칭적으로 만들 수 있게 함으로써 패키지에서의 핀별 변화를 최소화하여 안정적인 동작을 하게 하는 기술에 관한 것이다.
현재 집적회로의 제작에 있어서 과거와 마찬가지의 패드의 형태를 가지고 있다.
이러한 동일한 패드의 형태임에도 불구하고 패키지의 형태는 많은 변화를 가져왔다.
최근에 많은 관심을 가지고 있는 칩크기의 패키지 ( Chip Size Package, 이하에서 CSP 라 함 ) 의 형태가 나오고 있다.
상기 CSP 의 경우는, 페이스 다운 ( face down ) 형태의 패키지가 페이스 업 ( face up ) 보다 인덕턴스와 기생정전용량이 작아 고속의 집적회로에 많이 이용되고 있다. 그 중에서도 uBGA 가 좋은 특성을 나타내는 것으로 나타났다.
그러나 uBGA의 높은 패키지 비용이 소요되어 각 회로들은 다른 패키지 방법을 모색하게 되었다.
이러한 현재의 방향과는 다르게 패키징하는 것에 집적적인 관련이 있는 패드의 구조는 과거나 현재나 변화가 없다.
또한 DR DRAM의 경우에는 패키지에서의 트레이스 차이에서 오는 RLC 값의 오 차가 집적회로의 안정적인 동작을 저해하는 요소로 등장을 하였고 이를 최소화하기 위한 노력이 계속되었다.
그러나 패드의 형태가 과거와 현재에서 변화가 없어 패키징하는 것에 많은 제약을 주고 있는 상태이다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 패드 형성방법을 도시한 평면도 및 단면도이다.
도 1a 은 패드(13)가 형성된 반도체기판(11)의 평면도를 도시한다.
도 1b 는 상기 도 1a 의 단면을 도시한 것으로, 반도체기판(11) 표면에 패드(13)가 돌출되어 형성된 것을 도시한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 패드의 면적을 확장시켜 후속 패키징 공정을 용이하게 실시할 수 있도록 하는 반도체소자의 패드 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 패드 형성방법은,
반도체기판 상부에 제1금속으로 제1패드를 형성하는 공정과,
상기 제1패드를 노출시키는 제1절연막을 형성하되, 상기 제1패드보다 높게 형성하는 공정과,
상기 제1패드에 접속되는 제2금속을 전체표면상부에 형성하고 이를 패터닝하여 표면적이 증가된 제2패드를 형성함으로써 제1,2패드로 형성된 패드를 형성하는 공정과,
상기 제2패드의 일부를 노출시키는 제2절연막을 형성하되, 상기 노출된 부분은 상기 제1패드보다 넓게 형성하는 공정과,
상기 반도체기판의 제3절연막으로 가아드링을 형성하는 공정
을 포함하는 것을 특징으로 한다.
삭제
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는 다음과 같다.
본 발명은 집적회로의 제작에 집적회로의 소자의 제작이 끝난 후 종래기술에서와 같이 제1패드를 금속으로 형성하고 상기 제1패드에 접속되어 확장된 제2패드를 형성하여 BOC 의 형태로 PCB 에 마운트 하는 경우를 용이하게 함으로써 uBGA 의 패키지를 형성할 경우 탭 테이프 ( Tap Tape ) 의 형태도 매우 대칭적으로 만들 수 있도록 하는 것이다.
또한, 본 발명을 적용하는 경우는 패드에서 외부의 전류와 연결을 위한 다른 중간의 매개체가 필요하지 않아 칩을 웨이퍼에서 분리하여 곧 바로 PCB 상에 마운트 할 수 있도록 한다.
그리고, 수분침투를 막을 수 있는 물질을 칩의 테두리에만 형성을 함으로써 uBGA 의 특징을 가지면서도 패키징 비용을 충분히 줄일 수 있는 장점이 있다.
이처럼 칩의 형성공정후 금속을 사용하여 칩의 빈 공간을 충분히 이용함으로써 패키징을 용이하게 하고, 패키지의 단가를 절감할 수 있는 장점을 갖는다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2e 는 본 발명의 제1실시예에 따른 반도체소자의 패드 형성방법을 도시한 평면도 및 단면도이다.
도 2a 는, 본 발명에 따라 반도체기판(21) 상부에 형성된 패드(23)를 도시한 평면도이다.
도 2b 는, 반도체기판(21) 상부에 종래기술을 이용하여 제1패드(25)를 형성한다. 이때, 상기 제1패드(25)는 제1금속으로 형성한다.
그리고, 상기 제1패드(25)를 도포하는 제1절연막(27)을 형성하고, 상기 제1패드(25)를 노출시키도록 패터닝한다.
이때, 상기 제1절연막(27)은 산화막, 질화막 또는 산화질화막으로 형성한다. 그 다음, 상기 제1금속으로 형성된 제1패드(25)에 접속되는 제2금속(29)을 전체표면상부에 형성한다.
이때, 상기 제2금속(29)은 알루미늄, 백금, 금 또는 구리 등의 금속을 이용한다.
그 다음, 상기 제2금속(29) 상부에 감광막패턴(31)을 형성한다.
도 2c 는, 상기 감광막패턴(31)을 마스크로하여 상기 제2금속(29)을 식각함으로써 패터닝하고 상기 감광막패턴(31)을 제거하여 제2금속(29)으로 형성된 제2패드를 형성한다.
이때, 상기 제1금속으로 이루어지는 제1패드(25)와 제2금속(29)으로 이루어지는 제2패드의 적층구조로 표면적이 확장된 패드(23)를 형성한다.
그 다음, 상기 패드(23)를 도포하는 제2절연막(33)을 전체표면상부에 형성하되, 상기 제2절연막(33)의 일정부분을 노출시키도록 형성한다.
이때, 상기 제2절연막(33)은 산화막, 질화막 또는 산화질화막으로 형성한다.
도 2d 는, 상기 제2c 의 공정으로 패드(23)가 형성된 반도체기판(21)을 PCB 기판(37)에 접속시킨다.
이때, 상기 PCB 기판(37)에 형성된 PCB 패드(35)와 반도체기판 패드(23(25,29))가 콘택된 형태로 접속된다.
도 2e 는, 상기 패드(23)가 구비되는 반도체기판(21)과 PCB 기판(37)을 접합시키는 몰딩 컴파운드(39)를 형성하여 절연, 반습시킨다.
도 3 은 본 발명의 제2실시예에 따른 반도체소자의 패드 형성방법을 도시한 단면도로서, 상기 도 2c 의 공정으로 형성된 반도체기판(21)의 가아드링 부분을 제3절연막(41)으로 절연한 것을 도시한 것이다.
이때, 상기 제3절연막(41)은 산화막, 질화막 또는 산화질화막으로 형성한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 패드 형성방법은, 패드의 표면적을 확장시켜 후속공정을 용이하게 실시할 수 있도록 하여 반도체소자의 패키징 공정을 용이하게 실시할 수 있도록 하는 효과를 제공한다.

Claims (6)

  1. 반도체기판 상부에 제1금속으로 제1패드를 형성하는 공정과,
    상기 제1패드를 노출시키는 제1절연막을 형성하되, 상기 제1패드보다 높게 형성하는 공정과,
    상기 제1패드에 접속되는 제2금속을 전체표면상부에 형성하고 이를 패터닝하여 표면적이 증가된 제2패드를 형성함으로써 제1,2패드로 형성된 패드를 형성하는 공정과,
    상기 제2패드의 일부를 노출시키는 제2절연막을 형성하되, 상기 노출된 부분은 상기 제1패드보다 넓게 형성하는 공정과,
    상기 반도체기판의 제3절연막으로 가아드링을 형성하는 공정
    을 포함하는 반도체소자의 패드 형성방법.
  2. 제 1 항에 있어서,
    상기 제1절연막은 산화막, 질화막 또는 산화질화막중 한가지로 형성하는 것을 특징으로하는 반도체소자의 패드 형성방법.
  3. 제 1 항에 있어서,
    상기 제2금속은 알루미늄, 백금, 금 또는 구리를 이용하여 형성하는 것을 특징으로하는 반도체소자의 패드 형성방법.
  4. 제 1 항에 있어서,
    상기 제2절연막은 산화막, 질화막 또는 산화질화막으로 형성하는 것을 특징으로하는 반도체소자의 패드 형성방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제3절연막은 산화막, 질화막 또는 산화질화막으로 형성하는 것을 특징으로하는 반도체소자의 패드 형성방법.
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Citations (4)

* Cited by examiner, † Cited by third party
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JPH01305531A (ja) * 1988-06-03 1989-12-08 Nec Corp 改良されたボンディングパッドを有する半導体装置
JPH04359534A (ja) * 1991-06-06 1992-12-11 Nec Corp 半導体装置
KR950025937A (ko) * 1994-02-07 1995-09-18 김주용 반도체 소자의 패드 형성방법
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01305531A (ja) * 1988-06-03 1989-12-08 Nec Corp 改良されたボンディングパッドを有する半導体装置
JPH04359534A (ja) * 1991-06-06 1992-12-11 Nec Corp 半導体装置
KR950025937A (ko) * 1994-02-07 1995-09-18 김주용 반도체 소자의 패드 형성방법
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process

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